WO2006045779A1 - Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten - Google Patents

Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten Download PDF

Info

Publication number
WO2006045779A1
WO2006045779A1 PCT/EP2005/055506 EP2005055506W WO2006045779A1 WO 2006045779 A1 WO2006045779 A1 WO 2006045779A1 EP 2005055506 W EP2005055506 W EP 2005055506W WO 2006045779 A1 WO2006045779 A1 WO 2006045779A1
Authority
WO
WIPO (PCT)
Prior art keywords
mode
switching
comparison
unit
execution units
Prior art date
Application number
PCT/EP2005/055506
Other languages
English (en)
French (fr)
Inventor
Reinhard Weiberle
Bernd Mueller
Ralf Angerbauer
Yorck Collani
Rainer Gmehlich
Eberhard Boehl
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102004051952A external-priority patent/DE102004051952A1/de
Priority claimed from DE102004051950A external-priority patent/DE102004051950A1/de
Priority claimed from DE200410051964 external-priority patent/DE102004051964A1/de
Priority claimed from DE200410051937 external-priority patent/DE102004051937A1/de
Priority claimed from DE200410051992 external-priority patent/DE102004051992A1/de
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to CNA200580036412XA priority Critical patent/CN101048743A/zh
Priority to EP05801427A priority patent/EP1807762A1/de
Priority to JP2007538400A priority patent/JP2008518340A/ja
Publication of WO2006045779A1 publication Critical patent/WO2006045779A1/de

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/845—Systems in which the redundancy can be transformed in increased performance

Definitions

  • Peripherals eg A / D converter, CAN interface. Since memory elements can be effectively monitored with check codes (parity or ECC), and peripherals are often monitored application specific as part of a sensor or actuator signal path, another redundancy approach is doubling the cores of a microcontroller alone.
  • Such microcontrollers with two integrated cores are also known as dual-core architectures. Both cores execute the same program segment redundantly and in isochronous mode (lockstep mode), the results of the two cores are compared, and an error is then detected in the comparison for consistency. This configuration of a dual-core system may be referred to as a compare mode.
  • Dual-core architectures are also used in other applications to increase performance, ie to increase performance. Both cores execute different programs, program segments, and instructions, which can improve performance, so this configuration of a dual-core system can be referred to as a performance mode. This system is also referred to as a symmetric multiprocessor system (SMP).
  • SMP symmetric multiprocessor system
  • SMP Multiprocessor System
  • Such a switch usually requires major interventions both in the hardware and in the hardware-related software. So it's not easy to use standard cores, it's also difficult to use code from previous applications written for a core. It is therefore an object of the invention to provide means that require a minimum change of hardware and hardware-related software when using an existing core in a multi-core system.
  • a method or apparatus for switching in a computer system having at least two execution units as described in claim 1 or claim 14, over known approaches has the advantage of being able to use already existing bit combinations and thus provides means that minimal change in hardware and require hardware-aware software when using an existing core in a multi-core system.
  • optional instructions may be used as described in claim 2, Operands as described in claim 3 or operations as described in claim 4 are used.
  • the use of the methods described in claims 2 to 4 thus advantageously increases the flexibility of the possible applications.
  • the use of a method as described in claim 5, claim 9 or claim 11 is advantageous as this facilitates the implementation.
  • FIG. 1 shows a multiprocessor system G60 with two execution units GlOa, GlOb of a comparison unit G20, a switching unit G50 and a unit for
  • FIG. 2 shows a multiprocessor system G60 with two execution units GlOa, GlOb of a combined comparison and switching unit G70 comprising a comparison unit G20 and a switching unit G50 and a unit for switching request recognition G40.
  • FIG. 3 shows a multiprocessor system G60 with two execution units GlOa, GlOb of a combined switchover request recognition, comparison and switchover unit G80 consisting of - A -
  • FIG. 4 shows a multiprocessor system G200 with two execution units G210a, G210b of a switching and comparison unit G260.
  • FIG. 5 shows in a flow chart a method which, within a specific pipeline stage G230a, G230b, exchanges a special undefined bit combination with a NOP or other neutral bit combination.
  • FIG. 6 shows a multiprocessor system H200 with two execution units H210a, H210b and a switching and comparison unit H260.
  • FIG. 7 shows in a flow chart a method which shows how, with the aid of the unit ID, the program flow can be changed from one comparison mode to another
  • Performance mode can be separated in a multiprocessor system with 2 execution units.
  • FIG. 8 shows a possible method, such as the program flow when changing from a comparison mode to a performance mode in one using the unit ID
  • Multiprocessor system can be separated with 3 execution units.
  • FIG. 9 shows in a flow chart a method which synchronizes the execution units when switching from the performance mode to the comparison mode.
  • FIG. 10 shows a state machine which represents the switching between a performance and a comparison mode.
  • FIG. 11 shows a multiprocessor system G400 with two execution units and two interrupt controllers G420a, G420b including interrupt masking registers contained therein
  • G430a, G430b and various interrupt sources G440a to G440n are provided.
  • FIG. 12 shows a multiprocessor system with two execution units, a switching and comparison unit and an interrupt controller with three register sets.
  • FIG. 13 shows the simplest form of a comparator.
  • Figure 14 shows a comparator with a unit to compensate for a phase offset.
  • FIG. 15 describes the basic behavior of the preferred component M700 (switching and comparison unit) in the comparison mode.
  • FIG. 16 describes the basic behavior of the preferred component M700 (switching and comparison unit) in the performance mode.
  • FIG. 17 shows an embodiment of the switching and comparison unit.
  • FIG. 18 shows a further embodiment of the switching and comparison unit.
  • a switching and comparing unit which generates a mode signal is shown.
  • FIG. 20 shows a general representation of a switching and comparison unit.
  • Figure 21 shows a general representation of a switching and comparing unit which generates a general mode and a general error signal.
  • FIG. 22 shows the question of response communication with an external unit.
  • FIG. 23 shows the communication with an intelligent actuator.
  • execution unit can in the following both a processor, a core, a CPU, as well as an FPU (Floating Point Unit), a DSP (Digital Signal Processor), a coprocessor or a
  • ALU Arimetic logical Unit
  • FIG. 1 shows a multiprocessor system G60 with two execution units GlOa, GlOb of a comparison unit G20, a switching unit G50 and a unit for switching request recognition G40.
  • the invention relates to a multiprocessor system G60 shown in Figure 1, Figure 2, Figure 3 with at least two execution units GlOa, GlOb, a comparison unit G20, a switching unit G50 and a unit for Umschaltplaceerkennung G40.
  • the switching unit G50 has at least two outputs to at least two system interfaces
  • This multiprocessor system can be operated in at least two modes of operation, a compare mode (VM) and a performance mode (PM).
  • VM compare mode
  • PM performance mode
  • each execution unit GlOa, GlOb is connected to a system interface G30a, G30b.
  • the execution unit GlOa is connected to the system interface G30a and the execution unit GlOb is connected to the system interface G30b.
  • Switching unit G50 is configured in a variation such that only one signal is connected to system interfaces G30a, G30b. In another configuration, the switching unit only causes the compared and thus same signals to be connected to the system interfaces G30a, G30b.
  • FIG. 2 shows a multiprocessor system G60 with two execution units GlOa, GlOb of a combined comparison and switching unit G70 comprising a comparison unit G20 and a switching unit G50 and a unit for switching request recognition G40.
  • the switching unit G50 and the comparison unit G20 can be combined to form a common switching and comparison unit (UVE) G70, as shown in FIG.
  • This common component G70 then takes over the tasks of the individual components G50, G20.
  • FIG. 15 FIG. 16, FIG. 17, FIG. 18 and FIG. 19, variant embodiments of UVE G70 are shown.
  • the unit for switching request recognition G40, the comparator G20 and the switching unit G50 can be combined in a common component G80.
  • Comparator G20 be summarized in a common component. Also conceivable is a summary Umschaltorerkennung G40 with the switch G50 in a common component.
  • Switchover request recognition G40 and a combined switchover and comparison unit G70 are combined switchover and comparison unit G70.
  • Execution units go n signals N 140, ..., N14n to the switching and comparison component N100. This can generate up to n output signals N160, ..., N16n from these input signals.
  • the "pure performance mode” all signals N14i are directed to the corresponding output signals N16i.
  • the "pure comparison mode” all signals N140, ..., N14n are only applied to exactly one of the output signals N16i directed.
  • the switching logic Nl 10 first determines how many output signals there are. It also determines which of the input signals contribute to which of the output signals. An input signal can contribute to exactly one output signal. Formulated in a different mathematical form is thus by the
  • Switching logic defines a function that assigns to each element of the set ⁇ N140, ..., N14n ⁇ an element of the set ⁇ N160, ..., N16n ⁇ .
  • the processing logic N120 determines to each of the outputs N16i how the inputs contribute to that output signal. Again, this component does not have to be your own
  • a first possibility is to compare all signals and to detect an error in the presence of at least two different values, which can be optionally signaled.
  • a second possibility is to make a k out of m selection (k> m / 2).
  • an error signal can be generated if one of the signals is detected as deviating.
  • a possibly different error signal can be generated if all three signals are different.
  • a third option is to apply these values to an algorithm. This may be, for example, the formation of an average, a median, or the use of a Fault Tolerant Algorithm (FTA). Such an FTA is based on extreme values of the
  • Delete input values and make a kind of averaging over the remaining values This averaging can be done over the entire set of remaining values or preferably over a subset that is easy to form in HW. In this case, it is not always necessary to actually compare the values. In the For example, averaging needs only to be added and divided, FTM, FTA, or median require partial sorting. If necessary, an error signal can optionally also be output at sufficiently large extreme values.
  • the task of the processing logic is thus to determine the exact shape of the comparison operation for each output signal - and thus also for the associated input signals.
  • L 0 processing logic i.e., the determination of the comparison operation per output signal, i.e., per
  • Function value is the mode information and this sets the mode. This information is of course multivalued in the general case, i. not just a logical bit. Not all the theoretically conceivable modes are useful in a given implementation, it is preferable to restrict the number of modes allowed. It should be emphasized that in the case of only
  • Switching from a performance mode to a comparison mode is characterized in the general case by the fact that execution units, which are displayed in the performance mode on different outputs, mapped in the comparison mode to the same output
  • Execution units are in which in the performance mode, all input signals N14i, which are to be considered in the subsystem, are switched directly to corresponding output signals N16i, while they are all mapped to an output in comparison mode.
  • a switch can also be realized by pairings
  • Performance mode and can speak a comparison mode, although in a given form of the invention can limit the amount of allowed modes so that this is the case. However, one can always speak of switching from a performance mode to a comparison mode (and vice versa). i 0 Between these modes it is possible to switch dynamically during operation, controlled by software. The switching is triggered either by the execution of special switching instructions, special instruction sequences, explicitly marked instructions or by the access to specific addresses by at least one of the execution units of the multiprocessor system.
  • Fault circuit logic N130 collects the error signals generated by the comparators, for example, and optionally can passively turn outputs N16i off, for example, via a switch.
  • the switching between the modes can be coded by various methods.
  • special switching commands are to be used, which are detected by the switching request recognition unit G40.
  • Another possible method for coding the switching is defined by the access to a special memory area which again detects the unit for switching request recognition G40.
  • the following describes a method that uses unused bit combinations in the existing instruction set of the processor. The particular advantage of this method is that existing development environments (assembler, compiler, linker, debugger) can continue to be used.
  • FIG. 4 shows a multiprocessor system G200 with two execution units G210a, G210b and a switching and comparison unit G260.
  • undefined bit combinations of the at least two execution units G210a, G210b are used in the assembler.
  • Undefined or undefined bit combinations in this sense are to be understood as meaning all bit combinations which are specified as undefined or illegal in the description of the instruction set. These are e.g. Illegal Operand, Illegal Instruction, Illegal Operation.
  • the general characteristic of these undefined bit combinations is that a normal execution unit when executing such a bit combination either generates an error signal or exhibits an undefined behavior. So these bit combinations are not needed to represent the semantics of an ordinary program.
  • the previous development environment can be used, as it exists for single-processor systems. This can be realized, for example, by using a macro "SWITCH MODE TO PM” and a macro “SWITCH MODE TO VM” defined, which inserts appropriate undefined bit combinations at the appropriate place in the code as defined above.
  • SWITCH switch to the other depending on the current mode.
  • the switchover request is not defined by a command set
  • Encoded bit combination may not be processed in the usual way within an execution unit G210a, G210b.
  • an additional pipeline stage (REPLACE stage) G230a, G230b is proposed, which recognizes the corresponding bit combinations and replaces them for further processing by neutral bit combinations.
  • this is done using the "NOP" (No Operation) command, which is characterized by the fact that it does not change the internal state of the execution unit, except for the intruction pointer, the REPLACE stage G230a, G230b being after the usually first stage , the FETCH stage G220a G220b and before the remaining pipeline stages G240a, G240b, are inserted in the assembler undefined bit combinations, which are here combined in one unit.
  • the implementation shown here of a unit for switching request recognition G40 as a special pipeline stage G230a, G230b in a pipeline unit G215a, G215b generates an additional signal G250a, G250b if a corresponding bit combination for switching was detected, which is a separate one
  • Switchover unit and comparison unit G260 signals that a change of the processing mode is to be carried out.
  • the REP stages G230a, G230b are preferably between the FET G220a, G220b and the remaining pipeline stages G240a, G240b in the pipeline units G215a, G215b of FIG
  • Execution units G210a, G210b arranged.
  • the REP stages G230a, G230b recognize the corresponding bit combinations and, in this case, forward NOP instructions to the remaining stages G240a, G240b.
  • the respective signal G250a or G250b is activated.
  • the REP stages G230a, G230b are neutral, ie all other commands are passed on unchanged to the remaining stages G240a, G240b.
  • FIG. 5 shows in a flow chart a method which, within a specific pipeline stage G230a, G230b, has a special undefined bit combination with a
  • step G330 represents the functionality of a REPLACE stage G230a, G230b according to the invention, these also being further
  • FIG. 6 shows a multiprocessor system H200 with two execution units H210a, H210b and a switching and comparison unit H260.
  • the components H220a, H220b, H240a, H240b have the same meaning as G220a, G220b, G240a, G240b.
  • this has, in addition to the signals H250a, H250b, which signal a changeover, further signals. So that the execution units H210a, H210b can be synchronized when switching from the performance mode to the comparison mode, the pipeline units H215a, H215b of the execution units H210a have,
  • H210b each have a signal input H280a, H280b, with which the processing can be stopped.
  • This signal is set by the switching and comparison unit H260 for the pipeline unit H215a or H215b which first detected a switchover command and thus activated the signal H250a or GH50b. Only when both pipeline units H215a, H215b of the execution units H21 Oa, H21 Ob have recognized the switchover command and by
  • each execution unit can determine its individual number or unit ID.
  • an ID unit a unit or method by which each execution unit can determine its individual number or unit ID.
  • one execution unit can determine the number 0 for itself and the other the number 1.
  • the numbers are assigned or determined accordingly.
  • This ID does not distinguish between a comparison mode and a performance mode, but uniquely identifies an execution unit.
  • the ID unit may be included in the respective execution units, for example implemented as a bit or bit combination in the processor status register or as its own
  • Register or as a single bit or as an external unit to the execution units that provides a corresponding ID upon request.
  • the comparison unit After the execution units have made the changeover to the performance mode in accordance with a changeover request, the comparison unit is no longer active, but the
  • Execution units still execute the same commands. This is because the instruction pointers that mark the location in the program where an execution work is currently working or is currently working in the next step are not affected by the switchover. So that the execution units can subsequently execute different software modules, the program sequence of the execution units must be separated. Therefore, the instruction pointers in performance mode usually have different values, since according to the invention independent instructions, program segments or programs are processed.
  • the separation of the program flows is done in the proposal described here by determining the respective execution unit number. Depending on which ID has an execution unit, the execution unit executes a specific software module. Since each execution unit has an individual number or ID, the program flow of the participating execution units can thereby be reliably separated.
  • FIG. 7 shows in a flowchart a method which shows how with the aid of
  • Unit ID the program flow can be separated when switching from a comparison mode to a performance mode in a multiprocessor system with 2 execution units. After executing the switchover from a comparison to a performance mode G500, a query of the units ID or execution unit code takes place. Number G510 by both execution units. According to the invention, the execution unit 0 receives the execution unit number O, the execution unit 1 the execution unit number 1. In G510, the determined execution unit number is compared with the number 0. If these are the same, the execution unit moves in step G520 This comparison was successful with the code for
  • Execution unit 0 continued.
  • the execution unit for which this comparison was unsuccessful continues in G530 with the comparison with the number 1. If this comparison is successful, the execution unit 1 code continues in G540. If this comparison is unsuccessful, an execution unit number not equal to 0 and 1 was determined for the corresponding execution unit. This represents an error and continues with G550.
  • FIG. 8 describes a possible method for 3 execution units. After executing the switchover from a comparison to a performance mode H500, the units ID or execution unit number H510 are interrogated by the
  • the execution unit 0 receives the execution unit number 0, the execution unit 1 the execution unit number 1 and execution unit 2 the execution unit number 2.
  • the determined execution unit number is compared with the number 0. If this is the same
  • the execution unit for which this comparison was successful continues with the code for execution unit 0.
  • the execution units for which this comparison was unsuccessful continue to compare with # 1 in H530.
  • the code for execution unit 1 in H540 is continued.
  • the execution units for which this comparison was unsuccessful continue to compare with number 2 in H535.
  • the execution unit for which this comparison succeeds continues with the execution unit 2 code in H536.
  • this comparison was unsuccessful, an execution unit number not equal to 0.1 and 2 was determined for the corresponding execution unit. This is an error and H550 will continue.
  • the determined execution unit number can also be used directly as an index in a jump table. According to this description, this method can also be used for multiprocessor systems with more than 3 execution units.
  • FIG. 9 shows in a flow chart a method which synchronizes the execution units when switching from a performance mode to a comparison mode.
  • step G600 preferably all interrupts are disabled. This is not only important because the interrupt controllers for the compare mode must be reprogrammed accordingly. Software should also be used to adjust the internal status of the execution units.
  • Step G610 If the two execution units have separate caches, then the contents of the caches must also be adjusted before the switchover, in order to prevent the caching in the cache
  • step G620 the write buffers of the execution units are emptied so that after the switchover no activities of the execution units that still originate from the performance mode take place.
  • step G630 the state of the pipeline stages of the execution units is synchronized.
  • NOP No Operation
  • step G640 the command step for switching to the comparison mode is actually performed.
  • step G650 the contents of the respective register files of each execution unit are equalized.
  • the registers are to be loaded with identical contents before or after the changeover. It is important that after switching the contents of a register in the execution units is identical before the register contents are transferred to external and thus compared by the comparison unit.
  • step G660 the interrupt controllers are reprogrammed so that an external interrupt signal triggers the same interrupt on all the interconnected execution units.
  • step G670 the interrupts are released again.
  • an interrupt is preferably initiated, for example by SW, in the interrupt controllers belonging to the respective execution units.
  • the interrupt handling then causes execution of the interconnect sequence described above.
  • FIG. 10 shows a state machine which represents the switching between a performance and a comparison mode (and vice versa).
  • the system When the system is started, caused by "Power On” or reset (software or hardware), the system is set to state G700 via transition G800.
  • the system is capable of an Undefined event that is capable
  • a reset that always starts in state G700 is an example of events that can trigger a reset, external signals, problems in the power supply, or internal error events that make further working ineffective.
  • G700 of the G70 switchover and comparison unit and also the multi-processor system G60, which is used in the performance mode is the default state of the system
  • Undefined state would be taken, the default state G700 is taken.
  • This default position of state G700 is ensured by hardware measures.
  • the system state or the state of the switching and comparison unit G60 can be encoded in a register, in a bit of a register, by a bit combination in a register or by a flip-flop.
  • the state G700 is always assumed after a reset or power on. This is ensured by, e.g. the reset signal or the "Power On” signal is routed to the reset input or the set input of the flip-flop or the register.
  • state G700 the system operates in a performance mode.
  • the execution units GlOa, GlOb work with different commands, programs or program pieces.
  • a switchover request can be recognized, for example, by an execution unit GlOa, GlOb executing a special switchover command.
  • Other possibilities include detection by accessing a specific memory address, by an internal signal or by an external signal.
  • the multiprocessor system G60 and therefore also the switchover and comparison unit G70 remain in state G700.
  • the Umschalt the recognition of a Switching condition, which is marked as a changeover is marked in this particular system.
  • the remaining in the state G700 is represented by the transition G810. If a changeover request is recognized by the execution unit GlOa, then the changeover and comparison unit G70 is transferred to the state G710 via the transition G820.
  • the state G710 thus designates the situation that the execution unit GlOa has detected a switchover request and waits until the execution unit GlOb also recognizes a switchover request. As long as this is not the case, the switching and comparison unit G70 remains in state G710, which is represented by the transition G830.
  • the transition G840 takes place when in the state G710 the execution unit GlOb also recognizes a switchover request.
  • the switching and comparison unit G70 thus assumes the state G730.
  • state G730 the synchronization processes take place with which the two execution units GlOa, GlOb are synchronized with one another in order to then operate in the comparison mode.
  • the switching and comparison unit G70 remains in state G730, which is represented by the transition G890.
  • the transition is made to the state G720 via the transition G860.
  • the state G720 thus designates the situation that the execution unit GlOb has recognized a switchover request and waits until the execution unit GlOa also recognizes a switchover request.
  • the switching and comparison unit G70 remains in state G720, which is represented by the transition G870.
  • the transition G880 takes place when in the state G720 the execution unit GlO a also recognizes a switchover request.
  • the switching and comparison unit thus assumes the state G730.
  • state G730 is immediately entered. This case represents the transition G850.
  • both execution units GlOa, GlOb have recognized a switching request.
  • the internal states of the execution units GlOa, GlOb are synchronized to operate in comparison mode after completion of these synchronization operations.
  • transition G900 takes place. This transition indicates the end of synchronization.
  • execution units GlOa, GlOb operate in comparison mode.
  • the completion of the synchronization work can be signaled by the execution units GlOa, GlOb itself. This means that transition G900 occurs when both execution units GlOa, GlOb have signaled that they are ready to operate in compare mode.
  • the termination can also be signaled for a set time. This means that in the switching and comparison unit
  • G70 is hard-coded for how long it remains in state G730. This time is set so that certainly both execution units GlOa, GlOb have completed their synchronization work. After this time the transition G900 is initiated.
  • the switching and comparison unit G70 can monitor the states of the execution units GlOa, GlOb and recognize themselves when both execution units GlOa, GlOb have finished their synchronization work. After detection, transition G900 is then initiated.
  • the multiprocessor system G60 remains in compare mode, represented by transition G910. If in state G740 on
  • the changeover and comparison unit is set to state G700 via transition G920. As already described, the system operates in state G700 in the performance mode. The separation of the program flows during the transition from state G740 to state G700 can then be carried out as described in the method.
  • FIG. 11 shows a multiprocessor system G400 with two execution units G410a, G410b and two interrupt controllers G420a, G420b including interrupt masking registers G430a, G430b contained therein and various interrupt sources G440a to G440n. Also shown is a switch and compare unit G450 having a special interrupt mask register G460.
  • each execution unit G410a, G410b has its own interrupt controller G420a, G420b in order to simultaneously handle two interrupts in the performance mode.
  • the interrupt sources G440a to G440n are advantageously connected in the same way to both interrupt controllers G420a, G420b in each case. This type of connection causes the same interrupt to be triggered on both execution units G410a, G410b without further measures.
  • the interrupt controllers G420a, G420b are programmed so that the corresponding interrupt sources G440a to G440n on the various execution units G410a, G410b are divided appropriately depending on the application.
  • interrupt masking registers G430a, G430b This is done by means of a suitable programming of the interrupt masking registers G430a, G430b.
  • the mask registers provide one bit in the register for each interrupt source G440a through G440n. If this bit is set, the interrupt is disabled, so it is not forwarded to the connected execution unit G410a, G410b.
  • a given interrupt source G440a to G440n is processed by exactly one execution unit G410a or G410b.
  • this is true for at least some of the interrupt sources.
  • interrupt sources G440a to G440n can be processed simultaneously without an interrupt nesting (an interrupt processing is interrupted by a second interrupt) or interrupt pending (the processing of the second is postponed until the processing of the first is ended is) takes place.
  • Interrupt Mask Registers G430a, G430b are programmed with the same value, respectively. It is proposed to use a special register G460 to speed up the switching process. In one embodiment, this register G460 is arranged in the switchover and comparison unit G460, but it can also be used in the switchover request recognition G40, in a combined switchover request recognition, in the
  • Comparator in the switching unit G80, as well as in all combinations. It is also conceivable that this register is arranged outside of these three components at another suitable location.
  • the register G460 contains the interrupt mask, which is to apply in comparison mode.
  • the changeover and comparison unit G450 receives a signal from the switchover request detection G40 to switch from one performance to another
  • the interrupt mask registers G430a, G430b of the interrupt controllers G420a, G420b are reprogrammed. This is now performed by hardware from the switching and comparison unit G450 in parallel to the other synchronization steps, after the Switching signal was received and the interrupt controller G420a, G420b have been disabled. Conveniently, the interrupt masking registers G430a, G430b in the compare mode are not individually reprogrammed, but always the central register G460. This is then transmitted synchronously by hardware to the two interrupt masking registers G430a, G430b. The method described here for an interrupt mask register can be described in the same
  • FIG. 12 shows a multiprocessor system GlOOO with two execution units GlOlOa, GlOlOb, a switchover and comparison unit G 1020, and an interrupt controller G1030 with three different register sets G1040a, G1040b, G1050.
  • a special interrupt controller G1030 is proposed, as shown in FIG. This one is in one
  • Multiprocessor system GlOOO used, which in the example with two execution units GlOlOa, GlOlOb, and a switching and comparison unit G 1020, which can switch between a comparison and a performance mode, is shown.
  • the register sets G 1040a, G 1040b are used.
  • the interrupt controller G1030 operates as well as two interrupt controllers G420a, G420b.
  • the register set G 1040a is assigned to the execution unit GlOlOa and the register set G 1040b to the execution unit GlOlOb.
  • the interrupt sources G 1060a to G 106On are appropriately distributed by masking to the execution units GlOlOa, GlOlOb.
  • Comparator G1020 a signal G1070. This signals to the interrupt controller G1030 that the system is switched to comparison mode or that the system is operating in comparison mode from this point in time. The interrupt controller G1030 then uses the register set G1050. This ensures that the same interrupt signals are generated at both execution units GlOlOa, GlOlOb. With a change from the comparison mode to the
  • the switching and comparison unit G 1020 signals again via the signal G 1070 the interrupt controller G 1030 is switched to the register sets G 1040a, G 1040b again.
  • it can also be used to protect the corresponding register records by only writing to the Register records G1040a, G1040b is permitted and a write to register set G1050, which is reserved for the comparison mode, is prevented by hardware.
  • the same is also possible in the other direction that in comparison mode only writing to the register set G1050 is allowed and writing to the register sets G1040a, G1040b is prohibited.
  • FIG. 13 shows the simplest form of a comparator M500, G20.
  • An essential component in a multiprocessor system G60 with at least two execution units GlOa, GlOb with a changeover between a performance mode and a comparison mode is the comparator M500.
  • the comparison component M500 can receive two input signals M510 and M511. It then compares these to equality, in the context presented here, preferably in the sense of a bit-wise equality. In the same case, the value of the input signals M510, M511 is given to the output signal M520 and the error signal M530 does not become active, i.
  • the error signal M530 is activated and the signal M520 can then optionally be deactivated, which has the advantage that the fault does not come out of the corresponding system ("fault containment"). That other components that are outside the execution units are not corrupted by the potentially erroneous signal.
  • the M520 signal does not need to be disabled. This is e.g. then the case, when at system level only fail-silence is required. Then the error signal can be led to external, for example.
  • the component M500 can be executed as a so-called TSC component (totally seif checking).
  • the error signal M530 will be on at least two lines
  • Variant in the use of the system according to the invention is to use such a TSC comparator.
  • a second class of embodiments may be distinguished as to what degree of synchronicity the two inputs M510, M511 (or M610, M611) must have.
  • a possible embodiment is characterized by intermittent synchronicity, ie the comparison of the data can be performed in one clock.
  • phase offset is useful to avoid common cause errors, i. such error causes that can affect several processing units simultaneously and similarly.
  • FIG. 14 therefore describes another embodiment.
  • the components and signals M600, M610, M611, M620, M630 have the same meaning as the corresponding components and signals M500, M510, M511, M520, M530 of Figure 13.
  • component M640 is inserted beyond these components , which delays the earlier input by the phase offset.
  • this delay element is accommodated in the comparator to use it only in the comparison mode.
  • intermediate buffers M650, M651 can be placed in the input chain in order to be able to tolerate asynchronisms which are not pure clock or phase offsets.
  • These intermediate buffers are preferably designed as FIFO memories (first-in, first out). Such a memory has an input and an output and can store several memory words.
  • An incoming memory word is shifted in its place upon arrival of a new memory word. After the last digit (the depth of the buffer) it is shifted "out of memory.” If such a buffer is present, it can also tolerate asynchronisms up to the maximum depth of the buffer, in which case an error signal must be output even if the buffer overflows.
  • comparator embodiments it can be distinguished according to how the signal M520 (or M620) is generated.
  • a preferred embodiment is to put the input signals M510, M511 (or M610, M611) on the output and to make the connection interruptible by switches.
  • the particular advantage of this embodiment is that for
  • the signals can also be generated from internal comparator buffers.
  • a final class of embodiments may be distinguished as to how many inputs are present on the comparator and how the comparator should react. With three inputs, a majority voting, a comparison of all three or a comparison of only two signals can be made. With four or more inputs, correspondingly more embodiments are conceivable. A detailed description of the possible embodiments is in the
  • Comparator so considered a switching and comparison unit G70.
  • This implementation is particularly favorable if they are implemented together with the execution units GlOa, GlOb within a chip.
  • a preferred variant of the implementation is therefore to combine these two parts in one component.
  • This is a component with at least the input signals (output execution unit 1, output execution unit 2), at least the output signals (Output 1, Output 2), a logic output signal "Output total” (can physically match Output 1 or Output 2) and a comparator
  • the component has the ability to switch the mode, pass all signals in the performance mode, and in a comparison mode Mode to compare several signals and pass one if necessary
  • further input and output signals are advantageous: An error signal for
  • the two or more execution units in the performance mode are connected as a master to a processor-internal bus.
  • the comparison unit is deactivated or the error signal which is generated in the case of a different behavior of the execution units in one of the possible comparison modes is masked. This means that the switching and comparison unit is transparent to the software.
  • the physical execution units to be compared are treated as a logical execution unit on the bus, i. there is only one master on the bus.
  • the error signal of the comparator is activated.
  • the switching and comparison unit separates all but one execution unit via switches from the processor-internal bus, duplicates the inputs of the one logical execution unit and makes them available to all execution units involved in the comparison mode. When writing to the bus, the outputs are compared in the comparison unit and at
  • FIG. 15 and FIG. 16 describe the basic behavior of the preferred component M700 (switching and comparison unit, corresponds to G70). For the sake of simplicity, this figure is drawn only for two execution units.
  • FIG. 15 shows the status of the preferred component M700 (switching and comparison unit, corresponds to G70).
  • FIG. 16 Component in comparison mode
  • the various switch positions in these modes are implemented by M700 through the M760 control.
  • the two execution units M730, M731 can first write in the performance mode on the data and address bus M710 when the switches M750 and M751 are closed, as shown in FIG. It is assumed that possible write conflicts will be resolved either via the bus protocol or through other, not drawn components.
  • the behavior is different, at least from a logical point of view.
  • the switches M750, M751 are then opened and thus the direct access possibilities are interrupted.
  • FIG. 16 in FIG. 15 then the switches M752, M753 closed.
  • the signals M740, M741 of the execution units M730, M731 are passed to the comparison component M720.
  • This is at least as constructed as drawn in Figure 13, but it can also extensions, as shown in Figure 14, include.
  • In a representation of the error signal or other signals of the comparison component M720 is omitted in Figure 15, and Figure 16. If the two
  • the switch M754 is closed, and then one of the two matching signals is forwarded to the address / data bus M710.
  • the M700 switching and comparison unit can influence the M750-M754 switches.
  • the respective switch position depends on the mode and the error detection. Variants in which the switch M754 is always closed, and a suitable system response is generated by the error signal, are also covered hereby.
  • FIG. 17 shows a variant of the switching and comparison unit. Even for a simple system with only two execution units GlOa, GlOb, there are many variants of the implementation of a switching and comparison unit. Another, which is particularly advantageous when no buffers are to be used in the comparator, is shown in FIG. As in FIG. 15, FIG. 16, there are the signals M840, M841 of the execution units. The latter are not drawn in this figure.
  • the mode logic M810 which specifies the mode of the component. In the performance mode it closes the switch M831, in comparison mode it opens it. Next she gives the mode signal to the comparator
  • FIG. 18 shows a further embodiment of the switching and comparison unit. This alternative, although it has more switches, but leaves the comparator in the performance mode inactive and therefore easier to deal with asynchronisms.
  • M940, M941 of the execution units there are the two signals M940, M941 of the execution units. The latter are not drawn again in this picture.
  • M910 which specifies the mode of the component. In performance mode, it closes switch M931 and opens switches M932, M933.
  • the comparison component M920 is not loaded with data in this mode. This allows for asynchronous longer Buffer times, or in one implementation lower buffer depths. In performance mode, the M930 switch is always closed.
  • component M910 closes switches M932, M933 and interrupts direct access to the bus by opening switch M931.
  • the M910 mode logic can still communicate the mode to the M920 comparator.
  • the switch M930 is closed in error-free case. in the
  • the comparison component M920 interrupts the forwarding of the signal M940 to the bus by opening the switch M930.
  • a preferred implementation of this component is thus characterized by the fact that there are several processing units that can write output signals to the bus (e.g., address / data bus). What is essential is that the component can process (e.g., compare, but possibly also vote or sort) at least two of the output of the execution units and that the component can affect at least one switch that breaks at least one of the direct bus accesses. This is especially useful if the execution units are machine cores. Furthermore, it is advantageous if the state of the influenceable switch the operating mode of
  • Execution units may arise from the processing of various output signals of the various execution units.
  • this mode information may even be available explicitly in a subcomponent.
  • this mode information may even be available explicitly in a subcomponent.
  • this signal can also be led out of the component and made available to other parts of the system.
  • N161, N162, N163, N16n have the same meaning as in Fig. 20.
  • the mode signal N150 and the error signal N170 are drawn in this figure.
  • the optional error signal is generated by fault circuit logic N130, which collects the error signals, and is either a direct forwarding of the single error signals or a bundling of the error information contained therein.
  • the mode signal Nl 50 is optional, but its use outside of this component can be beneficial in many places.
  • the combination of the information of the switching logic NI10 i.e., the function described in the description of Figure 20
  • the processing logic i.e., the determination of the comparison operation per output, i.e., per function value
  • the mode signal then brings the relevant mode information to the outside.
  • An HW implementation is preferably shown so that the externally visible mode signal can be configured.
  • Switching logic configured configurable. Preferably, these configurations are coordinated. Alternatively, one can give only or additionally changes of the mode signal to the outside. This has advantages especially in a two-configuration.
  • this mode signal is protected.
  • An implementation in the two-system is illustrated in Figure 19, for example, based on the implementation illustrated in Figure 17.
  • the signal M850 is led out of the switching and comparison unit.
  • this information can be represented logically over one bit.
  • a hedge can then preferably be displayed via a dual-rail signal.
  • the signal can also be protected by a doubling, which is optionally inverted.
  • the mode signal can be used outside the component. Initially, it can be used to self-monitor the operating system. This is responsible for switching from the software point of view and should always know which mode the system is in and bring the system into this mode as well. A check of this signal can thus be used for protection. This can initially happen directly. Alternatively, it is also possible to make plausible a request to the operating system with this signal via timers or other "independent" units.
  • this signal can optionally also be used in other data sinks of a ⁇ C (or more general arithmetic unit).
  • a memory protection unit MPU
  • MPU memory protection unit
  • An MPU is a unit that can ensure that only permitted accesses are made to the data / address bus, for example by blocking access to certain address spaces for certain program sections.
  • Mode signal is already sufficient information to check. Then, quasi-static programming is sufficient for the initialization time of the ⁇ C. Analogously, the evaluation of this signal can also be used on the interrupt controller. Such monitoring can then form the basis or an integral part of the security concept.
  • By appropriate design and software structuring it may be possible to build the security concept for an entire error class in the considered application on this mode signal. This is particularly advantageous when the mode signal is intrinsically safe in a suitable form as described above. In this case, it is further advantageous if the component under consideration has the possibility of sending an error signal or one
  • An essential further purpose is the evaluation of the mode signal outside of the arithmetic unit.
  • a direct application is the evaluation in a decrementing
  • Watchdog Such a “watchdog” consists of at least one (counter) register, which can be set by the microprocessor to an integer value After setting this register, the “watchdog” automatically decrements the value of the register with a fixed period , If the value of the register is zero, or if an overflow occurs, the watch dog generates an error signal
  • Reset the value of the register in good time This can be used to check (within limits) whether the microprocessor is executing the software correctly. If the microprocessor no longer executes the software correctly, it is assumed that in this case the "watchdog" is no longer correctly operated and thus an error signal is generated by the "watchdog". The integrity of the hardware and data structures can be reliably verified in a compare mode, but it must be ensured that the microprocessor regularly returns to this.
  • the task of the "watchdog” described here is therefore not only to generate an error signal if it is no longer reset within a defined period of time, but also if the microprocessor no longer switches back to the defined comparison mode within a defined period of time the "watchdog" can only be reset if the signal mode indicates the defined comparison mode of the arithmetic unit. This ensures that the arithmetic unit regularly returns to this mode.
  • the value in the register of the "watchdog” is decremented only when certain interrupts are triggered at the microprocessor, for which purpose the external interrupt signals of the ⁇ C must also be coupled to the watchdog
  • the watchdog stores which interrupts the ⁇ C in The watchdog is "pulled up” as soon as such an interrupt comes, it is reset by the presence of the correct mode signal.
  • it is useful, especially in the application to a security concept, to evaluate the mode signal in a ⁇ C external source.
  • An essential point in ensuring the correct operation of the software on a computer as described in the invention is the correct change between the different allowed modes. First, the changeability itself should be checked, preferably also the correct
  • One possibility is to pass the mode signal to an ASIC or another ⁇ C. This can at least check the following points via timers and simple logic using this signal:
  • Is a general temporal pattern valid e.g., ⁇ 70% on average in mode 1 and ⁇ 50% in mode 2
  • Any combination of logical, temporal characteristics of the mode signal possibly supplemented by the use of additional signals.
  • N300 is a computational unit that can send such a mode signal. This may be, for example, a ⁇ C with multiple execution units and another component that can generate this mode signal. For example, this other component may be realized as in FIG. 19 or FIG. N300 gives this signal N310 to the partner (e.g., other arithmetic unit, other ⁇ C or ASIC) N330. This can be over the signal
  • N320 ask questions to N300 who has to answer N300 via N321.
  • Such a question may be a computational task whose correct result is to be delivered via N321 from N300 within a defined time interval.
  • N330 can check the correctness of this result independently of N300. For example, the results are stored in N330 or N330 can calculate it yourself. If an incorrect value is detected, an error is detected.
  • the special feature of the proposed question-answer communication is that a parallel to the response, the mode signal is observed.
  • the questions are to be asked so that to answer by N300, they must adopt certain modes. This can be reliably verified that all mode changes are functional, and that provided in the program flow mode changes are also performed. Especially when initializing a system, but also during operation, this can serve as an essential component of a security concept.
  • Actuator control In many applications in the automotive sector today is a trend towards so-called intelligent actuators. These are actuators with a minimum amount of electronics that is sufficient to receive an actuator control command, and then control the actuator so that this command is then executed.
  • An arithmetic unit N400 which has the invention, sends an actuating command via the connection N420 to an (intelligent) actuator or an actuator control N430. In parallel, it sends the mode signal to this actuator via the N410 connection.
  • Actuator N430 uses the mode signal to check whether control is permitted and optionally returns an error status via signal N440. If the drive is faulty, it assumes the non-critical fail-silence state in the system.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Hardware Redundancy (AREA)

Abstract

Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht, wobei für die Ausführungseinheiten wenigstens ein Satz definierter Bitkombinationen vorgesehen ist dadurch gekennzeichnet, dass die Umschaltung durch wenigstens eine, in dem wenigstens einen Satz nicht definierte Bitkombination ausgelöst wird.

Description

Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
Stand der Technik
Transiente Fehler, ausgelöst durch Alpha-Teilchen oder kosmische Strahlung, werden zunehmend ein Problem für integrierte Halbleiterschaltungen. Durch abnehmende Strukturbreiten, sinkende Spannungen und höhere Taktfrequenzen nimmt die Wahrscheinlichkeit zu, dass eine Spannungsspitze, hervorgerufen durch ein Alpha-Teilchen oder kosmische Strahlung, einen logischen Wert in einer integrierten Schaltung verfälscht. Ein falsches Berechnungsresultat kann die Folge sein. In sicherheitsrelevanten Systemen, insbesondere im Kraftfahrzeug, müssen solche Fehler daher zuverlässig detektiert werden. Bei sicherheitsrelevanten Systemen, wie z.B. einem ABS-Regelsystem in einem Kraftfahrzeug, in denen Fehlfunktionen der Elektronik sicher detektiert werden müssen, werden bei den entsprechenden Steuereinrichtungen solcher Systeme üblicherweise Redundanzen zur Fehlererkennung eingesetzt. So ist beispielsweise in bekannten ABS-Systemen jeweils der komplette MikroController dupliziert, wobei die gesamten ABS-Funktionen redundant berechnet und auf Übereinstimmung geprüft werden. Tritt eine Diskrepanz der Ergebnisse auf, so wird das ABS-System abgeschaltet. Wesentliche Komponenten eines MikroController sind einerseits aus Speichermodule (z.B. RAM, ROM, Cache), der Cors und die Ein- /Ausgangs-Schnittstellen, die so genannten
Peripherals (z.B. A/D- Wandler, CAN-Schittstelle). Da Speicherelemente mit Prüfcodes (Parity oder ECC) effektiv überwacht werden können, und Peripherals oft anwendungsspezifisch als Teil eines Sensor- oder Aktor-Signalpfades überwacht werden, besteht ein weiterer Redundanzansatz in der alleinigen Verdopplung der Cores eines MikroControllers. Solche MikroController mit zwei integrierten Cores sind auch als Dual-Core Architekturen bekannt. Beide Cores fuhren redundant und taktsynchron (Lockstep-Modus) das gleiche Programmsegment aus, die Ergebnisse der beiden Cores werden verglichen, und ein Fehler wird dann bei dem Vergleich auf Übereinstimmung erkannt werden. Diese Konfiguration eines Dual- Core Systems kann als ein Vergleichsmodus bezeichnet werden.
Dual-Core Architekturen werden in anderen Anwendungen auch zur Leistungssteigerung, also zu einer Performanz-Steigerung eingesetzt. Beide Cores fuhren unterschiedliche Programme, Programmsegmente und Befehle aus, wodurch sich eine Leistungssteigerung erzielen lässt, weshalb diese Konfiguration eines Dual-Core Systems als einPerformanzmodus bezeichnet werden kann. Dieses System wird auch als ein symmetrisches Multiprozessorsystem (SMP) bezeichnet.
Eine Erweiterung dieser Systeme ist eine Umschaltung durch Software zwischen diesen beiden Modi mittel eines Zugriffs auf eine spezielle Adresse und spezialisierter Hardware- Vorrichtungen. Im Vergleichsmodus werden die Ausgangsignale der Cores miteinander verglichen. Im Performanzmodus arbeiten die beiden Cores als ein symmetrisches
Mehrprozessorsystem (SMP) und fuhren unterschiedliche Programme, Programmsegmente oder Befehle aus.
Eine solche Umschaltung erfordert in der Regel sowohl in der Hardware als auch ind der hardwarenahen Software größere Eingriffe. Damit ist es nicht ohne weiteres möglich Standard-Cores zu vrwenden, es ist ebenfalls schwierig Code von früheren Anwendungen, die für einen Core geschrieben wurden, zu verwenden. Es ist deshalb Aufgabe der Erfindung, Mittel zur Verfügung zu stellen, die eine minimale Änderung der Hardware und der hardwarenahen Software bei Benutzung eines schon vorhandenen Cores in einem Multi-Core System erfordern.
Vorteile der Erfindung
Ein Verfahren oder Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten wie in Anspruch 1 oder Anspruch 14 dargestellt, weist gegenüber bekannten Lösungsansätzen den Vorteil auf, schon vorhandene Bitkombinationen verwenden zu können und stellt damit Mittel zur Verfügung, die eine minimale Änderung der Hardware und der hardwarenahen Software bei Benutzung eines schon vorhandenen Cores in einem Multi-Core System erfordern. Vorteilhafterweise können dazu wahlweise Instruktionen, wie in Anspruch 2 beschrieben, Operanden, wie in Anspruch 3 beschrieben, oder Operationen, wie in Anspruch 4 beschrieben, verwendet werden. Die Verwendung der in Anspruch 2 bis 4 beschriebenen verfahren erhöht also vorteilhafterweise die Flexibilität der Einsatzmöglichkeiten. Die Verwendung eines Verfahrens, wie in Anspruch 5, Anspruch 9 oder Anspruch 11 beschrieben, ist vorteilhaft, da dies die Implementierung erleichtert.
Es ist vorteilhaft, ein Verfahren, wie in Anspruch 6 beschrieben, zu verwenden bei dem dass die Bitkombinationen maschinennahen Bitkombinationen, insbesondere aus Assembler, entsprechen, da damit eine einfachere Anpassung an die Hardware möglich wird. Es ist vorteilhaft, ein Verfahren, wie in Anspruch 7 oder Anspruch 8 beschrieben, zu verwenden, da man damit auch verschiedene Versionen von Ausführungseinheiten benutzen kann.
Es ist vorteilhaft, ein Verfahren, wie in Anspruch 10 beschrieben, zu verwenden, da dies die Verwendung einer schon bekannten Ausführungseinheit erleichtert. Es ist vorteilhaft, ein Verfahren, wie in Anspruch 12 beschrieben, zu verwenden, da damit Zusatzaufwand in der Anordnung vermieden wird.
Es ist vorteilhaft, ein Verfahren oder einen Vorrichtung, wie in Anspruch 13 oder Anspruch 15 beschrieben, zu verwenden, da damit der Synchronisationsaufwand minimiert wird.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben sich aus den Merkmalen der Ansprüche sowie der Beschreibung.
Figuren
In der Figur 1 ist ein Multiprozessorsystem G60 mit zwei Ausführungseinheiten GlOa, GlOb einer Vergleichseinheit G20, einer Umschalteinheit G50 und einer Einheit zur
Umschaltwunscherkennung G40 dargestellt.
In Figur 2 ist ein Multiprozessorsystem G60 mit zwei Ausführungseinheiten GlOa, GlOb einer kombinierten Vergleichs- und Umschalteinheit G70 bestehend aus einer Vergleichseinheit G20 und einer Umschalteinheit G50 sowie einer Einheit zur Umschaltwunscherkennung G40 dargestellt.
In Figur 3 ist ein Multiprozessorsystem G60 mit zwei Ausführungseinheiten GlOa, GlOb einer kombinierten Umschaltwunscherkennung, Vergleichs und Umschalteinheit G80 bestehend aus - A -
einer Vergleichseinheit G20 und einer Umschalteinheit G50 und einer Einheit zur Umschaltwunscherkennung G40, dargestellt.
In Figur 4 ist ein Multiprozessorsystem G200 mit zwei Ausfuhrungseinheiten G210a, G210b einer Umschalt und Vergleichseinheit G260 dargestellt.
In der Figur 5 ist in einem Flussdiagramm ein Verfahren dargestellt, das innerhalb einer speziellen Pipelinestufe G230a, G230b eine spezielle Undefinierte Bitkombination mit einer NOP oder anderen neutralen Bitkombination austauscht.
In Figur 6 ist ein Multiprozessorsystem H200 mit zwei Ausführungseinheiten H210a, H210b und einer Umschalt und Vergleichseinheit H260 dargestellt.
In der Figur 7 ist in einem Flussdiagramm ein Verfahren dargestellt das zeigt, wie mit Hilfe der Einheiten-ID der Programmfluss beim Wechsel von einem Vergleichsmodus in einen
Performanzmodus in einem Multiprozessorsystem mit 2 Ausführungseinheiten getrennt werden kann.
In Figur 8 ist ein mögliches Verfahren dargestellt, wie mit Hilfe der Einheiten-ID der Programmfluss beim Wechsel von einem Vergleichsmodus in einen Performanzmodus in einem
Multiprozessorsystem mit 3 Ausführungseinheiten getrennt werden kann.
In Figur 9 ist in einem Flussdiagramm ein Verfahren dargestellt, das die Ausführungseinheiten beim Umschalten vom Performanzmodus in den Vergleichsmodus synchronisiert.
In Figur 10 ist ein Zustandsautomat dargestellt, der die Umschaltung zwischen einem Performanz und einem Vergleichsmodus darstellt.
In Figur 11 ist ein Multiprozessorsystem G400 mit zwei Ausführungseinheiten sowie zwei Interruptcontrollern G420a, G420b inklusive darin enthaltenen Interrupt Maskierungsregistern
G430a, G430b und verschiedenen Interruptquellen G440a bis G440n dargestellt.
In Figur 12 wird ein Multiprozessorsystem mit zwei Ausführungseinheiten, einer Umschalt- und Vergleichseinheit und einem Interruptcontroller mit drei Registersätzen dargestellt. In Figur 13 ist die einfachste Form eines Vergleichers dargestellt.
Figur 14 zeigt einen Vergleicher mit einer Einheit um einen Phasenversatz zu auszugleichen.
In Figur 15 ist das prinzipielle Verhalten der bevorzugten Komponente M700 (Umschalt- und Vergleichseinheit) im Vergleichsmodus beschrieben.
In Figur 16 ist das prinzipielle Verhalten der bevorzugten Komponente M700 (Umschalt- und Vergleichseinheit) im Performanzmodus beschrieben.
In Figur 17 ist eine Ausführungsform der Umschalt und Vergleichseinheit dargestellt.
In Figur 18 ist eine weitere Ausführungsform der Umschalt und Vergleichseinheit dargestellt.
In Figur 19 ist eine Umschalt und Vergleichseinheit, die ein Modus Signal erzeugt, dargestellt.
In Figur 20 ist eine allgemeine Darstellung einer Umschalt- und Vergleichseinheit dargestellt.
Figur 21 zeigt eine allgemeine Darstellung einer Umschalt- und Vergleichseinheit, die ein allgemeines Modus und ein allgemeines Fehlersignal erzeugt.
In Figur 22 ist die Frage Antwort Kommuikation mit einer externen Einheit dargestellt.
In Figur 23 ist die Kommunikation mit einem inteligenten Aktor dargestellt.
Beschreibung der Ausführungsbeispiele
Als Ausführungseinheit kann im Folgenden sowohl ein Prozessor, ein Core, eine CPU, als auch eine FPU (Floating Point Unit), ein DSP (Digitaler Signalprozessor), ein Coprozessor oder eine
ALU (Arithmetic logical Unit) bezeichnet werden.
In der Figur 1 ist ein Multiprozessorsystem G60 mit zwei Ausführungseinheiten GlOa, GlOb einer Vergleichseinheit G20, einer Umschalteinheit G50 und einer Einheit zur Umschaltwunscherkennung G40 dargestellt. Die Erfindung bezieht sich auf ein Multiprozessorsystem G60 dargestellt in Figur 1, Figur 2, Figur 3 mit wenigstens zwei Ausführungseinheiten GlOa, GlOb, einer Vergleichseinheit G20, einer Umschalteinheit G50 und einer Einheit zur Umschaltwunscherkennung G40. Die Umschalteinheit G50 hat wenigstens zwei Ausgänge zu wenigstens zwei Systemschnittstellen
G30a, G30b. Über diese Schnittstellen können Register, Speicher oder Peripherals wie Digitale Ausgänge, D/A- Wandler, Kommunikationscontroller angesteuert werden. Dieses Multiprozessorsystem kann in wenigstens zwei Betriebsmodi betrieben werden, einem Vergleichsmodus (VM) und einem Performanzmodus (PM).
Im Performanzmodus werden in den unterschiedlichen Ausführungseinheiten unterschiedliche Befehle, Programmsegmente oder Programme parallel ausgeführt. In diesem Betriebsmodus ist die Vergleichseinheit G20 deaktiviert. Die Umschalteinheit G50 ist in diesem Betriebsmodus so konfiguriert, dass jede Ausführungseinheit GlOa, GlOb mit einer Systemschnittstelle G30a, G30b verbunden ist. Dabei ist die Ausführungseinheit GlOa mit der Systemschnittstelle G30a und die Ausführungseinheit GlOb mit der Systemschnittstelle G30b verbunden.
Im Vergleichsmodus werden in beiden Ausführungseinheiten GlOa, GlOb gleiche oder gleichartige Befehle, Programmsegmente oder Programme abgearbeitet. Günstigerweise werden diese Befehle taktsynchron abgearbeitet, es ist aber auch eine Abarbeitung mit Asynchronität oder einem definiertem Taktversatz denkbar. Die Ausgangssignale der Ausführungseinheiten GlOa, GlOb werden in der Vergleichseinheit G20 verglichen. Bei einem Unterschied wird auf einen Fehler erkannt und es können entsprechende Maßnahmen ergriffen werden. Diese Maßnahmen können ein Fehlersignal auslösen, eine Fehlerbehandlung einleiten, Schalter betätigen oder eine Kombination von diesen und weiteren denkbaren Maßnahmen sein. Die
Umschalteinheit G50 ist in einer Variation so konfiguriert, dass nur ein Signal zu den Systemschnittstellen G30a, G30b verbunden ist. In einer anderen Konfiguration bewirkt die Umschalteinheit nur, dass die verglichenen und damit gleichen Signale an die Systemschnittstellen G30a, G30b verbunden werden.
Die Umschaltwunscherkennung G40 detektiert unabhängig vom gerade aktiven Modus einen Umschaltwunsch in einen anderen Modus. In Figur 2 ist ein Multiprozessorsystem G60 mit zwei Ausfuhrungseinheiten GlOa, GlOb einer kombinierten Vergleichs- und Umschalteinheit G70 bestehend aus einer Vergleichseinheit G20 und einer Umschalteinheit G50 sowie einer Einheit zur Umschaltwunscherkennung G40 dargestellt.
In einer Ausführungsform des oben beschriebenen Sachverhaltes, kann die Umschalteinheit G50 und die Vergleichseinheit G20 zu einer gemeinsamen Umschalt- und Vergleichseinheit (UVE) G70 zusammengefasst sein, wie in Figur 2 dargestellt. Diese gemeinsame Komponente G70 übernimmt dann die Aufgaben der Einzelkomponenten G50, G20. In Figur 15, Figur 16, Figur 17, Figur 18 und Figur 19 sind Ausführungsvarianten der UVE G70 dargestellt.
In einer weiteren Ausführungsform , wie in Figur 3 dargestellt, kann die Einheit zur Umschaltwunscherkennung G40, der Vergleicher G20 und die Umschalteinheit G50 in einer gemeinsamen Komponente G80 zusammengefasst sein. In einer weiteren Ausführungsform, die nicht in einer Figur dargestellt ist, kann die Umschaltwunscherkennung G40 und der
Vergleicher G20 in einer gemeinsamen Komponente zusammengefasst sein. Ebenfalls denkbar ist eine Zusammenfassung Umschaltwunscherkennung G40 mit dem Umschalter G50 in einer gemeinsamen Komponente.
Im weiteren Text wird, falls nicht anders angegeben, davon ausgegangen, dass eine
Umschaltwunscherkennung G40 und eine kombinierte Umschalt und Vergleichseinheit G70, vorliegen.
Ein allgemeiner Fall der Umschalt- und Vergleichskomponente, auch für den Verwendung für mehr als zwei Ausführungseinheiten, ist in Figur 20 gezeigt. Von den n zu berücksichtigenden
Ausführungseinheiten gehen n Signale N 140,..., N14n an die Umschalt- und Vergleichskomponente N100. Diese kann bis zu n Ausgangssignale N160,..., N16n aus diesen Eingangssignalen erzeugen. Im einfachsten Fall, dem „reinen Performanzmodus", werden alle Signale N14i auf die entsprechenden Ausgangssignale N16i geleitet. Im entgegen gesetzten Grenzfall, dem „reinen Vergleichsmodus" werden alle Signale N 140, ... , N 14n nur auf genau eines der Ausgangssignale N16i geleitet.
An dieser Figur lässt sich darlegen, wie die verschiedenen denkbaren Modi entstehen können. Dazu ist in dieser Figur die logische Komponente einer Schaltlogik Nl 10 enthalten. Diese Komponente muss nicht als eigene Komponente vorhanden sein. Entscheidend ist, dass die beschriebenen Funktionen im System realisiert sind. Die Schaltlogik Nl 10 legt zunächst fest, wie viele Ausgangssignale es überhaupt gibt. Weiter legt sie fest, welche der Eingangssignale zu welchem der Ausgangssignale beitragen. Dabei kann ein Eingangssignal zu genau einem Ausgangssignal beitragen. In mathematischer Form anders formuliert ist also durch die
Schaltlogik eine Funktion definiert, die jedem Element der Menge {N140,..., N14n} ein Element der Menge {N160,..., N16n} zuordnet.
Die Verarbeitungslogik N120 legt dann zu jedem der Ausgänge N16i fest, in welcher Form die Eingänge zu diesem Ausgangsignal beitragen. Auch diese Komponente muss nicht als eigene
Komponente vorhanden sein. Entscheidend ist wieder, dass die beschriebenen Funktionen im
System realisiert sind. Um beispielhaft die verschiedenen Variationsmöglichkeiten zu beschreiben, sei ohne Beschränkung der Allgemeinheit angenommen, dass der Ausgang N 160 durch die Signale N141, ..., N14m erzeugt wird. Falls m = 1 entspricht dies einfach einer Durchschaltung des Signals, falls m = 2 dann werden die Signale N141, N142 verglichen, wie beispielsweise im Vergleicher in Figur 13, Figur 14 beschrieben. Dieser Vergleich kann synchron oder asynchron durchgeführt werden, er kann bitweise oder nur auf signifikante Bits oder auch mit einem Toleranzband durchgeführt werden.
Falls m >= 3 gibt es mehrere Möglichkeiten. Eine erste Möglichkeit besteht darin alle Signale zu vergleichen und bei Vorhandensein mindestens zweier verschiedener Werte einen Fehler zu detektieren, den man optional signalisieren kann.
Eine zweite Möglichkeit besteht darin, dass man eine k aus m -Auswahl vornimmt (k >m/2).
Diese kann durch Verwendung von Vergleichern realisiert werden. Optional kann ein Fehlersignal generiert werden, wenn eines der Signale als abweichend erkannt wird. Ein möglicherweise davon verschiedenes Fehlersignal kann generiert werden, wenn alle drei Signale verschieden sind.
Eine dritte Möglichkeit besteht darin, diese Werte einem Algorithmus zuzuführen. Dies kann beispielsweise die Bildung eines Mittelwerts, eines Medianwert, oder die Verwendung eines fehlertoleranten Algorithmus (FTA) darstellen. Ein solcher FTA beruht darauf, Extremwerte der
Eingangswerte weg zu streichen und eine Art der Mittelung über die restlichen Werte vorzunehmen. Diese Mittelung kann über die gesamte Menge der restlichen Werte oder vorzugsweise über eine in HW leicht zu bildenden Teilmenge vorgenommen werden. In diesem Fall ist es nicht immer notwendig, die Werte tatsächlich zu vergleichen. Bei der Mittelwertbildung muss beispielsweise nur addiert und dividiert werden, FTM, FTA oder Median erfordern eine teilweise Sortierung. Gegebenenfalls kann auch hier bei hinreichend großen Extremwerten optional ein Fehlersignal ausgegeben werden.
5 Diese verschiedenen genannten Möglichkeiten der Verarbeitung mehrerer Signale zu einem
Signal werden der Kürze wegen als Vergleichsoperationen bezeichnet. Die Aufgabe der Verarbeitungslogik ist es also, die genaue Gestalt der Vergleichsoperation für jedes Ausgangssignal - und damit auch für die zugehörigen Eingangssignale - festzulegen. Die Kombination der Information der Schaltlogik Nl 10 (d.h. die o.g. Funktion) und der
L 0 Verarbeitungslogik (d.h. die Festlegung der Vergleichsoperation pro Ausgangssignal, d.h. pro
Funktionswert) ist die Modusinformation und diese legt den Modus fest. Diese Information ist im allgemeinen Fall natürlich mehrwertig, d.h. nicht nur über ein logisches Bit darstellbar. Nicht alle theoretisch denkbaren Modi sind in einer gegebenen Implementierung sinnvoll, man wird vorzugsweise die Zahl der erlaubten Modi einschränken. Zu betonen ist, dass im Fall von nur
L 5 zwei Ausführungseinheiten, wo es nur einen Vergleichsmodus gibt, die gesamte Information auf nur ein logisches Bit kondensiert werden kann.
Eine Umschaltung von einem Performanz- in einen Vergleichsmodus ist im allgemeinen Fall dadurch charakterisiert, dass Ausführungseinheiten, die im Performanzmodus auf verschiedene Ausgänge hin abgebildet werden, im Vergleichsmodus auf den gleichen Ausgang hin abgebildet
10 werden. Vorzugsweise ist dies dadurch realisiert, dass es ein Teilsystem von
Ausführungseinheiten gibt, bei dem im Performanzmodus alle Eingangssignale N14i, die im Teilsystem zu berücksichtigen sind, direkt auf korrespondierende Ausgangssignale N16i geschaltet werden, während sie im Vergleichsmodus alle auf einen Ausgang hin abgebildet sind. Alternativ kann eine solche Umschaltung auch dadurch realisiert werden, dass Paarungen
15 geändert werden. Es ist dadurch erläutert, dass man im allgemeinen Fall nicht von dem einen
Performanzmodus und dem einen Vergleichsmodus sprechen kann, obwohl man in einer gegebenen Ausprägung der Erfindung die Menge der erlaubten Modi so einschränken kann, dass dies der Fall ist. Man kann aber immer von einer Umschaltung von einem Performanz- in einen Vergleichsmodus (und umgekehrt) sprechen. i 0 Zwischen diesen Modi kann, über Software gesteuert, dynamisch im Betrieb umgeschaltet werden. Ausgelöst wird die Umschaltung dabei entweder über die Ausführung von speziellen Umschaltinstruktionen, speziellen Instruktionssequenzen, explizit gekennzeichneten Instruktionen oder durch den Zugriff auf bestimmte Adressen durch wenigstens eine der Ausführungseinheiten des Multiprozessorsystems. Die Fehlerschaltungslogik N130 sammelt die Fehlersignale, die beispielsweise von den Vergleichern generiert werden, und kann optional die Ausgänge N16i passiv schalten, indem sie diese beispielsweise über einen Schalter unterbricht.
Die folgenden Beispiele konzentrieren sich aber zumeist auf den Fall von zwei Ausführungseinheiten, an dem sich die meisten Konzepte einfacher darstellen lassen
Die Umschaltung zwischen den Modi kann durch verschiedene Verfahren kodiert werden. In einem möglichen Verfahren sind spezielle Umschaltbefehle zu verwenden, die von der Einheit zur Umschaltwunscherkennung G40 detektiert werden. Ein weiteres mögliches Verfahren zur Kodierung der Umschaltung ist durch den Zugriff auf einen speziellen Speicherbereich definiert den wieder die Einheit zur Umschaltwunscherkennung G40 detektiert. Ein weiteres Verfahren wertet in der Einheit zur Umschaltwunscherkennung G40 ein externes Signal, das eine Umschaltung signalisiert, aus. Im Folgenden wird ein Verfahren beschrieben, das nicht benutzte Bitkombinationen im bestehenden Befehlssatz des Prozessors verwendet. Besonderer Vorteil dieses Verfahrens ist es, dass bestehende Entwicklungsumgebungen (Assembler, Compiler, Linker, Debugger) weiter verwendet werden kann.
In Figur 4 ist ein Multiprozessorsystem G200 mit zwei Ausführungseinheiten G210a, G210b und einer Umschalt und Vergleichseinheit G260 dargestellt. Zur Umschaltung zwischen einem Vergleichsmodus und einem Performanzmodus (und umgekehrt) werden im Assembler nicht definierte Bitkombinationen der mindestens zwei Ausführungseinheiten G210a, G210b benutzt. Als nicht definierte oder Undefinierte Bitkombinationen in diesem Sinne sind alle Bitkombinationen zu verstehen, die in der Beschreibung des Befehlssatz als Undefiniert oder illegal spezifiziert sind. Dies sind z.B. Illegal Operand, Illegal Instruktion, Illegal Operation. Allgemeines Kennzeichen dieser Undefinierten Bitkombinationen ist es, dass eine normale Ausführungseinheit bei der Ausführung einer solchen Bitkombination entweder ein Fehlersignal erzeugt oder ein nicht definiertes Verhalten zeigt. Diese Bitkombinationen werden also nicht benötigt um die Semantik eines gewöhnlichen Programms darzustellen.
Für die Softwareentwicklung kann damit die bisherige Entwicklungsumgebung benutzt werden, wie sie für Einprozessorsysteme vorliegt. Dies kann beispielsweise dadurch realisiert werden, dass man ein Makro „SWITCH MODE TO PM" und ein Makro „SWITCH MODE TO VM" definiert, das an geeigneter Stelle im Code entsprechende im oben definierten Sinn Undefinierte Bitkombinationen einfügt.
Die Verwendung dieser Kombination wird dann als allgemeines „SWITCH" Makro definiert. Dieses bewirkt dann einen Wechsel abhängig vom derzeitigen Modus in den jeweils anderen.
Falls im System mehr als zwei unterschiedliche Modi vorliegen, müssen zur Verwendung dieses Verfahrens mehr solcher Kombinationen vorliegen, vorzugsweise kann dann eine pro Modus zur Umschaltkennung verwendet werden.
Erfindungsgemäß wird der Umschaltwunsch durch eine im Befehlssatz nicht definierte
Bitkombination kodiert. Diese dürfen innerhalb einer Ausführungseinheit G210a, G210b nicht in der üblichen Weise verarbeitet werden. Aus diesem Grund wird eine zusätzliche Pipelinestufe (REPLACE Stufe) G230a, G230b vorgeschlagen, die die entsprechenden Bitkombinationen erkennt und diese zur weiteren Verarbeitung durch neutrale Bitkombinationen ersetzt. Günstigerweise wird dazu der „NOP" (No Operation) Befehl benutzt. Ein NOP Befehl zeichnet sich dadurch aus, dass er den internen Zustand der Ausführungseinheit, bis auf den Intruktionszeiger nicht ändert. Die REPLACE Stufe G230a, G230b wird dabei nach der üblicherweise ersten Stufe, der FETCH Stufe G220a G220b und vor den restlichen Pipelinestufen G240a, G240b, werden im Assembler nicht definierte Bitkombinationen, die hier in einer Einheit zusammengefasst sind, eingefügt.
Erfindungsgemäß wird die hier dargestellte Implementierung einer Einheit zur Umschaltwunscherkennung G40 als spezielle Pipelinstufe G230a, G230b in einer Pipelineeinheit G215a, G215b, ein zusätzliche Signale G250a, G250b erzeugen, wenn eine entsprechende Bitkombination zur Umschaltung erkannt wurde, das einer separaten
Umschalteinheit und Vergleichseinheit G260 signalisiert, dass ein Wechsel des Verarbeitungsmodus durchzuführen ist.
Die REP Stufen G230a, G230b sind vorzugsweise zwischen den FET G220a, G220b und den restlichen Pipelinestufen G240a, G240b in den Pipelineeinheiten G215a, G215b der
Ausführungseinheiten G210a, G210b angeordnet. Die REP Stufen G230a, G230b erkennen dabei die entsprechenden Bitkombinationen und leiten in diesem Fall NOP Befehle an die übrigen Stufen G240a, G240b weiter. Gleichzeitig wird das jeweilige Signal G250a oder G250b aktiviert. In allen anderen Fällen verhalten sich die REP Stufen G230a, G230b neutral, d.h. alle anderen Befehle werden unverändert an die übrigen Stufen G240a, G240b weitergereicht.
In der Figur 5 ist in einem Flussdiagramm ein Verfahren dargestellt, das innerhalb einer speziellen Pipelinestufe G230a, G230b eine spezielle Undefinierte Bitkombination mit einer
NOP oder anderen neutralen Bitkombination austauscht. In der FETCH Stufe G300 wird ein Befehl d.h. eine Bitkombination aus dem Speicher geholt. Danach wird im Block G310 unterschieden ob die geholte Bitkombination der speziellen Undefinierten Bitkombination, die eine Umschaltung kodiert, entspricht. Wenn dies nicht der Fall ist, wird im nächsten Schritt G320 die Bitkombination ohne Veränderung an die übrigen Pipelinestufen G340 zur weiteren
Verarbeitung übergeben. Wenn die spezielle Bitkombination, die eine Umschaltung kodiert, im Schritt G310 erkannt wurde, wird im Schritt G330 diese durch die NOP Bitkombination ersetzt und diese dann zur weiteren Verarbeitung an die weiteren Pipelinestufen G340 übergeben. In einer vorteilhaften Ausführungsform stellen die Blöcke G310, G320, G330 die Funktionalität einer erfindungsgemäßen REPLACE Stufe G230a, G230b dar, wobei diese auch weitere
Funktionalität enthalten können.
In Figur 6 ist ein Multiprozessorsystem H200 mit zwei Ausführungseinheiten H210a, H210b und einer Umschalt und Vergleichseinheit H260 dargestellt. Die Komponenten H220a, H220b, H240a, H240b haben die gleich Bedeutung wie G220a, G220b, G240a, G240b. In einer alternativen Ausführung der Einheit zur Umschaltwunscherkennung G40, hier beschrieben durch die speziellen Pipelinestufen H230a, H230b, besitzt diese neben den Signalen H250a, H250b, die eine Umschaltung signalisieren, weitere Signale. Damit die Ausführungseinheiten H210a, H210b beim Wechsel vom Performanzmodus in den Vergleichsmodus synchronisiert werden können, besitzen die Pipelineeinheiten H215a, H215b der Ausführungseinheiten H210a,
H210b jeweils einen Signaleingang H280a, H280b, mit dem die Verarbeitung gestoppt werden kann. Dieses Signal wird von der Umschalt- und Vergleichseinheit H260 für diejenige Pipelineeinheit H215a oder H215b gesetzt, die zuerst einen Umschaltbefehl erkannt hat und damit das Signal H250a bzw. GH50b aktiviert hat. Erst wenn beide Pipelineeinheiten H215a, H215b der Ausführungseinheiten H21 Oa, H21 Ob den Umschaltbefehl erkannt haben und durch
Software oder weitere Hardwaremaßnahmen ihre internen Zustände synchronisiert haben, wird dieses Signal H280a, H280b wieder zurückgenommen. Beim Wechsel vom Vergleichsmodus in den Performanzmodus werden die H280a, H280b nicht benötigt, da keine Synchronisation notwendig ist. Vorraussetzung für den hier beschriebenen Vorschlag ist eine Einheit (als ID-Einheit bezeichnet) oder Verfahren, über den jede Ausführungseinheit ihre individuelle Nummer oder Einheiten-ID ermitteln kann. Bei einem System mit zwei Ausführungseinheiten kann beispielsweise eine Ausführungseinheit für sich die Nummer 0, die andere die Nummer 1 ermitteln. Bei einem System mit mehr als 2 Ausführungseinheiten werden die Nummern entsprechend vergeben bzw. ermittelt. Diese ID unterscheidet nicht zwischen einem Vergleichsmodus und einem Performanzmodus sondern bezeichnet eine Ausführungseinheit eineindeutig. Die ID-Einheit kann in den jeweiligen Ausführungseinheiten enthalten sein, zum Beispiel implementiert als Bit oder Bitkombination im Prozessorstatusregister oder als eigenes
Register oder als einzelnes Bit oder als zu den Ausführungseinheiten externe Einheit die auf Anfrage eine entsprechende ID liefert.
Nachdem die Ausführungseinheiten gemäß einem Umschaltwunsch die Umschaltung in den Performanzmodus ausgeführt haben, ist zwar die Vergleichseinheit nicht mehr aktiv, aber die
Ausführungseinheiten führen immer noch dieselben Befehle aus. Das liegt daran, dass die Instruktionszeiger, die die Stelle im Programm kennzeichnen, an denen eine Ausführungsarbeit im nächsten Schritt arbeitet bzw. zur Zeit arbeitet, von der Umschaltung nicht beeinflusst werden. Damit die Ausführungseinheiten anschließend verschiedene SW-Module ausführen können, muss der Programmablauf der Ausführungseinheiten getrennt werden. Der Sache entsprechend haben deswegen die Instruktionszeiger im Performanzmodus in der Regel verschiedene Werte, da ja erfindungsgemäß unabhängige Befehle, Programmsegmente oder Programme verarbeitet werden. Die Trennung der Programmflüsse geschieht im hier beschriebenen Vorschlag durch das Ermitteln der jeweiligen Ausführungseinheiten-Nummer. Je nachdem welche ID eine Ausführungseinheit besitzt, führt die Ausführungseinheit ein bestimmtes Softwaremodul aus. Da jede Ausführungseinheit eine individuelle Nummer oder ID besitzt, kann hierdurch der Programmfluss der beteiligten Ausführungseinheiten zuverlässig getrennt werden.
In der Figur 7 ist in einem Flussdiagramm ein Verfahren dargestellt das zeigt, wie mit Hilfe der
Einheiten-ID der Programmfluss beim Wechsel von einem Vergleichsmodus in einen Performanzmodus in einem Multiprozessorsystem mit 2 Ausführungseinheiten getrennt werden kann. Nach dem Ausführen der Umschaltung von einem Vergleichs- in einen Performanzmodus G500 erfolgt eine Abfrage der Einheiten ID oder Ausführungseinheiten- Nummer G510 durch beide Ausfuhrungseinheiten. Erfϊndungsgemäß wird dabei die Ausfuhrungseinheit 0 die Ausführungseinheiten-Nummer O erhalten, die Ausfuhrungseinheit 1 die Ausführungseinheiten-Nummer 1. In G510 erfolgt ein Vergleich der ermittelten Ausführungseinheiten-Nummer mit der Nummer 0. Falls diese gleich sind, fährt im Schritt G520 die Ausführungseinheit, für die dieser Vergleich erfolgreich war, mit dem Code für
Ausführungseinheit 0 fort. Die Ausführungseinheit, für die dieser Vergleich nicht erfolgreich war, fährt in G530 mit dem Vergleich mit der Nummer 1 fort. Falls dieser Vergleich erfolgreich ist, wird mit dem Code für Ausführungseinheit 1 in G540 fortgefahren. Falls dieser Vergleich nicht erfolgreich ist, wurde für die entsprechende Ausführungseinheit damit eine Ausführungseinheiten-Nummer ungleich 0 und 1 ermittelt. Dieses stellt einen Fehlerfall dar und es wird mit G550 fortgefahren.
In Figur 8 ist ein mögliches Verfahren für 3 Ausführungseinheiten beschreiben. Nach dem Ausführen der Umschaltung von einem Vergleichs- in einen Performanzmodus H500 erfolgt eine Abfrage der Einheiten ID oder Ausführungseinheiten-Nummer H510 durch die
Ausführungseinheiten. Erfindungsgemäß wird dabei zum Beispiel die Ausführungseinheit 0 die Ausführungseinheiten-Nummer 0 erhalten, die Ausführungseinheit 1 die Ausführungseinheiten-Nummer 1 und Ausführungseinheit 2 die Ausführungseinheiten- Nummer 2. In H510 erfolgt ein Vergleich der ermittelten Ausführungseinheiten-Nummer mit der Nummer 0. Falls diese gleich sind, fährt im Schritt H520 die Ausführungseinheit, für die dieser Vergleich erfolgreich war, mit dem Code für Ausführungseinheit 0 fort. Die Ausführungseinheiten, für die dieser Vergleich nicht erfolgreich war, fahren mit dem Vergleich mit der Nummer 1 in H530 fort. In der Ausführungseinheit, für die dieser Vergleich erfolgreich ist, wird mit dem Code für Ausführungseinheit 1 in H540 fort gefahren. Die Ausführungseinheiten, für die dieser Vergleich nicht erfolgreich war, fahren mit dem Vergleich mit der Nummer 2 in H535 fort. Die Ausführungseinheit, für die dieser Vergleich erfolgreich ist, wird mit dem Code für Ausführungseinheit 2 in H536 fort gefahren. Falls dieser Vergleich nicht erfolgreich war, wurde für die entsprechende Ausführungseinheit damit eine Ausführungseinheiten-Nummer ungleich 0,1 und 2 ermittelt. Dieses stellt einen Fehlerfall dar und es wird mit H550 fortgefahren. Alternativ zu dem Vergleich mit einer Nummer kann die ermittelte Ausführungseinheiten-Nummer auch direkt als Index in eine Sprungtabelle verwendet werden. Entsprechend dieser Beschreibung kann dieses Verfahren auch für Multiprozessorsysteme mit mehr als 3 Ausführungseinheiten angewendet werden.
Wenn vom Performanzmodus in den Vergleichsmodus geschaltet wird, dann müssen mehrere Dinge beachtet werden. Bei der Umschaltung vom Performanzmodus in den Vergleichsmodus muss sichergestellt werden, dass die internen Zustände der Ausführungseinheiten nach dem Umschalten gleichartig sind, ansonsten würde im Vergleichsmodus eventuell auf einen Fehler erkannt werden, falls die unterschiedlichen Startzustände zu unterschiedlichen Ausgaben führen. Dies kann per Hardware, per Software, per Firmware oder in einer Kombination aller drei durchgeführt werden. Voraussetzung hierfür ist, dass alle Ausführungseinheiten gleiche oder gleichartige Befehle, Programme oder Programmsegmente nach der Umschaltung in den Vergleichsmodus ausführen. Im weiteren ist ein Synchronisationsverfahren beschrieben, das anwendbar ist, wenn der Vergleichsmodus sich dadurch auszeichnet, dass identische Befehle verarbeitet werden und ein bitgenauer Vergleich stattfindet.
In Figur 9 ist in einem Flussdiagramm ein Verfahren dargestellt, das die Ausführungseinheiten beim Umschalten von einem Performanzmodus in einen Vergleichsmodus synchronisiert. Im Schritt G600 werden vorzugsweise alle Interrupts gesperrt. Dies ist nicht nur wichtig, weil die Interrupt-Controller für den Vergleichsmodus entsprechend umprogrammiert werden müssen. Auch durch Software soll der interne Zustand der Ausführungseinheiten angeglichen werden.
Wenn aber während der Vorbereitung zum Umschalten in den Vergleichsmodus ein Interrupt ausgelöst wird, dann ist eine Angleichung nicht mehr ohne weiteren Aufwand möglich.
Schritt G610: Besitzen die beiden Ausführungseinheiten separate Caches, so muss auch der Inhalt der Caches vor der Umschaltung angeglichen werden, um zu verhindern, dass im
Vergleichsmodus für eine Adresse für die eine Ausführungseinheit ein Cache-Hit und für eine andere Ausführungseinheiten ein Cache-Miss auftritt. Wird dies durch die Cache-Hardware nicht selbstständig durchgeführt, ist dies zum Beispiel durch Markieren aller Cachelines als ungültig zu bewerkstelligen. Es muss solange gewartet werden, bis der Cache (oder die Caches) komplett ungültig sind. Dies ist bei Bedarf durch eine Warteschleife im Programmcode sicherzustellen. Dies kann auch durch andere Mittel erreicht werden, entscheidend ist, dass nach diesem Schritt die Caches im gleichen Zustand sind. Im Schritt G620 werden die Schreib-Puffer der Ausfuhrungseinheiten geleert, damit nach der Umschaltung keine Aktivitäten der Ausfuhrungseinheiten stattfinden, die noch aus dem Performanzmodus herrühren.
Im Schritt G630 wird der Zustand der Pipelinestufen der Ausfuhrungseinheiten synchronisiert.
Hierfür führt man beispielsweise eine geeignete Anzahl von NOP (No Operation) Befehlen vor der Umschaltsequenz/Umschaltbefehl aus. Die Anzahl der NOP-Befehle richtet sich nach der Anzahl der Pipelinestufen und sind damit abhängig von der jeweiligen Architektur. Welcher Befehl sich als NOP-Befehl eignet, ist ebenfalls architekturabhängig. Besitzen die Ausführungseinheiten einen Instruktionscache, so ist dabei sicherzustellen, dass diese
Befehlssequenz an den Grenzen einer Cacheline ausgerichtet ist (Alignment). Da der Instruktionscache vor der Ausführung dieser NOP 's als ungültig markiert worden ist, müssen diese NOP 's erst in den Cache geladen werden. Beginnt diese Befehlssequenz an einer Cachelinegrenze so ist der Datentransfer vom Speicher (z.B. RAM/ROM/Flash) zum Cache abgeschlossen, bevor der Befehl zum Umschalten erfolgt. Auch diese muss bei der Bestimmung der notwendigen Anzahl der NOP 's berücksichtigt werden.
Im Schritt G640 wird der Befehlschritt zur Umschaltung in den Vergleichsmodus tatsächlich durchgeführt.
Im Schritt G650 wird der Inhalt der jeweiligen Registerfiles jeder Ausführungseinheit angeglichen. Hierfür sind die Register vor oder nach der Umschaltung mit identischen Inhalten zu laden. Wichtig ist hierbei, dass nach der Umschaltung der Inhalt eines Registers in den Ausführungseinheiten identisch ist, bevor der Registerinhalt nach extern transferiert und damit von der Vergleichseinheit verglichen wird.
Im Schritt G660 werden die Interrupt-Controller umprogrammiert, so dass ein externes Interruptsignal bei allen zusammengeschalteten Ausführungseinheiten den gleichen Interrupt auslöst.
Im Schritt G670 werden die Interrupts wieder freigegeben.
Ist es vom Programmablauf nicht eindeutig, wann in den Vergleichsmodus umgeschaltet werden soll, so müssen die beteiligten Ausführungseinheiten über die beabsichtigte Umschaltung informiert werden. Hierfür wird vorzugsweise in den zu den jeweiligen Ausführungseinheiten gehörenden Interrupt-Controller z.B. per SW ein Interrupt initiiert. Die Interruptbehandlung veranlasst dann die Ausführung der oben beschriebenen Sequenz zur Zusammenschaltung.
In Figur 10 ist ein Zustandsautomat dargestellt, der die Umschaltung zwischen einem Performanz und einem Vergleichsmodus (und umgekehrt) darstellt. Beim Start des Systems, verursacht durch , ,Power On" oder auch Reset (Software oder Hardware), wird das System über den Übergang G800 in den Zustand G700 versetzt. Allgemein gilt, dass das System nach einem Undefinierten Ereignis, das in der Lage ist, einen Reset auszulösen, immer im Zustand G700 anfängt zu arbeiten. Beispielhafte Ereignisse, die einen Reset auslösen können, sind externe Signale, Probleme in der Spannungsversorgung oder interne Fehlerereignisse, die ein Weitearbeiten nicht mehr sinnvoll machen. Der Zustand G700 der Umschalt und Vergleichseinheit G70 und auch des Multiprozessorsystems G60, in dem im Performanzmodus gearbeitet wird, ist damit der Default Zustand des Systems. In allen Fällen in den ein sonst
Undefinierter Zustand eingenommen würde, wird der Default Zustand G700 eingenommen. Diese Default Stellung des Zustand G700 wird dabei durch Hardwaremaßnahmen sichergestellt. Beispielsweise kann der Systemzustand bzw. der Zustand der Umschalt- und Vergleichseinheit G60 in einem Register, in einem Bit einem Register, durch eine Bitkombination in einem Register oder durch ein Flip-Flop, kodiert sein.
Per Hardware wird dann sichergestellt, dass nach einem Reset oder Power on immer der Zustand G700 eingenommen wird. Dies wird dadurch sichergestellt, dass z.B. das Reset Signal bzw. das „Power On" Signal auf den Reset Eingang oder den Set Eingang des Flip-Flops oder des Registers geführt wird.
Im Zustand G700 arbeitet das System in einem Performanzmodus. Die Ausführungseinheiten GlOa, GlOb arbeiten damit unterschiedliche Befehle, Programme oder Programmstücke ab. Ein Umschaltwunsch kann beispielsweise dadurch erkannt werden, dass eine Ausführungseinheit GlOa, GlOb einen speziellen Umschaltbefehl ausfüht. Andere Möglichkeiten sind eine Erkennung durch den Zugriff auf eine spezielle Speicheradresse, durch ein internes Signal oder auch durch ein externes Signal. Solange kein Umschaltwunsch vorliegt, verbleibt das Multiprozessorsystem G60 und damit auch die Umschalt und Vergleichseinheit G70 im Zustand G700. Im Weiteren wird mit dem Umschaltwunsch das Erkennen einer Umschaltbedingung bezeichnet, die so gekennzeichnet ist wie ein Umschaltwunsch in diesem speziellen System gekennzeichnet wird.
Das Verbleiben im Zustand G700 ist über den Übergang G810 dargestellt. Wird von der Ausführungseinheit GlOa ein Umschaltwunsch erkannt, dann wird über den Übergang G820 die Umschalt und Vergleichseinheit G70 in den Zustand G710 überführt. Der Zustand G710 bezeichnet damit die Situation, dass die Ausführungseinheit GlOa einen Umschaltwunsch erkannt hat und wartet, bis die Ausführungseinheit GlOb ebenfalls einen Umschaltwunsch erkennt. Solange dies nicht der Fall ist, verbleibt die Umschalt und Vergleichseinheit G70 im Zustand G710, was mit dem Übergang G830 dargestellt ist. Der Übergang G840 findet statt, wenn im Zustand G710 die Ausführungseinheit GlOb ebenfalls einen Umschaltwunsch erkennt. Die Umschalt und Vergleichseinheit G70 nimmt damit den Zustand G730 ein. Dieser Zustand bezeichnet die Situation, wenn beide Ausführungseinheiten GlOa, GlOb einen Umschaltwunsch erkannt haben. In Zustand G730 finden die Synchronisationsverfahren statt, mit denen die zwei Ausführungseinheiten GlOa, GlOb zueinander synchronisiert werden, um anschließend im Vergleichsmodus zu arbeiten. Während dieses Vorgangs verbleibt die Umschalt und Vergleichseinheit G70 im Zustand G730, was mit dem Übergang G890 dargestellt ist.
Falls im Zustand G700 zuerst von der Ausführungseinheit GlOb ein Umschaltwunsch erkannt wird, dann wird über den Übergang G860 in den Zustand G720 geschaltet. Der Zustand G720 bezeichnet damit die Situation, dass die Ausführungseinheit GlOb einen Umschaltwunsch erkannt hat und wartet bis die Ausführungseinheit GlOa ebenfalls einen Umschaltwunsch erkennt. Solange dies nicht der Fall ist, verbleibt die Umschalt und Vergleichseinheit G70 im Zustand G720, was mit dem Übergang G870 dargestellt ist. Der Übergang G880 findet statt wenn im Zustand G720 die Ausführungseinheit GlO a ebenfalls einen Umschaltwunsch erkennt. Die Umschalt und Vergleichseinheit nimmt damit den Zustand G730 ein.
Falls im Zustand G700 beide Ausführungseinheiten GlOa, GlOb gleichzeitig einen Umschaltwunsch erkennen, wird sofort in den Zustand G730 übergegangen. Dieser Fall stellt den Übergang G850 dar. Wenn die Umschalt und Vergleichseinheit G70 im Zustand G730 ist, haben beide Ausführungseinheiten GlOa, GlOb einen Umschaltwunsch erkannt. In diesem Zustand werden die internen Zustände der Ausführungseinheiten GlOa, GlOb synchronisiert, um nach Beendigung dieser Synchronisationsvorgänge im Vergleichsmodus zu arbeiten. Mit Beendigung dieser Synchronisationsarbeiten findet der Übergang G900 statt. Dieser Übergang zeigt das Ende der Synchronisation an. Im Zustand G740 arbeiten die Ausführungseinheiten GlOa, GlOb im Vergleichsmodus. Die Beendigung der Synchronisationsarbeiten kann von den Ausfuhrungseinheiten GlOa, GlOb selbst signalisiert werden. Dies bedeutet, dass der Übergang G900 stattfindet, wenn beide Ausführungseinheiten GlOa, GlOb signalisiert haben, dass sie bereit sind im Vergleichsmodus zu arbeiten. Die Beendigung kann auch über eine fest eingestellte Zeit signalisiert werden. Dies bedeutet, dass in der Umschalt und Vergleichseinheit
G70 fest codiert ist, wie lange im Zustand G730 verblieben wird. Diese Zeit wird so eingestellt, dass sicher beide Ausführungseinheiten GlOa, GlOb ihre Synchronisationsarbeiten beendet haben. Nach Ablauf dieser Zeit wird dann der Übergang G900 initiiert. In einer weiteren Variation kann die Umschalt und Vergleichseinheit G70 die Zustände der Ausführungseinheiten GlOa, GlOb überwachen und selbst erkennen, wenn beide Ausführungseinheiten GlOa, GlOb ihre Synchronisationsarbeiten beendet haben. Nach dem Erkennen wird dann der Übergang G900 eingeleitet.
Solange kein Umschaltwunsch erkannt wird, verbleibt das Multiprozessorsystem G60 im Vergleichsmodus, dargestellt durch den Übergang G910. Wenn im Zustand G740 ein
Umschaltwunsch erkannt wird, wird die Umschalt und Vergleichseinheit über den Übergang G920 in den Zustand G700 versetzt. Wie schon beschrieben, arbeitet das System im Zustand G700 im Performanzmodus. Die Trennung der Programmflüsse beim Übergang vom Zustand G740 in den Zustand G700, kann dann wie im beschriebenen Verfahren durchgeführt werden.
In Figur 11 ist ein Multiprozessorsystem G400 mit zwei Ausführungseinheiten G410a, G410b sowie zwei Interruptcontrollern G420a, G420b inklusive darin enthaltener Interrupt Maskierungsregister G430a, G430b und verschiedener Interruptquellen G440a bis G440n dargestellt. Weiter dargestellt ist eine Umschalt- und Vergleichseinheit G450 mit einem speziellen Interruptmaskierungsregister G460.
Vorteilerweise besitzt jede Ausführungseinheit G410a, G410b ihren eigenen Interruptcontroller G420a, G420b, um im Performanzmodus gleichzeitig zwei Interrupts behandeln zu können. Dies ist besonders in Systemen vorteilhaft, in denen die Interruptbehandlung einen Flaschenhals in der Systemperformanz darstellt. Die Interruptquellen G440a bis G440n werden dabei vorteilhafterweise an beide Interruptcontroller G420a, G420b jeweils gleich angeschlossen. Diese Anschlussart bewirkt, dass ohne weitere Maßnahmen an beiden Ausführungseinheiten G410a, G410b der gleiche Interrupt ausgelöst wird. Im Performanzmodus werden die Interrupt Controller G420a, G420b so programmiert, dass die entsprechenden Interruptquellen G440a bis G440n auf die verschiedenen Ausführungseinheiten G410a, G410b je nach Anwendung geeignet aufgeteilt werden. Dies geschieht mittels einer geeigneten Programmierung der Interrupt Maskierungsregister G430a, G430b. Die Maskierungsregister sehen für jede Interruptquelle G440a bis G440n ein Bit im Register vor. Falls dieses Bit gesetzt ist, wird der Interrupt gesperrt, er wird also nicht an die angeschlossene Ausführungseinheit G410a, G410b weitergeleitet. Günstigerweise wird in einem Performanzmodus eine gegebene Interruptquelle G440a bis G440n von genau einer Ausführungseinheit G410a oder G410b bearbeitet. Vorteilhafterweise gilt dies zumindest für einige der Interruptquellen. Damit kann erreicht werden, dass mehrere Interruptquellen G440a bis G440n gleichzeitig bearbeitet werden können, ohne dass ein Interrupt-Nesting (eine Interrupt Bearbeitung wird durch einen zweiten Interurupt unterbrochen) oder Interrupt-Pending (die Bearbeitung des Zweiten wird verschoben bis die Bearbeitung des ersten beendet ist) stattfindet.
Im Vergleichsmodus muss sichergestellt werden, dass die Interruptcontroller G420a, G420b an allen Ausführungseinheiten G410a, G410b gleichzeitig den gleichen Interrupt auslösen, ansonsten würde, einem Vergleichsmodus entsprechend, auf einen Fehler erkannt werden. Dies bedeutet, dass in der Synchronisierungsphase beim Umschalten vom Performanzmodus in den Vergleichsmodus sichergestellt werden muss, dass die Interrupt Maskierungsregister G430a, G430b identisch sind. Diese Synchronisation ist in der Figur 9 in Schritt G660 beschrieben. Diese Synchronisation kann per Software durchgeführt werden, indem beide
Interruptmaskierungsregister G430a, G430b entsprechend mit dem gleichen Wert programmiert werden. Es wird vorgeschlagen ein spezielles Register G460 zu verwenden, um den Umschaltvorgang zu beschleunigen. In einer Ausführungsform ist dieses Register G460 in der Umschalt- und Vergleichseinheit G460 angeordnet, es kann aber auch in der Umschaltwunscherkennung G40, in einer kombinierten Umschaltwunscherkennung, im
Vergleicher, in der Umschalteinheit G80, sowie in allen Kombinationen enthalten sein. Ebenso denkbar ist es, dass dieses Register außerhalb dieser drei Komponenten an einer anderen geeigneten Stelle angeordnet ist. Das Register G460 enthält die Interruptmaskierung, die im Vergleichsmodus gelten soll. Die Umschalt- und Vergleichseinheit G450 erhält von der Umschaltwunscherkennung G40 ein Signal zur Umschaltung von einem Performanz in einen
Vergleichsmodus. Nachdem die Interrupts im Schritt G600 gesperrt wurden können, die Interruptmaskierungsregister G430a, G430b der Interruptcontroller G420a, G420b umprogrammiert werden. Dies wird nun per Hardware von der Umschalt und Vergleichseinheit G450 parallel zu den übrigen Synchronisationsschritten durchgeführt, nachdem das Umschaltsignal erhalten wurde und die Interruptcontroller G420a, G420b gesperrt wurden. Günstigerweise werden die Interruptmaskierungsregister G430a, G430b im Vergleichsmodus nicht einzeln umprogrammiert, sondern immer das zentrale Register G460. Dieses wird dann synchron per Hardware auf die beiden Interruptmaskierungsregister G430a, G430b übertragen. Das Verfahren, das hier für ein Interruptmaskierungsregister beschrieben ist, kann in gleicher
Weise auf alle Interruptstatusregister, die in einem Interruptcontroller angeordnet sind, übertragen werden. Natürlich ist es auch denkbar, anstelle eines Registers G460 ein anderes Speichermedium zu verwenden, aus dem möglichst schnell auf die Interruptmaskierungsregister G430a, G430b übertragen werden kann.
In Figur 12 wird ein Multiprozessorsystem GlOOO mit zwei Ausführungseinheiten GlOlOa, GlOlOb, einer Umschalt- und Vergleichseinheit G 1020, sowie einem Interruptcontroller G1030 mit drei verschiedenen Registersätzen G1040a, G1040b, G1050 vorgeschlagen. Als Alternative zu der oben beschriebenen Lösung wird ein spezieller Interruptcontroller G1030 vorgeschlagen, wie in Figur 12 dargestellt. Dieser wird in einem
Multiprozessorsystem GlOOO verwendet, das im Beispiel mit zwei Ausführungseinheiten GlOlOa, GlOlOb, sowie einer Umschalt- und Vergleichseinheit G 1020, die zwischen einem Vergleichs und einem Performanzmodus umschalten kann, dargestellt ist. Im Performanzmodus werden dabei die Registersätze G 1040a, G 1040b verwendet. In diesem Fall arbeitet der Interruptcontroller G1030 genau so wie zwei Interruptcontroller G420a, G420b.
Dieses verhalten ist in Figur 11 dargestellt und beschrieben. Der Registersatz G 1040a ist dabei der Ausführungseinheit GlOlOa zugeordnet und der Registersatz G 1040b der Ausführungseinheit GlOlOb. Die Interruptquellen G 1060a bis G 106On werden per Maskierung auf die Ausführungseinheiten GlOlOa, GlOlOb geeignet aufgeteilt. Beim Umschalten von einem Performanzmodus in einen Vergleichsmodus erzeugt die Umschalt- und
Vergleichseinheit G1020 ein Signal G1070. Dieses signalisiert dem Interruptcontroller G1030, dass in den Vergleichsmodus umgeschaltet wird bzw., dass das System ab diesem Zeitpunkt im Vergleichsmodus arbeitet. Der Interruptcontroller G1030 verwendet danach den Registersatz G1050. Damit ist sichergestellt, dass an beiden Ausführungseinheiten GlOlOa, GlOlOb die gleichen Interruptsignale entstehen. Mit einem Wechsel vom Vergleichsmodus in den
Performanzmodus, den die Umschalt- und Vergleichseinheit G 1020 wieder über das Signal G 1070 dem Interruptcontroller G 1030 signalisiert, wird auf die Registersätze G 1040a, G 1040b wieder umgeschaltet. Günstigerweise kann damit auch ein Schutz der entsprechenden Registersätze erreicht werden, indem im Performanzmodus nur ein Schreiben auf die Registersätze G1040a, G1040b erlaubt ist und ein Schreiben auf den Registersatz G1050, der dem Vergleichsmodus vorbehalten ist, per Hardware unterbunden wird. Gleiches ist auch in der anderen Richtung möglich, dass im Vergleichsmodus nur ein Schreiben auf den Registersatz G1050 erlaubt ist und ein Schreiben auf die Registersätze G1040a, G1040b unterbunden wird.
In Figur 13 ist die einfachste Form eines Vergleichers M500, G20 dargestellt. Eine wesentliche Komponente in einem Multiprozessorsystem G60 mit wenigstens zwei Ausführungseinheiten GlOa, GlOb mit einer Umschaltung zwischen einem Performanzmodus und einem Vergleichsmodus ist der Vergleicher M500. In der einfachsten Form ist er in Figur 13 dargestellt. Die Vergleichskomponente M500 kann zwei Inputsignale M510 und M511 aufnehmen. Sie vergleicht diese dann auf Gleichheit, im hier dargestellten Kontext vorzugsweise im Sinne einer Bit-weisen Gleichheit. Im Gleichheitsfalle wird der Wert der Inputsignale M510, M511 auf das Outputsignal M520 gegeben und das Fehlersignal M530 wird nicht aktiv, d.h. es signalisiert den „Gut"-Zustand. Falls sie Ungleichheit detektiert, wird das Fehlersignal M530 aktiviert. Das Signal M520 kann dann optional deaktiviert werden. Dies hat den Vorteil, dass der Fehler aus dem entsprechenden System nicht herauskommt („fault Containment"). D.h. andere Komponenten, die außerhalb der Ausführungseinheiten liegen, werden durch das potenziell fehlerhafte Signal nicht korrumpiert. Es gibt jedoch auch Systeme, in denen das Signal M520 nicht deaktiviert werden muss. Dies ist z.B. dann der Fall, wenn auf Systemebene nur Fail-silence gefordert ist. Dann kann das Fehlersignal beispielsweise nach extern geführt werden.
Von diesem Basis-System ausgehend sind eine Vielzahl von Ausführungsformen denkbar. Zunächst kann die Komponente M500 als so genannte TSC- Komponente (totally seif checking) ausgeführt werden. In diesem Fall wird das Fehlersignal M530 auf mindestens zwei Leitungen
(„dual rail") nach außen geführt, und es ist durch interne Design- und Fehlerentdeckungsmaßnahmen sichergestellt, dass in jedem möglichen Fehlerfall der Vergleichskomponente dieses Signal korrekt oder erkennbar unkorrekt vorliegt. Ein dual rail Signal stellt dabei ein binäres Signal über zwei Leitungen zur Verfügung, vorzugsweise so, dass die beiden Leitungen im fehlerfreien Fall zueinander invertiert sind. Eine bevorzugte
Variante in der Benutzung des erfindungsgemäßen Systems ist es, einen solchen TSC- Vergleicher zu verwenden.
Eine zweite Klasse von Ausführungsformen kann dahingehend unterschieden werden, welchen Grad der Synchronität die beiden Inputs M510, M511 (bzw. M610, M611) haben müssen. Eine möglich Ausführungsform ist durch taktweise Synchronität gekennzeichnet, d.h. der Vergleich der Daten kann in einem Takt durchgeführt werden.
Eine leichte Änderung entsteht dadurch, dass bei einem festen Phasenversatz zwischen den Inputs ein synchrones Verzögerungselement verwendet wird, das die entsprechenden Signale beispielsweise um halbzahlige oder ganzzahlige Taktperioden verzögert. Ein solcher Phasenversatz ist nützlich, um Common Cause Fehler zu vermeiden, d.h. solche Fehlerursachen, die mehrere Verarbeitungseinheiten gleichzeitig und gleichartig beeinflussen können.
Figur 14 beschreibt deshalb eine weitere Ausführungsform. Die Komponenten und Signale M600, M610, M611, M620, M630 in haben die gleiche Bedeutung wie die entsprechenden Komponenten und Signale M500, M510, M511, M520, M530 aus Figur 13. In Figur 14 ist daher über diese Komponenten hinaus die Komponente M640 eingefügt, die den zeitlich früheren Input um den Phasenversatz verzögert. Vorzugsweise ist dieses Verzögerungselement im Vergleicher untergebracht, um es nur im Vergleichsmodus zu verwenden. Alternativ oder ergänzend kann man Zwischenpuffer M650, M651in die Inputkette legen, um solche Asynchronitäten, die sich nicht als reiner Takt- oder Phasenversatz darstellen, ebenfalls tolerieren zu können. Vorzugsweise werden diese Zwischenpuffer als FIFO-Speicher (fϊrst-in, fϊrst out) ausgelegt. Ein solcher Speicher hat einen Eingang und einen Ausgang und kann mehrere Speicherworte speichern. Ein einkommendes Speicherwort wird bei Eintreffen eines neuen Speicherworts in seiner Stelle verschoben. Nach der letzten Stelle (der Tiefe des Puffers) wird es „aus dem Speicher hinaus" verschoben. Falls ein solcher Puffer vorliegt, kann man auch Asynchronitäten bis zur maximalen Tiefe des Puffers tolerieren. In diesem Fall muss ein Fehlersignal auch dann ausgegeben werden, wenn der Puffer überläuft.
Weiter kann man im Vergleicher Ausführungsformen danach unterscheiden, wie das Signal M520 (oder M620) generiert wird. Eine bevorzugte Ausführungsform ist es, die Inputsignale M510, M511 (bzw. M610, M611) auf den Ausgang zu legen und die Verbindung durch Schalter unterbrechbar zu machen. Der besondere Vorteil dieser Ausführungsform ist es, dass zur
Umschaltung zwischen Performanzmodus und möglichen verschiedenen Vergleichsmodi dieselben Schalter verwendet werden können. Alternativ können die Signale auch aus vergleicherinternen Zwischenspeichern generiert werden. Eine letzte Klasse von Ausführungsformen kann dahingehend unterschieden werden, wie viele Inputs am Vergleicher vorliegen und wie der Vergleicher reagieren soll. Bei drei Inputs kann ein Majoritätsvoting, ein Vergleich von allen drei oder ein Vergleich von nur zwei Signalen vorgenommen werden. Bei vier oder mehr Inputs sind entsprechend mehr Ausfuhrungsformen denkbar. Eine ausführliche Beschreibung der möglichen Ausführungsformen ist in der
Beschreibung von Figur 20 enthalten.
Die genaue Wahl der Ausführungsformen ist vorzugsweise mit den verschiedenen Betriebsmodi des Gesamtsystems zu koppeln. D.h., wenn es mehrere verschiedene Performanz- oder Vergleichsmodi gibt, dann sind diese vorzugsweise mit dem entsprechenden Modus des
Vergleichers gekoppelt.
An einigen Stellen in dieser Erfindung ist es notwendig oder vorteilhaft, einen Vergleicher oder ein allgemeineres Voting-/Verarbeitungs-/Sortierelement zu deaktivieren oder passiv zu machen (im Folgenden der Einfachheit halber immer als Vergleicher bezeichnet). Dazu gibt es viele
Möglichkeiten. Zum einen kann man an den Vergleicher ein Signal führen, mit er aktiviert oder deaktiviert wird. Dazu ist im Vergleicher eine zusätzliche Logik einzufügen, die dies durchführen kann. Eine weitere Möglichkeit ist es, dem Vergleicher keine zu vergleichenden Daten zuzuführen. Eine dritte Möglichkeit ist es, auf Systemebene das Fehlersignal des Vergleichers zu ignorieren. Weiter kann man auch das Fehlersignal selbst unterbrechen. Allen
Möglichkeiten ist gemeinsam, dass es im System keine Rolle spielt, dass zwei oder mehr Daten, die potenziell verglichen werden, verschieden sind. Falls dies der Fall ist, wird der Vergleicher als passiv oder deaktiviert betrachtet.
Im Weiteren wird eine Implementierung eines Umschalters in Verbindung mit einem
Vergleicher, also einer Umschalt- und Vergleichseinheit G70 betrachtet. Diese Implementierung ist besonders günstig, falls diese zusammen mit den Ausführungseinheiten GlOa, GlOb innerhalb eines Chips ausgeführt sind.
Durch Zusammenfassung der Komponenten Vergleicher und Umschalter entsteht nur ein sehr kleiner Hardwareoverhead bei Implementierung innerhalb eines Chips. Eine bevorzugte Variante der Implementierung ist es deshalb, diese beiden Teile in einer Komponente zusammenzufassen. Dies ist eine Komponente mit mindestens den Eingangssignalen (Output Ausführungseinheit 1, Output Ausführungseinheit 2), mindestens den Ausgangssignalen (Output 1, Output 2), einem logischen Outputsignal „Output gesamt" (kann physikalisch mit Output 1 oder Output 2 übereinstimmen) und einem Vergleicher. Die Komponente hat die Fähigkeit den Modus umzuschalten, im Performanzmodus alle Signale durchlassen, und in einem Vergleichs-Modus mehrere Signale zu vergleichen und ggf. eines durchlassen. Zusätzlich sind noch weitere Eingangs- und Ausgangssignale vorteilhaft: Ein Fehlersignal zur
Signalisierung eines detektierten Fehlers, ein Modussignal um den Modus zu signalisieren, in dem diese Komponente sich befindet, und Steuersignale von und zu der Komponente.
In einem bevorzugten Ausführungsbeispiel sind die zwei oder mehr Ausführungseinheiten im Performanzmodus als Master an einen prozessorinternen Bus angeschlossen. Die
Vergleichseinheit ist deaktiviert oder das Fehlersignal, das bei einem unterschiedlichen Verhalten der Ausführungseinheiten in einem der denkbaren Vergleichsmodi erzeugt wird, ist maskiert. Dies bedeutet, dass die Umschalt und Vergleicheinheit für die Software transparent ist. In dem betrachteten Vergleichsmodus werden die zu vergleichenden physikalischen Ausführungseinheiten als eine logische Ausführungseinheit am Bus behandelt, d.h. es tritt nur ein Master am Bus auf. Das Fehlersignal des Vergleichers ist aktiviert. Die Umschalt und Vergleichseinheit trennt dazu alle bis auf eine Ausführungseinheit über Schalter vom prozessorinternen Bus ab, dupliziert die Eingaben der einen logischen Ausführungseinheit und stellt diese allen am Vergleichsmodus beteiligten Ausführungseinheiten zur Verfügung. Beim Schreiben auf den Bus werden die Ausgaben in der Vergleicheinheit verglichen und bei
Gleichheit werden diese Daten über den einen vorhanden Zugang zum Bus geschrieben.
In Figur 15 und Figur 16 ist das prinzipielle Verhalten der bevorzugten Komponente M700 (Umschalt- und Vergleichseinheit, entspricht G70) beschrieben. Der Einfachheit halber ist diese Figur nur für zwei Ausführungseinheiten gezeichnet. Figur 15 zeigt dabei den Status der
Komponente im Vergleichsmodus, Figur 16 im Performanzmodus. Die verschiedenen Schalterstellungen in diesen Modi werden von M700 durch die Ansteuerung M760 realisiert. Die beiden Ausführungseinheiten M730, M731 können zunächst im Performanzmodus auf den Daten- und Adressbus M710 schreiben, wenn die Schalter M750 und M751 geschlossen sind, wie in Figur 16 gezeigt. Es wird vorausgesetzt, dass eventuelle Schreibkonflikte entweder über das Busprotokoll oder durch weitere, nicht eingezeichnete Komponenten aufgelöst werden. Im Vergleichsmodus ist das Verhalten zumindest aus logischer Sicht ein anderes. Wie in Figur 15 gezeigt, sind dann die Schalter M750, M751 geöffnet und somit die direkten Zugriffsmöglichkeiten unterbrochen. Im Gegensatz zu Figur 16 sind in Figur 15 dann allerdings die Schalter M752, M753 geschlossen. Die Signale M740, M741 der Ausfuhrungseinheiten M730, M731 werden an die Vergleichskomponente M720 geleitet. Diese ist mindestens so aufgebaut, wie in Figur 13 gezeichnet, sie kann aber auch Erweiterungen, wie in Figur 14 beschrieben, beinhalten. Auf eine Darstellung des Fehlersignals oder auch weiterer Signale der Vergleichskomponente M720 wird in Figur 15, und Figur 16 aber verzichtet. Falls die beiden
Signale übereinstimmen, wird der Schalter M754 geschlossen, und eines der beiden übereinstimmenden Signale dann auf den Adress/Datenbus M710 weitergeleitet. In Summe ist es dazu notwendig, dass die Umschalt- und Vergleichseinheit M700 die Schalter M750-M754 beeinflussen kann. Die jeweilige Schalterstellung ist abhängig vom Modus und von der Fehlererkennung. Varianten, in denen der Schalter M754 immer geschlossen ist, und eine geeignete Systemreaktion durch das Fehlersignal erzeugt wird, sind hiermit auch abgedeckt.
In Figur 17 ist eine Variante der Umschalt und Vergleichseinheit dargestellt. Auch schon für ein einfaches System mit nur zwei Ausführungseinheiten GlOa, GlOb gibt es viele Varianten der Implementierung einer Umschalt- und Vergleichseinheit. Eine weitere, die besonders vorteilhaft ist, wenn keine Puffer im Vergleicher zu verwenden sind, ist in Figur 17 gezeigt. Wie in Figur 15, Figur 16 gibt es die Signale M840, M841 der Ausführungseinheiten. Letztere sind in dieser Figur nicht gezeichnet. In der erfindungsgemäßen Komponente M800 gibt es eine Moduslogik M810, die den Modus der Komponente vorgibt. Im Performanzmodus schließt sie den Schalter M831, im Vergleichsmodus öffnet sie ihn. Weiter gibt sie das Modussignal an den Vergleicher
M820. Dieser vergleicht in dieser Implementierung immer, benutzt aber das Ergebnis des Vergleichs und das Modussignal, um den Schalter M830 anzusteuern. Im Performanzmodus ist der Schalter immer geschlossen, im Vergleichsmodus immer dann, wenn kein Fehler vorliegt. Natürlich kann auch, falls einmal ein Fehler festgestellt wurde, der Schalter weiterhin geöffnet bleiben, bis ein entsprechender Reset kommt.
In Figur 18 ist eine weitere Ausführungsform der Umschalt und Vergleichseinheit dargestellt. Diese Alternative, verfügt zwar über mehr Schalter, lässt dafür aber den Vergleicher im Performanzmodus inaktiv und kann deshalb auch leichter mit Asynchronitäten umgehen. Wieder gibt es die beiden Signale M940, M941 der Ausführungseinheiten. Letztere sind wieder in diesem Bild nicht gezeichnet. In der erfindungsgemäßen Komponente M900 gibt es eine Moduslogik M910, die den Modus der Komponente vorgibt. Im Performanzmodus schließt sie den Schalter M931 und öffnet die Schalter M932, M933. Damit wird die Vergleichskomponente M920 in diesem Modus nicht mit Daten beschickt. Dies erlaubt bei Asynchronitäten längere Pufferzeiten, bzw. in einer Implementierung geringere Puffertiefen. Im Performanzmodus ist der Schalter M930 immer geschlossen. Im Vergleichsmodus schließt die Komponente M910 die Schalter M932, M933 und unterbricht den direkten Zugriff auf den Bus durch Öffnen des Schalters M931. Optional kann die Moduslogik M910 dem Vergleicher M920 den Modus noch mitteilen. Im Vergleichsmodus ist im fehlerfreien Fall der Schalter M930 geschlossen. Im
Fehlerfall unterbricht die Vergleichskomponente M920 die Weiterleitung des Signals M940 auf den Bus durch Öffnen des Schalters M930.
In den beschriebenen Zeichnungen ist es ohne Aufwand möglich, die Modus oder Fehlersignale nach außen zu leiten. Es ist weiter, insbesondere zur Generierung des internen Moduszustands, problemlos möglich, dass weitere Signale an die Komponente gehen.
Zusammenfassend ist eine bevorzugte Implementierung dieser Komponente also dadurch gekennzeichnet, dass es mehrere Verarbeitungseinheiten gibt, die Ausgangssignale auf den Bus (z.B. Adress/Daten-Bus) schreiben können. Wesentlich ist, dass die Komponente mindestens zwei der Ausgangssignale der Ausführungseinheiten verarbeiten kann (z.B. vergleichen, aber eventuell auch voten oder sortieren) und dass die Komponente mindestens einen Schalter beeinflussen kann, mit dem mindestens einer der direkten Buszugriffe unterbrochen wird. Besonders nützlich ist dies, wenn die Ausführungseinheiten Rechnerkerne sind. Weiterhin ist es vorteilhaft, wenn der Zustand der beeinflussbaren Schalter den Betriebsmodus der
Recheneinheit charakterisiert.
Die Systemeigenschaften, insbesondere die möglichen Vergleichsmodi, werden dann besonders gut umgesetzt, wenn die Komponente ein Signal auf den Adress-Datenbus legen kann. Vorteilhafterweise ist dieses eine Durchschaltung eines der Ausgangssignale einer der
Ausführungseinheiten. Alternativ kann dies aus der Verarbeitung verschiedener Ausgangssignale der verschiedenen Ausführungseinheiten entstehen. Wie beispielsweise schon in den Beschreibungen zu den Figuren Figur 17, Figur 18 deutlich wurde, kann man im System und - je nach Einteilung in die Komponenten - auch in einer der Komponenten eine Modus-Information identifizieren. Diese Modusinformation kann je nach Implementierung sogar explizit in einer Teilkomponente vorliegen. In einer bevorzugten
Implementierung kann dieses Signal auch aus der Komponente herausgeführt werden und anderen Teilen des Systems zur Verfügung gestellt werden.
Im allgemeinen Fall kann man das erfindungsgemäße Verhalten an Figur 21 erläutern. Die Signale und Komponenten NlOO, Nl 10, N120, N130, N140, N141, N142, N143, N14n, N160,
N161, N162, N163, N16n haben die gleiche Bedeutung wie in Figur 20. Darüber hinaus ist das Modussignal N150 und das Fehlersignal N170 in dieser Figur eingezeichnet. Das optionale Fehlersignal wird von der Fehlerschaltungslogik N130, die die Fehlersignale sammelt, generiert und ist entweder eine direkte Weiterleitung der Einzelfehlersignale oder eine Bündelung der darin enthaltenen Fehlerinformation. Das Modussignal Nl 50 ist optional, seine Verwendung außerhalb dieser Komponente kann aber an vielen Stellen vorteilhaft sein. Die Kombination der Information der Schaltlogik NIlO (d.h. die in der Beschreibung von Figur 20 beschriebene Funktion) und der Verarbeitungslogik (d.h. die Festlegung der Vergleichsoperation pro Ausgangssignal, d.h. pro Funktionswert) ist die Modusinformation und diese legt den Modus fest. Diese Information ist im allgemeinen Fall natürlich mehrwertig, d.h. nicht nur über ein logisches Bit darstellbar. Nicht alle theoretisch denkbaren Modi sind in einer gegebenen Implementierung sinnvoll, man wird vorzugsweise die Zahl der erlaubten Modi einschränken. Das Modussignal bringt dann die relevante Modusinformation nach außen. Eine HW- Implementierung ist vorzugsweise so dargestellt, dass das extern sichtbare Modussignal konfiguriert werden kann. Vorzugsweise sind ebenfalls die Verarbeitungslogik und die
Schaltlogik konfigurierbar gestaltet. Vorzugsweise sind diese Konfigurationen aufeinander abgestimmt. Alternativ kann man auch nur oder ergänzend Änderungen des Modussignals nach außen geben. Dies hat insbesondere in einer Zweierkonfiguration Vorteile.
Vorzugsweise wird dieses Modussignal abgesichert. Eine Implementierung im Zweier-System wird, beispielsweise basierend auf der Implementierung, die in Figur 17 dargestellt ist, in Figur 19 dargestellt. Dort wird das Signal M850 aus der Umschalt und Vergleichseinheit herausgeführt. In einem Zweier-System ist diese Information logisch über ein Bit darstellbar. Eine Absicherung kann dann vorzugsweise über ein dual-rail-Signal dargestellt werden. Im allgemeinen Fall kann man das Signal ebenfalls über eine Verdoppelung, die optional invertiert ist absichern. Alternativ kann man auch ein Parity generieren, das vorzugsweise intern eigensicher generiert wird, oder einen CRC (cyclic redundancy check) oder ECC (error correcting code) verwenden.
Das Modussignal kann außerhalb der Komponente verwendet werden. Zunächst kann es zur Eigenüberwachung des Betriebssystems verwendet werden. Dieses ist aus SW-Sicht für einen Umschaltung verantwortlich und sollte immer wissen, in welchem Modus sich das System befindet und das System auch in diesen Modus bringen. Eine Überprüfung dieses Signals kann damit zur Absicherung verwendet werden. Dies kann zunächst direkt geschehen. Eine alternative Möglichkeit ist es aber auch, über Timer oder andere „unabhängige" Einheiten eine Anfrage beim Betriebssystem mit diesem Signal zu plausibilisieren.
Allgemein kann dieses Signal optional auch in anderen Datensenken eines μC (oder allgemeineren Recheneinheit) verwendet werden. Beispielsweise kann eine MPU (memory protection unit) so programmiert sein, dass sie bestimmte Speicherzugriffe (von bestimmten Ausführungseinheiten) nur in bestimmten Modi erlaubt. Eine MPU ist dabei eine Einheit, die sicherstellen kann, dass nur erlaubte Zugriffe auf den Daten/Adressbus durchgeführt werden, beispielsweise indem sie für bestimmte Programmteile den Zugriff auf bestimmte Adressräume unterbindet. Durch eine Hinführung des Modussignals an die MPU, entsprechende
Konfiguration und Programmierung dieser MPU, und Auswertung dieser Konfigurationsdaten und des Modussignals, kann eine zusätzliche Absicherung erfolgen. Unter Umständen vereinfacht das sogar die Programmierung, falls das Modussignal schon eine ausreichende Information zur Überprüfung ist. Dann reicht eine quasi-statische Programmierung zur Initialisierungszeit des μC aus. Entsprechendes kann für Peripherieeinheiten gelten. Auch hier gibt es Anwendungen, bei denen ein Zugriff auf ein entsprechendes Peripherieelement nur in bestimmten Modi erlaubt ist. Durch eine Hinführung des Modussignals an das Peripherieelement, entsprechende Konfiguration und Programmierung des Peripherieelements, und Auswertung dieser Konfigurationsdaten und des Modussignals, kann eine zusätzliche Absicherung erfolgen. Unter Umständen vereinfacht das sogar die Programmierung, falls das
Modussignal schon eine ausreichende Information zur Überprüfung ist. Dann reicht eine quasi¬ statische Programmierung zur Initialisierungszeit des μC aus. Analog kann die Auswertung dieses Signals auch am Interruptcontroller verwendet werden. Solche Überwachungen können dann die Basis oder einen wesentlichen Bestandteil des Sicherheitskonzepts ausmachen. Durch geeignete Ausführung und SW-Strukturierung kann es möglich sein, das Sicherheitskonzept für eine ganze Fehlerklasse in der betrachteten Anwendung auf diesem Modus-Signal aufzubauen. Dies ist insbesondere dann vorteilhaft, wenn das Modus-Signal in einer geeigneten Form, wie oben beschrieben, eigensicher ist. Es ist in diesem Fall dann weiter vorteilhaft, wenn die betrachtete Komponente die Möglichkeit hat, ein Fehlersignal zu senden oder einen
Abschaltpfad zu betätigen, falls sie eine Unstimmigkeit zwischen dem Modus-Signal und dem Zugriff auf sich selbst detektiert.
Ein wesentlicher weiterer Verwendungszweck ist die Auswertung des Modus-Signals außerhalb der Recheneinheit. Eine direkte Anwendung ist die Auswertung in einem dekrementierenden
Watchdog. Ein solcher „Watch-Dog" besteht aus mindestens einem (Zähler-)Register, welches durch den Mikroprozessor auf einen Integer Wert gesetzt werden kann. Nach dem Setzen dieses Registers dekrementiert der „Watch-Dog" selbstständig den Wert des Registers mit einer festen Periode. Ist der Wert des Registers Null oder tritt ein Überlauf auf, erzeugt der „Watch-Dog" ein Fehlersignal. Soll das Fehlersignal nicht erzeugt werden, so muss der Mikroprozessor den
Wert des Registers rechtzeitig wieder zurücksetzen. Damit kann (in Grenzen) überprüft werden, ob der Mikroprozessor die Software korrekt ausführt. Führt der Mikroprozessor die Software nicht mehr korrekt aus, wird angenommen, dass in diesem Fall auch der „Watch-Dog" nicht mehr korrekt bedient wird und somit ein Fehlersignal vom „Watch-Dog" erzeugt wird. Die Integrität der Hardware und der Datenstrukturen kann zuverlässig in einem Vergleichsmodus überprüft werden, dazu muss aber sichergestellt sein, dass der Mikroprozessor regelmäßig wieder in diesen zurückschaltet. Aufgabe des hier beschriebenen „Watch-Dog" ist es daher, nicht nur ein Fehlersignal zu erzeugen, wenn er innerhalb eines definierten Zeitraumes nicht mehr zurückgesetzt wird, sondern auch, wenn der Mikroprozessor innerhalb eines definierten Zeitraums nicht mehr in den definierten Vergleichsmodus zurückschaltet. Beispielsweise kann der „Watch-Dog" nur dann zurückgesetzt werden, wenn das Modus Signal den definierten Vergleichsmodus der Recheneinheit anzeigt. Damit ist sichergestellt, dass die Recheneinheit regelmäßig in diesen Modus zurückschaltet. Alternativ oder ergänzend wird der Wert im Register des „Watch-Dog" erst dann dekrementiert, wenn bestimmte Interrupts beim Mikroprozessor ausgelöst werden. Dazu müssen die externen Interruptsignale des μC auch an den Watchdog gekoppelt werden. Im Watchdog ist gespeichert, welche Interrupts den μC in den definierten Vergleichsmodus schalten. Der Watchdog wird „aufgezogen", sobald ein solcher Interrupt kommt, er wird zurückgesetzt durch das Vorhandensein des korrekten Modus Signals. Ganz allgemein ist es nützlich, insbesondere in der Anwendung auf ein Sicherheitskonzept, das Modus-Signal in einer μC-externen Quelle auszuwerten. Ein wesentlicher Punkt in der Absicherung des korrekten Ablaufs der Software auf einem Rechner, wie er in der Erfindung beschrieben ist, ist der korrekte Wechsel zwischen den verschiedenen erlaubten Modi. Zunächst soll die Wechselfähigkeit selbst überprüft werden, vorzugsweise auch noch das korrekte
Wechseln. Wie oben beschrieben, kann man auch daran interessiert sein, dass ein spezieller Modus regelmäßig angenommen wird. Besonders vorteilhaft ist ein solches Verfahren immer dann, wenn das Modus-Signal selbst eigensicher ausgestaltet ist.
Eine Möglichkeit ist es das Modus-Signal an einen ASIC oder einen anderen μC zu leiten. Dieser kann über Timer und einfache Logik unter Verwendung dieses Signals mindestens folgende Punkte überprüfen:
Kommt die Recheneinheit hinreichend oft (z.B. spätestens alle lOOOμs) in einen oder mehrere definierte Modi? Wird beim Wechsel in einen Modus immer ein bestimmtes Signal ausgegeben?
Geht die Recheneinheit regelmäßig aus einem Modus heraus?
Sind bestimmte einfache Muster der Abfolge der Modi gültig?
Ist ein allgemeines zeitliches Muster gültig (z.B. im Durchschnitt <70% im Modus 1 und <50% im modus 2) Irgendeine Kombination von logischen, zeitlichen Eigenschaften des Modus-signals, gegebenenfalls ergänzt durch Verwertung zusätzlicher Signale.
In Figur 22 ist dabei die Basiskonfiguration für einen darüber hinaus gehenden Vorschlag beschrieben. In dem zwischen einem solchen Partner-ASIC oder -μC und der betrachteten Recheneinheit, die über diese Erfindung verfügt, ein spezielles Frage- Antwort-Spiel durchgeführt wird. N300 ist eine Recheneinheit, die ein solches Modus-Signal aussenden kann. Dies kann beispielsweise ein μC sein mit mehreren Ausführungseinheiten und einer anderen Komponente, die dieses Modussignal generieren kann. Beispielsweise kann diese andere Komponente wie in Figur 19 oder Figur 21 realisiert sein. N300 gibt dieses Signal N310 an den Partner (z.B. andere Recheneinheit, anderer μC oder ASIC) N330. Dieser kann über das Signal
N320 Fragen an N300 stellen, die N300 über N321 zu beantworten hat. Eine solche Frage kann eine Rechenaufgabe sein, deren korrektes Ergebnis über N321 von N300 innerhalb eines definierten Zeitintervalls zu liefern ist. N330 kann die Korrektheit dieses Ergebnisses unabhängig von N300 prüfen. Beispielsweise sind die Ergebnisse in N330 gespeichert oder N330 kann sie selbst ausrechnen. Bei Detektion eines nicht korrekten Werts wird auf einen Fehler erkannt. Das Besondere an der vorgeschlagenen Frage- Antwort-Kommunikation ist es, dass ein parallel zur Antwort das Modus-Signal beobachtet wird. Vorzugsweise sind die Fragen so zu stellen, dass zur Beantwortung durch N300, diese bestimmte Modi einnehmen muss. Damit kann zuverlässig überprüft werden, dass alle Modus- Wechsel funktionsfähig sind, und dass im Programmablauf vorgesehene Moduswechsel auch durchgeführt werden. Insbesondere bei der Initialisierung eines Systems, aber auch im Betrieb, kann dies als wesentlicher Baustein eines Sicherheitskonzepts dienen.
Eine weitere Anwendung dieser Idee ist die Auswertung des Modus-Signals in einer
Aktoransteuerung. In vielen Anwendungen im Automobilbereich ist heute ein Trend zu so genannten intelligenten Aktoren. Dies sind Aktoren mit einem minimalen Elektronikumfang, der ausreicht, ein Aktor-Stellkommando zu empfangen, und den Aktor dann so anzusteuern, dass dieses Stellkommando dann auch ausgeführt wird.
Die Basisidee ist in Figur 23 dargestellt. Eine Recheneinheit N400, die über die Erfindung verfügt, gibt an einen (intelligenten) Aktor oder eine Aktoransteuerung N430 ein Stellkommando über die Verbindung N420. Parallel gibt sie das Modus-Signal an diesen Aktor über die Verbindung N410. Der Aktor N430 prüft anhand des Modus-Signals, ob die Ansteuerung erlaubt ist und gibt optional über das Signal N440 einen Fehlerstatus zurück. Bei fehlerhafter Ansteuerung nimmt er den im System unkritischen Fail-silence Zustand ein.

Claims

Patentansprüche
1. Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei
Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht, wobei für die Ausführungseinheiten wenigstens ein Satz definierter Bitkombinationen vorgesehen ist dadurch gekennzeichnet, dass die Umschaltung durch wenigstens eine, in dem wenigstens einen Satz nicht definierte Bitkombination ausgelöst wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Satz der definierten
Bitkombinationen einen Befehlssatz von definierten Bitkombinationen enthält oder diesem entspricht, und die Umschaltung durch wenigstens eine Bitkombination ausgelöst wird, die in dem Befehlssatz nicht definiert ist (illegal instruction).
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Satz der definierten
Bitkombinationen einen Operandensatz von definierten Bitkombinationen enthält oder diesem entspricht, und die Umschaltung durch wenigstens eine Bitkombination ausgelöst wird, die in dem Operandensatz nicht definiert ist (illegal Operand).
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Satz der definierten
Bitkombinationen einen Operationensatz von definierten Bitkombinationen enthält oder diesem entspricht, und die Umschaltung durch wenigstens eine Bitkombination ausgelöst wird, die in dem Operationensatz nicht definiert ist (illegal Operation).
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Umschaltung nach
Erkennung der in dem Satz der definierten Bitkombinationen nicht definierten Bitkombination erfolgt, wobei die Erkennung in einer separaten Pipeline Stufe erfolgt.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitkombinationen maschinennahen Bitkombinationen, insbesondere aus Assembler, entsprechen.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für eine erste Ausführungseinheit ein erster Satz an definierten Bitkombinationen vorgesehen ist und für wenigstens eine zweite Ausführungseinheit wenigstens ein zweiter Satz an definierten
Bitkombinationen.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für jede Ausführungseinheit ein eigener Satz definierter Bitkombinationen vorgesehen ist.
9. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Umschaltung nur durch eine Ausführungseinheit ausgelöst wird und die Umschaltung durch wenigstens eine in dem Satz von Bitkombinationen, welcher der Ausführungseinheit zugeordnet ist, die die Umschaltung auslöst nicht definierte Bitkombination ausgelöst wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die wenigstens eine nicht definierte Bitkombination, durch welche die Umschaltung ausgelöst wird durch eine vorgebbare Bitkombination ersetzt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass Ersetzung in einer separaten Pipelinestufe erfolgt.
12. Verfahren nach Anspruch 5 oder 11, dadurch gekennzeichnet, dass die separate Pipelinestufe innerhalb der Pipeline vor einer anderen Pipelinestufe, die eine Interpretation oder Ausführung der Bitkombinationen darstellt, angeordnet ist.
13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die vorgebbare Bitkombination einer neutralen Bitkombination entspricht, insbesondere einen NOP-Befehl, also einem Befehl, bei dem keine Operation erfolgen würde.
14. Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem
Performanzmodus entspricht, wobei für die Ausführungseinheiten wenigstens ein Satz definierter Bitkombinationen vorgesehen ist dadurch gekennzeichnet, dass die Vorrichtung derart ausgestaltet ist, dass die Umschaltung durch wenigstens eine in dem wenigstens einen Satz nicht definierte Bitkombination ausgelöst wird.
15. Rechnersystem mit einer Vorrichtung nach Anspruch 14.
PCT/EP2005/055506 2004-10-25 2005-10-25 Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten WO2006045779A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CNA200580036412XA CN101048743A (zh) 2004-10-25 2005-10-25 在具有至少两个执行单元的计算机系统中进行转换的方法和设备
EP05801427A EP1807762A1 (de) 2004-10-25 2005-10-25 Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
JP2007538400A JP2008518340A (ja) 2004-10-25 2005-10-25 少なくとも２つの実施ユニットを有する計算機システムにおいて切り替える方法および装置

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
DE102004051964.1 2004-10-25
DE102004051952A DE102004051952A1 (de) 2004-10-25 2004-10-25 Verfahren zur Datenverteilung und Datenverteilungseinheit in einem Mehrprozessorsystem
DE102004051950A DE102004051950A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Taktumschaltung bei einem Mehrprozessorsystem
DE102004051950.1 2004-10-25
DE200410051964 DE102004051964A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Überwachung einer Speichereinheit in einem Mehrprozessorsystem
DE102004051952.8 2004-10-25
DE200410051937 DE102004051937A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Synchronisierung in einem Mehrprozessorsystem
DE102004051937.4 2004-10-25
DE200410051992 DE102004051992A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Verzögerung von Zugriffen auf Daten und/oder Befehle eines Mehrprozessorsystems
DE102004051992.7 2004-10-25
DE102005037223A DE102005037223A1 (de) 2004-10-25 2005-08-08 Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037223.6 2005-08-08

Publications (1)

Publication Number Publication Date
WO2006045779A1 true WO2006045779A1 (de) 2006-05-04

Family

ID=35871022

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2005/055506 WO2006045779A1 (de) 2004-10-25 2005-10-25 Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten

Country Status (6)

Country Link
EP (1) EP1807762A1 (de)
JP (1) JP2008518340A (de)
KR (1) KR20070062574A (de)
CN (1) CN101048743A (de)
DE (1) DE102005037223A1 (de)
WO (1) WO2006045779A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009541636A (ja) * 2006-10-10 2009-11-26 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング 内燃機関のエンジン制御部の機能を監視するための方法および装置
WO2010023501A1 (en) * 2008-08-26 2010-03-04 Freescale Semiconductor, Inc. Multi-core clocking system with interlocked 'anti-freeze' mechanism
CN102073565A (zh) * 2010-12-31 2011-05-25 华为技术有限公司 触发操作方法、多核分组调试方法、装置及系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5617651B2 (ja) * 2011-01-18 2014-11-05 横河電機株式会社 通信装置及び制御装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4639865A (en) * 1983-03-24 1987-01-27 International Computers Limited Computer system having conversion of operation codes
EP0978784A1 (de) * 1998-08-04 2000-02-09 Motorola, Inc. Verfahren zur Rechnerprogrammkodierung und Verfahren zur Fehlerbeseitigung kodierter Rechnerprogramme
US20020073357A1 (en) * 2000-12-11 2002-06-13 International Business Machines Corporation Multiprocessor with pair-wise high reliability mode, and method therefore
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
WO2005045664A2 (de) * 2003-10-24 2005-05-19 Robert Bosch Gmbh Verfahren und vorrichtung zur umschaltung zwischen wenigstens zwei betriebsmodi einer prozessoreinheit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4639865A (en) * 1983-03-24 1987-01-27 International Computers Limited Computer system having conversion of operation codes
EP0978784A1 (de) * 1998-08-04 2000-02-09 Motorola, Inc. Verfahren zur Rechnerprogrammkodierung und Verfahren zur Fehlerbeseitigung kodierter Rechnerprogramme
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US20020073357A1 (en) * 2000-12-11 2002-06-13 International Business Machines Corporation Multiprocessor with pair-wise high reliability mode, and method therefore
WO2005045664A2 (de) * 2003-10-24 2005-05-19 Robert Bosch Gmbh Verfahren und vorrichtung zur umschaltung zwischen wenigstens zwei betriebsmodi einer prozessoreinheit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009541636A (ja) * 2006-10-10 2009-11-26 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング 内燃機関のエンジン制御部の機能を監視するための方法および装置
US8296043B2 (en) 2006-10-10 2012-10-23 Robert Bosch Gmbh Method and device for monitoring a functional capacity of an engine controller of an internal combustion engine
WO2010023501A1 (en) * 2008-08-26 2010-03-04 Freescale Semiconductor, Inc. Multi-core clocking system with interlocked 'anti-freeze' mechanism
US8543860B2 (en) 2008-08-26 2013-09-24 Freescale Semiconductor, Inc. Multi-core clocking system with interlocked ‘anti-freeze’ mechanism
CN102073565A (zh) * 2010-12-31 2011-05-25 华为技术有限公司 触发操作方法、多核分组调试方法、装置及系统
CN102073565B (zh) * 2010-12-31 2014-02-19 华为技术有限公司 触发操作方法、多核分组调试方法、装置及系统

Also Published As

Publication number Publication date
CN101048743A (zh) 2007-10-03
KR20070062574A (ko) 2007-06-15
EP1807762A1 (de) 2007-07-18
JP2008518340A (ja) 2008-05-29
DE102005037223A1 (de) 2007-02-15

Similar Documents

Publication Publication Date Title
EP1812857B1 (de) Vorrichtung und verfahren zur modusumschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
EP1820093B1 (de) Verfahren und einrichtung zum umschalten in einem computersystem mit mindestens zwei ausführungseinheiten
EP1812858B1 (de) Verfahren und vorrichtung zur erzeugung eines modussignals bei einem rechnersystem mit mehreren komponenten
EP1812856B1 (de) Verfahren und vorrichtung zur auswertung eines signals eines rechnersystems mit wenigstens zwei ausführungseinheiten
EP1807764A2 (de) Vorrichtung und verfahren zur modusumschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
EP1812854A1 (de) Vorrichtung und verfahren zur modusumschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
EP1810146B1 (de) Verfahren und vorrichtung zur trennung der abarbeitung von programmcode bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
WO2006045781A2 (de) Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
WO2007057271A1 (de) Vorrichtung und verfahren zum beheben von fehlern bei einem wenigstens zwei ausführungseinheiten mit registern aufweisenden system
WO2006045798A1 (de) Verfahren und vorrichtung zur datenverteilung aus wenigstens einer datenquelle in einem mehrprozessorsystem
EP1807762A1 (de) Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten
DE102005037213A1 (de) Verfahren und Vorrichtung zur Umschaltung zwischen Betriebsmodi eines Multiprozessorsystems durch wenigstens ein externes Signal
DE102005037212A1 (de) Verfahren und Vorrichtung zur Trennung der Abarbeitung von Programmcode bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037261A1 (de) Verfahren und Vorrichtung zur Erzeugung eines Signals bei einem Rechnersystem mit mehreren Komponenten
DE102005037229A1 (de) Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037224A1 (de) Vorrichtung und Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037220A1 (de) Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037237A1 (de) Vorrichtung und Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037225A1 (de) Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037232A1 (de) Verfahren und Vorrichtung zur Analyse von Abläufen in einem Rechnersystem mit mehreren Ausführungseinheiten
EP1915674B1 (de) Verfahren und vorrichtung zur steuerung eines rechnersystems mit wenigstens zwei ausführungseinheiten und mit wenigstens zwei gruppen von internen zuständen
DE102005037215A1 (de) Verfahren zur Speicherung von Daten und/oder Befehlen in einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten und wenigstens einem ersten Speicher oder Speicherbereich für Daten und/oder Befehle
DE102006004988A1 (de) Verfahren und Vorrichtung zur Analyse von Abläufen in einem Rechnersystem mit mehreren Ausführungseinheiten
DE102010031017A1 (de) Verfahren zur Überwachung des Programmablaufs eines Prozessors
DE102005037259A1 (de) Verfahren und Vorrichtung zur Festlegung eines Startzustandes bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten durch Umschalten von Registersätzen

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2005801427

Country of ref document: EP

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BW BY BZ CA CH CN CO CR CU CZ DM DZ EC EE EG ES FI GB GD GE GH HR HU ID IL IN IS JP KE KG KM KP KZ LC LK LR LS LT LU LV LY MA MG MK MN MW MX MZ NA NG NI NZ OM PG PH PL PT RO RU SC SD SE SK SL SM SY TJ TM TN TR TT TZ UA US UZ VC VN YU ZA ZM

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SZ TZ UG ZM ZW AM AZ BY KG MD RU TJ TM AT BE BG CH CY DE DK EE ES FI FR GB GR HU IE IS IT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020077009130

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200580036412.X

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2007538400

Country of ref document: JP

Ref document number: 1705/CHENP/2007

Country of ref document: IN

WWP Wipo information: published in national office

Ref document number: 2005801427

Country of ref document: EP

WWR Wipo information: refused in national office

Ref document number: 2005801427

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 2005801427

Country of ref document: EP