WO2005032039A1 - Schaltungsanordnung und verfahren zur verarbeitung eines dual-rail-signals - Google Patents

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WO2005032039A1
WO2005032039A1 PCT/DE2004/002133 DE2004002133W WO2005032039A1 WO 2005032039 A1 WO2005032039 A1 WO 2005032039A1 DE 2004002133 W DE2004002133 W DE 2004002133W WO 2005032039 A1 WO2005032039 A1 WO 2005032039A1
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rail
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circuit arrangement
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Manfred Roth
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Infineon Technologies Ag
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    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Definitions

  • the present invention relates to a circuit arrangement and a method for processing a dual-rail signal.
  • Switching networks are usually designed microelectronically so that each bit of the information to be processed is physically represented by exactly one electrical node. Such a structure is also referred to as “single-rail" circuit technology.
  • Such switching networks are relatively insecure against attacks with the so-called differential current profile analysis, which is used when trying to access unauthorized third parties to secret information.
  • Differential power profile analysis English as differential power analysis - DPA - is one of the most important methods for attacking, for example, chip cards for security applications. A targeted attack on confidential information such as passwords or cryptographic keys takes place.
  • each bit within a data or signal path is physically represented by exactly one electrical node K
  • each bit is represented by two nodes K and KN, where each bit has a valid logical value indicates if K corresponds to the true logical value of this bit and KN to the negated value.
  • precharge state also called "precharge” in English
  • a state sequence would look as follows, for example:
  • this precharge is generally generated globally and is fed to the dual-rail circuits that work with precharge in a clock-like manner.
  • a corresponding precharge can of course also be generated locally for the individual dual-rail circuits.
  • FIG. 1 shows the course over time of a signal S processed by means of a dual-rail circuit with pre-discharge, which is transmitted in coded form by means of two complementary lines S1, S2.
  • the two complementary lines S1, S2 are precharged in a first clock phase XI, in the so-called “pre-discharge phase”, so that they assume the logical value “0”, so that previously stored information will be deleted. Since the data signal S to be transmitted has the logical value "0", the line S2 is precharged to the value of a logical "1" in a second clock phase X2, the so-called “evaluation phase".
  • the data signal S changes from logic "0" to logic "1".
  • the two complementary lines S1, S2 must be precharged to a logical "0" in a first clock phase Y1. So that the signal S assumes the logic value "1”, the line S1 is precharged to the logic value "1" in a second clock phase Y2.
  • the procedure is analogous to the ' following clocks, with lines S1, S2 being precharged to a logic "0" at the beginning of each clock cycle and then one of the lines S1, S2 being logic “1” depending on the logic value of the signal S to be driven "is loaded.
  • a pre-charge of a dual-rail circuit does not necessarily mean that a desired signal output value can be sig achievable. Runtime differences of input signals of such a circuit can cause unwanted intermediate transitions at the output of the circuit.
  • a circuit has, for example, the AND
  • the superfluous signal changes associated with these intermediate states physically mean that the respective electrical capacities have to be recharged unnecessarily, as a result of which an increased energy conversion is necessary.
  • the current profile of the circuit depends strongly on the input data to be processed, so that the circuit as a whole is susceptible to differential current profile analysis despite the use of dual-rail technology with precharge.
  • the object of the invention is to provide a circuit arrangement for processing a dual rail signal which is secure against differential current profile analysis, no hold. zards at the outputs and is very easy to implement in terms of circuitry. A suitable method should also be specified.
  • a circuit arrangement of the type mentioned at the outset which is characterized in that two data inputs each for supplying at least one dual rail data input signal and two data outputs each for outputting a dual rail data output signal using the at least one dual Rail data input signals are provided and the circuit arrangement is designed such that when the dual rail data input signal with the same logical values is supplied to the data inputs, a dual rail data output signal with the same logical values corresponding to the data inputs of the dual rail data input signal is output at the data outputs.
  • the circuit arrangement according to the invention has the advantage that an additional precharge signal for each signal pair can be dispensed with.
  • a precharge only has to be generated at one point of an integrated circuit which has several of the circuit arrangements according to the invention and, for example, at the input of a so-called domino chain, in which several circuit arrangements according to the invention are connected in series, once and in each case before the drive of one new date to the data inputs of a first circuit arrangement of the Domino chain.
  • the precharge signal applied to the data inputs with the logical value "0" or "1" that is the same for each data input is processed by the circuit arrangement as a normal data item, so that in this case an output signal corresponding to the data input signals of the data inputs is output due to the linking function of the circuit arrangement the outputs is generated. Even runtime differences do not cause unwanted signal states at the output. Regardless of the data to be processed, the same number will always be logical "1" values and logical "0" values or the same number of rising and falling edges in each circuit arrangement.
  • the circuit logic can be synthesized and is therefore easy to implement. It offers the same level of security as dual-rail circuits with the corresponding
  • Precharge Because all lines are set to a standard value with a logical "1" or "0" before driving a new date, a global precharge network or a local precharge is not required. Due to the special structure of the basic elements of the circuit logic, all the gates downstream of a gate charged with a "precharge / predischarge” state are also precharged with a "precharge / predischarge state".
  • a method for processing a dual-rail signal provides that at least one dual-rail data input signal is received at data inputs of a circuit arrangement and at two data outputs a dual-rail data output signal using the at least one dual-rail data input signal is output, wherein each logical values of the data outputs corresponding to the data inputs when at the data inputs same logical values, a predischarge condition with the physical values ie 11 0/0 and precharge state with the physical values "1/1", abut ,
  • FIG. 1 shows a signal curve of a dual-rail signal with precharge encoded on two lines
  • FIG. 2 shows a circuit arrangement according to the invention in different embodiments
  • FIG. 3 shows a logic operation corresponding to the circuit arrangements shown in FIG. 2 using a table
  • Figure 4 shows an arrangement with several circuit arrangements according to the invention, to which a dual rail signal is supplied via a circuit.
  • FIG. 1 shows the signal curve of a dual rail signal already described at the outset when the signal is processed by means of a dual rail circuit with a precharge according to the prior art.
  • FIG. 2 shows various exemplary embodiments of a circuit arrangement according to the invention.
  • the circuit arrangement 1 is designed as an AND gate.
  • the AND gate has four inputs AI, A2, Bl and B2.
  • two outputs ZI, Z2 are provided for outputting a dual-rail data output signal ⁇ Z, ZN>.
  • the pairs ⁇ A, AN>, ⁇ B, BN>, ⁇ Z, ZN> form dual-rail signals, as described in the introduction.
  • the coding of a valid dual rail signal is selected as follows in the following exemplary embodiments:
  • a valid logic signal with the value “1” has physical signal states with the value “1” for A, B and Z and physical signal states with the value “0” for AN, BN and ZN.
  • a valid logic signal with the value “0” has physical signal states with the value “0” for A, B and Z and physical signal states with the value “1” for AN, BN and ZN.
  • Corresponding signal states for A / AN, B / BN with the values “0" / "0” or “l” / “l” are not valid logically approved signals.
  • the circuit arrangement 1 is supplied with an invalid signal at the respective inputs AI, A2, B1, B2 before each date to be driven and billed, the circuit arrangement 1 independently sending a data output signal corresponding to the logical values of the data input signal to the data outputs ZI, Z2 of gate functions to be implemented. Regardless of the gate function, the pre-charge or predischarge signal present at the data inputs is forwarded to the data outputs.
  • Data input signals with valid logical values are processed in accordance with the logic function of the circuit arrangement and output as a dual-rail data output signal at the outputs ZI, Z2.
  • FIGS. 2b and 2c Analogously to the above description, the mode of operation or linking function of the exemplary embodiments shown in FIGS. 2b and 2c applies.
  • the circuit arrangement 1 is formed by an OR gate
  • the circuit arrangement 1 is formed by an XOR gate, the circuit arrangements 1 of all exemplary embodiments in turn each being formed by a plurality of logic gates.
  • FIG. 3 shows a logic operation corresponding to all the circuit arrangements shown in FIG. 2 using a table. The following applies to valid logical input signals A, B, as listed in Table 3a:
  • the data output signal Z assumes the logic value "0" if one of the data input signals A, B has the logic value Has “0". If both data input signals A, B have the logic value "1", the data output signal Z will also assume a logic value "1".
  • Lines 3 to 6 of the left column show the logically permissible values of the data input signals A, B, lines 3 to 6 of column 2 to 5 the corresponding physical values.
  • Logical data input signals ⁇ A, AN>, ⁇ B, BN> are only linked in the event of an output signal ⁇ Z, ZN> with the logical value "1", i.e. with physical values ⁇ l / 0>, if for the signals A and B has the physical value "1" and the signals AN and BN have the physical value "0".
  • An invalid logic input signal in this case a pre-discharge signal, is present when the inputs AI, A2, Bl, B2 signals with the same value "0", that is, A, AN, B and BN have the value "0" is fed as indicated in row 1, columns 2 to 5.
  • the logic function of the circuit arrangement generates a data output signal corresponding to the data input signals as previously described.
  • a dual-rail circuit with quasi pre-discharge can be implemented, the circuit arrangement having the further property that undesired intermediate states, so-called (hazards), are avoided.
  • FIG. 4 shows an arrangement 2 with a plurality of circuit arrangements 1 according to the invention, to which a dual rail signal is supplied via a circuit 3.
  • the arrangement 2 shows three circuit arrangements 1, which are serially linked in a domino chain and, for example, in an integrated circuit (not shown here) represents a subset of a safety-critical line function in dual-rail technology. put.
  • the circuit 3 can be designed, for example, as a flip-flop or a transition circuit from single rail to dual rail and generates the dual rail precharge signal which can be supplied to one of the circuit arrangements 1 of the arrangement 2.
  • This signal can be supplied to the arrangement at any point, so that fixed values of a precharge signal are supplied to the circuit arrangements 1, each of which is output at the outputs of a circuit arrangement 1 with the same values and is supplied to the subsequent circuit arrangement.
  • a subset of circuit arrangements can thus be generated with the quasi precharge, which propagates independently within the arrangement, with the dual-rail precharge signal being fed in, however, only via one source, the generating circuit.
  • circuit arrangements according to the invention are not limited to the exemplary embodiments shown. Of course, these can have different and different logic gates.

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Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung (1) zur Verarbeitung eines Dual-Rail-Signals mit je zwei Dateneingängen (A1, A2, B1, B2) zur Zuführung zumindest eines Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) und je zwei Datenausgängen (Z1, Z2) zur Ausgabe eines Dual-Rail-Datenausgangssignals (<Z, ZN>) unter Verwendung des zumindest einen Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>), wobei die Schaltungsanordnung (1) derart ausgebildet ist, daß bei der Zuführung des Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) mit gleichen physikalischen Werten für zumindest ein Signalpaar (A1/A2, B1/B2) an den Dateneingängen (A1, A2, B1, B2) ein Dual-Rail-Datenausgangssignal (<Z, ZN>) mit den physiklischen Werten der Dateneingänge (A1, A2, B1, B2) des Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) übereinstimmende physikalische Werte an den Datenausgängen (Z1, Z2) ausgegeben wird.

Description

Beschreibung
Schaltungsanordnung und Verfahren zur Verarbeitung eines Dual-Rail-Signals
Die vorliegende Erfindung betrifft eine Sch ltungsanordnung und ein Verfahren zur Verarbeitung eines Dual-Rail-Signals .
Üblicherweise sind Schaltnetze mikroelektronisch so ausge- führt, daß jedes Bit der zu verarbeitenden Information physikalisch durch genau einen elektrischen Knoten dargestellt wird. Ein solcher Aufbau wird auch als "Single-Rail"- Schaltungstechnik bezeichnet. Derartige Schaltnetze sind jedoch verhältnismäßig unsicher gegenüber Angriffen mit der so- genannten differenziellen Stromprofil-Analyse, die beim Versuch des Zugriffs unberechtigter Dritter auf geheime Informationen angewandt wird. Die differenzielle Stromprofil- Analyse, englisch als differential power analysis - DPA - bezeichnet, ist eine der wichtigsten Methoden zum Angriff auf beispielsweise Chipkarten für Sicherheitsanwendungen. Dabei erfolgt ein gezielter Angriff auf vertrauliche Informationen wie Paßwörter oder kryptographische Schlüssel. Für ein gegebenes Programm bzw. einen gegebenen Algorithmus werden mit statistischen Methoden gemessene Stromprofile der Chipkarte bzw. deren über ein oder mehrere Takte berechnete Ladungsintegrale ausgewertet, wobei - für eine Vielzahl von Programmausführungen - aus der Korrelation von systematischer Datenvariation und jeweiligem Ladungsintegral Rückschlüsse auf die zu schützenden Informationen gezogen werden können.
Im Gegensatz zu herkömmlicher Single-Rail-Schaltungstechnik, bei der jedes Bit innerhalb eines Daten- oder Signalpfades physikalisch durch genau einen elektrischen Knoten K dargestellt wird, wird bei der Implementierung mit Dual-Rail- Schaltungstechnik jedes Bit durch zwei Knoten K und KN dargestellt, wobei jedes Bit einen gültigen logischen Wert auf- weist, wenn K dem wahren logischen Wert dieses Bits entspricht und KN dem negierten Wert.
Wenn also der Wert "1" übertragen werden soll, so geschieht dies durch eine "1" im Knoten K. Gleichzeitig wird jedoch der Wert "0" am Knoten KN übertragen, so daß insgesamt also sowohl eine "1" als auch eine "0" übertragen wird. Wenn der Wert "0" zu übertragen ist, erfolgt die Übertragung einer "0" am Knoten K und einer "1" am Knoten KN. In beiden Fällen wird also eine "1" und eine "0" übertragen. Physikalische Gleichheit der Knoten K und KN vorausgesetzt, ist nun mittels einer differenziellen Stromprofil-Analyse nicht mehr erkennbar, ob als Datum eine "1" oder eine "0" übertragen wird. Dies gilt jedoch nur dann, wenn tatsächlich bei jedem übertragenen Da- tum ein Signalwechsel stattfindet, sich also die Information "1" und die Information "0" abwechseln. Werden mehrere gleiche Daten nacheinander übertragen, verschlechtern sich die Eigenschaften bezüglich der Angreifbarkeit durch differenzi- elle Stromprofil-Analyse.
Um kryptoanalytische Angriffe abzuwehren, ist es bekannt, die gewünschte Invarianz der Ladungsintegrale dadurch zu erreichen, daß zwischen je zwei Zuständen mit gültigen logischen Werten <1, 0> oder <0, 1> ein sogenannter Vorladezustand, im Englischen auch "precharge" genannt, eingefügt ist, für den sowohl K als auch KN auf dasselbe elektrische Potential geladen werden, also logisch ungültige Werte <1, 1> oder <0, 0> annehmen. Für den Vorladezustand <1, 1> würde eine Zustands- folge beispielsweise wie folgt aussehen:
(1,1) -^ (0,1) " (1,1) -> (1,0) ^ (1,1) -> (1,0) - (1,1) - (0,1) ^ ...
In einer integrierten Schaltung wird dieser Precharge in der Regel global erzeugt und sternförmig taktsynchron den Dual- Rail-Schaltungen, die mit Precharge arbeiten, zugeführt. In den einzelnen Dual-Rail-Schaltungen kann natürlich auch lokal ein entsprechender Precharge erzeugt werden.
Figur 1 zeigt den zeitlichen Verlauf eines mittels einer Du- al-Rail-Schaltung mit Pre-Discharge verarbeiteten Signals S, welches mittels zweier komplementärer Leitungen Sl, S2 kodiert übertragen wird. Zu Beginn eines Taktes X eines Taktsignals CLK werden in einer ersten Taktphase XI, in der sogenannten "Pre-Discharge-Phase" , die beiden komplementären Lei- tungen Sl, S2 vorgeladen, so daß sie den logischen Wert "0", annehmen, wodurch vorab gespeicherte Informationen gelöscht werden. Da das zu übertragende Datensignal S den logischen Wert "0" aufweist, wird in einer zweiten Taktphase X2, der sogenannten "Evaluation-Phase", die Leitung S2 auf den Wert einer logischen "1" vorgeladen. Mit dem folgenden Takt Y findet ein Signalwechsel des Datensignals S von der logischen "0" auf eine logische "1" statt. Mit dem Beginn des Taktes Y des Taktsignals CLK müssen in einer ersten Taktphase Yl die beiden komplementären Leitungen Sl, S2 wiederum auf eine lo- gische "0" vorgeladen werden. Damit das Signal S den logischen Wert "1" annimmt, erfolgt ein Vorladen der Leitung Sl in einer zweiten Taktphase Y2 auf den logischen Wert "1". Analoges Vorgehen betrifft die' folgenden Takte, wobei grundsätzlich zu Beginn eines jeden Taktes die Leitungen Sl, S2 auf eine logische "0" vorgeladen werden und anschließend abhängig vom logischen Wert des zu treibenden Signals S eine der Leitungen Sl, S2 auf eine logische "1" geladen wird.
Bei Dual-Rail-Schaltungstechniken mit Pre-Discharge bzw. Pre- Precharge besteht der Nachteil, daß der Stromverbrauch verhältnismäßig hoch ist und es sich um unflexible, kundenspezifische Lösungen handelt, da der Schaltungsaufbau nicht automatisch berechnet werden kann, d. h. nicht synthetisierbar ist.
Weiterhin ist durch ein Precharge einer Dual-Rail-Schaltung nicht unbedingt ein gewünschter Signalausgangswert zuverläs- sig erzielbar. Laufzeitunterschiede von EingangsSignalen einer solchen Schaltung können ungewollte Zwischenübergänge am Ausgang der Schaltung bewirken.
Eine Schaltung weist beispielsweise die UND-
Verknüpfungsfunktion Z = A + B auf, wobei für ein erstes Signalpaar A, B mit den Werten <A = "1" und B = "0"> sowie für ein zweites Signalpaar A, B mit den Werten <A = "0" und B = "1"> das Ergebnis Z jeweils gleich "0" sein soll. Aufgrund eines LaufZeitunterschieds der Signale des zweiten Signalpaares kann sich bei einem Übergang der Werte des ersten Signalpaares auf die Werte des zweiten Signalpaares ein weiteres Signalpaar mit beispielsweise den Werten <A = "1" und B = "1"> einstellen, so daß sich am Ausgang kurzfristig das Er- gebnis Z = "1" einstellt. Es ergibt sich am Ausgang eine steigende Flanke, ein sogenannter Hazard, die eigentlich nicht auftreten darf und einen ungewollten- Zwischenzustand herbeiführt. Die mit diesen Zwischenzuständen verbundenen überflüssigen Signalwechsel bedeuten physikalisch, daß jewei- lige elektrische Kapazitäten unnötig umgeladen werden müssen, wodurch ein erhöhter Energieumsatz notwendig ist. Darüber hinaus hängt das Stromprofil der Schaltung stark von den jeweils zu verarbeitenden Eingangsdaten ab, so daß die Schaltung insgesamt trotz Einsatz der Dual-Rail-Technologie mit Precharge anfällig für eine differentielle Stromprofilanalyse ist.
Weitere bekannte Maßnahmen zur Verringerung der Angreifbarkeit durch differenzielle Stromprofil-Analyse sind verschlüs- seltes Rechnen oder eine sichere Codierung. Dabei sind jedoch zusätzliche Taktzyklen notwendig sowie eine große Menge an Zufallszahlen, was neben einer verringerten Arbeitsgeschwindigkeit einen großen Flächenaufwand mit sich bringt.
Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur Verarbeitung eines Dual-Rail-Signals anzugeben, die sicher gegenüber differenzieller Stromprofil-Analyse ist, keine Ha- zards an den Ausgängen erzeugt und schaltungstechnisch sehr einfach realisierbar ist. Außerdem soll ein geeignetes Verfahren angegeben werden.
Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung der eingangs genannten Art gelöst, die dadurch gekennzeichnet ist, daß je zwei Dateneingänge zur Zuführung zumindest eines Dual-Rail-Dateneingangssignals und je zwei Datenausgängen zur Ausgabe eines Dual-Rail-Datenausgangssignals unter Verwendung des zumindest einen Dual-Rail- Dateneingangssignals vorgesehen sind und die Schaltungsanordnung derart ausgebildet ist, daß bei der Zuführung des Dual- Rail-Dateneingangssignals mit gleichen logischen Werten an den Dateneingängen ein Dual-Rail-Datenausgangssignal mit gleichen, den der Dateneingänge des Dual-Rail- Dateneingangssignals entsprechenden logischen Werten an den Datenausgängen ausgegeben wird.
Die erfindungsgemäße Schaltungsanordnung weist den Vorteil auf, daß auf ein zusätzliches Precharge-Signal für jedes Signalpaar verzichtet werden kann. Ein Precharge muß lediglich an einer Stelle einer integrierten Schaltung, die mehrere der erfindungsgemäßen Schaltungsanordnungen aufweist, erzeugt werden und beispielsweise dem Eingang einer sogenannten Domi- no-Kette, in der mehrere Schaltungsanordnungen gemäß der Erfindung seriell verbunden sind, einmalig und jeweils vor den Treiben eines neuen Datums den Dateneingängen einer ersten Schaltungsanordnung der Domino-Kette zugeführt werden. Das an den Dateneingängen anliegende Precharge-Signal mit dem für jeden Dateneingang gleichen logischen Wert "0" oder "1" wird von der Schaltungsanordnung als normales Datum verarbeitet, so daß für diesen Fall aufgrund der Verknüpfungsfunktion der Schaltungsanordnung ein den Dateneingangssignale der Dateneingänge entsprechendes Ausgangssignal an den Ausgängen er- zeugt wird. Auch auftretende Laufzeitunterschiede bewirken keine ungewollten Signalzustände am Ausgang. Unabhängig von den zu prozessierenden Daten wird immer die gleiche Anzahl logischer "1" -Werte und logischer "0" -Werte bzw. die gleiche Anzahl steigender und fallender Flanken in jeder Schaltungs- anordnung erzeugt. Die Schaltungslogik ist synthetisierbar und somit leicht zu realisieren. Sie bietet die gleiche Si- cherheit wie Dual-Rail-Schaltungen mit entsprechendem
Precharge. Dadurch, daß alle Leitungen vor dem Treiben eines neuen Datums auf einen Standard-Wert mit einer logischen "1" oder "0" gesetzt werden, kann auf ein globales Precharge- Netzwerk bzw. ein lokales prechargen verzichtet werden. Durch die spezielle Struktur der Grundelemente der Schaltungslogik werden alle einem mit einem "precharge/predischarge" -Zustand • beaufschlagten Gatter nachgeschaltete Gatter ebenfalls mit einem "precharge/predischarge-Zustand vorgeladen.
Ein erfindungsgemäßes Verfahren zur Verarbeitung eines Dual- Rail-Signals sieht vor, daß zumindest ein Dual-Rail- Dateneingangssignal an Dateneingängen einer Schaltungsanordnung empfangen wird und an zwei Datenausgängen ein Dual-Rail- Datenausgangssignal unter Verwendung des zumindest einen Du- al-Rail-Dateneingangssignals ausgegeben wird, wobei jeder logische Werte der Datenausgänge den der Dateneingänge entspricht, wenn an den Dateneingängen gleiche logische Werte, d. h. ein predischarge-Zustand mit den physikalischen Werten 110/0 und precharge-Zustand mit den physikalischen Werten "1/1", anliegen.
Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird im folgenden anhand der in den Zeichnungen dargestellten Figuren, die Ausführungsbeispiele der Erfindung darstellen, näher erläutert.
Es zeigen:
Figur 1 ein Signalverlauf eines auf zwei Leitungen kodierten Dual-Rail-Signals mit Precharge, Figur 2 eine erfindungsgemäße Schaltüngsanordnung in unterschiedlichen Ausführungsformen,
Figur 3 eine den in der Figur 2 dargestellten Schaltungsanordnungen entsprechende logische Verknüpfungsfunktion anhand einer Tabelle und
Figur 4 eine Anordnung mit mehreren erfindungsgemäßen Schaltungsanordnungen, der über eine Schaltung ein Dual-Rail-Signal zugeführt wird.
Figur 1 zeigt den bereits eingangs beschriebenen Signalverlauf eines Dual-Rail-Signals bei der Verarbeitung des Signals mittels einer Dual-Rail-Schaltung mit Precharge gemäß dem Stand der Technik.
Figur 2 zeigt verschiedene Ausführungsbeispiele einer erfin- dungsgemäßen Schaltungsanordnung. In dem in der Figur 2a dar- gestellten Ausführungsbeispiel ist die Schaltungsanordnung 1 als ein AND-Gatter ausgebildet. Zum Empfang eines ersten logischen Dateneingangssignals <A, AN> und eines weiteren logischen Dateneingangssignals <B, BN> weist das AND-Gatter vier Eingänge AI, A2, Bl und B2 auf. Weiterhin sind zwei Ausgänge ZI, Z2 zur Ausgabe eines Dual-Rail-Datenausgangssignals <Z, ZN> vorgesehen. Die Paare <A, AN>, <B, BN>, <Z, ZN> bilden Dual-Rail-Signale, wie sie einleitend beschrieben wurden. Die Codierung eines gültigen Dual-Rail-Signals ist in den folgenden Ausführungsbeispielen wie folgt gewählt:
Ein gültiges logisches Signal mit dem Wert "1" weist physikalische Signalzustände mit dem Wert "1" für A, B und Z und physikalische Signalzustände mit dem Wert "0" für AN, BN und ZN auf. Ein gültiges logisches Signal mit dem Wert "0" weist physikalische Signalzustände mit dem Wert "0" für A, B und Z und physikalische Signalzustände mit dem Wert "1" für AN, BN und ZN auf . Übereinstimmende Signalzustände für A/AN, B/BN mit den Werten "0"/"0" oder "l"/"l" sind keine gültigen logisch zugelassenen Signale. Sie führen ihrerseits aufgrund der Verknüpfungsfunk- tion der erfindungsgemäßen Schaltungsanordnung 1 an den Ausgängen ZI, Z2 der Schaltungsanordnung zu den gleichen Werten Z/ZN = "0"/"0" oder "1"/"1". Hierzu wird der Schaltungsanordnung 1 vor jedem zu treibenden und zu verrechnenden Datum an den jeweiligen Eingängen AI, A2, Bl, B2 ein ungültiges Signal zugeführt, wobei die Schaltungsanordnung 1 ein den logischen Werten des Dateneingangssignals entsprechendes Datenausgangs- signal auf die Datenausgänge ZI, Z2 unabhängig von zu realisierenden Gatterfunktionen durchschaltet. Unabhängig von der Gatterfunktion wird das an den Dateneingängen anliegende Precharge- oder Predischarge-Signal an die Datenausgänge weitergeleitet .
Dateneingangssignale mit gültigen logischen Werten werden entsprechend der Verknüpfungsfunktion der Schaltungsanordnung verarbeitet und als Dual-Rail-Datenausgangssignal an den Ausgängen ZI, Z2 ausgegeben.
Analog der obigen Beschreibung gilt die Funktionsweise bzw. Verknüpfungsfunktion der in den Figuren 2b und 2c dargestell- ten Ausführungsbeispiele. In der Figur 2b ist die Schaltungsanordnung 1 durch ein OR-Gatter, in der Figur 2c ist die Schaltungsanordnung 1 durch ein XOR-Gatter gebildet, wobei die Schaltungsanordnungen 1 sämtlicher Ausführungsbeispiele wiederum jeweils durch mehrere logische Gatter gebildet sind.
Figur 3 zeigt eine allen in der Figur 2 dargestellten Schaltungsanordnungen entsprechende logische Verknüpfungsfunktion anhand einer Tabelle. Für gültige logische Eingangssignale A, B gilt, wie in Tabelle 3a aufgeführt:
Das Datenausgangssignal Z nimmt den logischen Wert "0" an, falls eines der Dateneingangssignale A, B den logischen Wert "0" aufweist. Weisen beide Dateneingangssignale A, B den logischen Wert "1" auf, wird auch das Datenausgangssignal Z einem logischen Wert "1" annehmen.
Analoges gilt bei der Umsetzung der logischen Signale in Du- al-Rail-Technologie gemäß Tabelle 3b: In den Zeilen 3 bis 6 der linken Spalte sind die logisch zulässigen Werte der Dateneingangssignale A, B angegeben, in den Zeilen 3 bis 6 der Spalten 2 bis 5 die hierzu korrespondierenden physikalischen Werte. Logische DateneingangsSignale <A,AN>, <B,BN> werden nur für den Fall zu einem Ausgangssignal <Z,ZN> mit dem logischen Wert "1" verknüpft, also mit physikalischen Werten <l/0>, wenn für die Signale A und B der physikalische Wert "1" und für die Signale AN und BN der physikalische Wert "0" vorliegt.
Ein ungültiges logisches Eingangssignal, in diesem Fall ein Pre-Discharge-Signal, liegt vor, wenn den Eingängen AI, A2, Bl, B2 Signale mit dem gleichen Wert "0", das heißt, A, AN, B und BN weisen den Wert "0" auf, wie in Zeile 1, Spalte 2 bis 5 angegeben, zugeführt wird. Für diesen Fall erzeugt die Verknüpfungsfunktion der Schaltungsanordnung ein den Dateneingangssignalen entsprechendes Datenausgangssignal wie vorab beschrieben. Wie aus der Tabelle ersichtlich kann durch die Zuführung eines ungültigen logischen Signals eine Dual-Rail- Schaltung mit quasi Pre-Discharge realisiert werden, wobei die Schaltungsanordnung die weitere Eigenschaft aufweist, daß ungewollte Zwischenzustände, sogenannte (Hazards) , vermieden werden .
Figur 4 zeigt eine Anordnung 2 mit mehreren erfindungsgemäßen Schaltungsanordnungen 1, der über eine Schaltung 3 ein Dual- Rail-Signal zugeführt wird. Die Anordnung 2 zeigt drei Schaltungsanordnungen 1, die in einer Domino-Kette seriell ver- knüpft sind und in einer hier nicht dargestellten integrierten Schaltung beispielsweise eine Untermenge einer sicherheitskritischen Zeil-Funktion in Dual-Rail-Technologie dar- stellen. Die Schaltung 3 kann beispielsweise als ein Flip- Flop oder eine ÜbergangsSchaltung von Single-Rail auf Dual- Rail ausgeführt sein und erzeugt das einer der Schaltungsanordnungen 1 der Anordnung 2 zuführbare Dual-Rail Precharge- Signal . Dieses Signal kann der Anordnung an beliebiger Stelle zugeführt werden, so daß den Schaltungsanordnungen 1 festgelegte Werte eines Precharge-Signals zugeführt werden, die jeweils an den Ausgängen einer Schaltungsanordnung 1 mit gleichen Werten ausgegeben und der nachfolgenden Schaltungsanord- nung zugeführt werden. Somit ist eine Untermenge von Schaltungsanordnungen mit dem quasi Precharge generierbar, der sich innerhalb der Anordnung selbständig fortpflanzt, wobei eine Einspeisung des Dual-Rail-Precharge-Signals jedoch nur über eine Quelle, der Erzeugungsschaltung, erfolgt.
Die erfindungsgemäßen Schaltungsanordnungen sind nicht auf die dargestellten Ausführungsbeispiele beschränkt. Selbstverständlich können diese verschiedene sowie in der Anzahl unterschiedliche logische Gatter aufweisen.
Bezugszeichenliste
AI, A2, Bl,
B2 Eingänge ZI, Z2, Ausgänge
<A, AN> Dateneingangssignal
<B, BN> Dateneingangssignal
<Z, ZN> Datenausgangssignal
CLK Taktsignal 1 Schaltungsanordnung
2 Anordnung
3 Schaltung

Claims

Patentansprüche
1. Schaltungsanordnung (1) zur Verarbeitung eines Dual-Rail- Signals mit - je zwei Dateneingängen (AI, A2, Bl, B2) zur Zuführung zumindest eines Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) und
- je zwei Datenausgängen (ZI, Z2) zur Ausgabe eines Dual- Rail-Datenausgangssignals (<Z, ZN>) unter Verwendung des zu- mindest einen Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) , wobei die Schaltungsanordnung (1) derart ausgebildet ist, daß bei der Zuführung des Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) mit gleichen physikalischen Werten für zumin- dest ein Signalpaar (A1/A2, B1/B2) an den Dateneingängen (AI, A2, Bl, B2) ein Dual-Rail-Datenausgangssignal (<Z, ZN>) mit den physikalischen Werten der Dateneingänge (AI, A2 , Bl, B2) des Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) übereinstimmende physikalische Werte an den Datenausgängen (ZI, Z2) ausgegeben wird.
2. Schaltungsanordnung (1) nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß bei der Zuführung des Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) mit verschiedenen Werten an den Dateneingängen (AI, A2, Bl, B2) die Ausgabe des Dual-Rail-
Datenausgangssignals (<Z, ZN>) an den Datenausgängen (ZI, Z2) gemäß der Verknüpfungsfunktion der Schaltungsanordnung (1) erfolgt.
3. Schaltungsanordnung (1) nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Schaltungsanordnung (1) durch ein logisches Gatter gebildet ist.
4. Schaltungsanordnung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein gültiges Dual- Rail-Datensignal (<A, AN>, <B, BN>, <Z, ZN>) komplementäre Signalpegel aufweist .
5. Verfahren zur Verarbeitung eines Dual-Rail-Signals bei dem
zumindest ein Dual-Rail-Dateneingangssignal (<A, AN>, <B, BN>) an Eingängen (AI, A2, Bl, B2) einer Schaltungsanordnung (1) empfangen wird und an Ausgängen (ZI, Z2) ein Dual-Rail- Datenausgangssignal (<Z, ZN>) unter Verwendung des zumindest einen Dual-Rail-Dateneingangssignals (<A, AN>, <B, BN>) ausgegeben wird, wobei die physikalischen Werte an den Ausgängen (ZI, Z2) des Dual- Rail-Datenausgangssignals (<Z, ZN>) den physikalischen Werten der Eingänge (AI, A2 , Bl, B2) der Dual-Rail-
Dateneingangssignale (<A, AN>, <B, BN>) für den Fall entsprechen, daß für zumindest ein Signalpaar (A1/A2, B1/B2) an den Eingängen (AI, A2, Bl, B2) übereinstimmende physikalische Werte anliegen.
6. Verfahren nach Anspruch 5 , dadurch gekennzeichnet, daß ein gültiges Dual- Rail-Datensignal (<A, AN>, <B, BN>, <Z, ZN>) komplementäre Signalpegel aufweist.
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