WO2004077299A1

WO2004077299A1 - キャッシュメモリ

Info

Publication number: WO2004077299A1
Application number: PCT/JP2003/002239
Authority: WO
Inventors: Seiji Goto
Original assignee: Fujitsu Limited
Priority date: 2003-02-27
Filing date: 2003-02-27
Publication date: 2004-09-10
Also published as: JPWO2004077299A1

Abstract

キャッシュメモリを、ＣＡＭ構成で、格納されているデータブロックの先頭アドレスを示す先頭ポインタを格納するＣＡＭ部と、ＣＡＭ部に格納されている先頭ポインタからの、データブロックを構成するデータのアドレスを示すポインタ間の一連の接続関係を格納するポインタマップメモリと、ポインタで示されたアドレスのデータを格納するポインタデータメモリで構成する。ポインタの接続関係を自由に設定可能であるため、キャッシュメモリに格納されるデータブロックの大きさを自由に設定でき、キャッシュメモリに使用率を向上することができる。

Description

明細書キヤッシュメモリ技術分野

本発明は、キャッシュメモリの構成に関する。背景技術

プロセッサが使用する命令キャッシュメモリ（主記憶（メモリ）からの命令データを一時的に保持し、メモリアクセス遅延を緩和する一時記憶（メモリ））には、ダイレクトマップ、あるいは、 Nウェイセットァソシエイティブ方式が主に使用されている。これらの方式では、アクセスァドレスのィンデックス (キャッシュメモリのェントリ番号に相当するアドレス下位ビット）を用いてキヤッシュを索引し、タグ (キヤッシュメモリのェントリ数より上.位のメモリアドレスと有効ビット) を用いてキヤッシュデータの一致判定を行っている。ここで、特定のィンデックスを持つプログラムは、同一時刻に 2つ以上（Nウェイセット方式では、 N + 1個以上）、同一時刻にキャッシュ上に存在することができないため、キャッシュの使用効率が低下するという問題点がある。

図 1は、従来技術のダイレクトマップ方式を採用したキャッシュメモリの概念構成を示す図である。

ダイレクトマップキャッシュメモリにおいては、インデックス（キャッシュメモリの記憶領域を表すアドレス）として、 2桁の 1 6進数（0 Xというは 1 6進数の数であることを表し、同図では、 1 6進数で 0 0〜 f f までのインデッタスが設けられている）を取っている。そして、キャッシュメモリの 1つのインデックスで表されるエントリの長さが 0 X 4 0バイト、すなわち、 6 4バイトとなっている。ここで、同図では、主記憶の 1 6進数のアドレスの内、下位 2桁の値によって、そのァドレスのデータをどのキヤッシユエントリに格納するかを決めている。例えば、主記憶の 0 X 0 0 0 0番地のデータは、下位 2 桁のァドレスとして 0 0を持っており、これは、キヤッシュメモリのィンデッタス 0 X 0 0で表されるエントリに格納される。また、主記憶のアドレスの下位 2桁カ 8 0のデータは、キヤッシュメモリのィンデッタス 0 x 0 2のェントリに格納される。このように、主記憶の下位 2桁のアドレス値のみを見て、キャッシュメモリへの格納領域を決定しているので、同図に示されるように、主記憶のァドレスが 0 x 1 0 4 0と 0 x 0 0 4 0の両方をキヤッシュメモリに格納したい場合には、キャッシュメモリにインデックス 0 X 0 1のエントリが 1 つしかないため、格納できないことになる。従って、いずれかのみを格納することになるが、キャッシュメモリに格納しなかつた方がプロセッサから呼び出された場合、キャッシュミスが生じ、再び主記憶にアクセスしなければならなくなる。

図 2は、従来の 2ウェイセットァソシエイティブキャッシュメモリの概念構成図である。

この場合には、主記憶のアドレスの下位 2桁のみを検出して、キャッシュメモリ内のどのエントリに格納するかを決定するが、同じインデックスのェントリが 2つ設けられる（ウェイ 1とウェイ 2と呼ばれる）ので、ダイレクトマツプキャッシュメモリの時に比べ、キャッシュミスが生じる可能性は小さくなる 1 それでも、主記憶のアドレスの下位 2桁が同じデータを 3つ以上記憶することができないので、やはり、キャッシュミスが生じる。

図 3は、従来の連想記憶メモリの概念構成図である。

連想記憶メモリ（C AM)を用いれば、 Nウェイがェントリ数と同一に出来、使用効率の問題を解決可能であるが、回路の増大による高コスト化という問題がある。

同図の場合には、 256ウェイセットァソシエイティブキャッシュメモリと同等である。すなわち、主記憶のアドレスにおいて、下位 2桁が同じアドレスが 256個である場合には、主記憶のデータを全てキャッシュメモリに記憶可能となるのである。従って、主記憶からキャッシュメモリにデータが格納できないと言うことが無く、従って、キャッシュミスも起きない。し力、し、主記憶のデータを全て格納するだけのキヤッシュメモリを設けることは、それだけハ一ドウエアが多くなることになり、また、多くのウェイを制御する必要も生じることから、キャッシュメモリ自体が高価になってしまう。

上記のキャッシュメモリの構成については、下記の参照文献を参考にされたい。

" コンピュータアーキテクチャ" 第 8章 [記憶階層の設計] 日経 BP社 /I S BN4- 8222-71 52-8

図 4は、従来の 4ウェイセットァソシエイティブキヤッシュメモリのデータアクセス機構の構成図である。

プログラムカウンタからの命令アクセスリクエスト/アドレス（1) は命令アクセス MMU 10に送られ、物理アドレス（8) に変換された後、キヤッシュタグ 1 2_ 1~12— 4及びキャッシュデータ 1 3_ 1〜1 3— 4にァドレスとして送られる。同一下位アドレス（インデックス）で検索されたタグ出力のうち、タグ出力が示すアドレス上位ビット（タグ） 1 命令アクセス MMU 10からのリクエストァドレスと一致したものがあれば、それはキャッシュデータ 1 3— 1〜1 3— 4内に有効なデータが存在する（ヒット）ことを示す。これらの一致検出を比較器 15で行い、同時にそのヒット情報（4) でセレクタ 16を起動する。ヒットしていれば、そのデータは命令データ（5) として命令バッファに送られる。ヒットしなかった場合は、キャッシュミスリクエスト（3 ) として、二次キヤッシュに出力される。キャッシュミスリクエスト（3 ) は、リクエストそのもの（3 ) — 1とミスアドレス（3 ) — 2からなる。その後、二次キャッシュからの戻りデータは、キャッシュタグ 1 2— 1〜1 2— 4 及びキャッシュデータ 1 3— 1〜1 3— 4を更新し、同様に命令バッファにデータを返す。キャッシュタグ 1 2— 1〜 1 2— 4及びキャッシュデータ 1 3— 1〜1 3— 4を更新する場合には、書き込みアドレス（7 ) が命令アクセス M MU 1 0から出力される。キヤッシュタグ 1 2— 1〜 1 2— 4及びキヤッシュデータ 1 ₃— 1〜 1 ₃一 ₄の更新は、タグ更新制御部 1 1及びデータ更新制御部 1 4により行われる。 Nウェイ構成の場合、比較器 1 5及びセレクタ 1 6の入力が Nになる。また、ダイレクトマップ構成の場合はセレクタは不要になる。特開平 1 1 - 3 2 8 0 1 4号公報には、キャッシュメモリの使用効率を上げるために、ァドレス空間中における空間局所性の及ぶ範囲の違いに対応するために、ァドレス空間毎にプロックサイズを適切に設定する技術が開示されている。

特開 2 0 0 1— 2 9 7 0 3 6号公報には、ダイレクトマツプ方式ゃセットァソシエイティブ方式と共に用いることのできる、 R AMセットキャッシュを設ける技術が記載されている。 R AMセットキャッシュは、セットァソシエイテイブ方式の 1つのウェイを構成するように設けられ、行単位の読み書きを行う。発明の開示

本発明の課題は、低コストで使用効率の高いキャッシュメモリを提供することである。

本発明のキャッシュメモリは、格納されているデータプロックの先頭ァドレスに対応する先頭ポインタを格納する先頭ポインタ格納手段と、該データプロックを構成するデータが格納されているアドレスに対応するポインタと、該先頭ボインタからの該ポィンタ間の接続関係を格納するポインタマップ格納手段と、該ポインタに対応するァドレスに格納されるデータを格納するポインタデータ格納手段とからなることを特徴とする。

本発明によれば、ポインタの接続関係を格納することにより、データをプロックとして格納するようにしている。従って、ポインタの接続関係を変更すれば、可変長のデータブロックを格納可能となる。

すなわち、格納するデータプロックの単位が決定されている従来の方式に比ベ、キャッシュメモリの記憶容量を可能な限り有効に使い切ることができ、また、大きなプロック単位: 格納すべき場合と小さなプロック単位でよい場合に対して柔軟に対応できる。よって、キャッシュメモリの使用効率が上がり、結果として、キヤッシュミスの可能性を小さくすることができる。図面の簡単な説明

図 3は、従来の連想記憶メモリの概念構成図である。

図 4は、従来の 4ウェイセットァソシエイティブキャッシュメモリのデータアクセス機構の構成図である。

図 5及び図 6は、本発明の概念を説明する図である。

図 7は、本発明を含む全体構成図である。

図 8は、本発明の実施形態の構成図である。

図 9は、プロセッサの命令アクセス MMUのページ管理機構と C AMとを共用する場合の構成を示したものである。図 1◦〜図 1 3は、本発明の実施形態の動作を説明する図である。発明を実施するための最良の形態

図 5及び図 6は、本発明の概念を説明する図である。

本発明では、プロセッサの命令実行はキャッシュ 1エントリ分ではなく、数プロック〜数十ブロック以上で行われることが多いことに着目した。 C AMを全エントリに対し適用可能ならば、問題は解決可能であるが、高コストになることは前述の通りである。そこで、 C AMをキャッシュェントリごとではなく、命令ブロック単位毎に適用する。具体的には、ある命令プロックの情報（先頭アドレス、命令ブロックのサイズ、命令ブロックの先頭ポインタの番号）のみ C AM上に保持する（図 5参照）。命令データ自体は先頭ボインタで示される F I F O構造のポインタメモリに記憶する（図 6参照）。ポインタメモリはポインタマップメモリとポインタデータメモリの 2つのメモリから構成され、ポインタマップメモリはボインタ間の接続情報を、ボインタデータメモリはそのボインタにおけるデータそのものを表し、複数の F I F Oを 1つのメモリ上に仮想的に構築可能としている。すなわち、記憶領域は、例えば、 R AMなどの連続領域であるが、データの連続性がボインタの接続情報を保持することによって保たれているということである。よって、連続性を持つポインタによって示されるデータは 1つのブロックを構成し、ブロック毎に本発明の実施形態のキヤッシュメモリに格納されていることになる。ここで、特に、本発明の実施形態のキャッシュメモリは、ポインタの接続情報を操作することによって、格納されるデータのプロックサイズを自由に変更可能となっている。すなわち、物理的な F I F Oが複数用意されているわけではない。本発明における命令キヤッシュの読み込みは（1 ) アドレスから C AMを索引して、アクセスすべきデータが含まれるプロックの先頭ァドレスが格納されているポインタを取得する、 ( 2 ) ポインタマップメモリからアクセスすべきデータが含まれるプロックへのボインタを取得する、 ( 3 )ポインタデータメモリから取得したボインタで示されるァドレスの命令データブロックから、アクセスしたい命令データを読み込む、（4 ) 実行する、となる。これにより、命令ブロック毎に異なる長さのデータ記録領域を実装したのと同じキャッシュ使用効率が得られる。また、全ェントリに C AMを用いるより索引情報が少ないため回路を相対的に削減することができる。キャッシュミス時は、 C AMにタグをセットすると同時に空きポインタを空きポインタ供給部（不図示）から提供し、メモリからのデータを空きポインタが示すボインタメモリのェントリに書き込む。継続アクセスがプロセッサから要求された場合は、空きポインタを再度供給し、同様にキャッシュに書き込み、 2番目のポインタをポインタキューに追加する。空きポインタが枯渴した場合は、古いデータから破棄するなどの方法で命令プロックを破棄し、空きポインタを確保する。

図 7は、本発明を含む全体構成図である。

同図はマイクロプロセッサの概略を示しており、動作は以下のようになる。 1 ) 命令フェッチ

実行するための命令を外部バスより外部バスインターフェース 2 0を介して獲得する。まず、プログラムカウンタ 2 1の指し示す命令が命令バッファ 2 2 に存在するかを確認し、ない場合、命令バッファ 2 2は命令をフェッチする要求を命令アクセス MMU 2 3に送る。命令アクセス MMU 2 3はプログラムが使用する論理ァドレス力ら、ハードウエアのマッピング順序に依存する物理ァドレスに変換する。そのァドレスを用いて命令アクセス一次キャッシュタグ 2 4を検索し、一致すれば命令アクセス一次キャッシュデータ 2 5に該当データが存在するため、読み出しアドレスを送り、命令データを命令バッファ 2 2に返す。存在しない場合は、更に二次キャッシュタグ 2 6を検索し、なお存在しない場合は外部バスというように要求を発行し、戻りデータを順次、二次キヤッシュデータ 2 7、命令アクセス一次キャッシュデータ 2 5へと補充する。このとき、補充されたことを二次キヤッシュタグ 2 6、命令アクセス一次キヤッシュタグ 2 4の更新により記憶する。補充されたデータは、命令アクセス一次キャッシュデータ 2 5に存在しているときと同じ要領で、命令バッファ 2 2に格納する。

2 ) 命令の実行

命令バッファ 2 2に格納された命令列は、実行ュニット 2 8に送られ、それぞれの命令の種別に応じて演算器 2 9、ロードストァュニット 3 0に転送される。演算命令や分岐命令は演算器 2 9の出力を汎用レジスタファイル 3 1に記録するか、あるいはプログラムカウンタ (不図示) を更新する、といった処理を行う。また、ロードストァ命令は、ロードストァュニット 3 0にて、命令ァクセスと同様にデータアクセス MMU 3 2—データアクセス一次キャッシュタグ 3 3—データアクセス一次キヤッシュデータ 3 4と順次アクセスし、そのデータを汎用レジスタファイル 3 1にコピーするロード命令、あるいは、そのェントリに対し、汎用レジスタファイル 3 1からコピーするストァ命令、と命令に応じて実行する。一次キャッシュにない場合は、命令実行機構と共用の二次キャッシュ、あるいは外部バスよりデータを獲得して、同様に実行する。実行の完了後、プログラムカウンタは逐次加算されるか、あるいは、分岐指示アドレスに更新され、再度 1 ) の命令フェッチを行う。

3 ) 全体

このように命令フェッチ、命令実行を繰り返し、マイクロプロセッサは動作するが本発明では、点線部の命令アクセス MMU 2 3、命令アクセス一次キヤッシュタグ 2 4、命令アクセス一次キャッシュデータ 2 5の新しい構成を提供する。図 8は、本発明の実施形態の構成図である。

プログラムカウンタからの命令アクセスリクエストアドレスは命令ァクセス MMU 23に送られ、物理アドレスに変換された後、 CAM 41にアドレスとして送られる。 CAM41はタグ、サイズ、先頭ポインタデータを出力する。アドレス ·サイズ判定 Zヒット判定プロック 42では、最終的な希望ボインタの検索を行い、そのポインタが存在した場合はポインタデータを読み出し、そのデータは命令データ（1) として命令バッファ（不図示）に送られる。存在しない場合、キャッシュミスリクエスト（2) として、二次キャッシュに出力される。その後、二次キャッシュからの戻りデータは、プロック先頭判定プロック 43を経由し、戻りデータが先頭命令であれば、 CAM41の更新を、先頭命令でなければポィンタマップメモリ 44の更新と C AMサイズ情報 42の更新と共に、ポインタデータメモリ 45を更新し、同様に命令バッファにデータを返す。プロック先頭判定ブロック 43では、書き込みに際し、空きポインタ F I F046からの空きポインタの供給を受けるが、枯渴してしまった場合は、空きポインタ F I F 046から破棄ボインタ選択制御ブロック 47に指示が送られ、任意の CAMェントリに破棄指示を行う。その出力はァドレス -サィズ判定ヒット判定プロック 42で無効化され、空きポインタ F I F046 に返却される。

図 9は、プロセッサの命令アクセス MMUのページ管理機構と CAMとを共用する場合の構成を示したものである。

なお、同図において、図 8と同じ構成要素には同じ参照符号を付して、説明を省略する。

この構成は、 MMUのアドレス変換単位（ページ）とキャッシュの管理単位を同一サイズにすることにより、 MMU内の CAMに同一機能を持たせ、 CA Mの削減をはかったものである（同図の 50)。すなわち、命令アクセス MMU では、仮想ァドレスを物理ァドレスに変換するテーブルを有しているわけであるが、このテーブルと、 C AMのテーブルとを 1つのテーブルに併合し、命令アクセス MMUの機構で、 C AMの検索などの動作を行うようにしたものである。これによれば、テーブルの検索機構を命令アクセス MMUと C AMの検索機構を 1つのハードウェアで扱うことができるので、ハードウェアの削減となる。

また、本発明の実施形態においては、キャッシュメモリに読み込む命令データを一塊りずつ格納するので、プログラムをブロック化して読み込む必要がある。この場合、命令がプロセッサが読み込んだとき、読み込んだ命令がサブル一チンコール及びその復帰命令、条件分岐命令、例外処理及びその復帰命令であると判断した場合には、プログラムの先頭あるいは最後であると判断して、その命令間のブロックを単位としてキヤッシュメモリに格納する。このように、プログラムの内容に従って、読み込む命令をブロック化してキヤッシュメモリに読み込む場合は、プロックの大きさが、読み込む度に異なることになるが、本発明の実施形態によれば、ポインタを用いて、可変長のブロックをメモリ上に構成可能であるので、このような方法が採用できる。あるいは、ブロックの大きさを強制的に決定し、順次プログラムの命令をデコードする際に、任意の命令をブロックの先頭とし、所定の大きさのプロックが得られた時点で、最後の命令をブロックの最後の命令とするような方法が可能である。この場合、図 8、 9のブロック先頭判定の命令デコードを変更するだけで、任意のブロック化方法が採用可能である。例えば、プログラムの記述に従ってプロック化する場合には、 C A L L命令レジスタライト命令等を判定して、ブロックの先頭と判断することになる。

本発明の実施形態においては、プロセッサで命令プロックの先頭と末尾を検出し、命令ブロック C AMに制御信号を送出する。本制御機構では、先頭信号を受け取ると、キャッシュタグを記録し、主記憶よりデータを獲得し、ポインタが示すキヤッシュアドレスに命令を書き込む。プロセッサの要求が 1キヤッシュエントリに達する毎に、空きポインタキューより空きエントリを補充し、そのェントリ番号をキヤッシュタグ■キューに追加すると同時に、命令プロックサイズを加算する。同一ブロックを複数回、またはブロック内の途中に分岐する場合は、キャッシュタグ +サイズからエントリ番号を割り出し、アクセスを行う。また、上記において、命令プロックの先頭と末尾の通知を特定のレジスタアクセスで通知する。この場合、命令によるブロックの明示的開始/終了を宣言する必要がある。これは、前述した、プログラムの中で命令によらず、強制的にプロック化する場合である。

図 1 0〜図 1 3は、本発明の実施形態の動作を説明する図である。

図 1 0は、本発明の実施形態に従つたキャッシュメモリに命令が存在した場合、すなわち、命令ヒットの場合の動作である。

プロセッサ 6 0から、アクセスすべき命令データのァドレスが出力されると、 C AM部 6 1を検索して、アクセスすべき命令データを含むブロックの先頭ポインタを検索する。命令ヒットの場合には、アクセスすべき命令データを含むプロックの先頭ポインタが存在した場合である。次には、得られた先頭ポインタから、ポインタマップメモリ 6 2を検索し、プロックを構成する命令データのポインタを全て取得する。そして、取得したポインタを用いて、ポインタデ一タメモリ 6 3から命令データを取得し、プロセッサ 6 0に返す。

図 1 1は、本発明の実施形態に従ったキャッシュメモリに命令が存在しない、すなわち、命令ミスの場合であって、アクセスすべき命令がプロックの先頭に有るべき場合を示している。

この場合、プロセッサ 6 0からアドレス指定が行われ、命令データへのァクセスが試みられる。 C AM部 6 1では、このアドレスに従ってポインタを検索する力今の場合、対応する命令が含まれているプロックが無く、しかも、対応する命令がプロックの先頭となるべきものであると判断される。の場合、空きポインタキュー 6 4から、空きのポインタを獲得し、主記憶から当該命令データを含むブロックを読み込み、 C AMの先頭ポインタで示される先頭ァドレスを更新する。また、ポインタマップメモリ 6 2も、獲得された空きポインタをブロックとして関連付けて、ポインタデータメモリ 6 3は、各ポインタに主記憶から読み込まれた命令データを対応付けて、命令データをプロセッサ 6 0に返す。空きポインタキュー 6 4は、通常の F I F Oによるポインタデータバッファであり、初期値は、ポインタが 0から最大値まで記録されるものである。

図 1 2は、アクセスすべき命令データが本発明の実施形態に従つたキヤッシュメモリに存在せず、命令データがブロックの先頭以外の場所に存在すべきものである場合の動作を示す図である。

プロセッサ 6 0からアドレスが出力され、 C AM部 6 1で命令データの検索をするが、キヤッシュメモリに存在しないと判断される。すると、空きポインタキユー 6 4から空きポインタを取得し、主記憶から当該命令データを含むブロックを読み込む。そして、当該プロックに隣接する、既に C AM部 6 1に登録されているブロックに、読み込んだプロックをつなげる要領で、 C AM部 6 1のブロックサイズを更新し、ポインタマップメモリ 6 2を更新し、ポインタデータメモリ 6 3が、読み込んだプロックの命令データを格納し、命令データをプロセッサ 6 0に返す。

図 1 3は、命令データのプロックを読み込む必要があるが、空きポインタがない場合の動作を示す図である。

プロセッサ 6 0から命令データへのアクセスが C AM部 6 1になされる。しかし、命令データがキャッシュメモリ内にないと判断される。更に、主記憶から命令データのプロックを読み込むために空きポインタキューから空きポインタを獲得しょうとするが、空きポインタがないため、任意の 1プロックを破棄する命令が出される。ポインタマップメモリ 6 2は、ポインタマップから 1ブロック分を破棄し、破棄したポインタを空きポインタキュー 6 4に通知する。これにより、空きポインタキュー 6 4は、空きポインタを獲たので、これを C AM部 6 1に通知して、主記憶から新しい命令データブロックを読み込む。産業上の利用可能性

本発明による、キヤッシュメモリの構成として C AMを採用するよりも少ない回路量で、キャッシュ使用効率を大幅に改善したキヤッシュメモリ機構を提供可能となる。

Claims

請求の範囲

1 . 格納されているデータブロックの先頭ァドレスに対応する先頭ポインタを格納する先頭ボインタ格納手段と、

該データブロックを構成するデータが格納されているアド ^スに対応するポインタと、該先頭ボインタからの該ポインタ間の接続関係を格納するポインタマップ格納手段と、

該ポインタに対応するアドレスに格納されるデータを格納するポインタデータ格納手段と、

からなることを特徴とするキャッシュメモリ。

2 . 前記データブロックは、プロセッサからの指示により、先頭と末尾が決定されたデータ列であることを特徴とする請求項 1に記載のキャッシュメモリ。

3 .前記データブロックは、プログラム内の命令をデコ一ドした結果によって、先頭と末尾が決定されたデ一タ列であることを特徴とする請求項 1に記載のキャッシュメモリ。

4 .前記命令は、サブルーチンコール及び復帰命令、条件分岐命令、あるいは、例外処理及び復帰命令であることを特徴とする請求項 3に記載のキヤッシュメモリ。

5 . 前記先頭ポインタ格納手段は、該データプロックの先頭アドレスと、該デ一タブロックのサイズと、該データブロックの先頭ポィンタを対応付けて格納することを特徴とする請求項 1に記載のキャッシュメモリ。

6 . 前記先頭ポインタ格納手段は、連想記憶メモリ方式を採用した格納手段であることを特徴とする請求項 1に記載のキヤッシュメモリ。

7 .使用されていないボインタを保持する空きポインタキュ一手段を更に備え、新たにデータプロックを格納する必要が生じたときは、該空きポインタキュ一手段の示す空きボインタを使用することを特徴とする請求項 1に記載のキヤッシュメモリ。

8 . 新たにデータブロックを格納する必要が生じたが、前記空きポインタキュ一手段が、空きポインタを保持していない場合には、現在格納されているデータブ口ックの 1つを破棄することによって、空きポィンタを生成することを特徴とする請求項 7に記載のキャッシュメモリ。

9 . 前記破棄は、古いデータブロックから順に行われることを特徴とする請求項 8に記載のキヤッシュメモリ。

1 0 . プロセッサがアクセスすべきデータが格納されておらず、かつ、該データがデータブロックの先頭となるべきデータである場合には、該プロセッサがアクセスすべきデータを先頭とするデータブロックを新たに格納することを特徴とする請求項 1に記載のキヤッシュメモリ。

1 1 . プロセッサがアクセスすべきデータが格納されておらず、かつ、該データがデータブロックの先頭となるべきデータ以外のデータである場合には、該プロセッサがアクセスすべきデータを含むデータプロックを既に格納されているデータブロックに接続する形で新たに格納することを特徴とする請求項 1に記載のキヤッシュメモリ。

1 2 . 前記先頭ポインタ格納手段の有するデータは、プロセッサの発行する仮想ァドレスを物理ァドレスに変換する機構の有するデータと一緒に管理されることを特徴とする請求項 1に記載のキャッシュメモリ。

1 3 . 前記データは、命令データであることを特徴とする請求項 1に記載のキャッシュメモリ。

1 4 . 格納されているデータプロックの先頭ァドレスに対応する先頭ポインタを格納する先頭ボインタ格納ステップと、

該データプロックを構成するデータが格納されているアドレスに対応するポインタと、該先頭ポインタからの該ポインタ間の接続関係を格納するポインタマップ格納ステップと、

該ポィンタに対応するァドレスに格納されるデータを格納するポインタデータ格納ステップと、

を有し、

可変長のデータブロックを格納可能としたことを特徴とするキャッシュメモリの制御方法。