WO2003107655A1 - Procede et interface de communication entre un serveur et au moins un terminal-recepteur - Google Patents

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WO2003107655A1
WO2003107655A1 PCT/FR2003/050006 FR0350006W WO03107655A1 WO 2003107655 A1 WO2003107655 A1 WO 2003107655A1 FR 0350006 W FR0350006 W FR 0350006W WO 03107655 A1 WO03107655 A1 WO 03107655A1
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WO
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signal
input
parallel
flows
transport
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Application number
PCT/FR2003/050006
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Vincent Bocage
Christophe Castagne
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Scm Microsystems Gmbh
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Priority claimed from FR0207519A external-priority patent/FR2841082B1/fr
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    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
    • H04N21/4405—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving video stream decryption
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    • H04N21/45—Management operations performed by the client for facilitating the reception of or the interaction with the content or administrating data related to the end-user or to the client device itself, e.g. learning user preferences for recommending movies, resolving scheduling conflicts
    • H04N21/462—Content or additional data management, e.g. creating a master electronic program guide from data received from the Internet and a Head-end, controlling the complexity of a video stream by scaling the resolution or bit-rate based on the client capabilities
    • H04N21/4623—Processing of entitlement messages, e.g. ECM [Entitlement Control Message] or EMM [Entitlement Management Message]

Definitions

  • the invention relates to the field of digital data transmissions and relates to the reception of at least two digital data streams on one or more operating devices.
  • the invention relates to a communication interface between a server and at least one terminal receiver capable of receiving a plurality of transport streams and of simultaneously using at least two transport streams from the streams received.
  • Subscribers are generally equipped with reception terminals fitted with one or more security processors integrated into the terminals or associated with a decoder intended to check whether the subscriber is authorized to receive part or all of the programs broadcast.
  • the reception terminals can be either television receivers or computers equipped with one or more tuners.
  • the transmission channels can be N physical lines, in which case, each bit is sent on a physical line, or produced from a single physical line divided into several subchannels by division of the bandwidth. Each bit is then transmitted on a different frequency, for example according to standard EN 50083-9. Any standard is applicable to the present invention including the following: PCMCIA, POD (for point of development), Cl (for common interface) and DVB (for digital video broadcasting).
  • PCMCIA Peripheral Com
  • Cl for common interface
  • DVB for digital video broadcasting
  • a unique identifier is associated with the source of said data packet and a new multiplex is generated containing at least said portion of the data packet and at least a portion of a second data packet.
  • the new multiplex is then transmitted with the unique identifier to indicate that the source of the new multiplex is that of said portion of the data packet.
  • a drawback of this method comes from the fact that the modification of the input data stream and the generation of a new multiplex require additional resources in the decoder which increase its complexity and cost. Indeed, it is necessary to add to the multiplex a synchronization pattern of the packets, in particular when the latter are of variable lengths.
  • a second solution known in the prior art, described in American patent US-A-6,298,400 of October 2, 2001 consists in performing a parallel-series conversion of all the parallel signals to obtain a single serial signal.
  • a drawback of this method comes from the fact that the interface must support a high operating frequency which is not compatible with most of the interfaces currently available on the market and which can cause feasibility problems linked in particular to the signal / noise ratio. which increases with the speed of communication.
  • Document WO-A-0241625 presents a digital television reception system capable of working with at least two program signals simultaneously. This system involves multiplexing and demultiplexing operations to work with a transport stream combining the streams.
  • WO-A-01 65831 implements a packet-by-packet multiplexing requiring additional identification means.
  • US-A 6,035,037 discloses a system for processing a plurality of video signals representing television programs. Even if this system allows the management of a plurality of incoming flows, the processing for achieving this differs from that of the invention.
  • the object of the invention is to adapt the existing interfaces so that they make it possible to receive several transport streams simultaneously using standard oscillators to generate an operating frequency compatible with the existing interface components without having any problems of design linked to too high communication frequencies.
  • the invention recommends a method of communication between a server and at least one terminal-receiver provided with an access control module able to receive a plurality of transport flows and to simultaneously operate at least two transport flows among the flows received.
  • the method according to the invention comprises the following steps:
  • the interleaving is carried out byte by byte.
  • the frequency of the clock signal is 9 MHz.
  • the transport streams received at the input can be serial signals or parallel signals.
  • the additional steps preferably consist of generating at least two synchronous serial output signals from each single transport stream.
  • an integer greater than 1 (n) of output signals is generated with a number of bits (m) greater than 1 such that the product of said numbers (nxm) is equal to the number of bits of the single transport stream.
  • Two serial output signals are generated and the first serial output signal represents the most significant bit block of the single transport stream and the second serial output signal represents the least significant bit block of said transport stream unique.
  • Each of said parallel flows contained in the single transport flow is further identified at each change of state of at least one identification signal.
  • the pin assigned to the initialization signal for the acquisition of the input signal (MISTRT) is used to transmit the identification signal.
  • Each of said parallel streams contained in the single transport stream is further identified by assigning them distinctive start byte values.
  • the single transport stream is advantageously oversampled by a number of times equal to the whole part of half the number of parallel transport streams contained.
  • the invention also relates to a communication interface between a server and at least one terminal receiver capable of receiving a plurality of transport streams and of simultaneously using at least two transport streams from the streams received.
  • the interface according to the invention comprises:
  • an input module comprising a multiplexing stage intended to obtain at least two parallel transport flows from flows selected as input from the plurality of transport flows received and an interleaving stage intended to generate a single transport flow containing the selected streams at input, said selected streams being identified at each phase change of the clock signal.
  • an output module comprising a deinterlacing stage intended to restore the two streams selected as input from the single transport stream at each change of phase of the clock signal, two serial / parallel converters (respectively parallel / serial) each intended to provide a floor of demultiplexing a serial signal (respectively parallel) according to a second SELTSO selection signal.
  • the clock signal generator simultaneously delivers to the input module and to the output module a signal of frequency 9 MHz.
  • the input module comprises at least one conversion block receiving a single transport stream and capable of generating at least two synchronous series output signals.
  • the conversion block is capable of generating, for each single transport stream, an integer greater than 1 (n) output of a number of bits (m) greater than 1 such that the product (nxm) of said numbers is equal to the number of bits in the single transport stream.
  • the input module comprises several signal conversion means and means for selecting the conversion means to be used as a function of a control signal.
  • the output module comprises several signal conversion means and means for selecting the conversion means to be used as a function of a control signal.
  • FIGS. 1 to 5 show a first embodiment and FIGS. 6 to 11 illustrate a second embodiment.
  • FIG. 1 schematically illustrates an interface according to the invention associated with an access control module, in a first embodiment.
  • FIG. 2 represents a time diagram illustrating a transport flow delivered by the interface of FIG. 1.
  • FIG. 3 illustrates a second embodiment of the invention and Figure 4 shows a timing diagram of a third embodiment.
  • - Figure 5 shows schematically an additional possibility of the invention with a selection of type of conversion.
  • FIG. 6 schematically illustrates an interface according to the invention associated with an access control module
  • FIG. 7 represents a time diagram illustrating a serial transport flow received by the interface of FIG. 6,
  • FIG. 8 represents a time diagram illustrating a parallel transport flow received by the interface of FIG. 6
  • FIG. 9 represents a timing diagram illustrating a serial transport flow delivered by the interface of FIG. 6,
  • FIG. 10 schematically shows an alternative embodiment of the invention.
  • FIG. 11 illustrates an additional possibility of the interface of the invention to increase its adaptability.
  • the following description will be made in the context of a particular application of the invention in the field of digital television for receiving digital streams of audiovisual programs broadcast by an operator.
  • the MPEG-2 standard describes the multiplexing of program components or programs which are in the form of digital elementary streams ES (for Elementary Streams).
  • the first operation of multiplexing consists in converting the bit streams of program components into packetized elementary streams (PES).
  • a packet consists of a header which indicates in particular the component to which the packet belongs, the length of the packet and the time references for decoding and presentation of the packet as well as a variable length part containing the stream elementary proper.
  • the PES are then organized into two kinds of streams depending on the use made of them: - the “Program Stream” (Program Stream) used for storage or work on a computer machine,
  • TS transport flows consist of a succession of packets of fixed lengths each preceded by a header which identifies the elementary flow (Packet
  • Identify PID contained in the package as well as the order of succession of the packages.
  • a receiver can associate a program with each “PID”, a correspondence table (Programm Map Table) indicating for each program the corresponding PID is transmitted in the transport stream.
  • the transport stream also carries a conditional access table which informs the receiving terminal of the conditional access system used by the conditional access programs and provides the values of the PIDs of the packets containing the messages.
  • ECM access control titles for Entitlement Control
  • FIG. 1 illustrates a communication interface 2 intended to be integrated in a decoder of audiovisual programs broadcast by a television operator or by an IP service provider to at least one receiver terminal provided with an access control module 4
  • the reception terminal is able to receive a plurality of transport streams PTS1, PTS2, STS1, STS2 and to operate simultaneously at least two transport streams from the received streams.
  • the decoder comprises a central processing unit 5 intended to supply control signals to the access control module 4.
  • the latter includes a security processor for verifying the access rights of a user to the different programs and services conveyed by transport flows.
  • the interface 2 comprises an input module 6, an output module 8 and a generator 10 of a clock signal MCLKI.
  • the input module 6 comprises a multiplexing stage 12 intended to select at least two parallel transport streams from the plurality of transport streams received and an interleaving stage 14 intended to generate a single transport stream TSU containing the two streams selected as input.
  • a prior conversion is carried out to obtain a parallel flow. This will generally be a series-to-parallel conversion.
  • a first selection signal SELTSI delivered by the central unit 5 gives the indication of the type of link (parallel or serial) used by the selected streams.
  • the output module 8 comprises a deinterlacing stage 16 intended to restore the two streams selected as input from the single transport stream TSU each time the phase of the clock signal MCLKI changes.
  • the output module 8 further comprises two serial / parallel (respectively parallel / serial) converters respectively 18 and 20 each intended to supply a demultiplexing stage 24 with a serial signal (respectively parallel) as a function of a second selection signal SELTSO .
  • the access control module 4 comprises a deinterlacing stage 30, a multiplexing stage 32, a first clock generator 34, a second clock generator 36, a calculation block 38 and a deinterlacing stage 40.
  • the interface 2 receives for example two parallel transport streams PTS1 and PTS2, and two serial transport streams STS1 and STS2.
  • FIG. 2 represents a time diagram illustrating a serial input signal TSI received by the interface 2.
  • the frequency of the TSI streams is generally between 5 and 9 MHz.
  • a combined stream of two input streams is obtained with a frequency of 9 MHz.
  • the signal MISTRT represents an initialization signal of the acquisition of the input signal TSI (corresponding to a start of packet) and the signal MIVAL represents a signal of validation of the acquisition operation.
  • the central unit 5 sends to the input module 6 a signal SELTSI indicating the series or parallel form of each of the two input streams which must be selected from the four input streams PTS1, PTS2, STS1 and STS2.
  • the multiplexing stage 12 selects two transport streams to obtain two parallel streams at the output.
  • the selected streams are then interleaved by the interleaving stage 14 to form a single output signal TSU. Interleaving is performed byte by byte at a frequency of 9 MHz.
  • the interleaving stage 14 indicates to the clock generator 10 the phase change making it possible to identify each of the transport streams selected at the input.
  • the corresponding signal is represented by EDGESEL in FIG. 1.
  • the acquisition starts at the rising edge 50 of the clock signal MCLKI and for the second stream selected by the signal SELTSI, the acquisition starts at the falling edge 52 of the clock signal MCLKI.
  • the signal TSU is transmitted to the deinterlacing stage 30 of the access control module 4 which delivers to the multiplexing stage 32 two parallel signals making it possible to reconstruct two conventional transport streams.
  • These conventional transport flows 56, 58 are then supplied to the calculation block 38 for processing.
  • the calculation block 38 transmits the first and the second conventional transport stream 56bis, 58bis to the deinterlacing stage 40 which delivers to the interface 2 the transport stream TSU comprising two interleaved streams.
  • This TSU stream is deinterleaved in interface 2 by the deinterlacing stage 16 which restores the two streams selected as input from the single transport stream TSU at each phase change of the clock signal MCLKI at 9 MHz.
  • the signals obtained at this stage are converted into serial signals respectively by the conversion block parallel-series 18 and the parallel-series conversion block 20, if a serial output is desired, on indication of the second selection signal SELTSO delivered by the central unit 5.
  • the signals obtained are then applied to the input of the demultiplexing stage 24 which assigns an output channel to each of the flows.
  • the streams delivered can thus be used simultaneously in the same reception device or in two different devices such as for example a TV receiver to view the content of one of the two streams and a digital or analog video recorder to record the content of the another flow, these functionalities can be integrated in a single device.
  • FIG. 3 A second embodiment of the invention is described below, particularly illustrated in FIG. 3.
  • the first embodiment given above allows the processing of a multiplicity of input streams and this, by limiting the clock frequency required.
  • a single transport stream also sampled at 9 MHz is obtained.
  • the additional conversion operations are advantageously carried out following the previous operation and consist, from the single transport stream, of obtaining at the output a stream supported by several signals carrying in series data bits of the single transport stream.
  • the shape of the output flow finally obtained is therefore intermediate between the parallel link and the serial link.
  • dibit is used to define this format. Contrary conversion operations are produced by the output module 8 in order to obtain a parallel or serial flow which can be used by the receiving terminal.
  • FIG. 3 shows this embodiment with an example of conversion of four input transport flows.
  • parallel transport flows are obtained from the input flows STS1, STS2 which are of the serial type.
  • Two conversion blocks 60, 61 to the dibit format are then present to each receive a single TSU transport stream.
  • the parallel transport streams of odd index (T1, T3) are interleaved in the TSU stream received by the conversion block 60.
  • the parallel transport streams of even index (T2, T4) are interleaved in the second single transport stream received by the conversion block 61.
  • the conversion blocks 60, 61 transform the single transport streams TSU to generate, from each of its streams, at least two synchronous serial output signals.
  • two output signals are generated for each of the transport streams TSU.
  • four signals are output (two per single TSU transport stream) at a frequency of 36 MHz.
  • the first serial output signal obtained represents the most significant bit block and the second serial output signal obtained represents the least significant bit block.
  • the four existing transport flows at the input are therefore at this stage transformed and their data are carried by four signals capable of being processed at the level of the access control module 4.
  • connection pins necessary for this communication to the access control module 4 is thus very limited.
  • the signal sampling frequency remains admissible, however, taking into account the conversion mode (36 MHz in the case of four streams entering at block 14 to 9 MHz).
  • This embodiment will also particularly find its application for the processing of four input transport flows.
  • This embodiment allows a multiplicity (in particular 4) of input transport flows to be interleaved in a single flow (single transport flow).
  • two input transport flows are present on a single transport flow and are each identified according to the high or low level of the clock signals MCLKI.
  • This identification avoids any ambiguity between two input transport signals contained on the single transport flow. To allow more than two input transport flows to be used, additional identification means are used.
  • these additional identification means consist of an identification signal which can for example be carried by the pin normally assigned to the signal MISTRT.
  • the signal MISTRT is redundant with the starting byte which makes it possible to get rid of its presence and to use its connection pin for other purposes in particular for the communication of an identification signal.
  • the ambiguity is removed by means of the identification signal MISTRT1. Indeed, it suffices to assign to one of the streams of the pair a low state of the identification signal MSTRT1 and to the other component of the pair, a high state of the signal MISTRT1.
  • each input transport stream is clearly identified by a pair of coordinates (state of MCLKI, state of MISTRT).
  • identification means for the interlacing of more than four input transport flows, it suffices to add identification means.
  • the start byte values of each of the input transport streams are used to distinguish them.
  • the value of the start byte is modified so that two input transport streams having the same identification on the clock signal have different start byte values.
  • this additional means of identification removes any ambiguity for two input streams whose acquisition is effected on the same change of state of the clock signal .
  • This type of conversion requires increasing the sampling frequency but this remains limited since, for a multiplexing of four input streams, a doubling of the sampling frequency is sufficient.
  • the single transport stream obtained according to this embodiment is oversampled by a number of times equal to the whole part of half the number of parallel transport streams contained in the single transport stream.
  • startbyte TS1 startbyte TS3
  • startbyte TS4 startbyte TS4 in the data transmission line MDI 1 (7: 0).
  • modules 6 and 8 include several conversion means in addition to those capable of generating the single transport flow mentioned in the three previous embodiments. Note that the average conversion term is understood here broadly and includes a passthrough function (transmission without processing).
  • selection means direct the signals concerned towards the adhoc conversion means.
  • FIG. 5 illustrates the case of the selection of two flows but could be applied to a larger number such as for example four flows.
  • Two input flows are combined there on a single flow hereinafter called two-phase and they are identified by the rising and falling edges of the clock signal, without modification of the sampling frequency.
  • This operation is shown diagrammatically by the two-phase interleaving block 76 in FIG. 5.
  • These conversion means comprise blocks for modifying the value of the start byte (72,73) of each input stream (commonly called Start byte) making it possible to distinguish the streams.
  • An interleaving block 74 is then present to interleave the stream thus identified.
  • An interleaving block 75 is also present in this case and the identification of the interleaved flows is effected by an additional identification signal whose high and low levels differentiate the interleaved flow.
  • this additional signal can be the MISTRT signal which represents the initialization signal of the acquisition (as described in the third embodiment).
  • the signal 3 transmitted between the blocks 12 and 79 corresponds to the case where the module 4 communicates according to a conventional parallel mode. No processing is carried out except possibly a series-parallel conversion by block 70 if one of the signals selected at the input of block 12 is serial.
  • the input module 6 also comprises an input conversion block 70 for converting a serial input stream STSI into a parallel stream if the command signal CIS indicates that a conversion of the interleaving type (which requires parallel flows) is to be operated or if as indicated for transmission without processing, one of the signals selected at the input is serial and that the communication mode of the module 4 is conventional parallel.
  • this block 70 is inactive and the serial input stream is kept for the application of a conversion to the dibit.
  • the multiplexing block 12 ensures the selection of the streams to be converted (in Example 1 and / or 2 or none) from the various input streams, according to the SELTSI signal and the CIS control signal.
  • an output selection block 71 chooses the conversion means to be used for these flows, according to the information delivered by the CIS signal.
  • the output assignment block 79 establishes the physical correspondence of the output channels SI to the access control module (s) 4, always according to the information of the CIS signal.
  • the output module 8 the elements allowing reverse signal processing are present.
  • the data entering the output module are marked with S 0 in FIG. 5.
  • an input assignment block 80 capable, according to the CIS signal, of allocating the flows to the appropriate conversion means which can be: - conversion blocks from the dibit 62.63 - deinterlacing blocks 84, 85, 86 (inverse of blocks 74, 75, 76 previously described) linked to conversion stages 82, 83
  • the signals from these conversion means are received by input selection means 81 able to select the converted signals to be output.
  • This selection is received at the multiplexing block 24 for their output in the appropriate form in the appropriate output channel, by the control signal SELTSO.
  • interleaving conversions apart from the conversion of the two-phase type, use a clock signal 90 multiple of that from the clock generator 10.
  • the variant envisaged in FIG. 5 and thus described, as regards the implementation and the selection of several conversion means can also be applied to any type of conversion means, including without the conversion mode to the dibit.
  • the blocks 87, 88 correspond to conversions to parallel modes or simply transmission blocks without processing which are necessary to be able to deal with the case of a module 4 communicating according to a conventional serial mode (such as that described by US-A- 6298400).
  • the signal passing directly between output 8 of block 80 and input 3 of block 24 corresponds to a module 4 operating according to the conventional parallel mode.
  • a serial parallel conversion block not shown in Figure 5, a serial parallel conversion block
  • the blocks 87, 88 can be either conversion to parallel, or to serial, or transmission without processing.
  • this embodiment recommends a connection method between a server and at least one receiver terminal capable of receiving a plurality of transport streams and of simultaneously using at least two transport streams from the streams received.
  • the method according to the invention comprises the step of generating at least two synchronous series output signals from each of the streams selected at the input. Preferred possibilities of the invention are set out below.
  • the method according to the invention also comprises a step consisting in generating, for each stream selected at input, an integer greater than 1 (n) of output signals with a number of bits (m) greater than 1 such as the product of said numbers (nxm) is equal to the number of bits of the stream selected as input.
  • the first serial output signal represents the most significant bit block of the input signal and the second serial output signal represents the least significant bit block of said input signal.
  • the transport streams selected at the input are serial signals.
  • the transport streams selected at the input are parallel signals.
  • a SELTSI selection signal is used to define the type of link, parallel or series, of the signals of the transport streams selected at the input.
  • the transport streams selected at the input are coded in eight bits and the serial output signals are coded in two bits.
  • the additional steps are carried out consisting of: interleaving the serial output signals generated from a stream selected at the input each with a serial output signal generated from another stream selected at the input, to obtain combined output signals,
  • each of said serial output signals contained in the combined output signals is identified by assigning them distinctive start byte values.
  • This second embodiment also relates to a communication interface between a server and at least one receiver terminal capable of receiving a plurality of transport streams and of simultaneously using at least two transport streams from the received streams.
  • the communication interface includes an input module intended to generate two synchronous serial output signals from each stream selected as input.
  • the input module is capable, for each stream selected as input, of generating an integer greater than 1 (n) of output signals of a number of bits (m) greater than 1 such that the product of said numbers (nxm) is equal to the number of bits of the stream selected as input.
  • the interface also includes an output module, intended, as a function of a second SELTSO selection signal, to generate a parallel or series outgoing flow from synchronous series output signals corresponding to the selected input flow.
  • the input module generates two signals and one of the serial output signals represents the most significant bit block of the input stream and the other serial output signal represents the least significant bit block said input stream.
  • the input module comprises a first multiplexing block, a first conversion block intended to generate at least two synchronous series signals corresponding to the first selected stream, a second conversion block intended to generate at least two series signals synchronous corresponding to the second selected stream.
  • the output module comprises blocks for converting to a parallel or serial form each intended for converting the synchronous series output signals corresponding to the selected input stream and a second multiplexing block intended for assigning a output at each outgoing flow.
  • the interface according to the invention further comprises a clock generator intended to supply the same oversampling frequency to the input module and to a clock generator capable of delivering a clock signal to the output module. same frequency and dependent on treatment time.
  • the input module comprises several signal conversion means and means for selecting the conversion means to be used as a function of a control signal.
  • the output module preferably includes several signal conversion means and means for selecting the conversion means to be used as a function of a control signal.
  • control signal depends on the type of interface and on the operating mode of an access control module.
  • the input module includes: - a clock generator a stage for interleaving the serial output signals generated from a stream selected at the input each with a serial output signal generated from another stream selected at the input, to obtain combined output signals in which the serial output signals are identified at each phase change of the clock signal generated by the clock generator.
  • FIG. 6 illustrates a communication interface 102 intended to be integrated into a decoder of audiovisual programs broadcast by a television operator or by an IP service provider (hereinafter generically designated by the term server) to at least one receiver terminal able to receive a plurality of transport streams and to simultaneously operate at least two transport streams from the broadcast streams.
  • IP service provider hereinafter generically designated by the term server
  • FIG. 6 illustrates a communication interface 102 intended to be integrated into a decoder of audiovisual programs broadcast by a television operator or by an IP service provider (hereinafter generically designated by the term server) to at least one receiver terminal able to receive a plurality of transport streams and to simultaneously operate at least two transport streams from the broadcast streams.
  • IP service provider hereinafter generically designated by the term server
  • the decoder comprises a central processing unit 105, an access control module 104 comprising a security processor for verifying the access rights of a user to the various programs and services conveyed by the streams of transport.
  • the interface 102 comprises an input module 106, an output module 108 and a clock generator 110.
  • the interface 102 and the module 104 can be separate and the module 104 is detachable.
  • the assembly can also be physically installed in one piece, on the motherboard of the decoder.
  • the interface 102 can be connected to several access control modules 104.
  • the latter can also be chained between the input module 106 and the output module 108.
  • Conversion operations are carried out at the input module 106.
  • This conversion consists, starting from an input stream either parallel or serial, in obtaining at output a stream supported by several signals transporting in series data bits of the input stream.
  • the shape of the output stream is therefore intermediate between the parallel and the series.
  • dibit is used to define this format. Reverse conversion operations are produced by the output module 108 to obtain a parallel or serial flow from the dibit.
  • the input module 106 comprises a first multiplexing block 112 and conversion means with, a first conversion block to the dibit 114 intended to generate two first serial signals, a second conversion block 116 intended to generate two other serial signals (two per input transport flow).
  • the output module 108 comprises, a first dibit to parallel or serial conversion block 122 and a second dibit to parallel or serial conversion block 124, and a second multiplexing block 126 intended to assign an output channel to each serial or parallel.
  • the access control module 104 comprises a first dibit to parallel conversion stage 130, a second dibit to parallel conversion stage 132, a third multiplexing block 134, a first dibit parallel conversion stage 136, a second conversion stage parallel-dibit 138, a clock generator 140 and a calculation block 142.
  • FIG. 7 represents a time diagram illustrating the bits of a serial input signal TSI received by the interface 102.
  • This input signal TSI is sampled at the frequency of a clock signal MCLKI whose frequency has a value between 40 MHz and 72 MHz.
  • the signal MISTRT1 represents an initialization signal for the acquisition of the input signal TSI and the signal MIVAL1 represents a signal for validation of the acquisition operation.
  • FIG. 8 represents a time diagram illustrating the bits MDH (O) to MDI1 (7) of a parallel input PTSI signal received by the interface 102. Each bit of this signal is sampled at the frequency of a signal d 'MCLKI clock whose value is between 5 MHz and 9 MHz.
  • the signal MISTRT1 represents an initialization signal for the acquisition of the input signal PTSI indicating that the signal corresponds to a packet start and the signal MIVAL1 represents a signal for validation of the acquisition operation indicating that the current data do not correspond to stuffing bits which are present in the input stream of the module 102 to respect a given bit rate on the carrier.
  • the central unit 105 sends to the input module 106 a signal SELTSI indicating the two input streams which must be selected from the four (here by way of example) input stream PTS1, PTS2, STS1 and STS2.
  • the first multiplexing block 112 selects two transport streams.
  • the first selected stream is then converted by the first conversion block to dibit 114 into two four-bit serial signals MDH (O) and MDI1 (1) while the second selected stream is converted by the second conversion block to dibit 116 into two serial signals MDI2 (0) and MDI2 (1) four bits.
  • the serial signals MDI1 (1) and MDI2 (1) respectively represent the most significant quartet (corresponding to 4 consecutive bits) of the first and second selected stream and the serial signals MDH (O) and MDI2 (0) represent the quartet of the lowest weight of said flows.
  • FIG. 9 represents a time diagram illustrating the signals MD11 (0), MDI1 (1), MDI2 (0) and MDI2 (1) delivered by the interface 102 to the access control module 104 as well as the clock signal MCLKI, the initialization signals MISTRT1 and MISTRT2 and the validation signals MIVAL1 and MIVAL2 associated.
  • the signals MD11 (1: 0) and MDI2 (1: 0) are transmitted respectively to the first dibit-parallel conversion stage 130 and to the second dibit-parallel conversion stage 132 which deliver to the third multiplexing block 134 two parallel signals making it possible to reconstruct classic transport flows. These transport flows are then supplied to the calculation block 142 for processing. After processing, the calculation block 142 transmits the first reconstituted conventional transport stream to the first parallel-dibit conversion stage 136 and the second reconstituted stream to the second parallel dibit conversion stage 138.
  • These parallel dibit conversion blocks 136 and 138 receive clock generator 140 a clock signal MCLCKO of the same frequency as the clock signal MCLCl to reconstruct two two-bit serial output signals MD01 (1) and MDIO2 (1) representing the most significant quartet of the first and second stream and the two-bit serial signals MDO1 (0) and MDO2 (0) represent the least significant nibble of said signals coming from the calculation block 142.
  • the clock generator 140 synthesizes the output clock signal according to the processing time caused at the access control module 104.
  • the two-bit serial signals MDO1 (1: 0) and MDO2 (1: 0) are then converted to eight-bit serial or parallel stream by the first dibit to parallel or block conversion block 122 and the second dibit to block conversion block.
  • parallel or series 124 as a function of a SELTSO selection signal delivered by the central processing unit 105.
  • serial or parallel eight-bit streams are then applied to the input of the multiplexing block 126 which assigns an output channel to each eight-bit stream.
  • the streams delivered can thus be used simultaneously in the same reception device or in two different devices such as for example a TV receiver to view the content of one of the two streams and a digital or analog video recorder to record the content of the another stream, the viewing and recording functionalities can possibly be integrated in the same device.
  • the example given above allows the processing of a multiplicity of input streams, and this by limiting the clock frequency required. For example, based on input streams sampled at 9 MHz, the serial output signals are at 36 MHz.
  • connection pins are required for the data of the serial output signals whereas this data required 8 connection pins for a parallel input stream.
  • FIG. 10 shows schematically this other example in which two successive conversions are carried out at the level of the input module 106 of the interface 102. As in the previous embodiment, the opposite conversions are produced at the level of the output module 108.
  • the input module 106 includes the conversion means capable of achieving synchronous series output signals called dibit.
  • these signals are identified in FIG. 10 by MDI 1 (1: 0), MDI 2 (1: 0), MDI 3 (1: 0) and MDI 4 (1: 0).
  • an interleaving stage 150 capable of interleaving pairs of serial output signals MDI 1 (1: 0) to MDI 4 (1: 0) to obtain combined output signals that are half as many MDI ⁇ 1, 3 ⁇ (1: 0) and MDI ⁇ 2.4 ⁇ (1: 0).
  • the serial output signals having an even input index are combined.
  • the serial output signals having an odd output index are combined.
  • the serial output signal MDI1 (1) is associated with MDI3 (1)
  • the serial output signal MDI1 (0) is associated with MDI3 (0).
  • MDI2 (1) is associated with MDI4 (1) and MDI2 (0) with MDI4 (0). Interleaving is performed without requiring an increase in the sampling frequency.
  • each of the two interleaved signals is identified on a combined signal by the phase changes of the clock signal: for the first of the two interleaved signals, the acquisition takes place at the rising edge of the clock signal. For the second, it takes place on the falling front.
  • the acquisition is also carried out by implementing, in a manner known per se, initialization signals for the acquisition of the serial output signals and signals for validation of the acquisition operation.
  • the modules 106 and 108 include several conversion means, in addition to those capable of generating the serial signals or their reverse conversions described above.
  • conversion means is understood here broadly and includes a passthrough function (transmission without processing). According to a control signal entering the modules 106, 108, selection means orient the signals concerned towards the ad hoc conversion means.
  • FIG. 11 illustrates the case of the selection of two flows but could be applied to a larger number such as for example four flows.
  • This operation is shown diagrammatically by the two-phase interleaving block 176 in FIG. 11.
  • These conversion means comprise blocks for modifying the value of the starting byte 172, 173 of each input stream (commonly called Start byte) making it possible to distinguish the streams.
  • An interleaving block 174 is then present to interleave the flows thus identified.
  • An interleaving block 175 is also present in this case and the identification of the interleaved flows is carried out by an additional signal whose high and low levels differentiate the interleaved flows.
  • this additional signal can be the MISTRT signal which usually represents the initialization signal of the acquisition but which is here redundant with the information contained in the start byte.
  • the MISTRT pin is therefore available to carry the additional signal. - transmission without treatment.
  • the signal 103 transmitted between the blocks 112 and 179 corresponds to the case where the module 104 communicates according to a conventional parallel mode. No processing is carried out except possibly a series-parallel conversion by block 170 if one of the signals selected at the input of block 112 is serial. - serial conversion
  • the input module 106 further comprises an input conversion block 170 for converting a serial input stream STSI into a parallel stream if the command signal CIS indicates that a conversion of the interleaving type (which requires parallel flows) is to be operated or if as indicated for the transmission without processing, one of the signals selected at the input is serial and that the communication mode of the module 104 is conventional parallel.
  • this block 170 is inactive and the serial input stream is kept for the application of a conversion to the dibit.
  • the multiplexing block 112 ensures the selection of the streams to be converted (in Example 1 and / or 2 or none) from the various input streams, according to the SELTSI signal and the CIS control signal.
  • an output selection block 171 chooses the conversion means to be used for these flows, according to the information delivered by the CIS signal.
  • the output assignment block 179 establishes the physical correspondence of the output channels SI to the access control module (s) 104, always according to the information of the CIS signal.
  • the elements allowing reverse signal processing are present.
  • the data entering the output module are marked with S 0 in FIG. 11.
  • an input assignment block 180 capable, according to the CIS signal, of allocating the flows to the appropriate conversion means which can be: - conversion blocks from the dibit 122, 124
  • This selection is received at the multiplexing block 126 for their output in the appropriate form in the appropriate output channel, by the control signal SELTSO. Note that the interleaving conversions, apart from the conversion of the two-phase type, use a clock signal 190 multiple of that of the clock generator 110.
  • Blocks 187, 188 correspond to conversions to parallel modes or simply unprocessed transmission blocks which are necessary to be able to treat the case of a module 104 communicating according to a conventional serial mode (such as that described by US-A-6,298,400).
  • the signal passing directly between the output 108 of the block 180 and the input 103 of the block 126 corresponds to a module 104 operating according to the conventional parallel mode.
  • a serial parallel conversion block (which can also be activated in transmission without processing function) can be implemented at the outputs STS1 and STS2 of block 126 to cover the case where parallel signals should be supplied to Serial outputs of module 108.
  • blocks 187, 188 can be either conversion to parallel, or to serial, or transmission without processing.

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Abstract

L'invention concerne un procédé de communication entre un serveur et au moins un terminal-récepteur muni d'un système de contrôle d'accès apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus. Le procédé selon l'invention comporte les étapes suivantes: a) multiplexer les flux de transport reçus pour former au moins deux flux de transport parallèles, b) entrelacer l'ensemble des flux de transport parallèles obtenus à l'étape précédente pour délivrer au module de contrôle d'accès un flux de transport unique, c) identifier chacun desdits flux parallèles contenus dans le flux de transport unique à chaque changement de phase d'un signal d'horloge préalablement généré.

Description

"Procédé et interface de communication entre un serveur et au moins un terminal-récepteur "
L'invention se rapporte au domaine des transmissions de données numériques et concerne la réception d'au moins deux flux de données numériques sur un ou plusieurs dispositifs d'exploitation.
Plus spécifiquement, l'invention concerne une interface de communication entre un serveur et au moins un terminal-récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus.
Le développement des techniques numériques de traitement du signal
(codage, modulations, compression etc.), notamment dans le domaine de la télévision numérique, a permis une nette augmentation du débit de transmission de flux binaires. La numérisation des signaux TV, combinée au développement des circuits intégrés de traitement rapide a permis l'application des techniques initialement réservées aux données informatiques à des données représentant des programmes audiovisuels.
Ainsi, dans le domaine de la télévision numérique, les opérateurs peuvent désormais diffuser simultanément, dans un même canal de transmission, plusieurs programmes comprimés, totalement ou partiellement cryptés. Les abonnés sont généralement équipés de terminaux de réception munis d'un ou de plusieurs processeurs de sécurité intégrés aux terminaux ou associés à un décodeur destiné à vérifier si l'abonné est autorisé à recevoir une partie ou la totalité des programmes diffusés. Les terminaux de réception peuvent être soit des récepteurs de télévision soit des ordinateurs munis d'un ou de plusieurs tuners.
Ainsi, il est possible de simultanément, voir un programme et l'enregistrer, voir un premier programme et enregistrer un ou plusieurs autres programmes sur un ou plusieurs supports d'enregistrement, exploiter la fonctionnalité PIP (pour Picture In Picture) pour voir deux ou plusieurs programmes sur le même écran. Cependant, cette possibilité est limitée par le fait que la plupart des processeurs équipant les décodeurs traitent les informations de façon parallèles, la plupart des interfaces connues dans l'art antérieur étant conçues pour recevoir un seul flux de transport à la fois et délivrer au terminal de réception un seul programme à la fois. Rappelons que contrairement à une liaison série, dans laquelle les données sont transmises bit par bit sur une seule voie de transmission, dans une liaison parallèle les données sont transmises simultanément N bits par N bits sur N voies différentes. N étant un nombre entier qui dépend du type de bus utilisé. N peut être égal à 8, 16 ou 32 bits. Les voies de transmission peuvent être N lignes physiques, auquel cas, chaque bit est envoyé sur une ligne physique, ou réalisées à partir d'une seule ligne physique divisées en plusieurs sous-canaux par division de la bande passante. Chaque bit étant alors transmis sur une fréquence différente, par exemple selon la norme EN 50083-9. Tout standard est applicable à la présente invention dont les suivants : PCMCIA, POD (pour point of development), Cl (pour common interface) et DVB (pour digital video broadcasting). La demande de brevet internationale WO-A-0143444 du 12 Décembre 2000 décrit un procédé pour améliorer l'interface avec un décodeur recevant un multiplex contenant au moins une portion d'au moins un paquet de données. Dans ce procédé, un identifiant unique est associé à la source dudit paquet de données et un nouveau multiplex est généré contenant au moins ladite portion du paquet de données et au moins une portion d'un deuxième paquet de données. Le nouveau multiplex est ensuite transmis avec l'identifiant unique pour indiquer que la source du nouveau multiplex est celle de ladite portion du paquet de données.
Un inconvénient de cette méthode provient du fait que la modification du flux de données en entrée et la génération d'un nouveau multiplex nécessitent des ressources supplémentaires dans le décodeur qui en accroissent la complexité et le coût. En effet, il est nécessaire de rajouter au multiplex un motif de synchronisation des paquets en particulier lorsque ces derniers sont de longueurs variables. Une deuxième solution connue dans l'art antérieur, décrite dans le brevet américain US-A-6,298,400 du 2 octobre 2001 consiste à effectuer une conversion parallèle-série de l'ensemble des signaux parallèles pour obtenir un seul signal série.
Un inconvénient de cette méthode provient du fait que l'interface doit supporter une fréquence de fonctionnement élevée qui n'est pas compatible avec la plupart des interfaces actuellement disponibles sur le marché et qui peut occasionner des problèmes de faisabilité liés notamment au rapport signal/bruit qui augmente avec la vitesse de communication.
Le document WO-A-0241625 présente un système de réception de télévision numérique apte à travailler avec au moins deux signaux de programme simultanément. Ce système implique des opérations de multiplexage et de démultiplexage pour travailler avec un flux de transport combinant les flux.
WO-A-01 65831 met en oeuvre un multiplexage paquet par paquet nécessitant des moyens d'identification additionnels. US-A 6 035 037 divulgue un système pour le traitement d'une pluralité de signaux vidéo représentant des programmes télévisuels. Même si ce système permet la gestion d'une pluralité de flux entrants, le traitement pour y parvenir diffère de celui de l'invention.
Le but de l'invention est d'adapter les interfaces existantes de sorte qu'elles permettent de recevoir simultanément plusieurs flux de transport en utilisant des oscillateurs standards pour générer une fréquence de fonctionnement compatible avec les composants d'interface existant sans avoir des problèmes de conception liés à des fréquences de communication trop élevées.
L'invention préconise un procédé de communication entre un serveur et au moins un terminal-récepteur muni d'un module de contrôle d'accès apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus.
Le procédé selon l'invention comporte les étapes suivantes :
- obtenir au moins deux flux de transport parallèles, - entrelacer les flux de transport parallèles obtenus à l'étape précédente pour délivrer un flux de transport unique,
- identifier chacun desdits flux parallèles contenus dans le flux de transport unique à chaque changement de phase d'un signal d'horloge préalablement généré.
Dans une première variante, l'entrelacement est réalisé octet par octet.
Selon un mode préféré de réalisation de l'invention, la fréquence du signal d'horloge est de 9 MHz. Les flux de transport reçus en entrée peuvent être des signaux série ou des signaux parallèles.
On effectue de préférence les étapes supplémentaires consistant à générer au moins deux signaux de sortie séries synchrones à partir de chaque flux de transport unique.
Avantageusement, pour chaque flux de transport unique, on génère un nombre entier supérieur à 1 (n) de signaux de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit desdits nombres (n x m) soit égal au nombre de bits du flux de transport unique. On génère deux signaux de sortie séries et le premier signal de sortie série représente le bloc de bits de poids le plus fort du flux de transport unique et le deuxième signal de sortie série représente le bloc de bits de poids le plus faible dudit flux de transport unique.
On identifie en outre chacun desdits flux parallèles contenus dans le flux de transport unique à chaque changement d'état d'au moins un signal d'identification.
On utilise la broche affectée au signal d'initialisation de l'acquisition du signal d'entrée (MISTRT) pour transmettre le signal d'identification.
On identifie en outre chacun desdits flux parallèles contenus dans le flux de transport unique en leur affectant des valeurs d'octet de départ distinctives. Le flux de transport unique est avantageusement suréchantillonné d'un nombre de fois égal à la partie entière de la moitié du nombre de flux de transport parallèles contenus.
L'invention concerne également une interface de communication entre un serveur et au moins un terminal-récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus.
L'interface selon l'invention comporte:
- un générateur d'un signal d'horloge,
- un module d'entrée comportant un étage de multiplexage destiné à obtenir au moins deux flux de transport parallèles à partir de flux sélectionnés en entrée parmi la pluralité de flux de transport reçus et un étage d'entrelacement destiné à générer un flux de transport unique contenant les flux sélectionnés en entrée, lesdits flux sélectionnés étant identifiés à chaque changement de phase du signal d'horloge.
- un module de sortie comportant un étage de désentrelacement destiné à restituer les deux flux sélectionnés en entrée à partir du flux de transport unique à chaque changement de phase du signal d'horloge, deux convertisseurs série/parallèle (respectivement parallèle/série) destinés chacun à fournir à un étage de démultiplexage un signal série (respectivement parallèle) en fonction d'un deuxième signal de sélection SELTSO.
Selon l'invention, le générateur du signal d'horloge délivre simultanément au module d'entrée et au module de sortie un signal de fréquence 9 MHz. Le module d'entrée comporte au moins un bloc de conversion recevant un flux de transport unique et apte à générer au moins deux signaux de sortie séries synchrones.
De préférence, le bloc de conversion est apte à générer, pour chaque flux de transport unique, un nombre entier supérieur à 1 (n) de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit (n x m) desdits nombres soit égal au nombre de bits du flux de transport unique.
Le module d'entrée comporte plusieurs moyens de conversion de signal et des moyens de sélection des moyens de conversion à utiliser en fonction d'un signal de commande. Le module de sortie comporte plusieurs moyens de conversion de signal et des moyens de sélection des moyens de conversion à utiliser en fonction d'un signal de commande.
Le signal de commande dépend du type d'interface et du mode de fonctionnement d'un module de contrôle d'accès. Les caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, prise à titre d'exemple non limitatif, en référence aux figures annexées dans lesquelles les figures 1 à 5 montrent un premier mode de réalisation et les figures 6 à 11 illustrent un deuxième mode de réalisation.
- la figure 1 illustre schématiquement une interface selon l'invention associée à un module de contrôle d'accès, dans un premier mode de réalisation.
- la figure 2 représente un diagramme temporel illustrant un flux de transport délivré par l'interface de la figure 1.
- la figure 3 illustre un deuxième mode de réalisation de l'invention et la figure 4 en montre un diagramme temporel d'un troisième mode de réalisation. - la figure 5 schématise une possibilité supplémentaire de l'invention avec une sélection de type de conversion.
- la figure 6 illustre schématiquement une interface selon l'invention associée à un module de contrôle d'accès,
- la figure 7 représente un diagramme temporel illustrant un flux de transport série reçu par l'interface de la figure 6,
- la figure 8 représente un diagramme temporel illustrant un flux de transport parallèle reçu par l'interface de la figure 6, - la figure 9 représente un chronogramme illustrant un flux de transport série délivré par l'interface de la figure 6,
- la figure 10 montre schématiquement une variante de réalisation de l'invention. - la figure 11 illustre une possibilité supplémentaire de l'interface de l'invention pour accroître son adaptabilité.
La description suivante sera faite dans le cadre d'une application particulière de l'invention dans le domaine de la télévision numérique pour recevoir des flux numériques de programmes audiovisuels diffusés par un opérateur. Rappelons que la norme MPEG-2 décrit le multiplexage des composantes de programmes ou des programmes qui se présentent sous la forme de flux élémentaires numériques ES (pour Elementary Streams). La première opération du multiplexage consiste à convertir les flux binaires des composantes de programmes en flux élémentaires de paquets (Packetised Elementary Streams ou PES). Un paquet est constitué d'un en-tête qui indique en particulier la composante à laquelle appartient le paquet, la longueur du paquet et les références temporelles pour le décodage et la présentation du paquet ainsi que d'une partie à longueur variable contenant le flux élémentaire proprement dit. Les PES sont organisés ensuite en deux sortes de flux suivant l'utilisation qui en est faite : - le flux « programme » (Program Stream) utilisé pour le stockage ou le travail sur machine informatique,
- le flux « transport » TS (Transport Stream) utilisé pour le transport et la diffusion.
Les flux de transport TS sont constitués par une succession de paquets de longueurs fixes précédés chacun par un en-tête qui identifie le flux élémentaire (Packet
Identifier PID) contenu dans le paquet ainsi que l'ordre de succession des paquets.
Pour qu'un récepteur puisse associer un programme à chaque « PID », une table de correspondance (Programm Map Table) indiquant pour chaque programme le PID correspondant est transmise dans le flux de transport. Le flux de transport véhicule également une table d'accès conditionnel (Conditional Accès Table) qui permet d'informer le terminal récepteur sur le système d'accès conditionnel utilisé par les programmes à accès conditionnel et fournit les valeurs des PID des paquets contenant les messages transportant les titres de contrôle d'accès ECM (pour Entitlement Control
Message) ainsi que les message transportant les titres de gestion d'accès EMM (pour Entitlement Management Message) destinés à l'équipement de désembrouillage.
PREMIER MODE DE REALISATION : En référence aux figures 1 à 5, on décrit ci-après un premier mode de réalisation de l'invention.
La figure 1 illustre une interface de communication 2 destinée à être intégrée dans un décodeur de programmes audiovisuels diffusés par un opérateur de télévision ou par un fournisseur de service IP vers au moins un terminal-récepteur muni d'un module de contrôle d'accès 4. Le terminal de réception est apte à recevoir une pluralité de flux de transport PTS1 , PTS2, STS1 , STS2 et à exploiter simultanément au moins deux flux de transport parmi les flux reçus.
De façon connue en soi, le décodeur comporte une unité centrale de traitement 5 destinée à fournir des signaux de commande au module de contrôle d'accès 4. Ce dernier comporte un processeur de sécurité pour vérifier les droits d'accès d'un utilisateur aux différents programmes et services véhiculés par les flux de transport.
L'interface 2 comporte un module d'entrée 6, un module de sortie 8 et un générateur 10 d'un signal d'horloge MCLKI.
En référence aux figures 1 et 2, on décrit ci-après un premier mode de réalisation de l'invention.
Le module d'entrée 6 comporte un étage de multiplexage 12 destiné à sélectionner au moins deux flux de transport parallèles parmi la pluralité de flux de transport reçus et un étage d'entrelacement 14 destiné à générer un flux de transport unique TSU contenant les deux flux sélectionnés en entrée.
Si l'un des flux sélectionnés en entrée n'est pas de forme parallèle, une conversion préalable est effectuée pour obtenir un flux parallèle. Il s'agira de façon générale d'une conversion série-parallèle. Un premier signal de sélection SELTSI délivré par l'unité centrale 5 donne l'indication du type de liaison (parallèle ou série) utilisé par les flux sélectionnés.
Le module de sortie 8 comporte un étage de désentrelacement 16 destiné à restituer les deux flux sélectionnés en entrée à partir du flux de transport unique TSU à chaque changement de phase du signal d'horloge MCLKI. Le module de sortie 8 comporte en outre deux convertisseurs série/parallèle (respectivement parallèle/série) respectivement 18 et 20 destinés chacun à fournir à un étage de démultiplexage 24 un signal série (respectivement parallèle) en fonction d'un deuxième signal de sélection SELTSO.
Le module de contrôle d'accès 4 comporte un étage de désentrelacement 30, un étage de multiplexage 32, un premier générateur d'horloge 34, un deuxième générateur d'horloge 36, un bloc de calcul 38 et un étage de désentrelacement 40. En fonctionnement, l'interface 2 reçoit par exemple deux flux de transport parallèles PTS1 et PTS2, et deux flux de transport série STS1 et STS2.
La figure 2 représente un diagramme temporel illustrant un signal d'entrée série TSI reçu par l'interface 2. La fréquence des flux TSI est généralement comprise entre 5 et 9 MHz. En sortie, un flux combiné de deux flux d'entrée est obtenu avec une fréquence de 9 MHz.
Le signal MISTRT représente un signal d'initialisation de l'acquisition du signal d'entrée TSI (correspondant à un début de paquet) et le signal MIVAL représente un signal de validation de l'opération d'acquisition. L'unité centrale 5 envoie au module d'entrée 6 un signal SELTSI indiquant la forme série ou parallèle de chacun des deux flux d'entrée qui doivent être sélectionnés parmi les quatre flux d'entrée PTS1, PTS2, STS1 et STS2. A réception du signal SELTSI, l'étage de multiplexage 12 sélectionne deux flux de transport pour obtenir deux flux parallèles en sortie. Les flux sélectionnés sont ensuite entrelacés par l'étage d'entrelacement 14 pour former un signal unique de sortie TSU. L'entrelacement est réalisé octet par octet à une fréquence de 9MHz. L'étage d'entrelacement 14 indique au générateur d'horloge 10 le changement de phase permettant d'identifier chacun des flux de transport sélectionnés en entrée. Le signal correspondant est représenté par EDGESEL en figure 1. Comme on peut le voir sur la figure 2, pour le premier flux sélectionné par le signal SELTSI, l'acquisition démarre au front montant 50 du signal d'horloge MCLKI et pour le deuxième flux sélectionné par le signal SELTSI, l'acquisition démarre au front descendant 52 du signal d'horloge MCLKI.
Ces acquisitions sont validées respectivement par l'état haut 54 du signal MIVAL.
En référence à la figure 1, le signal TSU est transmis à l'étage de désentrelacement 30 du module de contrôle d'accès 4 qui délivre à l'étage de multiplexage 32 deux signaux parallèles permettant de reconstituer deux flux de transport classiques. Ces flux de transport classiques 56, 58 sont ensuite fournis au bloc de calcul 38 pour traitement.
Après traitement, le bloc de calcul 38 transmet le premier et le deuxième flux de transport classiques 56bis, 58bis à l'étage de désentrelacement 40 qui délivre à l'interface 2 le flux de transport TSU comprenant deux flux entrelacés. Ce flux TSU est désentrelacé dans l'interface 2 par l'étage de désentrelacement 16 qui restitue les deux flux sélectionnés en entrée à partir du flux de transport unique TSU à chaque changement de phase du signal d'horloge MCLKI à 9 MHz. Les signaux obtenus à ce stade sont convertis en signaux séries respectivement par le bloc de conversion parallèle-série 18 et le bloc de conversion parallèle-série 20, si on souhaite une sortie série, sur indication du deuxième signal de sélection SELTSO délivré par l'unité centrale 5.
Les signaux obtenus sont ensuite appliqués à l'entrée de l'étage de démultiplexage 24 qui affecte un canal de sortie à chacun des flux.
Les flux délivrés pourront ainsi être exploités simultanément dans un même appareil de réception ou dans deux appareils différents tels que par exemple un récepteur TV pour visualiser le contenu de l'un des deux flux et un magnétoscope numérique ou analogique pour enregistrer le contenu de l'autre flux, ces fonctionnalités pouvant être intégrées dans un seul appareil.
On décrit ci-après un deuxième mode de réalisation de l'invention particulièrement illustré à la figure 3.
Le premier mode de réalisation donné ci-dessus permet le traitement d'une multiplicité de flux d'entrée et ce, en limitant la fréquence d'horloge nécessaire. A titre d'exemple, sur une base de deux flux d'entrée échantillonné à 9 MHz, on obtient un flux de transport unique également échantillonné à 9 MHz.
Ce faisant, on limite le nombre de broches de connection qui sont nécessaires pour communiquer le flux de transport unique au module de contrôle d'accès 4 qui va l'exploiter. Variante de réalisation du premier mode de réalisation :
Dans un souci de toujours limiter le nombre de connection physique nécessaire à la communication de données, tout en limitant la fréquence d'échantillonnage imposée, on présente ici une autre possibilité de réalisation de l'invention qui trouvera particulièrement son application pour le transport de plus de deux flux sur le flux de transport unique.
Pour ce faire, outre la conversion précédemment décrite à partir de flux parallèles obtenus pour générer un flux de transport unique, on combine une autre conversion.
Les opérations de conversion additionnelles sont avantageusement réalisées à la suite de l'opération précédente et consistent, à partir du flux de transport unique à obtenir en sortie un flux supporté par plusieurs signaux transportant en série des bits de données du flux de transport unique.
La forme du flux de sortie finalement obtenue est donc intermédiaire entre la liaison parallèle et la liaison série. Pour la suite de la description, le terme dibit est employé pour définir ce format. Des opérations de conversion contraires sont produites par le module de sortie 8 pour obtenir un flux parallèle ou série exploitable par le terminal récepteur.
La figure 3 présente ce mode de réalisation avec un exemple de conversion de quatre flux de transport en entrée. Comme dans le cas précédent, des flux de transport parallèle sont obtenus à partir des flux d'entrée STS1 , STS2 qui sont de type série.
Ensuite, on opère l'étape d'entrelacement également précédemment décrite au niveau de l'étape d'entrelacement 14.
A partir de quatre flux parallèles T1 , T2, T3, T4, les tâches d'entrelacement permettent d'obtenir deux flux de transport unique TSU en sortie.
Deux blocs de conversion 60, 61 vers le format dibit sont alors présents pour recevoir chacun un flux de transport unique TSU.
Dans le cas de l'exemple, les flux de transport parallèle d'indice impair (T1 , T3) sont entrelacés dans le flux TSU reçu par le bloc de conversion 60. Les flux de transport parallèle d'indice pair (T2, T4) sont entrelacés dans le deuxième flux de transport unique reçu par le bloc de conversion 61.
A ce niveau, les blocs de conversion 60, 61 transforment les flux de transport unique TSU pour générer, à partir de chacun de ses flux, au moins deux signaux de sortie séries synchrone. A titre préféré, on génère pour chacun des flux de transport TSU deux signaux de sortie. Dans un exemple de quatre flux entrant à 8 bits de fréquence 9 MHz, on obtient en sortie quatre signaux (deux par flux de transport unique TSU) à une fréquence de 36 MHz.
Pour chacun des flux de transport unique TSU, le premier signal de sortie série obtenu représente le bloc de bits de poids le plus fort et le deuxième signal série de sortie obtenu représente le bloc de bits de poids le plus faible.
Ces divers signaux de sortie séries sont repérés respectivement MDI {1,3} (1), MDI {2,4} (1) et MDI {1,3} (0), MDI {2,4} (0).
Les quatre flux de transport existant en entrée sont donc à ce stade transformés et leurs données sont portés par quatre signaux aptes à être traités au niveau du module de contrôle d'accès 4.
On comprend aisément que le nombre de broches de connection nécessaire à cette communication au module de contrôle d'accès 4 est ainsi fort limité.
Ce faisant, la fréquence d'échantillonnage des signaux reste cependant admissible compte tenu du mode de conversion (36 MHz dans le cas de quatre flux entrant au niveau du bloc 14 à 9 MHz).
Autre variante de réalisation du premier mode de réalisation : Cette variante de l'invention est illustrée par le diagramme temporel de la figure 4.
Comme pour la variante précédente, on cherche à établir un bon compromis entre le nombre de broches de connection nécessaires à la transmission des signaux et la fréquence d'échantillonnage.
Ce mode de réalisation trouvera également particulièrement son application pour le traitement de quatre flux de transport en entrée.
Ce mode de réalisation permet d'entrelacer dans un seul flux (flux de transport unique), une multiplicité (en particulier 4) de flux de transport en entrée. Selon une première possibilité de l'invention, deux flux de transport en entrée sont présents sur un flux de transport unique et sont chacun identifiés suivant le niveau haut ou bas des signaux d'horloge MCLKI.
Ce repérage évite toute ambiguïté entre deux signaux de transport en entrée contenus sur le flux de transport unique. Pour permettre d'exploiter plus de deux flux de transport en entrée, on utilise des moyens d'identification supplémentaires.
Suivant une première variante, ces moyens d'identification supplémentaires consistent en un signal d'identification qui pourra par exemple être porté par la broche normalement affecté au signal MISTRT. En effet, le signal MISTRT est redondant avec l'octet de départ ce qui permet de s'affranchir de sa présence et d'utiliser sa broche de connection à d'autres fins notamment pour la communication d'un signal d'identification.
La ligne MISTRT1 présenté à la figure 4 s'inscrit dans ce cadre.
Suivant le niveau haut ou bas du signal MISTRT1 , on identifie deux types de flux de transport d'entrée.
Dans l'exemple de traitement de quatre flux de transport en entrée, ils sont identifiés par paires par les changements d'état du signal d'horloge MCLKI.
Au sein de chaque paire, l'ambiguïté est levée par l'intermédiaire du signal d'identification MISTRT1. En effet, il suffit d'affecter à l'un des flux de la paire un état bas du signal d'identification MSTRT1 et à l'autre composant de la paire, un état haut du signal MISTRT1.
De cette façon, chaque flux de transport en entrée est bien identifié par un couple de coordonnées (état de MCLKI, état de MISTRT). Bien entendu, pour l'entrelacement de plus de quatre flux de transport en entrée, il suffit d'ajouter des moyens d'identification. Suivant une autre variante de réalisation des moyens d'identification, on utilise les valeurs d'octet de départ de chacun des flux de transport d'entrée pour les distinguer.
A cet effet, on modifie la valeur de l'octet de départ (startbyte) de façon que deux flux de transport en entrée ayant la même identification sur le signal d'horloge aient des valeurs d'octet de départ différentes.
De façon similaire à la production d'un signal d'identification évoqué précédemment, ce moyen additionnel d'identification lève toute ambiguïté pour deux flux d'entrée dont l'acquisition s'effectue sur le même changement d'état du signal d'horloge.
Ce type de conversion nécessite d'augmenter la fréquence d'échantillonnage mais cela reste limité puisque, pour un multiplexage de quatre flux d'entrée, un doublement de la fréquence d'échantillonnage suffit.
D'une façon plus générale, le flux de transport unique obtenu suivant ce mode de réalisation est suréchantillonné d'un nombre de fois égal à la partie entière de la moitié du nombre de flux de transport parallèles contenus dans le flux de transport unique.
La variante ainsi proposée avec l'exploitation de la valeur de l'octet de départ est également représentée en figure 4 où l'identification par les divers valeurs d'octet de départ sont représentées par les expressions startbyte TS1 , startbyte TS3 et startbyte TS4 dans la ligne de transmission de données MDI 1 (7 :0).
Les modes de réalisation précédents peuvent être combinés pour accroître le nombre de flux d'entrée entrelacés.
On décrit, en référence à la figure 5, une possibilité additionnelle de la présente invention.
II peut en effet s'avérer utile ou nécessaire de préserver au niveau de l'interface la possibilité de mettre en œuvre d'autres conversions pour délivrer les signaux de sortie appropriés en particulier selon le type ou le mode de travail du module de contrôle d'accès 4 destiné à les recevoir. Cela permet en particulier d'employer des modules d'entrée 6 et de sortie 8 d'un type générique.
Pour ce faire, leur fonctionnalité est adaptative selon le type d'interface où ils sont implémentés et le mode de fonctionnement du module de contrôle d'accès 4 (selon ce mode, différents types de signaux d'entrée peuvent être requis). Dans ce cadre, les modules 6 et 8 comportent plusieurs moyens de conversion en plus de ceux aptes à générer le flux de transport unique évoqué dans les trois modes de réalisation précédents. A noter que le terme moyen de conversion s'entend ici au sens large et comprend une fonction de passthrough (transmission sans traitement).
Selon la valeur d'un signal de commande entrant dans les modules 6, 8, des moyens de sélection orientent les signaux concernés vers les moyens de conversion adhoc.
On présente à titre non limitatif les divers moyens de conversion qui peuvent être implémentés dans le module d'entrée 6.
VI Conversion vers le format Dibit
Il s'agit des moyens de conversion de flux parallèles ou séries décrits précédemment, dans le second mode de réalisation ou les deux. Ces moyens sont repérés 60, 61 en figure 5. On note que la figure 5 illustre le cas de la sélection de deux flux mais pourrait être appliquée à un plus grand nombre comme par exemple quatre flux.
2 Conversion par entrelacement de flux d'entrée
Plusieurs modes sont possibles :
- entrelacement et identification des flux d'entrée par les changements de phase d'un signal d'horloge.
Cette conversion est semblable à celle décrite dans le second mode de réalisation évoqué précédemment.
Deux flux d'entrée y sont réunis sur un seul flux dénommé ci-après biphasé et ils sont identifiés par les fronts montants et descendants du signal d'horloge, sans modification de la fréquence d'échantillonnage.
Cette opération est schématisée par le bloc d'entrelacement en biphasé 76 en figure 5.
- entrelacement et identification des flux d'entrée par l'octet de départ.
Ces moyens de conversion comportent des blocs de modification de la valeur de l'octet de départ (72,73) de chaque flux en entrée (couramment dénommé Start byte) permettant de distinguer les flux. Un bloc d'entrelacement 74 est ensuite présent pour entrelacer le flux ainsi identifiés.
- entrelacement et identification de flux par un signal d'identification.
Un bloc d'entrelacement 75 est également présent dans ce cas et l'identification des flux entrelacés s'effectue par un signal additionnel d'identification dont les niveaux haut et bas différencient le flux entrelacé. A titre d'exemple, ce signal additionnel peut être le signal MISTRT qui représente le signal d'initialisation de l'acquisition (comme décrit dans le troisième mode de réalisation).
- transmission sans traitement. Le signal 3 transmis entre les blocs 12 et 79 correspond au cas de figure où le module 4 communique selon un mode parallèle classique. Aucun traitement n'est effectué si ce n'est éventuellement une conversion série-parallèle par le bloc 70 si l'un des signaux sélectionnés en entrée du bloc 12 est série.
- conversion série D'autres moyens de conversion peuvent être ajoutés dont ceux décrits dans le document US-A-6.298.400 pré-cité. Dans ce cas, les blocs 77, 78 convertissent vers un mode série classique (si nécessaire, si les signaux sélectionnés par le bloc 12 sont parallèles).
Pour gérer ces différents moyens de conversion, le module d'entrée 6 comporte en outre un bloc de conversion d'entrée 70 pour, convertir un flux d'entrée série STSI en flux parallèle si le signal de commande CIS indique qu'une conversion du type entrelacement (qui nécessite des flux parallèles) est à opérer ou si comme indiqué pour la transmission sans traitement, un des signaux sélectionnés en entrée est série et que le mode de communication du module 4 est parallèle classique. Dans les autres cas, ce bloc 70 est inactif et le flux d'entrée série est conservé pour l'application d'une conversion vers le dibit.
Le bloc de multiplexage 12 assure la sélection des flux à convertir (dans l'exemple 1 et/ou 2 ou aucun) parmi les différents flux en entrée, selon le signal SELTSI et le signal de commande CIS. Ensuite, un bloc de sélection de sortie 71 choisit les moyens de conversion à utiliser pour ces flux, selon l'information délivrée par le signal CIS.
Après la conversion, le bloc d'affectation de sortie 79 établit la correspondance physique des canaux de sortie SI vers le (ou les) modules de contrôle d'accès 4, toujours selon l'information du signal CIS. Dans le module de sortie 8, les éléments permettant un traitement inverse de signaux sont présents.
Les données entrant dans le module de sortie sont repérées par S0 en figure 5.
Elles sont reçues par un bloc d'affectation d'entrée 80 apte, selon le signal CIS, à affecter les flux vers les moyens de conversion appropriés qui peuvent être : - des blocs de conversion depuis le dibit 62,63 - des blocs de désentrelacement 84, 85, 86 (inverses des blocs 74, 75, 76 précédemment décrits) liés à des étages de conversion 82, 83
- des moyens de transmission sans traitement 87, 88.
Les signaux issus de ces moyens de conversion sont reçus par des moyens de sélection d'entrée 81 aptes à sélectionner les signaux convertis à sortir.
Cette sélection est reçue au bloc de multiplexage 24 pour leur sortie sous la forme appropriée dans le canal de sortie approprié, par le signal de commande SELTSO.
A noter que les conversions d'entrelacement, hormis la conversion du type biphasé, exploitent un signal d'horloge 90 multiple de celui issu du générateur d'horloge 10.
La variante envisagée à la figure 5 et ainsi décrite, quant à l'implémentation et la sélection de plusieurs moyens de conversion peut en outre être appliquée à tout type de moyens de conversion, y compris sans le mode de conversion vers le dibit. Les blocs 87, 88 correspondent à des conversions vers des modes parallèles ou simplement des blocs de transmission sans traitement qui sont nécessaires pour pouvoir traiter le cas d'un module 4 communiquant selon un mode série classique (tel que celui décrit par US-A-6.298.400). Le signal passant directement entre la sortie 8 du bloc 80 et l'entrée 3 du bloc 24 correspond à un module 4 fonctionnant selon le mode parallèle classique. Non représenté à la figure 5, un bloc de conversion parallèle série
(qui pourra également être activé en fonction transmission sans traitement) peut être implémenté au niveau des sorties STS1 et STS2 du bloc 24 pour couvrir le cas où des signaux parallèles devraient être fournis aux sorties séries du module 8.
Alternativement, les blocs 87, 88 peuvent être soit de conversion vers parallèle, soit vers série, soit transmission sans traitement.
DEUXIEME MODE DE REALISATION :
On décrit maintenant un autre mode de réalisation de l'invention pour l'exploitation simultanée de plusieurs flux de transport tout en limitant la fréquence de communication.
Pour y parvenir, ce mode de réalisation préconise un procédé de liaison entre un serveur et au moins un terminal-récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus. Le procédé selon l'invention comporte l'étape consistant à générer au moins deux signaux de sortie séries synchrones à partir de chacun des flux sélectionnés en entrée. On énonce ci-après des possibilités préférées de l'invention.
Le procédé selon l'invention comporte en outre une étape consistant pour chaque flux sélectionné en entrée, à générer un nombre entier supérieur à 1 (n) de signaux de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit desdits nombres (n x m) soit égal au nombre de bits du flux sélectionné en entrée.
Selon l'invention, pour chaque flux sélectionné, le premier signal de sortie série représente le bloc de bits de poids fort du signal d'entrée et le deuxième signal de sortie série représente le bloc de bits poids faible dudit signal d'entrée.
Dans une première variante, les flux de transport sélectionnés en entrée sont des signaux série.
Dans une autre variante de réalisation, les flux de transport sélectionnés en entrée sont des signaux parallèles. Il peut aussi y avoir un flux série et un flux parallèle en entrée.
Avantageusement, on utilise un signal de sélection SELTSI pour définir le type de liaison, parallèle ou série, des signaux des flux de transport sélectionnés en entrée.
Selon une variante de mise en œuvre de l'invention, les flux de transport sélectionnés en entrée sont codés en huit bits et les signaux de sortie série sont codés en deux bits.
De préférence, on effectue les étapes supplémentaires consistant à : - entrelacer les signaux de sortie séries générés à partir d'un flux sélectionné en entrée chacun avec un signal de sortie série généré à partir d'un autre flux sélectionné en entrée, pour obtenir des signaux de sortie combinés,
- identifier chacun desdits signaux de sorties séries contenus dans les signaux de sortie combinés. Suivant des alternatives préférées,
- on identifie chacun desdits signaux de sortie séries contenus dans les signaux de sortie combinés à chaque changement de phase d'un signal d'horloge préalablement généré ;
- on identifie chacun desdits signaux de sortie séries contenus dans les signaux de sortie combinés à chaque changement d'état d'un signal d'identification ;
- on identifie chacun desdits signaux de sortie séries contenus dans les signaux de sortie combinés en leur affectant des valeurs d'octet de départ distinctives.
Ce deuxième mode de réalisation concerne également une interface de communication entre un serveur et au moins un terminal-récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus. L'interface de communication comporte un module d'entrée destiné à générer deux signaux de sortie séries synchrones à partir de chaque flux sélectionné en entrée.
Préférentiellement, le module d'entrée est apte, pour chaque flux sélectionné en entrée, à générer un nombre entier supérieur à 1 (n) de signaux de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit desdits nombres (n x m) soit égal au nombre de bits du flux sélectionné en entrée.
Avantageusement, l'interface comporte aussi un module de sortie, destiné, en fonction d'un deuxième signal de sélection SELTSO, à générer un flux sortant parallèle ou série à partir des signaux de sortie séries synchrones correspondant au flux d'entrée sélectionné.
Suivant une possibilité, le module d'entrée génère deux signaux et l'un des signaux de sortie séries représente le bloc de bits de poids fort du flux d'entrée et l'autre signal de sortie série représente le bloc de bits de poids faible dudit flux d'entrée. Selon un mode particulier, le module d'entrée comporte un premier bloc de multiplexage, un premier bloc de conversion destiné à générer au moins deux signaux séries synchrones correspondant au premier flux sélectionné, un deuxième bloc de conversion destiné à générer au moins deux signaux séries synchrones correspondant au deuxième flux sélectionné. Selon ce mode de réalisation, le module de sortie comporte des blocs de conversion vers une forme parallèle ou série destiné chacun à convertir les signaux de sortie séries synchrones correspondant au flux d'entrée sélectionné et un deuxième bloc de multiplexage destiné à affecter un canal de sortie à chaque flux sortant.
L'interface selon l'invention comporte en outre un générateur d'horloge destiné à fournir une même fréquence de sur-échantillonnage au module d'entrée et à un générateur d'horloge apte à délivrer au module de sortie un signal d'horloge de même fréquence et dépendant du temps de traitement.
Selon une autre possibilité, le module d'entrée comporte plusieurs moyens de conversion de signal et des moyens de sélection des moyens de conversion à utiliser en fonction d'un signal de commande.
Le module de sortie comporte, de préférence, plusieurs moyens de conversion de signal et des moyens de sélection des moyens de conversion à utiliser en fonction d'un signal de commande.
Avantageusement, le signal de commande dépend du type d'interface et du mode de fonctionnement d'un module de contrôle d'accès. Le module d'entrée comporte : - un générateur d'horloge - un étage d'entrelacement des signaux de sortie série générés à partir d'un flux sélectionné en entrée chacun avec un signal de sortie série généré à partir d'un autre flux sélectionné en entrée, pour obtenir des signaux de sortie combinés dans lesquels les signaux de sortie séries sont identifiés à chaque changement de phase du signal d'horloge généré par le générateur d'horloge.
On décrit ci-après plus précisément ce mode de réalisation en référence aux figures 6 à 11.
La figure 6 illustre une interface de communication 102 destinée à être intégrée dans un décodeur de programmes audiovisuels diffusés par un opérateur de télévision ou par un fournisseur de service IP (ci-après désignés génériquement par le terme serveur) vers au moins un terminal-récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux diffusés. Le mode de réalisation suivant et illustré est un exemple non limitatif de traitement de deux flux de transport en entrée. Les moyens constitutifs de l'invention tels que décrits sont applicables mutatis mutandis au traitement de plus de deux flux en entrée.
De façon connue en soi, le décodeur comporte une unité centrale de traitement 105, un module de contrôle d'accès 104 comportant un processeur de sécurité pour vérifier les droits d'accès d'un utilisateur aux différents programmes et services véhiculés par les flux de transport.
L'interface 102 comporte un module d'entrée 106, un module de sortie 108 et un générateur d'horloge 110. L'interface 102 et le module 104 peuvent être distincts et le module 104 est détachable. L'ensemble peut également être implanté matériellement d'un seul tenant, sur la carte mère du décodeur. Par ailleurs, l'interface 102 peut être connectée à plusieurs modules de contrôle d'accès 104.
Ces derniers peuvent en outre être chaînés entre le module d'entrée 106 et le module de sortie 108.
Des opérations de conversion sont réalisées au niveau du module d'entrée 106.
Cette conversion consiste, à partir d'un flux en entrée soit parallèle, soit série, à obtenir en sortie un flux supporté par plusieurs signaux transportant en série des bits de données du flux d'entrée.
La forme du flux de sortie est donc intermédiaire entre le parallèle et le série. Pour la suite de la description, le terme dibit est employé pour définir ce format. Des opérations de conversion contraire sont produites par le module de sortie 108 pour obtenir un flux parallèle ou série à partir du dibit.
Le module d'entrée 106 comporte un premier bloc de multiplexage 112 et des moyens de conversion avec, un premier bloc de conversion vers le dibit 114 destiné à générer deux premiers signaux séries, un deuxième bloc de conversion 116 destiné à générer deux autres signaux séries (deux par flux de transport en entrée).
Le module de sortie 108 comporte, un premier bloc de conversion dibit vers parallèle ou série 122 et un deuxième bloc de conversion dibit vers parallèle ou série 124, et un deuxième bloc de multiplexage 126 destiné à affecter un canal de sortie à chaque signal série ou parallèle.
Le module de contrôle d'accès 104 comporte un premier étage de conversion dibit vers parallèle 130, un deuxième étage de conversion dibit vers parallèle 132, un troisième bloc de multiplexage 134, un premier étage de conversion parallèle dibit 136, un deuxième étage de conversion parallèle-dibit 138, un générateur d'horloge 140 et un bloc de calcul 142.
Le fonctionnement de l'interface 102 sera expliqué en référence aux figures 7 à 9 illustrant le cas où le décodeur reçoit deux flux de transport parallèles PTS1 et PTS2, et deux flux de transport série STS1 et STS2. Cet exemple n'est bien entendu pas limitatif. La figure 7 représente un diagramme temporel illustrant les bits d'un signal d'entrée série TSI reçu par l'interface 102. Ce signal d'entrée TSI est échantillonné à la fréquence d'un signal d'horloge MCLKI dont la fréquence a une valeur comprise entre 40 MHz et 72 MHz. Le signal MISTRT1 représente un signal d'initialisation de l'acquisition du signal d'entrée TSI et le signal MIVAL1 représente un signal de validation de l'opération d'acquisition.
La figure 8 représente un diagramme temporel illustrant les bits MDH(O) à MDI1(7) d'un signal parallèle PTSI d'entrée reçu par l'interface 102. Chaque bit de ce signal est échantillonné à la fréquence d'un signal d'horloge MCLKI dont la valeur est comprise entre 5 MHz et 9 MHz. Le signal MISTRT1 représente un signal d'initialisation de l'acquisition du signal d'entrée PTSI indiquant que le signal correspond à un début de paquet et le signal MIVAL1 représente un signal de validation de l'opération d'acquisition indiquant que les données actuelles ne correspondent pas à des bits de bourrage qui sont présents dans le flux en entrée du module 102 pour respecter un débit donné sur la porteuse. L'unité centrale 105 envoie au module d'entrée 106 un signal SELTSI indiquant les deux flux d'entrée qui doivent être sélectionnés parmi les quatre (ici à titre d'exemple) flux d'entrée PTS1 , PTS2, STS1 et STS2. A réception du signal SELTSI, le premier bloc de multiplexage 112 sélectionne deux flux de transport. Le premier flux sélectionné est ensuite converti par le premier bloc de conversion vers dibit 114 en deux signaux série MDH(O) et MDI1(1) à quatre bits tandis que le deuxième flux sélectionné est converti par le deuxième bloc de conversion vers dibit 116 en deux signaux série MDI2(0) et MDI2(1) à quatre bits. Les signaux séries MDI1(1) et MDI2(1) représentent respectivement le quartet (correspondant à 4 bits consécutifs) de poids le plus fort des premier et deuxième flux sélectionnés et les signaux séries MDH(O) et MDI2(0) représentent le quartet de poids le plus faible desdits flux.
La figure 9 représente un diagramme temporel illustrant les signaux MD11(0), MDI1(1), MDI2(0) et MDI2(1) délivrés par l'interface 102 au module de contrôle d'accès 104 ainsi que le signal d'horloge MCLKI, les signaux d'initialisation MISTRT1 et MISTRT2 et les signaux de validation MIVAL1 et MIVAL2 associés.
Ces acquisitions sont validées respectivement par l'état haut des signaux MIVAL1 et MIVAL2. Les signaux MD11(1:0) et MDI2(1:0) sont transmis respectivement au premier étage de conversion dibit-parallèle 130 et au deuxième étage de conversion dibit- parallèle 132 qui délivrent au troisième bloc de multiplexage 134 deux signaux parallèles permettant de reconstituer les flux de transport classiques. Ces flux de transport sont ensuite fournis au bloc de calcul 142 pour traitement. Après traitement, le bloc de calcul 142 transmet le premier flux de transport classique reconstitué au premier étage de conversion parallèle-dibit 136 et le deuxième flux reconstitué au deuxième étage de conversion parallèle dibit 138. Ces blocs de conversion parallèle dibit 136 et 138 reçoivent du générateur d'horloge 140 un signal d'horloge MCLCKO de même fréquence que le signal d'horloge MCLCl pour reconstituer deux signaux série de sortie à deux bits MD01(1) et MDIO2(1) représentant le quartet de poids le plus fort du premier et deuxième flux et les signaux séries à deux bits MDO1(0) et MDO2(0) représentent le quartet de poids le plus faible desdits signaux en provenance du bloc de calcul 142.
Le générateur d'horloge 140 synthétise le signal d'horloge de sortie selon le temps de traitement occasionné au niveau du module de contrôle d'accès 104.
Les signaux série à deux bits MDO1(1:0) et MDO2(1:0) sont ensuite convertis en flux série ou parallèle à huit bits par le premier bloc de conversion dibit vers parallèle ou série 122 et le deuxième bloc de conversion dibit vers parallèle ou série 124 en fonction d'un signal de sélection SELTSO délivré par l'unité centrale de traitement 105.
Ces flux à huit bits série ou parallèle sont ensuite appliqués à l'entrée du bloc de multiplexage 126 qui affecte un canal de sortie à chaque flux à huit bits. Les flux délivrés pourront ainsi être exploités simultanément dans un même appareil de réception ou dans deux appareils différents tels que par exemple un récepteur TV pour visualiser le contenu de l'un des deux flux et un magnétoscope numérique ou analogique pour enregistrer le contenu de l'autre flux, les fonctionnalités de visualisation et d'enregistrement pouvant être éventuellement intégrés dans un même appareil.
L'exemple donné ci-dessus permet le traitement d'une multiplicité de flux d'entrée, et ce, en limitant la fréquence d'horloge nécessaire. A titre d'exemple, sur la base de flux d'entrée échantillonnés à 9 MHz, les signaux de sortie séries sont à 36 MHz.
Ce faisant, pour un codage sur 8 bits, seules deux broches de connexion sont nécessaires pour les données des signaux de sortie séries alors que ces données réclamaient 8 broches de connexion pour un flux d'entrée parallèle.
Dans un souci de toujours limiter le nombre de connexions physiques nécessaires à la communication des données, tout en limitant la fréquence d'échantillonnage imposée, on présente maintenant une variante de l'invention permettant, à même fréquence, la transmission des données d'un nombre de flux de transport double de celui du mode de réalisation précédent.
On décrit ci-après une possibilité de réalisation à cet effet. La figure 10 schématise cet autre exemple dans lequel deux conversions successives sont opérées au niveau du module d'entrée 106 de l'interface 102. Comme dans le mode de réalisation précédent, les conversions contraires sont produites au niveau du module de sortie 108.
Comme précédemment, le module d'entrée 106 comporte les moyens de conversion aptes à parvenir à des signaux de sortie séries synchrones dénommés dibit.
Pour l'exemple de traitement de quatre flux d'entrée, ces signaux sont repérés en figure 10 par MDI 1 (1 :0), MDI 2 (1 :0), MDI 3 (1 :0) et MDI 4 (1 :0).
Ces signaux sont reçus par un étage d'entrelacement 150 apte à réaliser un entrelacement de paires des signaux de sortie série MDI 1 (1 :0) à MDI 4 (1 :0) pour obtenir des signaux de sortie combinés deux fois moins nombreux MDI {1 ,3} (1 :0) et MDI {2,4} (1 :0).
Selon l'exemple présenté, les signaux de sortie séries ayant un indice d'entrée pair sont combinés. De même, les signaux de sortie séries ayant un indice de sortie impair sont combinés. Plus précisément, le signal de sortie série MDI1(1) est associé avec MDI3(1), le signal de sortie série MDI1(0) est associé avec MDI3(0). De même,
MDI2(1) est associé avec MDI4(1) et MDI2(0) avec MDI4(0). L'entrelacement est opéré sans nécessiter un accroissement de la fréquence d'échantillonnage.
En effet, on identifie chacun des deux signaux entrelacés sur un signal combiné par les changements de phase du signal d'horloge : pour le premier des deux signaux entrelacés, l'acquisition s'opère au front montant du signal d'horloge. Pour la seconde, elle s'opère au front descendant. L'acquisition s'effectue par ailleurs en mettant en œuvre, de façon connue en soi, des signaux d'initialisation de l'acquisition des signaux de sortie séries et des signaux de validation de l'opération d'acquisition.
Finalement, dans l'exemple de quatre flux sélectionnés en entrée, seulement quatre signaux de sortie combinés suffisent pour la communication avec le module de contrôle d'accès 104.
Le mode de conversion ici mis en œuvre par l'interface est spécifique.
Il peut s'avérer cependant utile ou nécessaire de préserver la possibilité de mettre en œuvre d'autres conversions pour délivrer les signaux de sortie appropriés. Cela permet en particulier d'employer des modules d'entrée 106 et de sortie
108 d'un type générique.
Pour ce faire, leur fonctionnalité est adaptive selon le type d'interface où ils sont implémentés et le mode de fonctionnement du module de contrôle d'accès (selon ce mode, différents types de signaux d'entrée peuvent être requis). Dans ce cadre, les modules 106 et 108 comportent plusieurs moyens de conversion, en plus de ceux aptes à générer les signaux série ou leurs conversions inverses décrits précédemment. A noter que le terme moyens de conversion s'entend ici au sens large et comprend une fonction de passthrough (transmission sans traitement). Selon un signal de commande entrant dans les modules 106, 108, des moyens de sélection orientent les signaux concernés vers les moyens de conversion ad hoc.
On présente à titre non limitatif les divers moyens de conversion qui peuvent être implémentés dans le module d'entrée 106. 1 Conversion vers le format Dibit
Il s'agit des moyens de conversion de flux parallèles ou séries décrits précédemment, dans leur premier mode de réalisation ou dans le second mode ou les deux. Ces moyens sont repérés 114, 116 en figure 11. On note que la figure 11 illustre le cas de la sélection de deux flux mais pourrait être appliquée à un plus grand nombre comme par exemple quatre flux.
27 Conversion par entrelacement de flux d'entrée
Plusieurs modes sont possibles : - entrelacement et identification des flux d'entrée par les changements de phase d'un signal d'horloge.
Cette conversion est semblable à celle décrite dans la possibilité de réalisation évoqué précédemment. Deux flux d'entrée y sont réunis sur un seul flux dénommé ci-après biphasé et ils sont identifiés par les fronts montants et descendants du signal d'horloge, sans modification de la fréquence d'échantillonnage. La sélection des flux d'entrée s'effectue donc suivant les fronts du signal d'horloge (voir repère EDGESEL en figure 11).
Cette opération est schématisée par le bloc d'entrelacement en biphasé 176 en figure 11.
- entrelacement et identification des flux d'entrée par l'octet de départ.
Ces moyens de conversion comportent des blocs de modification de la valeur de l'octet de départ 172, 173 de chaque flux en entrée (couramment dénommé Start byte) permettant de distinguer les flux. Un bloc d'entrelacement 174 est ensuite présent pour entrelacer les flux ainsi identifiés.
- entrelacement et identification de flux par un signal d'identification.
Un bloc d'entrelacement 175 est également présent dans ce cas et l'identification des flux entrelacés s'effectue par un signal additionnel dont les niveaux haut et bas différencient les flux entrelacés.
A titre d'exemple, ce signal additionnel peut être le signal MISTRT qui représente habituellement le signal d'initialisation de l'acquisition mais qui est ici redondant avec l'information contenue dans l'octet de départ (start byte). La broche MISTRT est donc disponible pour porter le signal additionnel. - transmission sans traitement.
Le signal 103 transmis entre les blocs 112 et 179 correspond au cas de figure où le module 104 communique selon un mode parallèle classique. Aucun traitement n'est effectué si ce n'est éventuellement une conversion série-parallèle par le bloc 170 si l'un des signaux sélectionnés en entrée du bloc 112 est série. - conversion série
D'autres moyens de conversion peuvent être ajoutés dont ceux décrits dans le document US-A-6.298.400 précité. Dans ce cas, les blocs 177, 178 convertissent vers un mode série classique (si nécessaire, si les signaux sélectionnés par le bloc 112 sont parallèles). Pour gérer ces différents moyens de conversion, le module d'entrée 106 comporte en outre un bloc de conversion d'entrée 170 pour convertir un flux d'entrée série STSI en flux parallèle si le signal de commande CIS indique qu'une conversion du type entrelacement (qui nécessite des flux parallèles) est à opérer ou si comme indiqué pour la transmission sans traitement, un des signaux sélectionnés en entrée est série et que le mode de communication du module 104 est parallèle classique.
Dans les autres cas, ce bloc 170 est inactif et le flux d'entrée série est conservé pour l'application d'une conversion vers le dibit.
Le bloc de multiplexage 112 assure la sélection des flux à convertir (dans l'exemple 1 et/ou 2 ou aucun) parmi les différents flux en entrée, selon le signal SELTSI et le signal de commande CIS.
Ensuite, un bloc de sélection de sortie 171 choisit les moyens de conversion à utiliser pour ces flux, selon l'information délivrée par le signal CIS.
Après la conversion, le bloc d'affectation de sortie 179 établit la correspondance physique des canaux de sortie SI vers le (ou les) module de contrôle d'accès 104, toujours selon l'information du signal CIS.
Dans le module de sortie 108, les éléments permettant un traitement inverse de signaux sont présents.
Les données entrant dans le module de sortie sont repérées par S0 en figure 11.
Elles sont reçues par un bloc d'affectation d'entrée 180 apte, selon le signal CIS, à affecter les flux vers les moyens de conversion appropriés qui peuvent être : - des blocs de conversion depuis le dibit 122, 124
- des blocs de désentrelacement 184, 185, 186 (inverses des blocs 174, 175, 176 précédemment décrits) liés à des étages de conversion 182, 183
- des moyens de transmission sans traitement 187, 188. Les signaux issus de ces moyens de conversion sont reçus par des moyens de sélection d'entrée 181 aptes à sélectionner les signaux convertis à sortir.
Cette sélection est reçue au bloc de multiplexage 126 pour leur sortie sous la forme appropriée dans le canal de sortie approprié, par le signal de commande SELTSO. A noter que les conversions d'entrelacement, hormis la conversion du type biphasé, exploitent un signal d'horloge 190 multiple de celui du générateur d'horloge 110.
La variante envisagée à la figure 11 et ainsi décrite, quant à l'implémentation et la sélection de plusieurs moyens de conversion peut en outre être appliquée à tout type de moyens de conversion, y compris sans le mode de conversion vers le dibit.
Les blocs 187, 188 correspondent à des conversions vers des modes parallèles ou simplement des blocs de transmission sans traitement qui sont nécessaires pour pouvoir traiter le cas d'un module 104 communiquant selon un mode série classique (tel que celui décrit par US-A-6.298.400). Le signal passant directement entre la sortie 108 du bloc 180 et l'entrée 103 du bloc 126 correspond à un module 104 fonctionnant selon le mode parallèle classique. Non représenté à la figure 11 , un bloc de conversion parallèle série (qui pourra également être activé en fonction transmission sans traitement) peut être implémenté au niveau des sorties STS1 et STS2 du bloc 126 pour couvrir le cas où des signaux parallèles devraient être fournis aux sorties séries du module 108. Alternativement, les blocs 187, 188 peuvent être soit de conversion vers parallèle, soit vers série, soit transmission sans traitement.

Claims

REVENDICATIONS
1. Procédé de communication entre un serveur et au moins un terminal- récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus, procédé caractérisé en ce qu' il comporte les étapes suivantes :
- obtenir au moins deux flux de transport parallèles,
- entrelacer, octet par octet, les flux de transport parallèles obtenus à l'étape précédente pour délivrer un flux de transport unique, - identifier chacun desdits flux parallèles contenus dans le flux de transport unique à chaque changement de phase d'un signal d'horloge préalablement généré.
2. Procédé selon la revendication 1 , caractérisé en ce que la fréquence du signal d'horloge est de 9 MHz
3. Procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que les flux de transport reçus en entrée sont des signaux série.
4. Procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que les flux de transport reçus en entrée sont des signaux parallèles.
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé par le fait qu'on effectue les étapes supplémentaires consistant à générer au moins deux signaux de sortie séries synchrones à partir de chaque flux de transport unique.
6. Procédé selon la revendication 5 caractérisé par le fait que, pour chaque flux de transport unique, on génère un nombre entier supérieur à 1 (n) de signaux de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit desdits nombres (n x m) soit égal au nombre de bits du flux de transport unique.
7. Procédé selon la revendication 6, caractérisé par le fait qu'on génère deux signaux de sortie séries et que le premier signal de sortie série représente le bloc de bits de poids le plus fort du flux de transport unique et le deuxième signal de sortie série représente le bloc de bits de poids le plus faible dudit flux de transport unique.
8. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé par le fait qu'on identifie en outre chacun desdits flux parallèles contenus dans le flux de transport unique à chaque changement d'état d'au moins un signal d'identification.
9. Procédé selon la revendication 8 caractérisé par le fait qu'on utilise la broche affectée au signal d'initialisation de l'acquisition du signal d'entrée (MISTRT) pour transmettre le signal d'identification.
10. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé par le fait qu'on identifie en outre chacun desdits flux parallèles contenus dans le flux de transport unique en leur affectant des valeurs d'octet de départ distinctives.
11. Procédé selon l'une quelconque des revendications 8 à 10 caractérisé par le fait que le flux de transport unique est suréchantillonné d'un nombre de fois égal à la partie entière de la moitié du nombre de flux de transport parallèles contenus.
12. Interface (2) de communication entre un serveur et au moins un terminal- récepteur apte à recevoir une pluralité de flux de transport et à exploiter simultanément au moins deux flux de transport parmi les flux reçus, caractérisée en ce qu'elle comporte : - un générateur (10) d'un signal d'horloge,
- un module d'entrée (6) comportant un étage de multiplexage (12) destiné à obtenir au moins deux flux de transport parallèles à partir de flux sélectionnés en entrée parmi la pluralité de flux de transport reçus et un étage d'entrelacement (14) octet par octet, destiné à générer un flux de transport unique contenant les flux sélectionnés en entrée, lesdits flux sélectionnés étant identifiés à chaque changement de phase du signal d'horloge.
13. Interface (2) selon la revendication 12, caractérisée par le fait qu'elle comporte un module de sortie (8) comportant un étage de désentrelacement (16) destiné à restituer les deux flux sélectionnés en entrée à partir du flux de transport unique à chaque changement de phase du signal d'horloge, deux convertisseurs série/parallèle (respectivement parallèle/série) destinés chacun à fournir à un étage de démultiplexage (24) un signal série (respectivement parallèle) en fonction d'un deuxième signal de sélection SELTSO.
14. Interface selon la revendication 13, caractérisée en ce que le générateur (10) du signal d'horloge délivre simultanément au module d'entrée et au module de sortie un signal de fréquence 9 MHz.
15. Interface selon l'une quelconque des revendications 12 à 14 caractérisée par le fait que le module d'entrée (6) comporte au moins un bloc de conversion (60, 61) recevant un flux de transport unique et apte à générer au moins deux signaux de sortie séries synchrones.
16. Interface selon la revendication 15 caractérisée par le fait que le bloc de conversion (60, 61) est apte à générer, pour chaque flux de transport unique, un nombre entier supérieur à 1 (n) de sortie d'un nombre de bits (m) supérieur à 1 tel que le produit (n x m) desdits nombres soit égal au nombre de bits du flux de transport unique.
17. Interface selon l'une quelconque des revendications 12 à 16, caractérisée par le fait que le module d'entrée (6) comporte plusieurs moyens de conversion de signal et des moyens de sélection (CIS) des moyens de conversion à utiliser en fonction d'un signal de commande.
18. Interface selon la revendication 17, caractérisée par le fait que le module de sortie (8) comporte plusieurs moyens de conversion de signal et des moyens de sélection (CIS) des moyens de conversion à utiliser en fonction d'un signal de commande.
19. Interface selon la revendication 17 ou 18, caractérisée par le fait que le signal de commande (CIS) dépend du type d'interface et du mode de fonctionnement d'un module de contrôle d'accès (4).
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