WO2002093652A1 - Structure for an integrated circuit arrangement arranged over a substrate - Google Patents

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WO2002093652A1
WO2002093652A1 PCT/DE2002/001373 DE0201373W WO02093652A1 WO 2002093652 A1 WO2002093652 A1 WO 2002093652A1 DE 0201373 W DE0201373 W DE 0201373W WO 02093652 A1 WO02093652 A1 WO 02093652A1
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web
resolution
structure according
lithographic process
gate
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PCT/DE2002/001373
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Franz Hofmann
Wolfgang Roesner
Richard Johannes Luyken
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Infineon Technologies Ag
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention relates to a structure of an integrated circuit arrangement arranged over a substrate.
  • a structure of an integrated circuit arrangement which is arranged above a substrate and forms a so-called bridge field-effect transistor is known from [1].
  • the semiconductor structure 200 from [1] has a silicon substrate 201 and thereon an oxide layer made of silicon oxide SiO 2 202 (see FIG. 2).
  • a web 203 made of silicon is provided on part of the oxide layer 202.
  • a gate 204 of the resulting land field effect transistor is disposed over a portion of land 203 and along the entire height of the land portion.
  • the channel region of the bar 203 which is not visible in the figure, can be inverted by charge carriers with the aid of the gate 204 which extends along the side walls 205 of the bar 203.
  • the web 203 which is also referred to as a mesa, has a source region 206 and one at its end sections
  • Drain area 207 Drain area 207.
  • Source region 206 and drain region 207 are included
  • [2] also discloses a semiconductor structure of an integrated circuit arrangement, arranged above a substrate, with a so-called bridge field effect transistor.
  • the web has not the source and drain region here, but only serves as a channel over which a gate strip is arranged.
  • the source and drain regions are arranged outside the web above the substrate and interact with the web designed as a channel.
  • the silicon web is manufactured as follows: On a SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the SOI-afer (Silicon On Isolator), which contains an
  • the web is formed from the silicon layer using electron beam lithography, taking the hard mask into account.
  • the three-dimensional web is formed in silicon over the lower silicon layer covered by the insulating layer and serving as a substrate.
  • the source and drain regions and the gate are formed below.
  • SOI technology such as the structures described above allow a high packing density of components above the substrate due to their small structural dimensions. Together with the space-consuming oxide insulation between adjacent components / transistors, which is no longer required, and very low parasitic capacitances, the SOI technology achieves high switching speeds compared to conventional CMOS technology.
  • the width of the web of the field effect transistor according to [2] is only about 20 nm.
  • Such small web widths are required, on the one hand, to ensure complete depletion of the transistor and, on the other hand, a high one To achieve packing density. So small
  • Structural dimensions can no longer be achieved lithographically by irradiation with optical radiation. The reason for this is the relatively long wavelengths of the lithographic processes.
  • the resolution in a lithographic process characterizes the smallest possible structural dimension that can be formed with the lithographic process by exposure.
  • the term "conventional lithographic process” is used for a lithographic process which uses radiation with electromagnetic radiation, in particular optical radiation. Its wavelength is usually in the 248 nm range. With UV radiation, for example, structures of about 130 can be used nm are formed.
  • Structure sizes of 20 nm, such as the width of the web of the web field effect transistor according to [2], are smaller than that
  • electron beam lithographic processes use particle radiation and therefore achieve lower resolutions than conventional lithographic processes, but are extremely complex and expensive.
  • the invention is therefore based on the problem of specifying a structure of an integrated circuit arrangement which is arranged above a substrate and which ensures the highest possible packing density with at the same time low production outlay.
  • the structure for an integrated circuit arrangement arranged over a substrate according to the invention has a periodic arrangement of identical, three-dimensional elements. Adjacent elements are at a distance from one another which is greater than or equal to the resolution of a lithographic method used for structuring at least parts of the structure, the elements being designed as webs.
  • elements are also understood to mean similar elements that e.g. have the same basic geometric shape as the web shape proposed in an advantageous further development, but do not necessarily have to have the same dimensions.
  • elements such as webs are preferably also covered by the invention, but have the same web width but different web lengths.
  • the lithographic process is preferably understood to mean a conventional lithographic process, that is to say a lithographic process using optical radiation.
  • the arrangement of the elements above the substrate includes any SOI technology (silicone in insulator), in the case of structures over a substrate, preferably on an insulating layer.
  • the starting material is usually an SOI wafer, in which an insulating layer is embedded between two silicon layers.
  • the structure is produced from the one silicon layer in several process steps, which structure is therefore arranged above the insulating layer and thus also above the other silicon layer - hereinafter also referred to as the substrate.
  • the substrate and the insulating layer serve as carriers for the built-up semiconductor structure.
  • the invention for the first time specifies a semiconductor structure arranged above a substrate, in which only structure dimensions smaller than the resolution of conventional lithographic processes are included
  • the structure according to the invention ensures that, with regard to all elements and all structures interacting with the elements, only those structural dimensions with the more complex sublithographic Processes are to be produced that have sublithographic dimensions, such as, for example, the small web width from the known semiconductor structure due to the depletion of the transistor.
  • sublithographic dimensions such as, for example, the small web width from the known semiconductor structure due to the depletion of the transistor.
  • all other structural dimensions can be structured using a conventional lithographic process. This is achieved by arranging elements with a distance greater than or equal to the resolution of the conventional lithographic process between two adjacent elements.
  • the optical masks and the processes can be optimized, so that the sublithographic bars with the required precision and good homogeneity can be made over the disc.
  • the overall manufacturing process can also be optimized using lithographic processes and lithographic processes with aftertreatment.
  • a mask can be used for both methods as well as just one
  • Exposure process can be provided for both methods.
  • the webs are in particular arranged parallel to one another.
  • each element and, in the advantageous development mentioned above, each web is part of an electronic component.
  • the elements are designed as webs, they are preferably components of web field-effect transistors which are formed over the substrate.
  • a fin field effect transistor is generally understood to mean a field effect transistor whose channel region is designed in the form of a web and projecting vertically - also exposed, or over an insulator layer, for example an oxide layer.
  • the land field effect transistor has a gate that extends partially over the vertically projecting structure and along its side walls.
  • each bridge does not necessarily have to be part of a bridge field-effect transistor.
  • Such structured elements can also be used to form diodes etc.
  • a bridge is part of a field effect transistor, at least a section of the bridge serves as a channel region for the transistor.
  • each fin formed therefor has a fin width which is smaller than the resolution of the conventional lithographic process.
  • Each web can have a web width that is less than 40 nm.
  • Each web can have a web width of approximately 20 nm to 30 nm.
  • Each web preferably has a web length which is greater than or equal to the resolution of the lithographic process.
  • a strip-shaped layer is preferably arranged such that it crosses at least one of the webs and is guided over the at least one web.
  • a gate for the bridge field effect transistor is formed by the strip-shaped layer.
  • the gate acts on the channel.
  • the width of the layer is preferably greater than or equal to the resolution of the lithographic process.
  • the width is the dimension of the strip that covers part of the longitudinal extent of the web.
  • the gate can thus be structured at least in its width by conventional lithography.
  • the length of the layer is preferably also greater than or equal to the resolution of the lithographic process.
  • the length of the gate can also be structured using conventional lithography.
  • Semiconductor regions are preferably provided with respect to at least one web, which are arranged at the ends of the at least one web.
  • this also includes arrangements of the areas with overlap of the web, so that the source and drain areas interact in an advantageous manner with the channel.
  • each area has a width that is greater than or equal to the resolution of the lithographic process.
  • the width of the source and drain can be structured using conventional lithography.
  • the length of the regions is preferably equal to or greater than the resolution of the lithographic process.
  • structures forming the gate, source and drain all only have dimensions in the substrate plane which are greater than or equal to the resolution of the lithographic process, so that these components of the transistor can all be structured by conventional lithographic processes.
  • the web can have a web length that is greater than five times the resolution of the lithographic process.
  • Each web can have a web length of about five times the resolution of the lithographic process, which results in a minimal web length when the web is covered with
  • Source, drain and gate leads which at least in their Widths can be structured with the conventional lithographic process.
  • the distance from at least two adjacent elements, in particular webs, preferably corresponds to approximately 2 to 2.5 times the resolution of the lithographic process.
  • a gate area can thus be structured between the elements in accordance with the conventional lithographic process - that is, in terms of its length and width, greater than or equal to the resolution for the conventional lithographic process - for attaching a contact.
  • the gate can extend over a plurality of webs and thus a common gate can be provided for a plurality of field effect transistors on the substrate.
  • the bridge lengths can also be designed to be of different lengths in order to obtain transistors with a channel region of different lengths and thus different circuit behavior.
  • Source and drain can also extend over a plurality of web ends and thus form a common source and a common drain for a plurality of field-effect transistors on the substrate.
  • the substrate can have silicon, and a further layer, for example made of silicon oxide, can also be provided on the substrate, on which the web and the gate are arranged.
  • the gate has polysilicon ⁇ .
  • the gate can also be formed by a stack of polysilicon and tungsten silicide.
  • Source and drain regions preferably contain
  • Polysilicon which is doped in situ during deposition or subsequently doped by ion implantation.
  • the following method for producing the semiconductor structure according to the invention is proposed: only structures of the periodic elements with a dimension smaller than the resolution of a lithographic method used for producing at least parts of the structure are structured with a method for producing sublithographic structures.
  • the method for producing sublithographic structures is used in particular for structuring the web widths.
  • the conventional lithographic method can be used to structure the web lengths.
  • the conventional lithographic method can be used to structure the strip-shaped layer.
  • the conventional lithographic method can be used to structure the semiconductor regions.
  • Figure 1 shows a structure according to a first embodiment of the invention in plan view
  • Figure 2 shows a fin field effect transistor according to the prior art
  • Figure 3 shows a structure according to a second embodiment of the invention in plan view
  • Figure 4 shows a structure according to a third embodiment of the invention in plan view
  • Fig.l shows a structure according to a first embodiment of the invention in plan view.
  • the webs 101 serve as channels for field effect transistors of an integrated circuit arrangement. Depending on the design of the integrated circuit arrangement, significantly more webs can be provided, in particular also over the entire chip area.
  • the field effect transistors are completed in further manufacturing steps, for example with gate, source and drain.
  • the end regions of the webs 101 can themselves be designed as a source and drain by suitable doping. However, independent source and drain regions are formed which then interact with the web 101 serving as a channel.
  • Each web 101 has a web width Eb and a web length El.
  • the web length El is many times larger than the web width Eb.
  • the web width Eb is approximately 30 nm in the exemplary embodiment. This small web width Eb is necessary for depletion of the channels of the field effect transistors, which are formed at least by partial regions of the webs.
  • the web length El is the same for all webs 101. However, webs of different lengths can also be formed over the same substrate.
  • the webs 101 are at a distance Ea from one another. This distance Ea is greater than the resolution of conventional lithographic processes.
  • the resolution of such a conventional lithographic method is abbreviated in the following with “f ⁇ .
  • X-ray lithography can be used, but with subsequent aftertreatment such as silylation or spacer formation to form dimensions below the resolution of the photolithographic process. All subsequent structuring of the gate, source and drain, but also the adjustment of the ridge lengths, can be done using conventional optical lithographic processes and, if necessary, subsequent etching, since the web lengths El do not reach sublithographic dimensions.
  • FIG. 3 shows the detail of an SOI structure according to the invention on a substrate 100 in plan view.
  • a singular web 101 is arranged next to a web 101 already provided with a gate 102, a source region 103 and a drain region 104.
  • the substructure on the left-hand side consisting of gate 102, source region 103, drain region 104 and web 101 forms a field effect transistor.
  • the right-hand web can also be formed into a field effect transistor in further production steps, or else into a component of another function.
  • the structure shown represents an integrated circuit arrangement after its completion.
  • Doped source and drain regions 103 and 104 are arranged at least over part of the web 101.
  • the contact area for the electrical connection can be seen in plan view.
  • Source width Sb and source length S1 as well as drain width Db and drain length Db are approximately 1.3 * f. These structural dimensions are therefore in particular larger than the resolution of conventional optical ones
  • Lithography processes and can therefore be produced with these processes.
  • the gate 102 contains a gate strip 1020 and a gate contact 1021.
  • the gate strip 1020 is placed over part of the web 101 and acts on the channel formed by the web 101.
  • the gate strip width Gb is approximately f
  • the gate strip length Gl about 1.3 * f
  • the gate contact width Gkb and the gate contact length Gkl each about 1.3 * f.
  • the distances between source region 103 and gate 102 and between gate 102 and drain region are always larger f, so that with the exception of the web width, all others
  • Structural dimensions can be produced with a conventional lithographic process with the resolution f.
  • the distance between the webs 103 with 2.3 * f is in particular greater than f, so that not only the source, drain and gate structures can be produced using the less complex lithographic process, but also the gate contact 1021 can be arranged between the webs 101 can.
  • FIG. 4 shows the detail of an SOI structure according to the invention on a substrate 100 in plan view.
  • a singular web 101 is arranged next to four webs 101 each provided with a gate 102, a source region 103 and a drain region 104.
  • the four substructures comprising gate 102, source region 103, drain region 104 and web 101 each form a field effect transistor.
  • a special feature of the structure according to FIG. 4 is that the gate 102 has only a single gate contact 1021 and, moreover, a single gate strip 1020 connected to the gate contact 1021 is provided for all field effect transistors and is guided over all the bridges 101.
  • the integrated circuit arrangement with its four field effect transistors can thus be used Control over only a single gate contact 1021.
  • the space saved as a result - four gate contacts do not have to be provided - has the consequence that all four transistors can now be controlled in the same way by the common gate.
  • the individual source regions 103 as well as the individual drain regions 103 are electrically connected to one another via connections 1030 and 1040. This creates a circuit arrangement of four field effect transistors connected in parallel to one another with a common gate.
  • connections 1030 and 1040 in turn have widths and lengths which are at least equal to the resolution f of the conventional lithographic process used for structuring the gate, source and drain, and which can therefore also be produced using this process.
  • FIG. 5 shows sectional views for the production of a structure according to FIG. 1 along the section line A-A 'from FIG. 1, in which individual method steps of a first production method for producing the structure are shown. Only the manufacture of the periodic web structure and in particular the sublithographic web widths is explained with the aid of a sublithographic process.
  • a lithographic manufacturing process using a CARL varnish (Chemical Amplification of Resist Lines) is used.
  • An SOI wafer 500 according to FIG. 5a contains a first silicon layer 5000, a buried oxide layer 5001 and a second silicon layer 5002, from which the periodically arranged elements are ultimately formed in the form of webs.
  • An insulation layer 501 preferably containing silicon nitride Si 3 N 4, is deposited on the SOI wafer 500. 'On this insulating layer 501, a resist layer 502 here CARL resist lacquer is applied.
  • the structure according to FIG. 5a is created, by which the structuring of the web widths is prepared. The mask is designed in such a way that the spacing between adjacent webs to be created below is greater than the resolution of optical photolithographic processes.
  • the lacquer 502 is subsequently silylated, that is to say it swells. This results in swollen edge areas 505 in the lacquer according to FIG. 5b, which in the following define the web width with a dimension below the resolution of the lithographic process.
  • the web width can thus be set by the silylation.
  • the nitride layer is etched in the resulting trenches in lacquer 502, see FIG. 5b.
  • FIG. 6 shows sectional views for producing a structure according to FIG. 1 along the section line AA 'from FIG. 1, in which individual method steps of a further manufacturing method for producing the structure are shown. Only the manufacture of the periodic web structure and in particular the sublithographic bridge widths explained using a sublithographic process.
  • An SOI wafer 500 according to FIG. 6a contains a first silicon layer 5000, a buried oxide layer 5001 and a second silicon layer 5002, from which the periodic elements are ultimately formed in the form of webs.
  • An insulating layer 501 preferably containing silicon nitride Si 3 N 4, is deposited on the SOI wafer.
  • a lacquer layer 502 is applied to this insulating layer 501.
  • the structure according to FIG. 6a is created, by which the structuring of the web widths is prepared.
  • the mask is designed in such a way that the spacing between adjacent webs to be created below is greater than the resolution of optical photolithographic processes.
  • the lacquer is stripped, nitride is deposited again, and nitride spacer 504 is etched.
  • the spacers 504 define the web width below.
  • oxide is deposited. Excess oxide is removed again using a CMP process, so that small oxide bars 503 are formed in the nitride layer 501, see FIG. 6c.
  • DELTA Vertical ultrathin SOI MOSFET

Abstract

A structure for an integrated circuit arrangement arranged over a substrate, comprises a periodic arrangement of similar three-dimensional elements. Adjacent elements have a separation from each other which is greater than or equal to the resolution of a lithographic process used for the structuring of at least parts of the structure, whereby the elements are embodied as connectors.

Description

Beschreibungdescription
Über einem Substrat angeordnete Struktur einer integrierten SchalfcungsanordnungStructure of an integrated circuit arrangement arranged over a substrate
Die Erfindung betrifft eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung.The invention relates to a structure of an integrated circuit arrangement arranged over a substrate.
Eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung, die einen sogenannten Steg- Feldeffekttransistor bildet, ist aus [1] bekannt.A structure of an integrated circuit arrangement which is arranged above a substrate and forms a so-called bridge field-effect transistor is known from [1].
Die Halbleiterstruktur 200 aus [1] weist ein Siliziumsubstrat 201 auf, und darauf eine Oxidschicht aus Siliziumoxid Siθ2 202 (siehe Fig. 2) .The semiconductor structure 200 from [1] has a silicon substrate 201 and thereon an oxide layer made of silicon oxide SiO 2 202 (see FIG. 2).
Auf einem Teil der Oxidschicht 202 ist ein Steg 203 aus Silizium vorgesehen. Über einem Teil des Stegs 203 und entlang der gesamten Höhe des Teils des Stegs ist ein Gate 204 des sich ergebenden Steg-Feldeffekttransistors angeordnet .A web 203 made of silicon is provided on part of the oxide layer 202. A gate 204 of the resulting land field effect transistor is disposed over a portion of land 203 and along the entire height of the land portion.
Bei der aus [1] bekannten Halbleiterstruktur 200 kann der in der Figur nicht sichtbare Kanalbereich des Stegs 203 mit Hilfe des sich entlang der Seitenwände 205 des Stegs 203 erstreckenden Gates 204 von Ladungsträgern invertiert werden.In the semiconductor structure 200 known from [1], the channel region of the bar 203, which is not visible in the figure, can be inverted by charge carriers with the aid of the gate 204 which extends along the side walls 205 of the bar 203.
Der Steg 203, der auch als Mesa bezeichnet wird, hat an seinen Endabschnitten einen Source-Bereich 206 und einenThe web 203, which is also referred to as a mesa, has a source region 206 and one at its end sections
Drain-Bereich 207.Drain area 207.
Source-Bereich 206 und Drain-Bereich 207 werden mitSource region 206 and drain region 207 are included
Dotieratomen versehen.Provide doping atoms.
Aus [2] ist weiterhin eine über einem Substrat angeordnete Halbleiterstruktur einer integrierten Schaltungsanordnung mit einem sogenannten Steg-Feldeffekttransistor bekannt. Im Unterschied zu der Halbleiterstruktur nach [1] weist der Steg hier nicht Source- und Drain-Bereich auf, sondern dient ausschließlich als Kanal, über dem ein Gatestreifen angeordnet ist. Source- und Drain-Bereich sind außerhalb des Stegs über dem Substrat angeordnet und wirken mit dem als Kanal ausgebildeten Steg zusammen.[2] also discloses a semiconductor structure of an integrated circuit arrangement, arranged above a substrate, with a so-called bridge field effect transistor. In contrast to the semiconductor structure according to [1], the web has not the source and drain region here, but only serves as a channel over which a gate strip is arranged. The source and drain regions are arranged outside the web above the substrate and interact with the web designed as a channel.
Bei der Halbleiterstruktur nach [2] ist der Siliziumsteg folgendermaßen hergesetllt: Auf einem SOI- afer (Silicon On Isolator) , der eine Isolierschicht zwischen zwei Siliziumschichten enthält, ist auf einer derIn the semiconductor structure according to [2], the silicon web is manufactured as follows: On a SOI-afer (Silicon On Isolator), which contains an insulating layer between two silicon layers, is on one of the
Siliziumschichten eine den zu bildenden Steg kennzeichnende Hartmaske aus übereinander angeordneten Siliziumoxid Si02 und Siliziumnitrid Si3N4 aufgebracht. Der Steg wird unter Berücksichtigung der Hartmaske mittels Elektronenstrahllithographie aus der Siliziumschicht herausgebildet. Nach diesem Verfahrensschritt ist der dreidimensionale Steg über der von der Isolierschicht bedeckten und als Substrat dienenden, unteren Siliziumschicht in Silizium gebildet. Im folgenden werden Source- und Drain- Bereich sowie das Gate gebildet.Silicon layers applied a hard mask characterizing the web to be formed from silicon oxide Si0 2 and silicon nitride Si 3 N 4 arranged one above the other. The web is formed from the silicon layer using electron beam lithography, taking the hard mask into account. After this process step, the three-dimensional web is formed in silicon over the lower silicon layer covered by the insulating layer and serving as a substrate. The source and drain regions and the gate are formed below.
Halbleiterstrukturen in SOI-Technik wie die oben beschriebenen Strukturen erlauben eine hohe Packungsdichte von Bauelementen über dem Substrat aufgrund ihrer kleinen Strukturabmessungen. Zusammen mit der nicht mehr erforderlichen platzraubenden Oxidisolation zwischen benachbarten Bauelementen / Transistoren und sehr geringen parasitären Kapazitäten werden durch die SOI-Technik hohe Schaltungsgeschwindigkeiten gegenüber der herkömmlichen CMOS- Technik erzielt.Semiconductor structures in SOI technology such as the structures described above allow a high packing density of components above the substrate due to their small structural dimensions. Together with the space-consuming oxide insulation between adjacent components / transistors, which is no longer required, and very low parasitic capacitances, the SOI technology achieves high switching speeds compared to conventional CMOS technology.
Nachteilig an in SOI-Technik hergestelltenA disadvantage of SOI technology
Halbleiterstrukturen ist ihr hoher Herstellungsaufwand: So beträgt z.B. die Breite des Steges des Feldeffekttransistors nach [2] lediglich etwa 20 nm. Derart geringe Stegbreiten sind erforderlich, um zum einen eine vollständige Verarmung des Transistors sicherzustellen, und zum anderen eine hohe Packungsdichte zu erreichen. Derart kleineSemiconductor structures are their high manufacturing costs: For example, the width of the web of the field effect transistor according to [2] is only about 20 nm. Such small web widths are required, on the one hand, to ensure complete depletion of the transistor and, on the other hand, a high one To achieve packing density. So small
Strukturabmessungen sind lithographisch aber nicht mehr durch die Bestrahlung mit optischer Strahlung zu erreichen. Grund dafür sind die relativ langen Wellenlängen der lithographischen Verfahren. Die Auflösung bei einem lithographischen Verfahren kennzeichnet dabei die kleinstmögliche Strukturabmessung, die mit dem lithographischen Verfahren durch Belichtung gebildet werden kann.Structural dimensions can no longer be achieved lithographically by irradiation with optical radiation. The reason for this is the relatively long wavelengths of the lithographic processes. The resolution in a lithographic process characterizes the smallest possible structural dimension that can be formed with the lithographic process by exposure.
Im folgenden wird der Begriff „herkömmliches lithographisches Verfahren" verwendet für ein lithographisches Verfahren, das sich der Bestrahlung mit elektromagnetischer Strahlung wie insbesondere der optischen Strahlung bedient. Deren Wellenlänge liegt gewöhnlich im 248 nm - Bereich. Mit UV- Bestrahlung können beispielsweise Strukturen von etwa 130 nm gebildet werden.In the following, the term "conventional lithographic process" is used for a lithographic process which uses radiation with electromagnetic radiation, in particular optical radiation. Its wavelength is usually in the 248 nm range. With UV radiation, for example, structures of about 130 can be used nm are formed.
Strukturgrößen von 20 nm wie die Breite des Stegs des Steg- Feldeffekttranssitors nach [2] sind aber kleiner als dieStructure sizes of 20 nm, such as the width of the web of the web field effect transistor according to [2], are smaller than that
Auflösung von herkömmlichen lithographischen Verfahren. [2] schlägt deshalb die Strukturierung des Stegs mit Elektronenstrahllithographie mit 100 keV vor.Dissolution of conventional lithographic processes. [2] therefore suggests structuring the bridge using 100 keV using electron beam lithography.
Elektronenstrahllithographische Verfahren bedienen sich im Unterschied zu herkömmlichen lithographischen Verfahren der Teilchenstrahlung und erreichen deshalb geringe Auflösungen als herkömmliche lithographische Verfahren, sind aber äußerst aufwendig und teuer.In contrast to conventional lithographic processes, electron beam lithographic processes use particle radiation and therefore achieve lower resolutions than conventional lithographic processes, but are extremely complex and expensive.
Verfahren zum Herstellen von Strukturabmessungen unterhalb der Auflösung von herkömmlichen lithographischen Verfahren werden im folgenden auch „sublithographische Verfahren" genannt .Methods for producing structural dimensions below the resolution of conventional lithographic methods are also called “sublithographic methods” in the following.
Bei der Herstellung von integrierten Schaltungsanordnungen ist es aber wünschenswert, mehrere Steg- Feldeffekttransistoren oder andere Bauelemente über einem Substrat in möglichst enger Nachbarschaft zur Erhöhung der Packungsdichte herzustellen.When producing integrated circuit arrangements, however, it is desirable to use a plurality of To produce field effect transistors or other components over a substrate in the closest possible vicinity to increase the packing density.
Somit liegt der Erfindung das Problem zugrunde, eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung anzugeben, die eine möglichst hohe Packungsdichte bei gleichzeitig geringem Herstellungsaufwand gewährleistet .The invention is therefore based on the problem of specifying a structure of an integrated circuit arrangement which is arranged above a substrate and which ensures the highest possible packing density with at the same time low production outlay.
Das Problem wird durch die Struktur mit den Merkmalen des Patentanspruchs 1 gelöst.The problem is solved by the structure with the features of claim 1.
Die erfindungsgemäße über einem Substrat angeordnete Struktur für eine integrierte Schaltungsanordnung weist eine periodischen Anordnung von gleichen, dreidimensionalen Elementen auf. Benachbarte Elemente weisen dabei voneinander einen Abstand auf, der größer oder gleich der Auflösung eines zur Strukturierung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens ist, wobei die Elemente als Stege ausgebildet sind.The structure for an integrated circuit arrangement arranged over a substrate according to the invention has a periodic arrangement of identical, three-dimensional elements. Adjacent elements are at a distance from one another which is greater than or equal to the resolution of a lithographic method used for structuring at least parts of the structure, the elements being designed as webs.
Unter gleichen Elementen werden auch gleichartige Elemente verstanden, die z.B. die gleiche geometrische Grundform wie die in einer vorteilhaften Weiterbildung vorgeschlagene Stegform aufweisen, aber nicht zwingend die gleichen Abmessungen aufweisen müssen. So fallen vorzugsweise auch Elemente wie Stege unter die Erfindung, die gleiche Stegbreite aber unterschiedliche Steglänge aufweisen.The same elements are also understood to mean similar elements that e.g. have the same basic geometric shape as the web shape proposed in an advantageous further development, but do not necessarily have to have the same dimensions. Thus, elements such as webs are preferably also covered by the invention, but have the same web width but different web lengths.
Unter dem lithographischen Verfahren wird dabei vorzugsweise ein herkömmliches lithographisches Verfahren verstanden, also ein lithographisches Verfahren unter Verwendung von optischer Strahlung.The lithographic process is preferably understood to mean a conventional lithographic process, that is to say a lithographic process using optical radiation.
Die Anordnung der Elemente über dem Substrat umfaßt dabei jede SOI-Technik (Silicon in Insulator) , bei der Strukturen über einem Substrat, vorzugsweise auf einer Isolierschicht, aufgebaut werden. Ausgangsmaterial dabei ist meist ein SOI- Wafer, bei dem eine Isolierschicht zwischen zwei Siliziumschichten eingebettet ist. Aus der einen Siliziumschicht wird in mehreren Verfahrensschritte die Struktur hergestellt, die aufgrund dessen über der Isolierschicht, und damit auch über der anderen Siliziumschicht - im folgenden auch Substrat genannt - angeordnet ist. Substrat und Isolierschicht dienen als Träger für die aufgebaute Halbleiterstruktur.The arrangement of the elements above the substrate includes any SOI technology (silicone in insulator), in the case of structures over a substrate, preferably on an insulating layer. The starting material is usually an SOI wafer, in which an insulating layer is embedded between two silicon layers. The structure is produced from the one silicon layer in several process steps, which structure is therefore arranged above the insulating layer and thus also above the other silicon layer - hereinafter also referred to as the substrate. The substrate and the insulating layer serve as carriers for the built-up semiconductor structure.
Durch die Erfindung wird erstmals eine über einem Substrat angeordnete Halbleiterstruktur angegeben, bei der lediglich Strukturabmessungen kleiner als die Auflösung von herkömmlichen lithographischen Verfahren mitThe invention for the first time specifies a semiconductor structure arranged above a substrate, in which only structure dimensions smaller than the resolution of conventional lithographic processes are included
Strukturierungsverfahren - insbesondere sogenannten sublithographischen Verfahren - gebildet werden, die solche kleinen Strukturabmessungen herstellen können. Für die Strukturierung dieser sublithographischer Abmessungen können als sublithographische Verfahren nun in vorteilhafter Weise auch herkömmliche lithographische Verfahren eingesetzt werden, allerdings mit anschließender Nachbehandlung wie Silylierung oder Spacerbildung zur Bildung der sublithographischen Strukturabmessungen. Hier wird vorzugsweise das CARL-photolithographische VerfahrenStructuring processes - in particular so-called sublithographic processes - can be formed, which can produce such small structural dimensions. For the structuring of these sublithographic dimensions, conventional lithographic methods can now advantageously also be used as sublithographic methods, but with subsequent aftertreatment such as silylation or spacer formation to form the sublithographic structural dimensions. The CARL photolithographic process is preferred here
(Chemical Amplification of Resist Lines) von T.A. Savas vorgeschlagen oder das interferometrische lithographische Verfahren von Y.P. Song.(Chemical Amplification of Resist Lines) by T.A. Savas proposed or the interferometric lithographic method of Y.P. Song.
Dabei wird die Anwendung solcher aufwendigererThe application of such is more complex
Verfahrensschritte aber beschränkt auf das Bilden dieser sublithographischer Strukturabmessungen. Eine solche Strukturabmessung unterhalb der Auflösung herkömmlicher lithographischer Verfahren ist beispielsweise die Breite eines über dem Substrat aufgebauten Elements. Auf weitere Strukturen des Elements sowie ggf weitere mit dem Element zusammenwirkende Strukturen, die aufgrund ihrer Abmessung mit herkömmlichen lithographischen Verfahren gebildet werden können, wird nicht das aufwendigere sublithographische Verfahren angewendet sondern das wenig aufwendige herkömmliche lithographische Verfahren ohne oben genannnte Nachbehandlung.Process steps, however, are limited to the formation of these sublithographic structural dimensions. Such a structural dimension below the resolution of conventional lithographic processes is, for example, the width of an element built up over the substrate. On other structures of the element as well as possibly other structures interacting with the element, due to their dimensions conventional lithographic processes can be formed, not the more complex sublithographic process is used but the less complex conventional lithographic process without the above-mentioned aftertreatment.
Sind nun mehrere in ihrer Struktur gleiche oder gleichartige Elemente zum Bilden von mehreren elektronischen Bauelementen, insbesondere Transistoren über dem Substrat anzuordnen, so wird mit der erfindungsgemäßen Struktur gewährleistet, daß bezüglich aller Elemente und aller mit den Elementen zusammenwirkenden Strukturen nur diejenigen Strukturabmessungen mit dem aufwendigeren sublithographischen Verfahren herzustellen sind, die sublithographische Abmessungen haben, wie z.B. die wegen der Verarmung des Transistors geringe Stegbreite aus der bekannten Halbleiterstruktur. Alle übrigen Strukturabmessungen können aber mit einem herkömmlichen lithographischen Verfahren strukturiert werden. Dies wird durch eine Anordnung von Elementen mit einem Abstand größer oder gleich der Auflösung des herkömmlichen lithographischen Verfahrens zwischen zwei benachbarten Elementen erreicht. Somit können Abmessungen kleiner der Auflösung des herkömmlichen lithographischen Verfahrens mit dem sublithographischen Verfahren gebildet werden, alle anderen Abmessungen aber mit dem herkömmlichen lithographischen Verfahren, da der Abstand zum nächsten Element zumindest der Auflösung des herkömmlichen lithogrphischen Verfahrens entspricht und damit die Voraussetzung geschaffen ist, eine Struktur bezüglich eines Elements mit dem herkömmlichen lithographischen Verfahren zu bilden, ohne mit dem benachbarten Element oder dessen Strukturen zu kollidieren. Für die voll periodischen Strukturen können also insbesondere bei Verwendung der CARL-Photolithographie oder der interferometrischen Lithographie die optischen Masken sowie die Prozesse optimiert werden, sodaß die sublithographischen Stege mit der erforderlichen Präzision und guter Homogenität über der Scheibe hergestellt werden können. Damit kann auch der Gesamtherstellungsprozeß unter Verwendung lithographischer Verfahren und lithographischer Verfahren mit Nachbehandlung optimiert werden. So kann ggf. eine Maske zur Verwendung in beiden Verfahren wie auch nur einIf several structurally identical or similar elements are now to be arranged above the substrate to form a plurality of electronic components, in particular transistors, the structure according to the invention ensures that, with regard to all elements and all structures interacting with the elements, only those structural dimensions with the more complex sublithographic Processes are to be produced that have sublithographic dimensions, such as, for example, the small web width from the known semiconductor structure due to the depletion of the transistor. However, all other structural dimensions can be structured using a conventional lithographic process. This is achieved by arranging elements with a distance greater than or equal to the resolution of the conventional lithographic process between two adjacent elements. Thus, dimensions smaller than the resolution of the conventional lithographic process can be formed with the sublithographic process, but all other dimensions with the conventional lithographic process, since the distance to the next element corresponds at least to the resolution of the conventional lithographic process and thus the prerequisite is created, a structure with respect to one element with the conventional lithographic method without colliding with the neighboring element or its structures. For the fully periodic structures, especially when using CARL photolithography or interferometric lithography, the optical masks and the processes can be optimized, so that the sublithographic bars with the required precision and good homogeneity can be made over the disc. In this way, the overall manufacturing process can also be optimized using lithographic processes and lithographic processes with aftertreatment. For example, a mask can be used for both methods as well as just one
Belichtungsvorgang für beide Verfahren vorgesehen werden.Exposure process can be provided for both methods.
Bei einem Abstand kleiner der Auflösung des herkömmlichen lithographischen Verfahrens zwischen benachbarten Elementen wären auch weitere Abmessungen von den Elementen zugeordneten Strukturen derart klein und damit unterhalb der Auflösung zu bilden, sodaß auch für diese Strukturen das aufwendige sublithographische Verfahren anzuwenden wäre.At a distance smaller than the resolution of the conventional lithographic process between adjacent elements, further dimensions of the structures assigned to the elements would also be so small and thus below the resolution that the complex sublithographic process would also have to be used for these structures.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.Preferred developments of the invention result from the dependent claims.
Die Stege sind dabei insbesondere parallel zueinander angeordnet .The webs are in particular arranged parallel to one another.
In der integrierten Schaltungsanordnung ist jedes Element und bei oben genannter vorteilhafter Weiterbildung jeder Steg Bestandteil eines elektronischen Bauelements. Bei der Ausbildung der Elemente als Stege sind diese vorzugsweise Bestandteile von Steg-Feldeffekttransistoren, die über dem Substrat gebildet sind.In the integrated circuit arrangement, each element and, in the advantageous development mentioned above, each web is part of an electronic component. When the elements are designed as webs, they are preferably components of web field-effect transistors which are formed over the substrate.
Unter einem Steg-Feldeffekttransistor ist im Rahmen der Erfindung allgemein ein Feldeffekttransistor zu verstehen, dessen Kanalbereich stegförmig ausgebildet und vertikal aufragend - auch freiliegend, oder über einer Isolatorschicht, beispielsweise einer Oxidschicht - ausgebildet ist. Der Steg-Feldeffekttransistor weist ein Gate auf, das sich teilweise über der vertikal aufragenden Struktur und entlang ihrer Seitenwände erstreckt. Es muß aber nicht notwendigerweise jeder Steg Bestandteil eines Steg-Feldeffekttransistors sein. Durch derartige strukturierte Elemente können auch Dioden etc gebildet werden.In the context of the invention, a fin field effect transistor is generally understood to mean a field effect transistor whose channel region is designed in the form of a web and projecting vertically - also exposed, or over an insulator layer, for example an oxide layer. The land field effect transistor has a gate that extends partially over the vertically projecting structure and along its side walls. However, each bridge does not necessarily have to be part of a bridge field-effect transistor. Such structured elements can also be used to form diodes etc.
Ist ein Steg jedoch Bestandteil eines Feldeffekttransistors, so dient zumindest ein Abschnitt des Stegs als Kanalbereich für Transistor.However, if a bridge is part of a field effect transistor, at least a section of the bridge serves as a channel region for the transistor.
Insbesondere als Bestandteil eines Steg-Feldeffekttransistors weist jeder dafür gebildete Steg eine Stegbreite auf, die kleiner als die Auflösung des herkömmlichen lithographischen Verfahrens ist.In particular, as a component of a fin field effect transistor, each fin formed therefor has a fin width which is smaller than the resolution of the conventional lithographic process.
Damit kann eine Verarmung des Kanals und eine hohe Packungsdichte erreicht werden.This can lead to channel depletion and a high packing density.
Jeder Steg kann dabei eine Stegbreite aufweisen, die kleiner 40 nm ist.Each web can have a web width that is less than 40 nm.
Jeder Steg kann dabei eine Stegbreite von etwa 20 nm bis 30 nm aufweisen.Each web can have a web width of approximately 20 nm to 30 nm.
Diese Weiterbildungen führen zu einer nahezu vollständigen Verarmung des Kanals.These developments lead to an almost complete depletion of the canal.
Vorzugsweise weist jeder Steg eine Steglänge auf, die größer oder gleich der Auflösung des lithographischen Verfahrens ist .Each web preferably has a web length which is greater than or equal to the resolution of the lithographic process.
Damit kann die Steglänge, die für die Verarmung des Kanals unerheblich ist, bereits nach herkömmlichen Lithographieverfahren strukturiert werden, sodaß lediglich für die aufgrund der Kanalverarmung erforderliche sublithographische Stegbreite eine Anwendung des sublithographischen Verfahrens erforderlich ist. Vorzugsweise ist eine streifenförmige Schicht dergestalt angeordnet, daß sie zumindest einen der Stege kreuzt und dabei über den zumindest einen Steg geführt ist.The web length, which is insignificant for the depletion of the channel, can thus already be structured according to conventional lithography processes, so that the sublithographic method is only required for the sublithographic web width required due to the channel depletion. A strip-shaped layer is preferably arranged such that it crosses at least one of the webs and is guided over the at least one web.
Bei Verwendung des Stegs als Bestandteil eines Steg- Feldeffekttransistors wird durch die streifenförmige Schicht ein Gate für den Steg-Feldeffekttransistor gebildet. Das Gate wirkt dabei auf den Kanal ein.When using the bridge as a component of a bridge field effect transistor, a gate for the bridge field effect transistor is formed by the strip-shaped layer. The gate acts on the channel.
Vorzugsweise ist die Breite der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens. Dabei ist die Breite diejenige Abmessung des Streifens, die einen Teil der Längsausdehnung des Stegs bedeckt.The width of the layer is preferably greater than or equal to the resolution of the lithographic process. The width is the dimension of the strip that covers part of the longitudinal extent of the web.
Damit kann das Gate zumindest in seiner Breite durch herkömmliche Lithographie strukturiert werden.The gate can thus be structured at least in its width by conventional lithography.
Vorzugsweise ist auch die Länge der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens.The length of the layer is preferably also greater than or equal to the resolution of the lithographic process.
Damit kann das Gate auch in seiner Länge durch herkömmliche Lithographie strukturiert werden.This means that the length of the gate can also be structured using conventional lithography.
Vorzugsweise sind bezüglich zumindest eines Stegs Halbleiterbereiche vorgesehen, die an den Enden des zumindest einen Stegs angeordnet sind. Dies umfaßt insbesondere auch Anordnungen der Bereiche mit Überdeckung des Stegs, sodaß Source- und Drain-Bereich in vorteilhafter Weise mit dem Kanal zusammenwirken.Semiconductor regions are preferably provided with respect to at least one web, which are arranged at the ends of the at least one web. In particular, this also includes arrangements of the areas with overlap of the web, so that the source and drain areas interact in an advantageous manner with the channel.
Bei der erfindungsgemäßen integrierten Schaltungsanordnung mit der Ausbildung eines oder mehrerer Steg- Feldeffekttransistoren sind die Halbleiterbereiche an den Enden des Stegs oder der Stege als Source und Drain ausgebildet. In einer vorteilhaften Weiterbildung der Erfindung weist jeder Bereich eine Breite auf, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.In the integrated circuit arrangement according to the invention with the formation of one or more fin field effect transistors, the semiconductor regions at the ends of the fin or the fins are designed as source and drain. In an advantageous development of the invention, each area has a width that is greater than or equal to the resolution of the lithographic process.
Damit können Source und Drain in ihrer Breite durch herkömmliche Lithographie strukturiert werden.The width of the source and drain can be structured using conventional lithography.
Vorzugsweise ist die Länge der Bereiche gleich oder größer der Auflösung des lithographischen Verfahrens.The length of the regions is preferably equal to or greater than the resolution of the lithographic process.
Damit können Source und Drain auch in ihrer Länge durch herkömmliche Lithographie strukturiert werden.This means that the length of the source and drain can be structured using conventional lithography.
Insbesondere weisen Gate, Source und Drain bildende Strukturen allesamt nur Abmessungen in der Substratebene auf, die größer oder gleich der Auflösung des lithographischen Verfahrens sind, sodaß diese Bestandteile des Transistors allesamt durch herkömmliche lithographische Verfahren strukturiert werden können.In particular, structures forming the gate, source and drain all only have dimensions in the substrate plane which are greater than or equal to the resolution of the lithographic process, so that these components of the transistor can all be structured by conventional lithographic processes.
In diesem Zusammenhang kann der Steg eine Steglänge aufweisen, die größer ist als das Fünffache der Auflösung des lithographischen Verfahrens.In this connection, the web can have a web length that is greater than five times the resolution of the lithographic process.
Damit wird die Anwendung eines herkömmmlichen lithographischen Verfahrens sichergestellt für die Breite von Source, Drain und Gate über dem Steg, die größer oder gleich der Auflösung des herkömmlichen lithographischen Verfahrens ist sowie Abständen entlang des Stegs zwischen Source und Gate sowie zwischen Gate und Drain größer oder gleich der Auflösung eines herkömmlichen lithographischen Verfahrens.This ensures the use of a conventional lithographic process for the width of the source, drain and gate above the web, which is greater than or equal to the resolution of the conventional lithographic process and distances along the web between source and gate and between gate and drain greater or equal the resolution of a conventional lithographic process.
Dabei kann jeder Steg eine Steglänge von etwa dem Fünffachen der Auflösung des lithographischen Verfahrens aufweisen, was zu einer minimalen Steglänge bei Überdeckung des Stegs mitEach web can have a web length of about five times the resolution of the lithographic process, which results in a minimal web length when the web is covered with
Source, Drain und Gate führt, welche dabei zumindest in ihren Breiten mit dem herkömmlichen lithographischen Verfahren strukturiert werden kann.Source, drain and gate leads, which at least in their Widths can be structured with the conventional lithographic process.
Vorzugsweise entspricht der Abstand von zumindest zwei benachbarten Elementen, insbesondere Stegen, etwa dem 2 bis 2,5-fachen der Auflösung des lithographischen Verfahrens.The distance from at least two adjacent elements, in particular webs, preferably corresponds to approximately 2 to 2.5 times the resolution of the lithographic process.
Damit kann zwischen den Elementen insbesondere noch ein Gatebereich nach dem herkömmlichen lithographischen Verfahren strukturiert werden - also in seiner Länge und Breite größer oder gleich der Auflösung für das herkömmliche lithographische Verfahren - für das Anbringen eines Kontakts.In particular, a gate area can thus be structured between the elements in accordance with the conventional lithographic process - that is, in terms of its length and width, greater than or equal to the resolution for the conventional lithographic process - for attaching a contact.
In einer vorteilhaften Weiterbildung kann sich das Gate über mehrere Stege erstrecken und damit ein gemeinsames Gate für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen sein .In an advantageous development, the gate can extend over a plurality of webs and thus a common gate can be provided for a plurality of field effect transistors on the substrate.
Damit können Transistoren mit variabler Weite erzeugt werden.This allows transistors with a variable width to be produced.
Auch die Steglängen könne unterschiedlich lang ausgebildet werden, um Transistoren mit unterschiedlich langem Kanalbereich und damit unterschiedlichem Schaltungsverhalten zu erhalten.The bridge lengths can also be designed to be of different lengths in order to obtain transistors with a channel region of different lengths and thus different circuit behavior.
Auch Source und Drain können sich über mehrere Stegenden erstrecken und damit ein gemeinsames Source und ein gemeinsames Drain für mehrere Feldeffekttransistoren auf dem Subtstrat bilden.Source and drain can also extend over a plurality of web ends and thus form a common source and a common drain for a plurality of field-effect transistors on the substrate.
Das Substrat kann Silizium aufweisen, und es kann auch auf dem Substrat eine weitere Schicht, beispielsweise aus Siliziumoxid vorgesehen sein, auf dem der Steg sowie das Gate angeordnet sind. Gemäß einer Ausgestaltung der Erfindung weist das Gate Polysiliziurα auf. Ferner kann das Gate auch durch einen Stapel von Polysilizium und Wolframsilizid gebildet werden.The substrate can have silicon, and a further layer, for example made of silicon oxide, can also be provided on the substrate, on which the web and the gate are arranged. According to one embodiment of the invention, the gate has polysilicon α. Furthermore, the gate can also be formed by a stack of polysilicon and tungsten silicide.
Source- und Drain-Bereich enthalten vorzugsweiseSource and drain regions preferably contain
Polysilizium, das beim Abscheiden in situ dotiert oder nachträglich durch Ionenimplatation dotiert wird.Polysilicon, which is doped in situ during deposition or subsequently doped by ion implantation.
Es wird folgendes Verfahren zum Herstellen der erfindungsgemäßen Halbleiterstruktur vorgeschlagen: Lediglich Strukturen der periodischen Elemente mit einer Abmessung kleiner der Auflösung eines zur Herstellung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens werden mit einem Verfahren zur Herstellung sublithographischer Strukturen strukturiert.The following method for producing the semiconductor structure according to the invention is proposed: only structures of the periodic elements with a dimension smaller than the resolution of a lithographic method used for producing at least parts of the structure are structured with a method for producing sublithographic structures.
Insbesondere zur Strukturierung der Stegbreiten wird das Verfahren zur Herstellung sublithographischer Strukturen angewendet.The method for producing sublithographic structures is used in particular for structuring the web widths.
Zur Strukturierung der Steglängen kann das herkömmliche lithographische Verfahren angewendet werden.The conventional lithographic method can be used to structure the web lengths.
Zur Strukturierung der streifenförmigen Schicht kann das herkömmliche lithographische Verfahren angewendet werden.The conventional lithographic method can be used to structure the strip-shaped layer.
Zur Strukturierung der Halbleiterbereiche kann das herkömmliche lithographische Verfahren angewendet werden.The conventional lithographic method can be used to structure the semiconductor regions.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.Embodiments of the invention are shown in the figures and are explained in more detail below.
Es zeigenShow it
Figur 1 eine Struktur gemäß einem ersten Ausführungsbeispiel der Erfindung in Draufsicht; Figur 2 einen Steg-Feldeffekttransistor gemäß dem Stand der Technik;Figure 1 shows a structure according to a first embodiment of the invention in plan view; Figure 2 shows a fin field effect transistor according to the prior art;
Figur 3 eine Struktur gemäß einem zweiten Ausführungsbeispiel der Erfindung in Draufsicht;Figure 3 shows a structure according to a second embodiment of the invention in plan view;
Figur 4 eine Struktur gemäß einem dritten Ausführungsbeispiel der Erfindung in Draufsicht;Figure 4 shows a structure according to a third embodiment of the invention in plan view;
Figuren 5a bis 5c Schnittansichten zur Herstellung einerFigures 5a to 5c sectional views for producing a
Struktur nach Figur 1 entlang der Schnittlinie A-A' aus Figur 1, in denen einzelne Verfahrensschritte eines ersten Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind;Structure according to Figure 1 along the section line A-A 'of Figure 1, in which individual process steps of a first manufacturing method for manufacturing the structure are shown;
Figuren βa bis 6d Schnittansichten zur Herstellung einerFigures βa to 6d sectional views for producing a
Struktur nach Figur 1 entlang der Schnittlinie A-A' aus Figur 1, in denen einzelne Verfahrensschritte eines weiteren Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind.Structure according to Figure 1 along the section line A-A 'of Figure 1, in which individual process steps of a further manufacturing process for manufacturing the structure are shown.
Fig.l zeigt eine Struktur nach einem ersten Ausführungsbeispiel der Erfindung in Draufsicht.Fig.l shows a structure according to a first embodiment of the invention in plan view.
Dabei sind neun über einem Substrat 100 angeordnete, zueinander parallele Stege 101 ersichtlich.Nine webs 101, which are arranged above a substrate 100 and parallel to one another, can be seen.
Die Stege 101 dienen als Kanäle für Feldeffekttransistoren einer integrierten Schaltungsanordnung. Es können je nach Ausbildung der integrierten Schaltungsanordnung deutlich mehr Stege vorgesehen weden, insbesondere auch über die gesamte Chipfläche. Die Feldeffekttransistoren werden in weiteren Herstellungsschritten komplettiert, so etwa mit Gate, Source und Drain versehen. Dabei können die Endbereiche der Stege 101 selbst durch geeignete Dotierung als Source und Drain ausgebildet sein. Es können aber auch eigenständige Source- und Drain-Bereiche gebildet werden, die dann mit dem als Kanal dienenden Steg 101 zusammenwirken.The webs 101 serve as channels for field effect transistors of an integrated circuit arrangement. Depending on the design of the integrated circuit arrangement, significantly more webs can be provided, in particular also over the entire chip area. The field effect transistors are completed in further manufacturing steps, for example with gate, source and drain. The end regions of the webs 101 can themselves be designed as a source and drain by suitable doping. However, independent source and drain regions are formed which then interact with the web 101 serving as a channel.
Jeder Steg 101 weist eine Stegbreite Eb, und eine Steglänge El auf. Die Steglänge El ist dabei um ein Vielfaches größer als die Stegbreite Eb.Each web 101 has a web width Eb and a web length El. The web length El is many times larger than the web width Eb.
Die Stegbreite Eb beträgt im Ausführungsbeispiel etwa 30 nm. Diese geringe Stegbreite Eb ist für eine Verarmung der Kanäle der Feldeffekttransistoren erforderlich, die zumindest durch Teilbereiche der Stege gebildet werden.The web width Eb is approximately 30 nm in the exemplary embodiment. This small web width Eb is necessary for depletion of the channels of the field effect transistors, which are formed at least by partial regions of the webs.
Die Steglänge El ist bei allen Stegen 101 gleich. Es können jedoch auch Stege mit unterschiedlichen Längen über demselben Substrat gebildet werden.The web length El is the same for all webs 101. However, webs of different lengths can also be formed over the same substrate.
Die Stege 101 weisen untereinander einen Abstand Ea auf. Dieser Abstand Ea ist größer als die Auflösung von herkömmlichen lithographischen Verfahren. Die Auflösung eines solchen herkömmlichen lithographischen Verfahrens wird im folgenden mit „fλλ abgekürzt. Bei dem Ausführungsbeispiel nach Figur 1 beträgt der Stegabstand Ea = 2*f.The webs 101 are at a distance Ea from one another. This distance Ea is greater than the resolution of conventional lithographic processes. The resolution of such a conventional lithographic method is abbreviated in the following with “f λλ . In the exemplary embodiment according to FIG. 1, the web spacing is Ea = 2 * f.
Zur Herstellung der Feldeffekttransistoren in SOI-Technik müssen also nur die Stegbreiten Eb mit sublithographischen Verfahren, vorzugsweise der CARL-Lack Sylilierung (Chemical Amplification of Resist Lines) strukturiert werden, da diese Abmessungen geringer ist als die Auflösung von herkömmlichen lithographischen Verfahren. Bei solchen sublithographischen Verfahren wird in vorteilhafter Weise Photo- oderTo produce the field effect transistors using SOI technology, only the web widths Eb have to be structured using sublithographic methods, preferably the CARL lacquer silting (Chemical Amplification of Resist Lines), since these dimensions are less than the resolution of conventional lithographic methods. In such sublithographic processes, photo or
Röntgenstrahllithographie angewendet werden, allerdings mit anschließender Nachbehandlung wie Silylation oder Spacerbildung zur Bildung von Abmessungen unterhalb der Auflösung des photolithographischen Verfahrens. Sämtliche folgenden Strukturierungen von Gate, Source und Drain, aber auch bereits die Einstellung der Steglängen kann alleine mit herkömmlichen optischen lithographischen Verfahren und ggf anschließender Ätzung durchgeführt werden, da die Steglängen El nicht sublithographische Abmessungen erreichen. Voraussetzung dafür ist aber die Anordnung der Stege 101 zueinander im Abstand größer f, da ansonsten auch die Steglängen wie weitere Strukturen mit sublithographischen Verfahren gebildet werden müßten.X-ray lithography can be used, but with subsequent aftertreatment such as silylation or spacer formation to form dimensions below the resolution of the photolithographic process. All subsequent structuring of the gate, source and drain, but also the adjustment of the ridge lengths, can be done using conventional optical lithographic processes and, if necessary, subsequent etching, since the web lengths El do not reach sublithographic dimensions. A prerequisite for this, however, is the spacing of the webs 101 from one another by a distance f, since otherwise the web lengths, like other structures, would have to be formed using sublithographic methods.
Für die Beschreibung der Fuguren 3 und 4 werden für gleiche Elemente die gleichen Bezugszeichen verwendet.The same reference numerals are used for the same elements in the description of FIGS. 3 and 4.
Fig. 3 zeigt den Ausschnitt einer erfindungsgemäßen SOI- Struktur auf einem Substrat 100 in Draufsicht. Dabei ist ein singulärer Steg 101 neben einem bereits mit einem Gate 102, einem Source-Bereich 103 und einem Drain-Bereich 104 versehenen Steg 101 angeordnet. Die linksseitige Substruktur aus Gate 102, Source-Bereich 103, Drain-Bereich 104 und Steg 101 bildet einen Feldeffekttransistor. Der rechtsseitige Steg kann ebenfalls in weiteren Herstellungsschritten noch zu einem Feldeffekttransistor ausgebildet werden, oder aber auch zu einem Bauelement anderer Funktion. Jedenfalls stellt die dargestellte Struktur nach ihrer Vollendung eine integrierte Schaltungsanordnung dar.3 shows the detail of an SOI structure according to the invention on a substrate 100 in plan view. In this case, a singular web 101 is arranged next to a web 101 already provided with a gate 102, a source region 103 and a drain region 104. The substructure on the left-hand side consisting of gate 102, source region 103, drain region 104 and web 101 forms a field effect transistor. The right-hand web can also be formed into a field effect transistor in further production steps, or else into a component of another function. In any case, the structure shown represents an integrated circuit arrangement after its completion.
Dotierte Source- und Drain-Bereiche 103 bzw. 104 sind dabei zumindest über einem Teil des Stegs 101 angeordnet. In Draufsicht ist dabei die Kontaktfläche zur elektrischen Anbindung zu sehen. Source-Breite Sb und Source-Länge Sl wie auch Drain-Breite Db und Drain-Länge Db betragen etwa 1,3 * f. Diese Struktur-Abmessungen sind damit insbesondere größer als die Auflösung herkömmlicher optischerDoped source and drain regions 103 and 104 are arranged at least over part of the web 101. The contact area for the electrical connection can be seen in plan view. Source width Sb and source length S1 as well as drain width Db and drain length Db are approximately 1.3 * f. These structural dimensions are therefore in particular larger than the resolution of conventional optical ones
Lithographieverfahren und können deshalb mit diesen Verfahren hergestellt werden.Lithography processes and can therefore be produced with these processes.
Das Gate 102 enthält einen Gatestreifen 1020 und einen Gatekontakt 1021. Der Gatestreifen 1020 ist über einen Teil des Stegs 101 gelegt und wirkt auf den durch den Steg 101 gebildeten Kanal ein. Die Gatestreifenbreite Gb beträgt etwa f, die Gatestreifenlänge Gl etwa 1,3 * f, , die Gatekontaktbreite Gkb und die Gatekontaktlänge Gkl jeweils etwa 1,3 * f. Diese Struktur-Abmessungen sind damit insbesondere größer als die Auflösung herkömmlicher optischer Lithographieverfahren und können deshalb mit diesen Verfahren hergestellt werden.The gate 102 contains a gate strip 1020 and a gate contact 1021. The gate strip 1020 is placed over part of the web 101 and acts on the channel formed by the web 101. The gate strip width Gb is approximately f, the gate strip length Gl about 1.3 * f, the gate contact width Gkb and the gate contact length Gkl each about 1.3 * f. These structural dimensions are therefore in particular larger than the resolution of conventional optical lithography processes and can therefore be produced using these processes.
Auch die Abstände zwischen Source-Bereich 103 und Gate 102 sowie zwischen Gate 102 und Drain-Bereich sind stets größer f, sodaß mit Ausnahme der Stegbreite alle übrigenThe distances between source region 103 and gate 102 and between gate 102 and drain region are always larger f, so that with the exception of the web width, all others
Strukturabmessungen mit einem herkömmlichen lithographischen Verfahren mit der Auflösung f hergestellt werden können.Structural dimensions can be produced with a conventional lithographic process with the resolution f.
So ist auch der Abstand zwischen den Stegen 103 mit 2,3 * f insbesondere größer f, sodaß nicht nur die Source- Drain- und Gatestrukturen mit dem wenig aufwendigen lithographischen Verfahren hergestellt werden können, sondern auch der Gatekontakt 1021 zwischen den Stegen 101 angeordnet werden kann.Thus, the distance between the webs 103 with 2.3 * f is in particular greater than f, so that not only the source, drain and gate structures can be produced using the less complex lithographic process, but also the gate contact 1021 can be arranged between the webs 101 can.
Fig. 4 zeigt den Ausschnitt einer erfindungsgemäßen SOI- Struktur auf einem Substrat 100 in Draufsicht. Dabei ist ein singulärer Steg 101 neben vier bereits jeweils mit einem Gate 102, einem Source-Bereich 103 und einem Drain-Bereich 104 versehenen Stegen 101 angeordnet. Die vier Substrukturen aus Gate 102, Source-Bereich 103, Drain-Bereich 104 und Steg 101 bilden je einen Feldeffekttransistor. Hinsichtlich der Abmessungen der Strukturen wird auf die Ausführungen zu Figur 3 verwiesen.4 shows the detail of an SOI structure according to the invention on a substrate 100 in plan view. In this case, a singular web 101 is arranged next to four webs 101 each provided with a gate 102, a source region 103 and a drain region 104. The four substructures comprising gate 102, source region 103, drain region 104 and web 101 each form a field effect transistor. With regard to the dimensions of the structures, reference is made to the statements relating to FIG. 3.
Als Besonderheit fällt bei der Struktur nach Figur 4 auf, daß das Gate 102 lediglich einen einizigen Gatekontakt 1021 aufweist und im übrigen ein einziger mit dem Gatekontakt 1021 verbundener Gate-Streifen 1020 für alle Feldeffekttransistoren vorgesehen und über alle Stege 101 geführt ist. Somit läßt sich die integrierte Schaltungsanordnung mit ihren vier Feldeffekttransistoren über nur einen einzigen Gatekontakt 1021 steuern. Der dadurch eingesparte Platz - es müssen nicht vier Gatekontakte vorgesehen werden - hat zur Folge, daß nun alle vier Transistoren in gleicher Weise durch das gemeinsame Gate steuerbar sind.A special feature of the structure according to FIG. 4 is that the gate 102 has only a single gate contact 1021 and, moreover, a single gate strip 1020 connected to the gate contact 1021 is provided for all field effect transistors and is guided over all the bridges 101. The integrated circuit arrangement with its four field effect transistors can thus be used Control over only a single gate contact 1021. The space saved as a result - four gate contacts do not have to be provided - has the consequence that all four transistors can now be controlled in the same way by the common gate.
Die einzelnen Source-Bereiche 103 wie auch die einzelnen Drain-Bereiche 103 sind über Verbindungen 1030 bzw. 1040 miteinander elektrisch verbunden. Damit entsteht eine Schaltungsanordnung aus vier parallel zueinander geschalteten Feldeffekttransistoren mit einem gemeinsamen Gate.The individual source regions 103 as well as the individual drain regions 103 are electrically connected to one another via connections 1030 and 1040. This creates a circuit arrangement of four field effect transistors connected in parallel to one another with a common gate.
Die Verbindungen 1030 und 1040 weisen wiederum Breiten und Längen auf, die zumindest gleich der Auflösung f des herkömmlichen, zur Strukturierung von Gate, Source und Drain verwendeten lithographischen Verfahrens ist, und die damit ebenfalls mit diesem Verfahren hergestellt werden können.The connections 1030 and 1040 in turn have widths and lengths which are at least equal to the resolution f of the conventional lithographic process used for structuring the gate, source and drain, and which can therefore also be produced using this process.
Fig. 5 zeigt Schnittansichten zur Herstellung einer Struktur nach Figur 1 entlang der Schnittlinie A-A' aus Figur 1, in denen einzelne Verfahrensschritte eines ersten Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind. Dabei wird nur die Herstellung der periodischen Stegstruktur und insbesondere der sublithographischen Stegbreiten unter Zuhilfenahme eines sublithographischen Verfahrens erläutert.5 shows sectional views for the production of a structure according to FIG. 1 along the section line A-A 'from FIG. 1, in which individual method steps of a first production method for producing the structure are shown. Only the manufacture of the periodic web structure and in particular the sublithographic web widths is explained with the aid of a sublithographic process.
Als sublithographisches Verfahren wird ein lithographischer Herstellungsprozeß unter Verwendung eines CARL-Lacks (Chemical Amplification of Resist Lines) angewendet.As a sublithographic process, a lithographic manufacturing process using a CARL varnish (Chemical Amplification of Resist Lines) is used.
Ein SOI-Wafer 500 nach Fig. 5a enthält dabei eine erste Siliziumschicht 5000, eine Buried-Oxid-Schicht 5001 und eine zweite Siliziumschicht 5002, aus der letztendlich die periodisch angeordneten Elemente in Form von Stegen geformt werden. Auf dem SOI-Wafer 500 wird eine Isolierschicht 501 abgeschieden, vorzugsweise enthaltend Siliziumnitrid Si3N4. 'Auf diese Isolierschicht 501 wird eine Lackschicht 502 aufgebracht, hier ein CARL-Resist-Lack. Nach Maskierung, Belichtung und Entwicklung entsteht die Struktur nach Fig. 5a, durch die die Strukturierung der Stegbreiten vorbereitet wird. Die Maske ist dabei derart gestaltet, daß die Abstände benachbarter, im folgenden zu erstellenden Stege größer der Auflösung von optischen photolithographischen Verfahren ist.An SOI wafer 500 according to FIG. 5a contains a first silicon layer 5000, a buried oxide layer 5001 and a second silicon layer 5002, from which the periodically arranged elements are ultimately formed in the form of webs. An insulation layer 501, preferably containing silicon nitride Si 3 N 4, is deposited on the SOI wafer 500. 'On this insulating layer 501, a resist layer 502 here CARL resist lacquer is applied. After masking, exposure and development, the structure according to FIG. 5a is created, by which the structuring of the web widths is prepared. The mask is designed in such a way that the spacing between adjacent webs to be created below is greater than the resolution of optical photolithographic processes.
Im folgenden erfolgt eine Silylation des Lacks 502, also ein Auf uellen. Damit entstehen gequellte Randbereiche 505 im Lack gemäß Fig. 5b, die im folgenden die Stegbreite mit einer Abmessung unterhalb der Auflösung des lithographischen Verfahrens definieren. Durch die Silylierung kann also die Stegbreite eingestellt werden.The lacquer 502 is subsequently silylated, that is to say it swells. This results in swollen edge areas 505 in the lacquer according to FIG. 5b, which in the following define the web width with a dimension below the resolution of the lithographic process. The web width can thus be set by the silylation.
In den entstehenden Gräben im Lack 502 wird im folgenden die Nitridschicht geätzt, siehe Fig. 5b.The nitride layer is etched in the resulting trenches in lacquer 502, see FIG. 5b.
Im folgenden wird der Lack gestrippt, und daraufhin Oxid abgeschieden. Mit einem CMP-verfahren wird überschüssiges Oxid wieder abgetragen, sodaß kleine Oxidstege 503 in der Nitridschicht 501 entstehen, siehe Fig. 5c.In the following the paint is stripped and then oxide is deposited. Excess oxide is removed again using a CMP process, so that small oxide bars 503 are formed in the nitride layer 501, see FIG. 5c.
Nachdem im folgenden die Nitridschicht naßgeätzt wird und auch die darunterliegende Siliziumschicht 5002 bis zur Buried-oxid-Schicht 5001 geätzt wird, entstehen periodisch zueinander angeordnete, freistehende, dreidimensionale Stege 101, die in Fig. 6d zu sehen sind.After the nitride layer has been wet-etched in the following and the underlying silicon layer 5002 up to the buried oxide layer 5001 has also been etched, freestanding, three-dimensional webs 101 are periodically arranged, which can be seen in FIG. 6d.
Fig. 6 zeigt Schnittansichten zur Herstellung einer Struktur nach Figur 1 entlang der Schnittlinie A-A' aus Figur 1, in denen einzelne Verfahrensschritte eines weiteren Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind. Dabei wird nur die Herstellung der periodischen Stegstruktur und insbesondere der sublithographischen Stegbreiten unter Zuhilfenahme eines sublithographischen Verfahrens erläutert.FIG. 6 shows sectional views for producing a structure according to FIG. 1 along the section line AA 'from FIG. 1, in which individual method steps of a further manufacturing method for producing the structure are shown. Only the manufacture of the periodic web structure and in particular the sublithographic bridge widths explained using a sublithographic process.
Gleiche Elemente / Schichten erhalten die gleichen Bezugszeichen wie in Figur 5.The same elements / layers are given the same reference symbols as in FIG. 5.
Ein SOI-Wafer 500 nach Fig. 6a enthält dabei eine erste Siliziumschicht 5000, eine Buried-Oxid-Schicht 5001 und eine zweite Siliziumschicht 5002, aus der letztendlich die periodischen Elemente in Form von Stegen geformt werden.An SOI wafer 500 according to FIG. 6a contains a first silicon layer 5000, a buried oxide layer 5001 and a second silicon layer 5002, from which the periodic elements are ultimately formed in the form of webs.
Auf dem SOI-Wafer wird eine Isolierschicht 501 abgeschieden, vorzugsweise enthaltend Siliziumnitrid Si3N4. Auf diese Isolierschicht 501 wird eine Lackschicht 502 aufgebracht. Nach Maskierung, Belichtung und Entwicklung sowie anschließender Ätzung der Nitridschicht 501 entsteht die Struktur nach Fig. 6a, durch die die Strukturierung der Stegbreiten vorbereitet wird. Die Maske ist dabei derart gestaltet, daß die Abstände benachbarter, im folgenden zu erstellenden Stege größer der Auflösung von optischen photolithographischen Verfahren ist.An insulating layer 501, preferably containing silicon nitride Si 3 N 4, is deposited on the SOI wafer. A lacquer layer 502 is applied to this insulating layer 501. After masking, exposure and development as well as subsequent etching of the nitride layer 501, the structure according to FIG. 6a is created, by which the structuring of the web widths is prepared. The mask is designed in such a way that the spacing between adjacent webs to be created below is greater than the resolution of optical photolithographic processes.
Im folgenden wird der Lack gestrippt, erneut Nitrid abgeschieden, und Nitrid-Spacer 504 geätzt. Die Spacer 504 definieren im folgenden die Stegbreite.In the following, the lacquer is stripped, nitride is deposited again, and nitride spacer 504 is etched. The spacers 504 define the web width below.
Im folgenden wird Oxid abgeschieden. Mit einem CMP-Verfahren wird überschüssiges Oxid wieder abgetragen, sodaß kleine Oxidstege 503 in der Nitridschicht 501 entstehen, siehe Fig. 6c.In the following, oxide is deposited. Excess oxide is removed again using a CMP process, so that small oxide bars 503 are formed in the nitride layer 501, see FIG. 6c.
Nachdem im folgenden die Nitridschicht naßgeätzt wird und auch die darunterliegende Siliziumschicht 5002 bis zur Buried-oxid-Schicht 5001 geätzt wird, entstehen periodisch zueinander angeordneten, freistehende, dreidimensionale Stege 101, die in Fig. 6d zu sehen sind. In diesem Dokument ist folgende Veröffentlichung zitiert:After the nitride layer has been wet-etched in the following and the underlying silicon layer 5002 up to the buried oxide layer 5001 has also been etched, freestanding, three-dimensional webs 101 are periodically arranged, which can be seen in FIG. 6d. The following publication is cited in this document:
[1] D.Hisamoto et al, A Fully Depleted Lean-Channel[1] D.Hisamoto et al, A Fully Depleted Lean Channel
Transistor (DELTA) - A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No. 1, S. 36 - 38, 1990Transistor (DELTA) - A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No. 1, pp. 36-38, 1990
[2] D.Hisamoto et al, A Folded-channel MOSFET for Deep-sub- tenth Micron Era, IEDM 98, S. 1032 - 1033, 1998 [2] D. Hisamoto et al, A Folded-channel MOSFET for Deep-subtenth Micron Era, IEDM 98, pp. 1032-1033, 1998
Bezugs zeichenlisteReference character list
A-A' SchnittlinieA-A 'cut line
100 Substrat100 substrate
101 Steg101 footbridge
Eb StegbreiteEb web width
El SteglängeEl bridge length
Ea StegabstandEa stand distance
102 Gate102 gate
1020 Gatestreifen1020 gate strips
Gb GatebreiteGb gate width
Gl GatelängeGl gate length
1021 Gatekontakt1021 gate contact
Gkb GatekontaktbreiteGkb gate contact width
Gkl GatekontaktlängeGkl gate contact length
103 Source-Bereich103 Source area
Sb Source-BreiteSb source width
Sl Source-LängeSl source length
1030 Verbindung1030 connection
114 Drain-Bereich114 drain area
Db Drain-BreiteDb drain width
Dl Drain-LängeDl drain length
1140 Verbindung f Auflösung1140 connection for resolution
200 Steg-Feldeffekttransistor200 bridge field effect transistor
201 Siliziumsubstrat201 silicon substrate
202 Feldoxidschicht202 field oxide layer
203 Steg203 footbridge
204 Gate204 gate
205 Seitenwände Steg205 sidewall bridge
206 Source-Bereich206 source area
207 Drain-Bereich 500 SOI-Wafer207 drain area 500 SOI wafers
5000 Erste Siliziumschicht5000 First silicon layer
5001 Buried Oxid5001 buried oxide
5002 Zweite Siliziumschicht5002 Second silicon layer
501 Nitridschicht501 nitride layer
502 Lackschicht502 lacquer layer
503 Oxidsteg503 oxide bar
504 Spacer504 spacers
505 Randbereich 505 edge area

Claims

Patentansprüche claims
1. Über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung, • mit einer periodischen Anordnung von gleichen, dreidimensionalen Elementen,1. Structure of an integrated circuit arrangement arranged over a substrate, • with a periodic arrangement of identical, three-dimensional elements,
• bei der benachbarte Elemente voneinander einen Abstand aufweisen, der größer oder gleich der Auflösung eines zur Strukturierung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens ist,In which adjacent elements are at a distance from one another which is greater than or equal to the resolution of a lithographic process used for structuring at least parts of the structure,
• bei der die Elemente als Stege ausgebildet sind.• in which the elements are designed as webs.
2. Struktur nach Anspruch 1, bei der die Stege parallel zueinander angeordnet sind.2. Structure according to claim 1, wherein the webs are arranged parallel to each other.
3. Struktur nach Anspruch 2, bei der jeder Steg eine Stegbreite aufweist, die kleiner ist als die Auflösung des lithographischen Verfahrens.3. The structure of claim 2, wherein each land has a land width that is less than the resolution of the lithographic process.
4. Struktur nach einem der Ansprüche 1 bis 3, bei der jeder Steg eine Stegbreite aufweist, die kleiner 40 nm ist.4. Structure according to one of claims 1 to 3, in which each web has a web width which is less than 40 nm.
5. Struktur nach Anspruch 4, bei der jeder Steg eine Stegbreite von etwa 20 nm bis 30 nm aufweist.5. Structure according to claim 4, wherein each web has a web width of about 20 nm to 30 nm.
6. Struktur nach einem der Ansprüche 1 bis 5, bei der jeder Steg eine Steglänge aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.6. Structure according to one of claims 1 to 5, wherein each web has a web length that is greater than or equal to the resolution of the lithographic process.
7. Struktur nach Anspruch 6, bei der jeder Steg eine Steglänge aufweist, die größer- ist als das Fünffache der Auflösung des lithographischen Verfahrens.7. The structure of claim 6, wherein each land has a land length that is greater than five times the resolution of the lithographic process.
8. Struktur nach Anspruch 7, bei der jeder Steg eine Steglänge von etwa dem Fünffachen der Auflösung des lithographischen Verfahrens aufweist.8. Structure according to claim 7, in which each web has a web length of approximately five times the resolution of the lithographic process.
9. Struktur nach einem der vorhergehenden Ansprüche, bei der der Abstand zwischen benachbarten Elementen etwa dem 2 bis 2,5-fachen der Auflösung des lithographischen Verfahrens entspricht.9. Structure according to one of the preceding claims, in which the distance between adjacent elements corresponds approximately to 2 to 2.5 times the resolution of the lithographic method.
10. Struktur nach einem der Ansprüche 1 bis 9, bei der eine streifenförmige Schicht dergestalt angeordnet ist, daß sie zumindest einen der Stege kreuzt und dabei über den zumindest einen Steg geführt ist.10. Structure according to one of claims 1 to 9, wherein a strip-shaped layer is arranged such that it crosses at least one of the webs and is guided over the at least one web.
11. Struktur nach Anspruch 10, bei der die Breite der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens ist.11. The structure of claim 10, wherein the width of the layer is greater than or equal to the resolution of the lithographic process.
12. Struktur nach Anspruch 11, bei der die Länge der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens ist.12. The structure of claim 11, wherein the length of the layer is greater than or equal to the resolution of the lithographic process.
13. Struktur nach einem der Ansprüche 1 bis 12, bei der Halbleiterbereiche an den Enden zumindest eines Stegs angeordnet sind.13. Structure according to one of claims 1 to 12, wherein the semiconductor regions are arranged at the ends of at least one web.
14. Struktur nach Anspruch 13, bei der die Bereiche zumindest teilweise über dem Steg angeordnet sind.14. The structure of claim 13, wherein the regions are at least partially arranged above the web.
15. Struktur nach Anspruch 14, bei der jeder Bereich eine Breite aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.15. The structure of claim 14, wherein each region has a width that is greater than or equal to the resolution of the lithographic process.
16. Struktur nach Anspruch 15, bei der jeder Bereich eine Länge aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist. 16. The structure of claim 15, wherein each region has a length greater than or equal to the resolution of the lithographic process.
17. Struktur nach einem der vorhergehenden Ansprüche, bei der jedes Element Bestandteil eines zugehörigen elektronischen Bauelements ist.17. Structure according to one of the preceding claims, wherein each element is part of an associated electronic component.
18. Struktur nach einem der vorhergehenden Ansprüche, bei der zumindest eines der Elemente Bestandteil eines Feldeffekttransistors ist.18. Structure according to one of the preceding claims, in which at least one of the elements is part of a field effect transistor.
19. Struktur nach einem der Ansprüche 1 bis 18, bei der zumindest ein Abschnitt eines der Stege als19. Structure according to one of claims 1 to 18, wherein at least a portion of one of the webs as
Kanalbereich für einen Feldeffekttransistor ausgebildet ist.Channel area is formed for a field effect transistor.
20. Struktur nach Anspruch 19, bei der jeder Steg zumindest ein Abschnitt aufweist, der als Kanalbereich für einen zugehörigen Feldeffekttransistor ausgebildet ist.20. The structure as claimed in claim 19, in which each web has at least one section which is designed as a channel region for an associated field-effect transistor.
21. Struktur nach einem der Ansprüche 10 bis 20, bei der die streifenförmige Schicht als Gate für einen Feldeffekttransistor ausgebildet ist.21. Structure according to one of claims 10 to 20, in which the strip-shaped layer is designed as a gate for a field effect transistor.
22. Struktur nach Anspruch 21, bei der sich das Gate über mehrere Stege erstreckt und damit ein gemeinsames Gate für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen ist.22. The structure of claim 21, wherein the gate extends over a plurality of webs and thus a common gate for a plurality of field effect transistors is provided on the substrate.
23. Struktur nach einem der Ansprüche 13 bis 22, bei der die Halbleiterbereiche an den Enden des Stegs als Source und Drain ausgebildet sind.23. Structure according to one of claims 13 to 22, in which the semiconductor regions are formed at the ends of the web as a source and drain.
24. Struktur nach Anspruch 23, bei der sich Source und Drain über mehrere Stegenden erstrecken und damit ein gemeinsames Source und ein gemeinsames Drain für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen sind.24. The structure as claimed in claim 23, in which the source and drain extend over a plurality of web ends, and thus a common source and a common drain are provided on the substrate for a plurality of field-effect transistors.
25. Struktur nach einem der vorhergehenden Ansprüche, bei dem das lithographische Verfahren optische Strahlung verwendet . 25. Structure according to one of the preceding claims, in which the lithographic process uses optical radiation.
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