WO1999019984A1 - Circuit and method for limiting the amplitude of an alternating voltage - Google Patents

Circuit and method for limiting the amplitude of an alternating voltage Download PDF

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WO1999019984A1
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Bostjan Bitenc
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Siemens Aktiengesellschaft
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Definitions

  • MOS transistors are preferably used as switching elements in power electronics. These MOS transistors require a defined switching voltage for switching. Exceeding a maximum permissible switching voltage leads to destruction of the MOS transistor.
  • MOS transistors are driven, for example, by an additional winding on the secondary side of a transformer.
  • the generation of a switching voltage by the additional winding on the secondary side of the converter entails the disadvantage that the level of the switching voltage cannot be dimensioned arbitrarily, since only a limited number of integer turns on the secondary side of the transformer is available for this.
  • Generating the switch-on voltage with the aid of the additional winding has the further disadvantage that the switch-on voltage can be exceeded at higher input voltages on the primary side of the transformer and the transistor to be controlled in this way can be destroyed.
  • this control has the disadvantage that the efficiency of said control is reduced at higher switching voltages due to the losses that occur.
  • the invention is based on the object of specifying a circuit arrangement and a method for limiting the amplitude of an AC voltage.
  • the solution to the problem results from the features of claims 1 and 9.
  • the invention has the advantage that switching voltages can be generated without delay and at any height.
  • the invention has the further advantage that the use of MOSFET transistors results in an amplitude limitation of high-frequency AC voltages without loss.
  • FIG. 1 shows a converter with a control of a switching element on the secondary side of a converter according to the prior art
  • FIG. 2 shows an arrangement of a limiter circuit in front of a
  • Figure 3 shows a circuit configuration of the limiter circuit
  • Figure 4 shows a further circuit configuration of the limiter circuit.
  • FIG. 1 shows a converter UM designed as a single-ended flow converter.
  • This single-ended flow converter is essentially composed of a transformer UT, which consists of a primary-side winding PN, a first secondary-side winding SN1, a second winding SN2 arranged in series with this, an electronic switch S on the primary side of the transformer UT, one in parallel to the first secondary winding SN1 of the transformer UT arranged diode DF, a capacitor arranged parallel to the output of the transformer UT tat C and a series inductance L, which is arranged between the diode DF and the capacitor C.
  • the further diode DU shown here with a broken line is arranged between a tap point AP, which is between the first and second secondary-side windings SN1, SN2 of the transformer UT, and the cathode of the diode DF.
  • the further diode DU is replaced by a transistor T which can be controlled via the second winding SN2 due to a lower power loss.
  • This transistor T which is preferably a MOS transistor T, is arranged such that the input S of the controlled system SD of the MOS transistor T with the tap points AP and the output D of the controlled system SD of the MOS transistor T with the Cathode of the diode DF is connected.
  • the control input G of the MOS transistor T is connected via a resistor RT to the connection of the second winding SN2 arranged on the secondary side of the transformer UT.
  • the input voltage UE is present at the winding PN.
  • the switching frequency of the electronic switch S can be up to one MHz.
  • the voltages are SN1 / PN * UE and SN2 / PN * UE.
  • the MOS transistor T turns on when its control input G has a higher switching voltage than the input S of the controlled system SD of the MOS transistor T.
  • the diode DF is not conductive.
  • FIG. 2 shows a section of the converter UM from FIG. 1.
  • a limiter unit B is arranged on the secondary side of the transformer UT between the connection of the second winding SN2 on the secondary side of the transformer UT and the control input G of the MOS transistor T.
  • a first connection AI of the limiter unit B is the connection of the second winding SN2 and a second connection A2 is connected to the control input G of the MOS transistor T.
  • a third connection A3 of the limiter unit B is connected to the input S of the controlled system SD of the MOS transistor T.
  • the transformer UT in particular the second winding SN2, represents a voltage source U with respect to the first and third connection AI, A3 of the limiter circuit B. Between the first connection AI and the third connection A3 is that of the second winding SN2 of the transformer UT emitted high-frequency AC voltage UW.
  • a circuit configuration of the limiter unit B is shown in FIG.
  • the essential elements of the limiter unit B are a first reference voltage source RP, a second reference voltage source RN, a first isolating unit TR1 with a first switching element T1 and a first diode D1, a second isolating unit TR2 with a second switching element T2 and a second diode D2.
  • the first and second switching elements T1 and T2 are preferably MOSFET transistors.
  • the first connection AI of the limiter unit B which is connected to the free connection of the second winding SN2 of the transformer UT, is via the anode of the first diode D1 to the output D of the controlled system SD of the first MOSFET transistor Tl of the first separation unit TR1 and the cathode of the second diode D2 with output D of the controlled system SD of the second
  • the second connection A2 of the limiter unit B is connected to the Input S of the controlled system SD of the first and second MOSFET transistors T1, T2 connected.
  • a third and fifth diode D3, D5 are arranged between the second and third connection A2, A3, their anodes being connected to one another and to the control input G of the first MOSFET transistor T1 via the first reference voltage source RP.
  • a fourth and sixth diode D4, D6 are arranged between the second and third connection A2, A3, the two cathodes of the fourth and sixth diode D4, D6 being connected and via the second reference voltage source RN to the control input G of the second MOSFET transistor T2 are connected.
  • the third and fifth diodes D3, D5 and the fourth and sixth diodes D4, D6 are each advantageously in the form of double diodes D3, D5; D4, D6 trained.
  • the first MOSFET transistor T1 limits it when the reference voltage of the first reference voltage source RP minus the turn-on voltage of the first MOSFET transistor T1 is exceeded.
  • the reference voltage of the first reference voltage source RP is referred to the potential at the third terminal A3 during the positive voltage via the fifth diode D5.
  • the third diode D3 is not conductive during the positive voltage present between the first connection AI and the third connection A3.
  • the second and sixth diodes D2, D6 are blocked.
  • the reference voltage of the second reference voltage source RN and the voltage applied to the fourth diode D4 are present at the control input G of the second MOSFET transistor T2.
  • the first diode D1 blocks and the negative voltage is passed on to the second connection point A2 via the second diode D2 and the closed controlled system DS from the second MOSFET transistor T2.
  • the reference voltage of the second reference voltage source RN is referred to the potential present at the third connection A3 while the negative voltage is present between the first and third connections AI, A3 via the conductive sixth diode D6.
  • the fifth diode D5 blocks.
  • the reference voltage of the first reference voltage source RP and the voltage applied to the third diode D3 are present at the control input of the first MOSFET transistor T1 via the conductive third diode D3.
  • the voltage is passed on to the free connection of the second winding SN2 and at the third connection A3 the voltage that can be tapped at the tap point AP between the first and second windings SN1, SN2 is passed on.
  • the voltage present at the second terminal A2 results from a voltage value of the first reference voltage minus the turn-on voltage of the first MOSFET transistor T1.
  • the first MOSFET transistor T1 is not turned on as soon as the voltage at the output of the second terminal A2 of the limiter unit B has the positive reference value minus the turn-on voltage of the second MOSFET transistor T1.
  • the voltage at the second terminal A2 is due to the capacitance of the MOS Transistor T remains approximately at this value.
  • the voltage present at the first connection AI of the limiter unit B is limited to 9 to 11 volts.
  • connection AI of the limiter unit B If the voltage negative to the third connection A3 is present at the connection AI of the limiter unit B, this is limited in the same way as described above.
  • the reference voltage of the second reference voltage source RN of, for example, -14 volts and a turn-on voltage of the second MOSFET transistor T2 of 2 to 4 volts
  • the voltage present at the first connection AI of the limiter unit B is limited by 9 to 11 volts at the second Connection A2 of the limiter unit B.
  • the first MOSFET transistor T1 and the second MOSFET transistor T2 are only negligibly loaded.
  • FIG. 4 shows an embodiment of the limiter unit B shown in FIG. 3.
  • the embodiment relates to the embodiment of the first and second reference voltage sources RP and RN.
  • the only difference between the two reference voltage units RP and RN is that a positive voltage is present at the output of the first reference voltage source RP and a negative voltage is present at the output of the second reference voltage source RN.
  • the first reference voltage source RP is formed from a first series circuit comprising a diode D7 and a capacitor C1, and a series circuit made up of a resistor R1 and a zener diode ZI in parallel with the capacitor C1. Another capacitor C2 is arranged in parallel to the Zener diode ZI.
  • the structure of the second reference voltage source RN corresponds to that of the first reference voltage source RN.
  • the reference voltage present at the control input G of the first and second MOSFET transistors T1, T2 can be changed by the Zener diodes ZI, Z2 arranged in the first and second reference voltage units RP and RN.

Abstract

In the event that especially a high-frequency alternating voltage exceeds a reference voltage applied to a control input of a MOSFET transistor, said reference voltage being supplied by a reference voltage source, the amplitude of the alternating voltage is limited without loss by opening the control system of the MOSFET transistor which is otherwise closed.

Description

Beschreibungdescription
Schaltungsanordnung und Verfahren zur Amplitudenbegrenzung einer WechselspannungCircuit arrangement and method for limiting the amplitude of an AC voltage
In der Leistungselektronik werden vorzugsweise MOS-Transistoren als Schaltelemente verwendet. Diese MOS-Transistoren benötigen zum Durchschalten eine definierte Durchschalte- spannung. Ein Überschreiten einer maximal zulässigen Durch- schaltespannung führt zu einer Zerstörung des MOS- Transistors .MOS transistors are preferably used as switching elements in power electronics. These MOS transistors require a defined switching voltage for switching. Exceeding a maximum permissible switching voltage leads to destruction of the MOS transistor.
In vielen Schaltungsanordnungen, insbesondere bei Umrichtern werden MOS-Transistoren über beispielsweise eine zusätzliche Wicklung auf der Sekundärseite eines Übertragers angesteuert . Die Erzeugung einer Durchschaltespannung durch die zusätzliche Wicklung an der Sekundärseite des Umrichters bringt jedoch den Nachteil mit sich, daß die Höhe der Durchschaltespannung nicht beliebig dimensionierbar ist, da hierfür nur eine begrenzte Anzahl ganzzahliger Windungszahlen auf der Sekundärseite des Übertragers zur Verfügung steht. Eine Erzeugung der Durchschaltespannung mit Hilfe der zusätzlichen Wicklung bringt den weiteren Nachteil mit sich, daß bei höheren EingangsSpannungen an der Primärseite des Übertragers die Durchschaltespannung überschritten und der damit anzusteuernde Transistor zerstört werden kann. Desweiteren bringt diese Ansteuerung den Nachteil mit sich, daß sich der Wirkungsgrad der genannten Ansteuerung bei höheren Durchschaltespannungen aufgrund der entstehenden Verluste verringert .In many circuit arrangements, in particular in converters, MOS transistors are driven, for example, by an additional winding on the secondary side of a transformer. However, the generation of a switching voltage by the additional winding on the secondary side of the converter entails the disadvantage that the level of the switching voltage cannot be dimensioned arbitrarily, since only a limited number of integer turns on the secondary side of the transformer is available for this. Generating the switch-on voltage with the aid of the additional winding has the further disadvantage that the switch-on voltage can be exceeded at higher input voltages on the primary side of the transformer and the transistor to be controlled in this way can be destroyed. Furthermore, this control has the disadvantage that the efficiency of said control is reduced at higher switching voltages due to the losses that occur.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung und ein Verfahren zur Amplitudenbegrenzung einer WechselSpannung anzugeben.The invention is based on the object of specifying a circuit arrangement and a method for limiting the amplitude of an AC voltage.
Die Lösung der Aufgabe ergibt sich aus den Merkmalen der Patentansprüche 1 und 9. Die Erfindung bringt den Vorteil mit sich, daß Durchschalte- spannungen unverzögert und in beliebiger Höhe erzeugt werden können.The solution to the problem results from the features of claims 1 and 9. The invention has the advantage that switching voltages can be generated without delay and at any height.
Die Erfindung bringt den weiteren Vorteil mit sich, daß durch die Verwendung von MOSFET-Transistoren eine Amplitudenbegrenzung von hochfrequenten Wechselspannungen verlustlos durchgeführt geführt wird.The invention has the further advantage that the use of MOSFET transistors results in an amplitude limitation of high-frequency AC voltages without loss.
Weitere Besonderheiten sind in den Unteransprüchen angegeben.Further special features are specified in the subclaims.
Die Schaltungsanordnung und das Verfahren werden aus der nachfolgenden näheren Erläuterung zu einem Ausführungsbei- spiel anhand von Zeichnungen ersichtlich.The circuit arrangement and the method are evident from the following detailed explanation of an exemplary embodiment with reference to drawings.
Es zeigen:Show it:
Figur 1 einen Umrichter mit einer Ansteuerung eines Schalt- elementes auf der Sekundärseite eines Umrichters nach dem Stand der Technik, Figur 2 eine Anordnung einer Begrenzerschaltung vor einem1 shows a converter with a control of a switching element on the secondary side of a converter according to the prior art, FIG. 2 shows an arrangement of a limiter circuit in front of a
Steuereingang des Schaltelementes, Figur 3 eine Schaltungsausgestaltung der BegrenzerSchaltung undControl input of the switching element, Figure 3 shows a circuit configuration of the limiter circuit and
Figur 4 eine weitere Schaltungsausgestaltung der Begrenzerschaltung.Figure 4 shows a further circuit configuration of the limiter circuit.
Figur 1 zeigt einen als Eintakt-Durchflußwandler ausgebilde- ten Umrichter UM. Dieser Eintakt-Durchflußwandler ist im Wesentlichen aus einem Übertrager UT, der aus einer Primärsei- tigen Wicklung PN, einer ersten sekundarseitigen Wicklung SN1, einer zu dieser in Serie angeordneten zweiten Wicklung SN2, einem elektronischen Schalter S auf der Primärseite des Übertragers UT, einer parallel zu der ersten sekundarseitigen Wicklung SN1 des Übertragers UT angeordneten Diode DF, einer parallel zum Ausgang des Übertragers UT angeordneten Kapazi- tat C und einer Längsinduktivität L besteht, die zwischen der Diode DF und der Kapazität C angeordnet ist. Die hier mit unterbrochener Linie dargestellte weitere Diode DU ist zwischen einem Abgriffspunkt AP, der zwischen der ersten und zweiten sekundarseitigen Wicklung SN1, SN2 des Übertragers UT ist, und der Kathode der Diode DF angeordnet. Bei niedrigen AusgangsSpannungen UA wird die weitere Diode DU aufgrund von einer geringeren Verlustleistung durch einen über die zweite Wicklung SN2 ansteuerbaren Transistor T ersetzt. Dieser Tran- sistor T, der vorzugsweise ein MOS-Transistor T ist, wird derart angeordnet, daß der Eingang S der Regelstrecke SD des MOS-Transistors T mit dem Abgrif spunkt AP und der Ausgang D der Regelstrecke SD des MOS-Transistors T mit der Kathode der Diode DF verbunden ist. Der Steuereingang G des MOS- Transistors T ist über einen Widerstand RT mit dem Anschluß der auf der Sekundärseite des Übertragers UT angeordneten zweiten Wicklung SN2 verbunden.FIG. 1 shows a converter UM designed as a single-ended flow converter. This single-ended flow converter is essentially composed of a transformer UT, which consists of a primary-side winding PN, a first secondary-side winding SN1, a second winding SN2 arranged in series with this, an electronic switch S on the primary side of the transformer UT, one in parallel to the first secondary winding SN1 of the transformer UT arranged diode DF, a capacitor arranged parallel to the output of the transformer UT tat C and a series inductance L, which is arranged between the diode DF and the capacitor C. The further diode DU shown here with a broken line is arranged between a tap point AP, which is between the first and second secondary-side windings SN1, SN2 of the transformer UT, and the cathode of the diode DF. At low output voltages UA, the further diode DU is replaced by a transistor T which can be controlled via the second winding SN2 due to a lower power loss. This transistor T, which is preferably a MOS transistor T, is arranged such that the input S of the controlled system SD of the MOS transistor T with the tap points AP and the output D of the controlled system SD of the MOS transistor T with the Cathode of the diode DF is connected. The control input G of the MOS transistor T is connected via a resistor RT to the connection of the second winding SN2 arranged on the secondary side of the transformer UT.
Wenn der mit hoher Frequenz öffnende und schließende elektronische Schalter S auf der Primärseite des Übertragers UT ge- schlössen wird, liegt an der Wicklung PN die EingangsSpannung UE an. Die Schaltfrequenz des elektronischen Schalters S kann dabei bis zu einem MHz betragen. An den Wicklungen SN1 und SN2 auf der Sekundärseite des Übertragers UT betragen die Spannungen SNl/PN*UE und SN2/PN*UE. Der MOS-Transistor T schaltet dann durch, wenn an seinem Steuereingang G eine um die Durchschaltespannung höhere Spannung anliegt als an dem Eingang S der Regelstrecke SD des MOS-Transistors T. Beim Einschalten des elektronischen Schalters S ist die Diode DF nicht leitend.If the electronic switch S opening and closing on the primary side of the transformer UT is closed with a high frequency, the input voltage UE is present at the winding PN. The switching frequency of the electronic switch S can be up to one MHz. At the windings SN1 and SN2 on the secondary side of the transformer UT, the voltages are SN1 / PN * UE and SN2 / PN * UE. The MOS transistor T turns on when its control input G has a higher switching voltage than the input S of the controlled system SD of the MOS transistor T. When the electronic switch S is switched on, the diode DF is not conductive.
Wäre anstelle des MOS-Transistors T die weitere Diode DU wie eingezeichnet vorhanden, so würde auch diese in Flußrichtung betrieben, da die Spannung an der Wicklung SN1 des Übertragers UT positiv ist.If, instead of the MOS transistor T, the further diode DU was present as shown, this would also be operated in the direction of flow, since the voltage at the winding SN1 of the transformer UT is positive.
Nach dem Öffnen des elektronischen Schaltes S liegt aufgrund von Ummagnetisierungsvorgängen eine negative Spannung an der ersten und zweiten Wicklung SN1 und SN2 an. Der MOS- Transistor T oder ersatzweise die weitere Diode DU werden gesperrt. Die Diode DF ist in dieser Schaltphase leitend.After opening the electronic switch S, a negative voltage is present on the due to magnetic reversal processes first and second windings SN1 and SN2. The MOS transistor T or, alternatively, the further diode DU are blocked. The diode DF is conductive in this switching phase.
In Figur 2 ist ein Ausschnitt des Umrichters UM aus Figur 1 dargestellt . Auf der Sekundärseite des Übertragers UT ist zwischen dem Anschluß der zweiten Wicklung SN2 auf der Sekundärseite des Übertragers UT und dem Steuereingang G des MOS- Transistors T eine Begrenzereinheit B angeordnet . Ein erster Anschluß AI der Begrenzereinheit B ist dem Anschluß der zweiten Wicklung SN2 und ein zweiter Anschluß A2 ist mit dem Steuereingang G des MOS-Transistors T verbunden. Ein dritter Anschluß A3 der Begrenzereinheit B ist mit dem Eingang S der Regelstrecke SD des MOS-Transistors T verbunden. Der Übertra- ger UT, insbesondere die zweite Wicklung SN2 stellt in bezug auf den ersten und dritten Anschluß AI, A3 der Begrenzerschaltung B eine Spannungsquelle U dar. Zwischen dem ersten Anschluß AI und dem dritten Anschluß A3 liegt die von der zweiten Wicklung SN2 des Übertragers UT abgegebene hochfre- quente WechselSpannung UW an.FIG. 2 shows a section of the converter UM from FIG. 1. A limiter unit B is arranged on the secondary side of the transformer UT between the connection of the second winding SN2 on the secondary side of the transformer UT and the control input G of the MOS transistor T. A first connection AI of the limiter unit B is the connection of the second winding SN2 and a second connection A2 is connected to the control input G of the MOS transistor T. A third connection A3 of the limiter unit B is connected to the input S of the controlled system SD of the MOS transistor T. The transformer UT, in particular the second winding SN2, represents a voltage source U with respect to the first and third connection AI, A3 of the limiter circuit B. Between the first connection AI and the third connection A3 is that of the second winding SN2 of the transformer UT emitted high-frequency AC voltage UW.
In Figur 3 ist eine Schaltungsausgestaltung der Begrenzereinheit B gezeigt. Die wesentlichen Elemente der Begrenzereinheit B sind eine erste Referenzspannungsquelle RP, eine zwei- te Referenzspannungsquelle RN, eine erste Trenneinheit TR1 mit einem ersten Schaltelement Tl und einer ersten Diode Dl, eine zweite Trenneinheit TR2 mit einem zweiten Schaltelement T2 und einer zweiten Diode D2. Die ersten und zweiten Schaltelemente Tl und T2 sind vorzugsweise MOSFET-Transistoren. Der erste Anschluß AI der Begrenzereinheit B, der mit dem freien Anschluß der zweiten Wicklung SN2 des Übertragers UT verbunden ist, ist über die Anode der ersten Diode Dl mit dem Ausgang D der Regelstrecke SD des ersten MOSFET-Transistors Tl der ersten Trenneinheit TR1 und mit der Kathode der zwei- ten Diode D2 mit Ausgang D der Regelstrecke SD des zweitenA circuit configuration of the limiter unit B is shown in FIG. The essential elements of the limiter unit B are a first reference voltage source RP, a second reference voltage source RN, a first isolating unit TR1 with a first switching element T1 and a first diode D1, a second isolating unit TR2 with a second switching element T2 and a second diode D2. The first and second switching elements T1 and T2 are preferably MOSFET transistors. The first connection AI of the limiter unit B, which is connected to the free connection of the second winding SN2 of the transformer UT, is via the anode of the first diode D1 to the output D of the controlled system SD of the first MOSFET transistor Tl of the first separation unit TR1 and the cathode of the second diode D2 with output D of the controlled system SD of the second
MOSFET-Transistors T2 der zweiten Trenneinheit TR2 verbunden. Der zweite Anschluß A2 der Begrenzereinheit B ist mit dem Eingang S der Regelstrecke SD des ersten und zweiten MOSFET- Transistors Tl, T2 verbunden. Zwischen dem zweiten und dritten Anschluß A2, A3 sind eine dritte und fünfte Diode D3 , D5 angeordnet, wobei ihre Anoden miteinander und über die erste Referenzspannungsquelle RP mit dem Steuereingang G des ersten MOSFET-Transistors Tl verbunden sind. Zwischen dem zweiten und dritten Anschluß A2, A3 sind eine vierte und sechste Diode D4, D6 angeordnet, wobei die beiden Kathoden der vierten und sechsten Diode D4, D6 verbunden sind und über die zweite Referenzspannungsquelle RN mit dem Steuereingang G des zweiten MOSFET-Transistors T2 verbunden sind. Die dritte und fünfte Diode D3 , D5 und die vierte und sechste Diode D4, D6 sind jeweils in vorteilhafter Weise als Doppeldioden D3 , D5 ; D4, D6 ausgebildet.MOSFET transistor T2 connected to the second separation unit TR2. The second connection A2 of the limiter unit B is connected to the Input S of the controlled system SD of the first and second MOSFET transistors T1, T2 connected. A third and fifth diode D3, D5 are arranged between the second and third connection A2, A3, their anodes being connected to one another and to the control input G of the first MOSFET transistor T1 via the first reference voltage source RP. A fourth and sixth diode D4, D6 are arranged between the second and third connection A2, A3, the two cathodes of the fourth and sixth diode D4, D6 being connected and via the second reference voltage source RN to the control input G of the second MOSFET transistor T2 are connected. The third and fifth diodes D3, D5 and the fourth and sixth diodes D4, D6 are each advantageously in the form of double diodes D3, D5; D4, D6 trained.
Liegt am ersten Anschluß AI bezogen auf den dritten Anschluß A3 eine positive Spannung an, dann begrenzt der erste MOSFET- Transistor Tl diese, wenn die Referenzspannung der ersten Referenzspannungsquelle RP abzüglich der Durchschaltespannung des ersten MOSFET-Transistors Tl überschritten wird. Die Referenzspannung der ersten Referenzspannungsquelle RP wird während der positiven Spannung über die fünfte Diode D5 auf das am dritten Anschluß A3 anliegende Potential bezogen. Die dritte Diode D3 ist während der zwischen dem ersten Anschluß AI und dritten Anschluß A3 anliegenden positiven Spannung nicht leitend. Die zweite und sechste Diode D2, D6 ist gesperrt .If there is a positive voltage at the first connection AI with respect to the third connection A3, then the first MOSFET transistor T1 limits it when the reference voltage of the first reference voltage source RP minus the turn-on voltage of the first MOSFET transistor T1 is exceeded. The reference voltage of the first reference voltage source RP is referred to the potential at the third terminal A3 during the positive voltage via the fifth diode D5. The third diode D3 is not conductive during the positive voltage present between the first connection AI and the third connection A3. The second and sixth diodes D2, D6 are blocked.
Am Steuereingang G vom zweiten MOSFET-Transistor T2 liegt die Referenzspannung der zweiten Referenzspannungsquelle RN und die an der vierten Diode D4 anliegende Spannung.The reference voltage of the second reference voltage source RN and the voltage applied to the fourth diode D4 are present at the control input G of the second MOSFET transistor T2.
Liegt eine am ersten Anschluß AI bezogen auf den dritten Anschluß A3 negative Spannung an, so sperrt die erste Diode Dl und die negative Spannung wird über die zweite Diode D2 und der geschlossenen Regelstrecke DS vom zweiten MOSFET- Transistor T2 zum zweiten Anschlußpunkt A2 weitergeleitet . Die Referenzspannung der zweiten Referenzspannungsquelle RN wird während dem Anliegen der negativen Spannung zwischen dem ersten und dritten Anschluß AI, A3 über die leitende sechste Diode D6 auf das am dritten Anschluß A3 anliegende Potential bezogen. Die fünfte Diode D5 sperrt.If there is a negative voltage at the first connection AI with respect to the third connection A3, the first diode D1 blocks and the negative voltage is passed on to the second connection point A2 via the second diode D2 and the closed controlled system DS from the second MOSFET transistor T2. The reference voltage of the second reference voltage source RN is referred to the potential present at the third connection A3 while the negative voltage is present between the first and third connections AI, A3 via the conductive sixth diode D6. The fifth diode D5 blocks.
Durch die zwischen dem ersten und dritten Anschluß AI, A3 anliegende negative Spannung wird bei Überschreiten der am Steuereingang G des zweiten MOSFET-Transistors T2 anliegenden Referenzspannung der Referenzspannungsquelle RN abzüglich der Durchschaltespannung des zweiten MOSFET-Transistors T2 dieser gesperrt .Due to the negative voltage present between the first and third terminals AI, A3, when the reference voltage of the reference voltage source RN minus the switch-on voltage of the second MOSFET transistor T2 is exceeded at the control input G of the second MOSFET transistor T2, the latter is blocked.
Über die leitende dritte Diode D3 liegt am Steuereingang des ersten MOSFET-Transistors Tl die Referenzspannung der ersten Referenzspannungsquelle RP und die an der dritten Diode D3 anliegende Spannung an.The reference voltage of the first reference voltage source RP and the voltage applied to the third diode D3 are present at the control input of the first MOSFET transistor T1 via the conductive third diode D3.
Am ersten Anschluß AI der Begrenzereinheit B wird die Span- nung an den freien Anschluß der zweiten Wicklung SN2 und an dem dritten Anschluß A3 wird die an dem Abgriffspunkt AP zwischen der ersten und zweiten Wicklung SN1, SN2 abgreifbare Spannung weitergeleitet.At the first connection AI of the limiter unit B, the voltage is passed on to the free connection of the second winding SN2 and at the third connection A3 the voltage that can be tapped at the tap point AP between the first and second windings SN1, SN2 is passed on.
Die am zweiten Anschluß A2 anliegende Spannung ergibt sich wegen der Kapazität des anzusteuernden MOS-Transistors T aus einem Spannungswert der ersten Referenzspannung minus der Durchschaltespannung des ersten MOSFET-Transistors Tl.Because of the capacitance of the MOS transistor T to be controlled, the voltage present at the second terminal A2 results from a voltage value of the first reference voltage minus the turn-on voltage of the first MOSFET transistor T1.
Liegt am ersten Anschluß 1 der Begrenzereinheit B eine zum dritten Anschluß A3 positive Spannung von zum Beispiel +20 Volt an, so wird der erste MOSFET-Transistor Tl nicht leitend gesteuert, sobald am Ausgang des zweiten Anschlußes A2 der Begrenzereinheit B die Spannung den positiven Referenzwert minus der Durchschaltespannung des zweiten MOSFET-Transistors Tl überschreitet. Als Folge ergibt sich, daß die Spannung am zweiten Anschluß A2 aufgrund der Kapazität des MOS- Transistors T in etwa auf diesem Wert bleibt. Für einen Spannungswert von +14 Volt der ersten Referenzspannung der ersten Referenzspannungseinheit RP und einer Durchschaltespannung des ersten MOSFET-Transistors Tl von 2 bis 4 Volt ergibt sich eine Begrenzung der am ersten Anschluß AI der Begrenzereinheit B anliegenden Spannung auf 9 bis 11 Volt.If the first terminal 1 of the limiter unit B has a positive voltage of, for example, +20 volts to the third terminal A3, the first MOSFET transistor T1 is not turned on as soon as the voltage at the output of the second terminal A2 of the limiter unit B has the positive reference value minus the turn-on voltage of the second MOSFET transistor T1. As a result, the voltage at the second terminal A2 is due to the capacitance of the MOS Transistor T remains approximately at this value. For a voltage value of +14 volts of the first reference voltage of the first reference voltage unit RP and a switching voltage of the first MOSFET transistor Tl of 2 to 4 volts, the voltage present at the first connection AI of the limiter unit B is limited to 9 to 11 volts.
Wenn am Anschluß AI der Begrenzereinheit B die zum dritten Anschluß A3 negative Spannung anliegt, so wird diese in der- selben Weise wie oben beschrieben begrenzt. Bei der Referenzspannung der zweiten Referenzspannungquelle RN von beispielsweise -14 Volt und einer Durchschaltespannung des zweiten MOSFET-Transistors T2 von 2 bis 4 Volt ergibt sich eine betragsmäßige Begrenzung der am ersten Anschluß AI der Be- grenzereinheit B anliegenden Spannung von 9 bis 11 Volt am zweiten Anschluß A2 der Begrenzereinheit B. Der erste MOSFET- Transistor Tl und der zweite MOSFET-Transistor T2 werden nur vernachlässigbar belastet.If the voltage negative to the third connection A3 is present at the connection AI of the limiter unit B, this is limited in the same way as described above. With the reference voltage of the second reference voltage source RN of, for example, -14 volts and a turn-on voltage of the second MOSFET transistor T2 of 2 to 4 volts, the voltage present at the first connection AI of the limiter unit B is limited by 9 to 11 volts at the second Connection A2 of the limiter unit B. The first MOSFET transistor T1 and the second MOSFET transistor T2 are only negligibly loaded.
Figur 4 zeigt eine Ausgestaltung der in Figur 3 gezeigten Begrenzereinheit B. Die Ausgestaltung bezieht sich dabei auf die Ausbildung der ersten und zweiten Referenzspannungsquel- len RP und RN. Die beiden Referenzspannungseinheiten RP und RN unterscheiden sich nur dadurch, daß am Ausgang der ersten Referenzspannungsquelle RP eine positive und am Ausgang der zweiten Referenzspannungsquelle RN eine negative Spannung anliegt .FIG. 4 shows an embodiment of the limiter unit B shown in FIG. 3. The embodiment relates to the embodiment of the first and second reference voltage sources RP and RN. The only difference between the two reference voltage units RP and RN is that a positive voltage is present at the output of the first reference voltage source RP and a negative voltage is present at the output of the second reference voltage source RN.
Die erste Referenzspannungsquelle RP ist aus einer ersten Se- rienschaltung aus einer Diode D7 und einer Kapazität Cl einer parallel zur Kapazität Cl zweiten Serienschaltung aus einem Widerstand Rl und einer Zenerdiode ZI gebildet. Eine weitere Kapazität C2 ist parallel zur Zenerdiode ZI angeordnet. Bei einem eingeschwungenen Schaltungszustand kann an der weiteren Kapazität C2 die erste Referenzspannung abgegriffen werden. Der Aufbau der zweiten Referenzspannungsquelle RN entspricht der der ersten Referenzspannungsquelle RN. Die am Steuereingang G des ersten und zweiten MOSFET- Transistors Tl, T2 anliegende Referenzspannung kann durch die in der ersten und zweiten Referenspannungseinheit RP und RN angeordneten Zenerdioden ZI, Z2 verändert werden. The first reference voltage source RP is formed from a first series circuit comprising a diode D7 and a capacitor C1, and a series circuit made up of a resistor R1 and a zener diode ZI in parallel with the capacitor C1. Another capacitor C2 is arranged in parallel to the Zener diode ZI. When the circuit state is steady, the first reference voltage can be tapped at the further capacitance C2. The structure of the second reference voltage source RN corresponds to that of the first reference voltage source RN. The reference voltage present at the control input G of the first and second MOSFET transistors T1, T2 can be changed by the Zener diodes ZI, Z2 arranged in the first and second reference voltage units RP and RN.

Claims

Patentansprüche claims
1. Schaltungsanordnung zur Amplitudenbegrenzung einer Wech- selspannung (UW) , mit mindestens einer mit einer ersten Referenzspannungsquelle (RP, RN) verbundenen ersten Trenneinheit (TR1, TR2) , die zwischen einem Verbraucher (V) mit einem kapazitiven Element und einer die WechselSpannung . (UW) abgebenden Spannungsquelle (U) angeordnet ist, wobei der Verbraucher (V) durch die erste Trenneinheit (TR1, TR2) von der Spannungsquelle (U) bei Überschreiten einer von der ersten Referenzspannungsquelle (RP, RN) abgegebenen Referenzspannung getrennt wird und die zum Zeitpunkt der Abtrennung von der Spannungsquelle (U) am Verbraucher (V) anliegende Spannung von diesem gehalten wird.1. Circuit arrangement for amplitude limitation of an alternating voltage (UW), with at least one first isolating unit (TR1, TR2) connected to a first reference voltage source (RP, RN), which is connected between a consumer (V) with a capacitive element and an alternating voltage. (UW) emitting voltage source (U) is arranged, the consumer (V) being separated by the first separation unit (TR1, TR2) from the voltage source (U) when a reference voltage emitted by the first reference voltage source (RP, RN) is exceeded and the at the time of disconnection from the voltage source (U) voltage present at the consumer (V) is held by the latter.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der ersten Trenneinheit (TR1) ein erster MOSFET- Transistor (Tl) angeordnet ist, daß ein Eingang (S) der Regelstrecke (SD) des ersten MOSFET- Transistors (Tl) mit dem Verbraucher (V) , daß die Spannungsquelle (U) mit einem Ausgang (D) des ersten MOSFET-Transistors (Tl) und daß der Steuereingang (G) des ersten MOSFET-Transistors (Tl) mit der ersten Referenzspannungsquelle (RP) verbunden ist.2. Circuit arrangement according to claim 1, characterized in that in the first separation unit (TR1) a first MOSFET transistor (Tl) is arranged that an input (S) of the controlled system (SD) of the first MOSFET transistor (Tl) with the Consumer (V) that the voltage source (U) with an output (D) of the first MOSFET transistor (Tl) and that the control input (G) of the first MOSFET transistor (Tl) is connected to the first reference voltage source (RP).
3. Schal ungsanordnung nach Anspruch 2 oder 1, dadurch geke nzeichnet, daß eine zweite Trenneinheit (TR2) einen zweiten MOSFET- Transistor (T2) aufweist, ■ daß ein Eingang (S) der Regelstrecke (SD) des zweiten MOSFET- Transistors (T2) mit dem Verbraucher (V) , daß die Spannungsquelle (U) über eine zweite Diode (Dl) mit einem Ausgang (D) des zweiten MOSFET-Transistors (T2) und daß der Steuereingang (G) des zweiten MOSFET-Transistors (T2) mit einer zweiten Referenzspannungsquelle (RP) verbunden ist. 3. A scarf arrangement according to claim 2 or 1, characterized in that a second separation unit (TR2) has a second MOSFET transistor (T2), ■ that an input (S) of the controlled system (SD) of the second MOSFET transistor (T2 ) with the consumer (V) that the voltage source (U) via a second diode (Dl) with an output (D) of the second MOSFET transistor (T2) and that the control input (G) of the second MOSFET transistor (T2) is connected to a second reference voltage source (RP).
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen dem Ausgang (D) der Regelstrecke (SD) des ersten MOSFET-Transistors (Tl) und der Spannungsquelle (U) eine erste Diode (Dl) angeordnet ist, wobei die Kathode der ersten Diode (Dl) mit den Ausgang (D) der Regelstrecke (SD) des ersten MOSFET-Transistors Tl verbunden ist.4. Circuit arrangement according to one of the preceding claims, characterized in that a first diode (Dl) is arranged between the output (D) of the controlled system (SD) of the first MOSFET transistor (Tl) and the voltage source (U), the cathode the first diode (Dl) is connected to the output (D) of the controlled system (SD) of the first MOSFET transistor Tl.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen dem Ausgang (D) der Regelstrecke (SD) des zwei- ten MOSFET-Transistors (T2) und der Spannungsquelle (U) eine zweite Diode (Dl) angeordnet ist, wobei die Kathode der zweiten Diode (D2) mit den Ausgang (D) der Regelstrecke SD des zweiten MOSFET-Transistors (T2) verbunden ist.5. Circuit arrangement according to one of the preceding claims, characterized in that a second diode (Dl) is arranged between the output (D) of the controlled system (SD) of the second MOSFET transistor (T2) and the voltage source (U), wherein the cathode of the second diode (D2) is connected to the output (D) of the controlled system SD of the second MOSFET transistor (T2).
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Referenzspannungsquelle (RP) über eine vierte Diode (D4) mit dem Verbraucher (V) und über eine fünfte Diode (D5) mit einem weiteren Anschluß der Spannungsquelle (U) verbunden ist .6. Circuit arrangement according to one of the preceding claims, characterized in that the first reference voltage source (RP) via a fourth diode (D4) to the consumer (V) and via a fifth diode (D5) connected to a further connection of the voltage source (U) is.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Referenzspannungsquelle (RP) über eine vierte Diode (D4) mit dem Verbraucher (V) und über eine sechste Diode (D6)mit einem weiteren Anschluß der Spannungsquelle (U) verbunden ist . 7. Circuit arrangement according to one of the preceding claims, characterized in that the second reference voltage source (RP) via a fourth diode (D4) to the consumer (V) and via a sixth diode (D6) connected to a further connection of the voltage source (U) is.
8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch ge ennzeichnet, daß die erste oder zweite Referenzspannungsquelle (RN, RP) aus einer ersten Serienschaltung aus einer Diode (D7) und einer Kapazität (Cl) einer parallel zur Kapazität (Cl) zweiten Serienschaltung aus einem Widerstand (Rl) und einer Zenerdi- ode (ZI) gebildet gebildet ist.8. Circuit arrangement according to one of the preceding claims, characterized in that the first or second reference voltage source (RN, RP) from a first series circuit comprising a diode (D7) and a capacitance (Cl) from a parallel to the capacitance (Cl) second series circuit a resistor (Rl) and a Zener diode (ZI) is formed.
9. Verfahren zur Amplitudenbegrenzung einer WechselSpannung (UW) , demgemäß ein Verbraucher (V) mit einem kapazitiven Element von einer die WechselSpannung (UW) abgebenden Spannungsquelle (U) bei Überschreiten einer von mindestens einer ersten Referenzspannungsquelle (RP, RN) abgegebenen Referenzspannung getrennt wird und die zum Zeitpunkt der Abtrennung von der Spannungsquelle (U) am Verbraucher (V) anliegende Spannung von diesem gehalten wird. 9. Method for limiting the amplitude of an alternating voltage (UW), accordingly a consumer (V) with a capacitive element is separated from a voltage source (U) emitting the alternating voltage (UW) when a reference voltage emitted by at least one first reference voltage source (RP, RN) is exceeded and the voltage present at the consumer (V) at the time of disconnection from the voltage source (U) is held by the latter.
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