WO1999017226A1 - Verfahren zum hinzufügen bzw. entfernen einer adresse in einem teilbesetzten, nicht-balancierten binären baum - Google Patents

Verfahren zum hinzufügen bzw. entfernen einer adresse in einem teilbesetzten, nicht-balancierten binären baum Download PDF

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    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/901—Indexing; Data structures therefor; Storage structures
    • G06F16/9027—Trees

Definitions

  • the subject of the application relates to a method for adding or removing an address in a partially populated, unbalanced binary tree.
  • a possible approach to address the problems outlined is based on a restriction of address allocation. Ever larger address areas are being allocated at once. However, this leads to poor utilization of the available memory area. In addition, subsequent changes to the assigned address area are difficult or impossible afterwards.
  • Another approach to address the problems outlined is based on the use of a CAM (Content Addressable Memory) as a hardware solution.
  • this ASIC element is not a standard element and the use is therefore associated with relatively high costs.
  • the blocks currently available usually only support an address range for lk to 8k connections.
  • Another approach to counter the problems outlined is based on the construction and use of a search tree (binary tree) to iteratively determine the address.
  • the search time depends on the height of the tree.
  • the minimum number of search accesses is proportional to log 2 N. By balancing the tree, the tree structure can be minimized.
  • Previous implementations of a search method are based on a search tree using the target set N.
  • the achievable search time t A * 1.44 * log 2 N is minimal (A duration of a single access, 1.44 Fibonacci number as a limit for AVL trees, 3 accesses for a rotation double rotation step), but the balancing requires a maximum of approx.
  • a minimal tree structure does have a minimal search time, in order to maintain the minimal tree structure when deleting or inserting addresses, extensive processing of algorithms is necessary, which takes up a corresponding amount of time.
  • the object of the application is based on the problem of specifying a method which optimizes the search, removal and insertion of valid addresses.
  • the subject of the application allows the search tree to be sorted simultaneously with the delete / insert operation, a period of time which is not to be exceeded for switching technology applications always being observed.
  • the subject of registration which does not assume a balance and thus a minimal search depth (M instead of N), has a minimized processing function and thus offers a cost-effective implementation mentation for searching, deleting, inserting in simple hardware (ASIC or FPGA), whereby scaling is given with the technology available in each case.
  • ASIC or FPGA simple hardware
  • the use of RAM structures and a user-definable comparator offers further options for linking to status bits, which can be used for additional selection criteria.
  • 2 shows as an example a number of 10 valid address entries ⁇ 0,1,2,7,8,9,11,13,15,25 ⁇ .
  • 3 shows the address entries from FIG. 2 in binary form.
  • FIG. 4 shows the partially filled search tree that results from FIG. 2.
  • FIG. 5 shows the minimal, balanced search tree
  • FIG. 6 shows the replacement process in the partially filled search tree.
  • FIG. 7 shows a circuit arrangement for shortening the search process.
  • FIG l shows the basic structure of a binary field with levels I, II, III and IV.
  • FIG. 3 shows the address entries from FIG. 2 in binary representation.
  • an entry has the following structure:
  • FIG. 4 shows the partially filled search tree resulting from FIG.
  • the search tree is not minimal in height, but its maximum height is limited to H.
  • the balanced search tree has a height which is 1 less than that in FIG. 4.
  • U «N * log 2 N operations are necessary in the worst case.
  • the first level (level 0) there may be a division of the search tree in accordance with the MSB (Most Significant Bit) 0 or 1, with a search for an address in the first level (level 0) branching in accordance with the first bit position the address you are looking for. Then only the (2 ⁇ m-0) first bit position is relevant for the decision in level 0. This is particularly true when using a nes hardware comparator (circuit comparator), the width of which can be greatly reduced, advantageously noticeable.
  • MSB Mobile Bit
  • Entry ⁇ 8 ⁇ receives the stored pointers on Entry ⁇ 7 ⁇ - P_lower and Entry ⁇ 7 ⁇ - P_upper (action_2), the pointer Entry ⁇ 11 ⁇ - P_lower also receives the value Entry ⁇ 8 ⁇ - P_upper (action_3).
  • the deletion process therefore requires 3 actions more than a comparable pure search access.
  • a subsequent insertion process for Entry ⁇ 7 ⁇ , with a new Try ⁇ 7 ⁇ , updating Entry ⁇ 9 ⁇ .P_lower and Entry ⁇ 15 ⁇ .P_lower also requires 3 actions.
  • the proposed algorithm not only allows a search comparable to CAM access, it also offers the option of sorting e.g. to specifically access the smallest or largest entry.
  • sorting e.g. to specifically access the smallest or largest entry.
  • An extended use e.g. for sorting data cells based on sequence numbers (sequence number or timestamp, healing with random routing) can be supported.
  • the search since the 'assembly by, for example, may be the upper portion of the search tree to be mapped directly into a RAM (random access random access memory, memory).
  • RAM random access random access memory, memory
  • the search only has to start at level n. If, for example, 16k memory entries are available, the search depth is reduced by 14. Alternatively, all possible entries of level n + 1 can also be stored in the 16k DirectMappings. The search depth is then reduced by 15; if you search above level 15, the search starts at the root.
  • FIG. 7 shows a hardware implementation for a search with 4 pointers, in which it is not absolutely necessary to bring the pointer values to the comparator.
  • An entry-RAM is driven by a tristate bus of exactly that type
  • Pointer RAM addressed from a plurality of Pointer RAM' ⁇ (Pointer 1 RAM .. Pointer i RAM), the output of which is activated via a chip select signal. If P_upper and P_lower are in the same pointer RAM, which means that it is not possible to select a tristate bus via chip select, an external multiplexer can be provided. The output of the entry RAM is connected to the comparator.

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Abstract

Es wird ein Verfahren zum Hinzufügen bzw. Entfernen einer Adresse in einem teilbesetzten, nicht-balancierten Binären Baum vorgeschlagen, bei dem eine Sortierung des Suchbaumes gleichzeitig mit der Löschen/Einfügeoperation gegeben ist, wobei eine für vermittlungstechnische Anwendungen nicht zu überschreitende Zeitdauer stets eingehalten wird.

Description

Be s ehre ibung
Verfahren zum Hinzufügen bzw. Entfernen einer Adresse in einem teilbesetzten, nicht-balancierten Binären Baum
Der Anmeldungsgegenstand betrifft ein Verfahren zum Hinzufügen bzw. Entfernen einer Adresse in einem teilbesetzten, nicht-balancierten Binären Baum.
Vor allem im Bereich ATM ( Asynchroner Transfer Mode) und auch des Ethernet Routings muß bei einem großen Adressbereich (typ. M=2^33 Adressen) schnell und effizient festgestellt werden können, ob eine Adresse gültig ist. Die Anzahl gültiger Adressen ist hierbei mit N=2Λ14 = 16000 meist relativ klein. Während somit die Speicherung der gültigen Daten mit wenigen Mbyte Speicher behandelt werden kann, ist eine Behandlung des gesamten Adressvorrates mit mehreren Gigabyte Speicher nicht wirtschaftlich möglich. In der Vermittlungstechnik tritt zudem die Anforderung auf, bislang gültige Adressen zu löschen und neue gültige Adressen einzufügen.
Ein möglicher Ansatz, der aufgezeigten Problematik zu begegnen basiert auf einer Restriktion der Adressvergabe. Es werden immer größere Adressbereich auf einmal vergeben. Dies führt jedoch zu einen schlechten Ausnutzung des verfügbaren Speicherbereiches, zudem sind nachträgliche Änderungen des vergebenen Adressbereiches im nachhinein nur noch schwer, oder nicht mehr möglich.
Ein weiterer Ansatz, der aufgezeigten Problematik zu begegnen basiert auf dem Einsatz eines CAM (Content Adressable Memory) als Hardwarelösung. Dieses ASIC Element ist jedoch kein Standardelement und der Einsatz daher mit relativ hohen Kosten verbunden. Die derzeit verfügbaren Bausteine unterstützen meist nur einen Adressbereich für lk bis 8k Verbindungen. Ein weiterer Ansatz, der aufgezeigten Problematik zu begegnen basiert auf dem Aufbau und der Verwendung eines Suchbaumes (Binary tree) , um iterativ die Adresse zu bestimmen. Die Suchdauer ist hier von der Höhe des Baumes abhängig. Die mi- nimale Anzahl von Suchzugriffen liegt proportional zu log2N. Durch Balancierung des Baumes ist eine Minimierung der Baumstruktur erreichbar.
Bisherige Implementierungen eines Suchverfahrens setzen auf einen Suchbaum über die Zielmenge N auf. Die erreichbare Suchdauer t=A* 1,44 * log2N ist zwar minimal ( A Dauer eines Einzelzugriffes, 1,44 Fibonacci Zahl als Limit für AVL Bäume, 3 Zugriffe für Rotations- Dopppelrotationsschritt) , die Balancierung benötigt jedoch maximal ca. tN=3*A*l,44 * log2N=69*A.
Eine minimale Baumstruktur weist zwar eine minimale Suchzeit auf, zur Aufrechterhaltung der minimalen Baumstruktur bei Löschen oder Einfügen von Adressen ist eine umfangreiche Abar- beitung von Algorithmen erforderlich, die mit einem entsprechenden Zeitbedarf einhergeht .
Dem Anmeldungsgegenstand liegt das Problem zugrunde, ein Verfahren anzugeben, das ein Optimierung von Suchen, Entfernen und Einfügen von gültigen Adressen auf eist.
Das Problem wird bei dem Anmeldungsgegenstand durch die Merkmale des Anspruchs 1 bzw. die Merkmale des Anspruchs 2 gelöst.
Der Anmeldungsgegenstand erlaubt eine Sortierung des Suchbaumes gleichzeitig mit der Löschen/Einfügeoperation, wobei eine für vermittlungstechnische Anwendungen nicht zu überschreitende Zeitdauer stets eingehalten wird. Der Anmeldungsgegen- stand, der nicht von einer Balancierung und damit minimaler Suchtiefe ( M statt N) ausgeht, weist eine minimierte Abarbeitungsfunktion auf und bietet somit eine kostengünstige Imple- mentierung für Suche, Löschen, Einfügen in einfacher Hardware ( ASIC oder FPGA) , wobei eine Skalierung mit der jeweils verfügbaren Technologie gegeben ist . Durch den Einsatz von RAM- Strukturen und einem benutzerdefinierbaren Vergleicher erge- ben sich weitergehende Möglichkeiten zur Verknüpfung mit Statusbits, welche für zusätzliche Selektionskriterien verwendet werden können.
Der Anmeldungsgegenstand wird im folgenden als Ausführungs- beispiel in einem zum Verständnis erforderlichen Umfang anhand von Figuren näher beschrieben. Dabei zeigen: FIG 1 zeigt den prinzipiellen Aufbau eines Binären Feldes der Tiefe 4 mit 2Λ4 = 16 Elementen, also gewissermaßen den gesamten Wertevorrat . FIG 2 zeigt als Beispiel eine Anzahl von 10 gültigen Adresseinträgen { 0,1,2,7,8,9,11,13,15,25 }. FIG 3 die Adresseinträge aus FIG 2 in Binärdarstellung FIG 4 zeigt den aus FIG 2 sich ergebenden teilgefüllten Suchbaum FIG 5 zeigt den minimalen, balancierten Suchbaum
FIG 6 zeigt den Ersetzungsvorgang im teilgefüllten Suchbaum FIG 7 zeigt eine Schaltungsanordnung zur Verkürzung des Suchvorgangs .
In den Figuren bezeichnen gleiche Bezeichnungen gleiche Elemente .
FIG l zeigt den prinzipiellen Aufbau eines Binären Feldes mit den Leveln I, II, III und IV.
FIG 2 zeigt einen im Beispiel mit 10 gültigen Adresseinträgen { 0,1,2,7,8,9,11,13,15,25 } teilbesetzten Suchbaum. Durch die Verwendung des vollständigen binären Feldes ist die Position jedes Eintrages genau festgelegt. Die maximale Suchlänge ist durch die Höhe des Baumes mit H=log2M bestimmt.
FIG 3 zeigt die Adresseinträge aus FIG 2 in Binärdarstellung. Ein Eintrag hat im Prinzip folgenden Aufbau:
P_lower 14 Bit P_upper 14 Bit „Pointer links" „Pointer rechts"
Eintrag (Entry) 32 Bit ,Vergleichswert"
In einem Adressraum mit M=2Λ33 Adressen benötigt die Durchführung der Suche bei Verwendung der Binären Suche im teilbesetzten binären Feld bei typ. Anwendungen mit KM = log2M= 33 Zugriffe, statt KN = log2N= 16. Dennoch ist bei einer Verkürzung des Suchbaumes um z.B. C=13 Höhen (d.h. 2^13=8k direkte Pointer, 4 Zugriffe für ersten Pointerzugriff) mit tMax=A/2* (4+log2 (M-C) ) =22*A ein günstigeres worst case Zeitverhalten erreichbar.
FIG 4 zeigt den aus FIG 2 sich ergebenden teilgefüllten Such- bäum. Der Suchbaum ist zwar in der Höhe nicht minimal, jedoch ist seine maximale Höhe auf H beschränkt.
FIG 5 zeigt den minimalen balancierten Suchbaum wie er sich für das Beispiel aus Fig 2 ergeben würde. Der balancierte Suchbaum hat in diesem Falle eine um 1 geringere Höhe als der in FIG 4. Um diesen Suchbaum zu erhalten müssen viele Positionen umsortiert werden. U « N*log2N Operationen sind im schlimmsten anzunehmenden Fall (worst case) notwendig.
Falls nicht alle Binärwurzeln besetzt sind, so ergibt sich als Resultat stets eine Verkürzung des maximalen Baumes.
In der ersten Ebene (Level 0) mag eine Aufteilung des Suchbaumes nach Maßgabe des MSB (Most Signifikant Bit) 0 oder l gegeben sein, wobei bei der Suche nach einer Adresse in der ersten Ebene (level 0) eine Verzweigung nach Maßgabe der ersten Bitstelle der gesuchten Adresse erfolgt . Dann ist für die Entscheidung in Level 0 lediglich die (2Λm-0) erste Bitstelle relevant. Dies macht sich insbesondere bei Einsatz ei- nes Hardwarevergleichers (schaltungstechnisch ausgeführten Vergleichers) , dessen Breite stark reduzierbar ist, vorteilhaft bemerkbar.
Für die Suche nach Eintrag {25} (Entry{25}) erfolgt der Vergleich im i-ten Rekursionsschritt entsprechend an der Bitstelle <2^m-i>. Durch fehlende Einträge in der binären Liste (missing link) erfolgt hier also die Bewertung ansich an einer nicht zutreffenden Bitposition. Durch Einbeziehung der bereits abgearbeiteten Stellen mit fehlenden Einträgen in einem parallel durchgeführten Vergleich ist dies erkennbar und berücksichtigbar, wobei die Pointerselektion ( P_lower, P_upper ) gegebenenfalls korrigiert wird. Dies hat jedoch keinen Einfluß auf die worst case Suchgeschwindigkeit, da in diesem Falle ( mindestens eine Ebene ist nicht besetzt ) sozusagen der Eintrag zu früh erreicht wurde. Der parallele Vergleich über alle abgearbeiteten Bitpositionen kann ebenfalls „langsam,, von <i> nach <i+l> erfolgen, da bei einem Missmatch in V Bitpositionen, folglich V Suchpositionen über- spungen und damit ebensoviele Vergleichsoperationen gespart wurden.
FIG 6 zeigt den Ersetzungsvorgang im teilgefüllten Suchbaum. Soll z.B. der Entry{7} aus einer bestehenden Liste entfernt werden; so übernimmt der nächstgrößte Entry dessen Position. Im vorliegenden Falle muß somit bis zum Entry{7} gesucht werden, dessen Position wird gespeichert; anschließend wird unter Entry{7} - P_upper nach dem kleinsten Entry ( am weitesten links ) gesucht, und Entry{15} - P_lower nun neu auf die Position von Entry{8} gesetzt (Aktion_l) . Entry{8} erhält die gespeicherten Pointer auf Entry{7} - P_lower und Entry{7} - P_upper (Aktion_2) , der Pointer Entry{11} - P_lower erhält gegebenenfalls noch den Wert Entry{8} - P_upper (Aktion_3) .
Der Löschvorgang benötigt also 3 Aktionen mehr, als ein vergleichbarer reiner Suchzugriff . Ein anschließender Einfügevorgang für Entry{7}, mit neuem En- try{7}, Aktualisierung von Entry{9} .P_lower und Entry{15} .P_lower benötigt ebenfalls 3 Aktionen.
Der vorgeschlagene Algorithmus erlaubt nicht nur eine Suche vergleichbar mit CAM Zugriffen, er bietet ebenso die Möglichkeit sortiert z.B. gezielt auf den kleinsten oder größten Eintrag zuzugreifen. Ein erweiterter Einsatz z.B. zur Sortierung von Datenzellen anhand von Folgenummern ( Seqencenumber oder Timestamp, Ausheilen bei Random Routing) ist unterstütz- bar.
Wie bereits erwähnt benötigt in einem Adressraum mit M=2^33 Adressen die Durchführung der Suche bei Verwendung der Binä- ren Suche im teilbesetzten binären Feld bei typ- Anwendungen mit KM = log2M= 33 Zugriffe, statt KN = log2N= 16.
Eine Möglichkeit zur Verkürzung des Suchvorganges ist durch eine Verkürzung der Suchtiefe gegeben. Bei einer Verkürzung des Suchbaumes um z.B. C=13 Höhen (d.h. 2^13=8k direkte Pointer, 4 Zugriffe für ersten Pointerzugriff) mit tMax=A/2* (4+log2 (M-C) ) =22*A ist ein günstigeres worst case Zeitverhalten erreichbar.
Da die ' Anordnung sortiert erfolgt, kann z.B. der obere Teil des Suchbaumes direkt in einem RAM (Random Access Memory, Speicher mit wahlfreiem Zugriff) Bereich gemappt werden. Mit 2Λn Einträgen muß dann die Suche erst ab Level n beginnen. Stehen beispielsweise 16k Speicherentries zur Verfügung redu- ziert sich die Suchtiefe um 14. Alternativ hierzu sind in den 16k DirectMappings auch alle möglichen Entries des Levels n+1 speicherbar. Die Suchtiefe reduziert sich dann um 15; bei einer Suche oberhalb von Level 15 beginnt die Suche bei der Ur- wurzel . Eine weitere Möglichkeit zur Beschleunigung des Suchvorgangeε ist dadurch gegeben, daß das Suchprinzip auf mehr als 2 Pointer erweitert wird. Bei Verwendung von zweckmäßigerweise 2^i Pointern ergibt sich eine Baumhöhe von H=log2M/i.
Fig 7 zeigt eine Hardwarerealisierung für eine Suche mit 4 Pointern, bei der es nicht zwingend notwendig ist, die Poin- terwerte an den Vergleicher heranzuführen.
Ein Entry-RAM wird über einen Tristate Bus von genau der
Pointer RAM aus einer Mehrzahl von Pointer RAM'ε (Pointer 1 RAM ..Pointer i RAM) adressiert, deren Ausgang über ein Chip- Selekt - Signal wirksamgeschaltet ist. Liegen P_upper und P_lower in der selben Pointer RAM, womit keine Selektion ei- nes Tristate Busses über Chipselekt möglich ist, kann ein externer Multiplexer vorgesehen sein. Der Ausgang des Entry-RAM ist mit dem Vergleicher verbunden.
Beispiel: stehen wie bei STM1 64 Takte zur Auflösung eines Entries aus 8k möglichen zur Verfügung, so kann dies durch Verwendung eines 1Mbit RAMs 32k*32 erreicht werden. In 16k stehen 32k DirectMappings zur Verfügung (2 Takte) ; Reduzierung der Suchtiefe um 15. Bei 3 Zugriffen zur Bewertung des Entries (Anlegen Adresse; Lesen Entry; Lesen Pointer) werden für die Suche in 17 Level 16*3=51 Takte benötig. Verbindungε- aufbau und Abbau ist in Leerzyklen möglich, maximal sollten hierfür 51+2+3=56 Takte erforderlich sein.

Claims

Patentansprüche
1. Verfahren zum Entfernen einer Adresse aus einem teilbesetzten Suchbaum, bei dem mit jedem gültigen Eintrag in dem Suchbaum zwei Zeiger (pointer lower, pointer upper) abspei- cherbar sind, die jeweils auf einen gültigen Eintrag einer niedrigeren Ebene (level 0, I, II..) verweisen, demzufolge
- die Position des zu entfernenden Eintrags aufgesucht und zwischengespeichert wird - unter dem Zeiger des zu entfernenden Eintrags, der auf den Eintrag der nächst tieferen Ebene (level I, II, III) mit dem höheren Wert verweist, der Eintrag einer tieferen Ebene aufgesucht wird, der den niedrigsten Wert hat
- dieser Eintrag mit dem niedrigsten Wert auf die Position des zu entfernenden Eintrags gesetzt wird
- dieser Eintrag mit dem niedrigsten Wert die Zeiger des entfernten Eintrags übernimmt .
2. Verfahren zum Hinzufügen einer Adresse in einem teilbe- setzten Suchbaum, bei dem mit jedem gültigen Eintrag in dem
Suchbaum zwei Zeiger (pointer lower, pointer upper) abspeicherbar sind, die jeweils auf einen gültigen Eintrag einer niedrigeren Ebene (level 0, I, II...) verweisen, demzufolge
- die Position des hinzuzufügenden Eintrags aufgesucht wird - für den auf der aufgesuchten Position befindlichen Eintrag in Richtung auf die Position, die dem Wert der Adresse des zu verschiebenden Eintrags gleicht, die erste freie Position aufgesucht wird und dort abgespeichert wird
- der hinzuzufügende Eintrag auf seiner Position abgespei- chert wird, wobei er die Zeiger von dem bislang dort abgespeicherten Eintrag übernimmt.
PCT/DE1998/002554 1997-09-30 1998-08-31 Verfahren zum hinzufügen bzw. entfernen einer adresse in einem teilbesetzten, nicht-balancierten binären baum WO1999017226A1 (de)

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