WO1993013596A1 - Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques - Google Patents

Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques Download PDF

Info

Publication number
WO1993013596A1
WO1993013596A1 PCT/FR1992/001215 FR9201215W WO9313596A1 WO 1993013596 A1 WO1993013596 A1 WO 1993013596A1 FR 9201215 W FR9201215 W FR 9201215W WO 9313596 A1 WO9313596 A1 WO 9313596A1
Authority
WO
WIPO (PCT)
Prior art keywords
pulses
output
input
content
down counter
Prior art date
Application number
PCT/FR1992/001215
Other languages
English (en)
Inventor
Pierre Michaud
Original Assignee
Thomson Broadcast
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson Broadcast filed Critical Thomson Broadcast
Priority to EP93902357A priority Critical patent/EP0619051A1/fr
Publication of WO1993013596A1 publication Critical patent/WO1993013596A1/fr

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Definitions

  • the present invention relates to a variable frequency pulse generation circuit from periodic pulses.
  • This circuit can be used in particular to start, turn and then brake a stepper motor with very high precision and stability.
  • This motor can be rotating or linear.
  • the engine can be used in mechanical image still image analyzers, for example.
  • a read head scans an image.
  • the movement of the head should be as uniform as possible. This movement generally includes, from a standstill, an acceleration phase, a constant speed phase and a braking phase.
  • Known devices for controlling a stepping motor generally use circuits with a voltage-controlled oscillator (VCO in Anglo-Saxon literature). These circuits are mixed digital and analog. Such a flow is shown in FIG. 1. It uses an up-down counter CDE which receives on a counting input EP periodic input pulses. The pulses can be supplied by any suitable generator. This CDE up-down counter has Q content which is sent to a digital-to-analog DAC converter. The digital-analog converter DAC supplies an input of a voltage-controlled VCO oscillator. The VCO oscillator has an S output which provides output pulses, part of these pulses is variable frequency. A feedback loop is provided between the output S of the VCO oscillator and an input EM of the CDE up-down counter.
  • VCO voltage-controlled oscillator
  • the frequency of the VCO oscillator varies when you start sending pulses to the CDE up-down counter.
  • the frequency of the output pulses increases until the digital-analog converter DAC saturates.
  • the deceleration phase begins when the content Q of the up-down counter CDE decreases and the digital-analog converter DAC no longer saturates.
  • the pulses supplied at the output are increasingly spaced. The temporal stability and precision of the frequency of the output pulses is not guaranteed.
  • the instability is due to the VCO oscillator itself which cannot have sufficient stability and to the analog components (generally resistors, capacitors) used in the circuit.
  • this circuit uses a feedback loop which has its own Instability.
  • This circuit is suitable for controlling the movement of an object from one point to another but is incapable of ensuring this movement with good linearity and good temporal precision.
  • the present invention aims to remedy these drawbacks. It proposes a circuit for generating output pulses, at least a part of which at variable frequency, from periodic input pulses.
  • This circuit without feedback loop makes it possible to control a stepping motor extremely precisely.
  • This circuit works with digital circuits.
  • This circuit includes: a frequency divider having a content, receiving on an input the input pulses which increment its content, and supplying on an output an output pulse as soon as its content reaches a maximum content, the said divider having a division ratio corresponding to the number of input pulses received between two output pulses,
  • Means for modifying the division ratio of the divider so that output pulses are generated at variable frequency Preferably, a quartz device is used to generate the input pulses in order to obtain the desired stability.
  • the means for modifying the division ratio may include a first up-down counter having a content modified by the output pulses, the content of the divider taking the value of the content of the first up-down counter as soon as said divider receives an input pulse , after generating an output pulse.
  • the circuit may include means for incrementing by one the content of the first up-down counter from first auxiliary pulses as a function of the output pulses, so that output pulses are generated at increasing frequency and means for decrementing by one the content of the first up-down counter from second auxiliary pulses as a function of the output pulses, so that output pulses are generated at decreasing frequencies.
  • the circuit according to the invention will advantageously generate as many output pulses at increasing frequency as at decreasing frequency.
  • the circuit according to the invention can generate output pulses at constant frequency, this frequency being able to be glued from input pulses.
  • the circuit according to the invention can be used to control a stepping motor.
  • the invention will be better understood from the following description given with reference to the appended figures which represent: FIG. 1, already described, a circuit for generating pulses according to the prior art;
  • Figure 3 a diagram as a function of time of the states of certain elements of the circuit of Figure 2;
  • This circuit receives on an input terminal E periodic pulses of frequency FI. It generates pulses on an output terminal S, at least part of which is of variable frequency.
  • circuit represented in FIG. 2 begins by generating pulses with increasing frequency then generates pulses with constant frequency, then pulses with decreasing frequency.
  • the engine which will be controlled will be in acceleration mode, then in nominal mode, then in braking mode. This is just a non-limiting example.
  • the input pulses preferably come from a QA quartz device in order to benefit from the highest possible accuracy and stability. We assume that we are working in positive logic, that is to say that the outputs of the circuits used are at the high level when they are active.
  • a start order in the form of an Impulse, is sent from a terminal G to an input SI of a flip-flop Bl of type R, S.
  • the flip-flop B also has an RI input.
  • the flip-flops of type R, S have two inputs, one R and the other S and two outputs Q and Q * (Q represents the logical complement of Q).
  • Input S aims to activate output Q and input R aims to deactivate output Q.
  • the output Q goes to the high level.
  • I when the input R receives a signal at the high level, the input S being at the low level, the output Q goes to the low level.
  • the output Q1 of the flip-flop B1 is active as soon as the start order has been sent.
  • a pulse counter C1 receives on a clock input H, the periodic input pulses as soon as the output Q1 is active.
  • a gate PI preferably of the AND type receives as input, on the one hand the input pulses and on the other hand the output Q1 of the flip-flop Bl.
  • the gate PI is open and supplies the input pulses as output as the output Q1 of the flip-flop B1 is active.
  • the output of the gate PI is sent to the clock input H of the counter Cl.
  • the counter C1 is intended to count N input pulses, the number N being the number of output pulses that the circuit according to the invention will generate. N is an integer greater than one.
  • This number is representative of the amplitude of the movement that one wants to make. In the example described, it is assumed that 11 pulses at the circuit output are desired.
  • the counter Cl is loaded by a loading input C1P at a value - N so that the counter Cl generates on a RC output a pulse as soon as N pulses have been received by the input H.
  • the RC output of the counter Cl is connected to the input RI of the flip-flop Bl.
  • a frequency divider CP receives the input pulses on an HP input as soon as the start order has been given.
  • the CP divider is a programmable divider.
  • the starting order also arrives at an input S2 of a flip-flop B2 of type D.
  • Flip-flop B2 has an output Q2 and another input D2 connected in permanence at low level.
  • the B2 flip-flop is a synchronous flip-flop, it also has a clock input H2. After the start command, the Q2 output is active until the H2 input goes high.
  • the output Q2 is connected to an input of a gate P7 preferably of type ET. Gate P7 receives the periodic input pulses on another input.
  • door P7 is open and supplies the input pulses to the input HP of the divider CP.
  • the divider CP has a content J and a division report. Before the starting order, the content J is indifferent.
  • the divider CP counts the input pulses until its content J is equal to a maximum content Jmax.
  • the divider CP then generates an output pulse on an output RP.
  • the output RP is also the output S of the circuit according to the invention.
  • the division ratio is equal to the number of input pulses received between two output pulses. This division ratio is variable so that output pulses can be generated at variable frequency. Before the starting order, the division ratio is arbitrary.
  • the divider has a loading input LP connected to the output RP and a data input DP. As soon as an output pulse has been generated on the RP output, and it has been followed by an input pulse on the HP input, a loading order is sent by the LP input and the content J of the CP divider takes a value present on the DP input.
  • the DP input is connected to the QD output of a CUD up-down counter.
  • the CUD up-down counter has K content at all times.
  • the QD output permanently delivers the content K of the CUD up-down counter to the DP input.
  • the QD output can include several output bits if the up-down counter is designed to count large numbers.
  • the content J of the divider CP is incremented with the input pulses until the said content J is equal to the maximum content Jmax.
  • An output pulse is generated on the RP output as soon as the HP input has received a new input pulse.
  • the pulses generated by the output RP will be used to modify the content K of the up-down counter CUD.
  • the division ratio of the divider CP is variable since K will be modified.
  • the CUD up-down counter includes a CI counting input and a CM counting down input. It has a loading input L to give it initial content before the start order.
  • the content K of the CUD up-down counter will be incremented by one at each output pulse as long as the content of the CUD up-down counter has not reached a maximum value Kmax for this up-down counter.
  • the division ratio of the CP divider will decrease and the output pulses will be closer and closer. The frequency of the output pulses increases more and more.
  • a decoding circuit P6 receives the content K of the up-down counter as an input.
  • This circuit P6 can be an AND type gate. It has an output which feeds an input R3 of a rocker B3 of type RS.
  • the input R3 aims to deactivate an output Q3 of the flip-flop B3 when the content K of the up-down counter CUD is equal to the maximum content Kmax.
  • the B3 flip-flop has an S3 input aimed at activating the output
  • a gate P4 preferably of the AND type, combines as input the output Q3 of the flip-flop B3 and pulses which are a function of the output pulses.
  • I ⁇ door P4 is open as long as the output Q3 is active.
  • the output pulses arrive at a counting input CI of the up-down counter CUD and increment its content K.
  • the output Q3 of the flip-flop B3 is inactive, that is to say when the content K of the CUD up-down counter is maximum and equal to Kmax, door P4 closes and the CUD up-down counter stops being incremented. Its content K remains constant.
  • the divider CP then has a division ratio which remains constant.
  • the frequency of the pulses generated at output S is constant, it is the end of the acceleration. The engine reaches its rated speed after accelerating.
  • the division ratio of the divider CP is equal to one when it is constant.
  • the maximum content Jmax of the divider CP is then equal to the maximum content Kmax of the up-down counter CUD.
  • An output pulse will be generated on the output RP as soon as an input pulse will appear on the input HP of the divider CP.
  • the output pulses will be periodic and have the frequency IF of the input pulses.
  • the up-down counter If one wishes to generate M pulses with increasing frequency (M is an integer greater than one), it suffices to load the up-down counter with the complement of M with respect to the maximum content Kmax increased by one.
  • the loading command arriving on a loading input L of the up-down counter CUD is used.
  • the CUD up-down counter counts in hexadecimal. Its maximum content is F. If 4 increasing frequency output pulses are desired, the CUD up-down counter is loaded at the hexadecimal value C.
  • each output pulse was used to increment the content of the CUD up-down counter by one.
  • the output RP of the divider CP is directly connected to the input of door P4. It can be envisaged that several output pulses are necessary to increment the content of the CUD up-down counter by one in order to reduce the frequency of the output pulses. It is possible to insert an auxiliary divider DIV1 having a division ratio x (x integer greater than zero) between the output RP and the input of the gate P4. Gate P4 receives first auxiliary pulses which are a function of the output pulses. Figure 4 shows this variant.
  • the output RP is connected to an input HV1 of the divider DIV1
  • the input of the gate P4 is connected to an output RV1 of the divider DIV1.
  • the engine may have to be decelerated.
  • the circuit according to the invention will then generate M 'decreasing variable frequency output pulses.
  • M ' is an integer greater than one.
  • the means for decrementing the content K of the down-counter CUD will be described. They include a B4 type RS flip-flop receiving on an S4 input, aiming to activate an output Q4 of the B4 flip-flop, the order of start of the decrementation.
  • the flip-flop B4 has an input R4, aimed at making the output Q4 inactive.
  • the input R4 receives an order indicating that the N output pulses have been generated. It's the end of deceleration.
  • a P5 door preferably of ET type combines as input the output Q4 of the flip-flop B4 and pulses as a function of the output pulses.
  • a second auxiliary divider DIV2 can be inserted between the output RP and the input of the door P5.
  • the output RP is connected to an input HV2 of the divider DIV2 and the input of the gate P5 is connected to an output RV2 of the divider DIV2.
  • the input of gate P5 receives second auxiliary pulses which are a function of the output pulses.
  • the auxiliary divider DIV2 has a division ratio of x '(x' integer greater than zero).
  • the two auxiliary divisors DIV1 and DIV2 are merged and that x is equal to x '. It is also conceivable that the division ratios are equal to one and the auxiliary dividers can be removed.
  • another ACC up-down counter receives on an AP counting input the N input pulses.
  • This AP input is connected to the output of the PI gate.
  • This up-down counter ⁇ CC has a content A equal to zero before the start order content A is present on a QC output.
  • the up-down counter ACC includes a loading input LA connected to the reset reset command. It receives on an AM down count input the output pulses coming from the output RP of the divider CP.
  • the ACC-down counter increments by one in each receiving N input pulses and simultaneously decremented by a receiving an output pulse, the time not that the N input pulses have been received, the content A of the up-down counter ACC is only decremented.
  • the content A then represents the number of output pulses that remain to be generated. As long as the counting input AP is incremented, the content A does not represent the number of output pulses to be generated.
  • a decoding circuit P2 preferably a NAND type gate, is provided for decoding the moment when the N output pulses have been generated. It combines as input, on the one hand the content A of the up-down counter ACC and on the other hand the logical complement of the output Q3 of the flip-flop B3.
  • An inverter I can be inserted between the output Q3 and the circuit P2 or else one can use the output Q3 * which is the logical complement of the output Q3. This is the first variant which is shown in FIG. 2.
  • the circuit P2 is connected to the input R4 of the flip-flop B4. When the circuit P2 opens, this indicates that the content A of the up-down counter ACC is zero and that the up-down counter CUD is no longer incremented.
  • the output Q4 of the flip-flop B4 is inactive, the door P5 is closed and the up-down counter CUD is no longer decremented. It's the end of deceleration.
  • the circuit P2 is also connected to the clock input H2 of the flip-flop B2. When the circuit P2 opens, the output Q2 of the flip-flop B2 becomes inactive, the door P7 closes and the input HP of the divider CP no longer receives input pulses.
  • the second up-down counter ACC can also contribute to triggering the order of start of the decrementation in association with a decoding circuit P3, preferably an AND type gate.
  • the circuit P3 combines as input, on the one hand the content A of the up-down counter ACC, and on the other hand the logical complement of the output Q3 of the flip-flop B3.
  • the input S4 of the flip-flop B4 is connected to the output of the circuit P3. I -when the P3 circuit is open, it provides an order to start decrementing. This order occurs when the content A is equal to the number M 'of output pulses to be generated at decreasing frequency and when the first up-down counter CUD is no longer incremented.
  • the output Q4 of the flip-flop B4 becomes active, the gate P5 opens and the output pulses decrement the content K of the up-down counter CUD.
  • FIG. 3 represents a diagram over time of the states of the elements of the circuit according to the invention.
  • the first line represents the constant frequency input pulses FI.
  • the starting order is represented with the reference G.
  • N 11 output pulses will be generated and the counter Cl will count 11 input pulses.
  • the output Q1 of the flip-flop B1 is inactive until the start order has not been given. It becomes active with the start order and remains so until the counter C1 has finished counting the 11 input pulses, then becomes Inactive again.
  • the output Q2 of the flip-flop B2 is inactive before the starting order G, it becomes active after the starting order G, the rest until. the content of the ACC up-down counter reaches zero so the 11 output pulses have been generated, then becomes inactive again.
  • the output Q3 of flip-flop B3 is active until the content of the up-down counter CUD has reached its maximum value Kmax. F-'lle then becomes inactive. It's the end of the acceleration.
  • the output Q4 of flip-flop B4 is inactive until the start of deceleration has taken place. It becomes active until the content A of the ACC up-down counter is empty.
  • the content A of the ACC up-down counter, present on the QC output, is incremented from zero by the 11 pulses input and simultaneously decremented by each output pulse.
  • the content K of the up-down counter CUD is incremented from the value C to the value F in acceleration mode, remains constant at the value F in nominal mode, then is decremented from the value E to the value A in deceleration mode.
  • J max takes the value F.
  • the content K of the up-down counter CUD then becomes the content J of the divider CP.
  • an output pulse is generated as soon as the content J of the divider CP is maximum and as soon as a new input pulse arrives at the input HP.
  • the RP output does indeed generate 11 output pulses including 4 at increasing frequency, 3 at constant frequency and
  • the means for triggering the start of the decrementation and the order indicating that the N pulses have been generated include a decounter DEC and a shift register RS with y bits (y is an integer greater than one). It is a register with serial input and parallel outputs.
  • the shift register RS has a clock input HS and a data input DS. On the DS input, it receives the number N of output pulses in the form of successive y bits.
  • the RS shift register has y outputs RS (1) to RS (y). These y outputs feed y inputs AD (1) to AD (y) of the DEC down-counter.
  • the decounter DEC has a reset input LD and another downcount input DM connected to the output RP of the divider CP.
  • the DEC decounter has a content P equal to N just after the reset and this content is present on an output QE. There is transfer from the shift register RS to the decounter DEC. The content P of the decounter DEC is decremented by the output pulses and this content P represents at each instant the number of output pulses to be generated.
  • the output QE of the decounter DEC is connected to the input of decoding circuits P2 'and P3' supplying respectively the input R4 and the input S4 of the flip-flop B4.
  • the output of circuit P2 1 also supplies the clock input H2 of the flip-flop B2.
  • the circuit P2 ' provides the order indicating that the N output pulses have been generated when the content P of the decounter DEC is zero.
  • the circuit P3 ′ provides the order for the start of the decrementation when the content P of the decounter DEC takes a value equal to M ′.
  • FIG. 5 also shows a single auxiliary divider DIV, having a division ratio of x. It receives on an HV input the output pulses. It provides a pulse on an RV output every x Output pulses at the input of gate P4 and gate P5.
  • the frequency of the output pulses can be obtained with the desired precision from a QA quartz generating the input pulses.
  • the frequency of quartz can be divided. Any suitable quartz synthesis device can be used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Control Of Stepping Motors (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

La présente invention concerne un circuit de génération d'impulsions de sortie dont au moins une partie à fréquence variable à partir d'impulsions d'entrée périodiques. Il comporte un diviseur de fréquence (CP) ayant un contenu (J) et recevant sur une entrée (HP) les impulsions d'entrée qui incrémentent son contenu. Le diviseur fournit une impulsion de sortie dès que son contenu a atteint un contenu maximum (Jmax) et a un rapport de division égal au nombre d'impulsions d'entrée reçues entre deux impulsions de sortie. Des moyens (CUD) sont prévus pour modifier le rapport de division de manière à ce que des impulsions de sortie puissent être générées à fréquence variable. Application: commande de l'accélération et de la décélération de moteurs pas à pas.

Description

CIRCUIT DE GENERATION D'IMPULSIONS
A FREQUENCE VARIABLE A PARTIR D'IMPULSIONS PERIODIQUES .
La présente invention concerne un circuit de génération d'impulsions à fréquence variable à partir d'impulsions périodiques . Ce circuit peut être utilisé notamment pour faire démarrer, tourner puis freiner un moteur pas à pas avec une précision et une stabilité très grandes . Ce moteur peut être tournant ou linéaire .
Le moteur peut être utilisé dans des analyseurs d'images fixes à balayage mécanique, par exemple . Une tête de lecture balaye une image . Le mouvement de la tête doit être aussi uniforme que possible . Ce mouvement comporte généralement , à partir de l'arrêt, une phase d'accélération, une phase à vitesse constante et une phase de freinage .
On a besoin de connaître avec une grande précision , à tout instant, la position de la tête de lecture ; cela est simple lorsque la vitesse est constante et beaucoup moins lorsque la vitesse est variable .
Des dispositifs connus pour commander un moteur pas à pas utilisent généralement des circuits avec un oscillateur commandé en tension (VCO dans la littérature anglosaxonne) . Ces circuits sont mixtes numériques et analogiques . Un tel circu it est représenté sur la figure 1. Il utilise un compteur- décompteur CDE qui reçoit sur une entrée de comptage EP des impulsions d'entrée périodiques . Les impulsions peuvent être fournies par tout générateur approprié . Ce compteur- décompteur CDE a un contenu Q qui est envoyé sur un convertisseur CNA numérique-analogique . Le convertisseur numérique -analogique CNA alimente une ontrée d'un oscillateur VCO commandé en tension . L'oscillateur VCO a une sortie S qui fournit des impulsions de sortie, une partie de ces impulsions est à fréquence variable. Une boucle de contre -réaction est prévue entre la sortie S de l'oscillateur VCO et une entrée EM de décomptage du compteur-décompteur CDE. La fréquence de l'oscillateur VCO varie lorsque l'on commence à envoyer des impulsions au compteur-décompteur CDE. La fréquence des impulsions de sortie croit jusqu'à ce que le convertisseur numérique -analogique CNA sature. On est en phase d'accélération. A partir de la saturation, la fréquence des impulsions fournies par l'oscillateur VCO n'est plus modifiée. On est dans la phase à vitesse constante.
La phase de décélération commence lorsque le contenu Q du compteur-décompteur CDE diminue et que le convertisseur numérique -analogique CNA ne sature plus . Les impulsions fournies en sortie sont de plus en plus espacées . La stabilité et la précision temporelles de la fréquence des impulsions de sortie ne sont pas assurées .
L'instabilité est due à l'oscillateur VCO lui-même qui ne peut avoir une stabilité suffisante et aux composants analogiques (en général résistances , condensateurs) utilisés dans le circuit.
De plus ce circuit utilise une boucle de contre -réaction qui a sa propre Instabilité.
Ce circuit convient pour commander le déplacement d'un objet d'un point à un autre mais est inapte à assurer ce déplacement avec une bonne linéarité et une bonne précision temporelles .
La présente Invention vise à remédier à ces inconvénients . Elle propose un circuit de génération d'impulsions de sortie dont au moins une partie à fréquence variable, à partir d'impulsions d'entrée périodiques.
Ce circuit sans boucle de contre -réaction permet de commander un moteur pas à pas de manière extrêmement précise. Ce circuit fonctionne avec des circuits numériques . Ce circuit comporte : - un diviseur de fréquence ayant un contenu , recevant sur une entrée les impulsions d'entrée qui incrémentent son contenu, et fournissant sur une sortie une impulsion de sortie dès que son contenu à atteint un contenu maximum , le dit diviseur ayant un rapport de division correspondant au nombre d'impulsions d'entrée reçues entre deux impulsions de sortie ,
- des moyens pour modifier le rapport de division du diviseur de manière à ce que des impulsions de sortie soient générées à fréquence variable . De préférence, on utilise un dispositif à quartz pour générer les impulsions d'entrée afin d'obtenir la stabilité souhaitée .
Les moyens pour modifier le rapport de division peuvent comporter un premier compteur-décompteur ayant un contenu modifié par les impulsions de sortie, le contenu du diviseur prenant la valeur du contenu du premier compteur-décompteur dès que le dit diviseur reçoit une impulsion d'entrée, après avoir généré une impulsion de sortie .
Le circuit peut comprendre des moyens pour incrémenter de un le contenu du premier compteur-décompteur à partir de premières impulsions auxiliaires fonction des impulsions de sortie, de manière à ce que des impulsions de sortie soient générées à fréquence croissante et des moyens pour décrémenter de un le contenu du premier compteur-décompteur à partir de secondes impulsions auxiliaires fonction des impulsions de sortie, de manière à ce que des impulsions de sortie soient générées à fréquences décroissante.
Le circuit selon l'invention générera avantageusement autant d'impulsions de sortie à fréquence croissante qu'à fréquence décroissante .
Le circuit selon l'invention peut générer des impulsions de sortie à fréquence constante, cette fréquence pouvant être colle des impulsions d'entrée .
Le circuit selon l'invention peut être utilisé pour commander un moteur pas à pas . L'invention sera mieux comprise grâce à la description suivante faite en référence aux figures annexées qui représentent : la figure 1, déjà décrite, un circuit de génération d'impulsions selon l'art antérieur;
- la figure 2 : un circuit selon l'invention ;
- la figure 3 : un diagramme en fonction du temps des états de certains éléments du circuit de la figure 2 ;
- les figures 4 et 5 : deux variantes du circuit selon l'invention. Dans la suite de l'exposé , on désignera de la même manière les entrées ou sorties des éléments du circuit et les signaux présents sur ces entrées ou sorties .
L'exemple que l'on va décrire permet de commander un moteur pas à pas . Ce circuit reçoit sur une borne d'entrée E des impulsions périodiques de fréquence FI . Il génère sur une borne de sortie S des impulsions dont au moins une partie est à fréquence variable .
On suppose que le circuit représenté à la figure 2 commence par générer des impulsions à fréquence croissante puis génère des impulsions à fréquence constante , puis des impulsions à fréquence décroissante . Le moteur qui va être commandé va être en régime d'accélération, puis en régime nominal, puis en régime de freinage . Ce n'est qu'un exemple non limitatif . On pourrait envisager que le circuit génère une autre séquence d'impulsions .
Les impulsions d'entrée proviennent, de préférence, d'un dispositif à quartz QA afin de bénéficier d'une précision et d'une stabilité aussi bonnes que possible . On suppose que l'on travaille en logique positive, c'est à dire que les sorties des circuits utilisés sont au niveau haut lorsqu'elles sont actives .
Si on travaillait en logique négative elles seraient au niveau bas . Un ordre de départ, sous la forme d'une Impulsion est envoyé à partir d'une borne G sur une entrée SI d'une bascule Bl de type R, S . La bascule Bl a aussi une entrée RI.
Les bascules de type R, S ont deux entrées l'une R et l'autre S et deux sorties Q et Q* (Q représente le complément logique de Q) . L'entrée S vise à rendre active la sortie Q et l'entrée R vise à rendre inactive la sortie Q . Lorsque l'entrée S reçoit un signal au niveau haut , l'entrée R étant au niveau bas , la sortie Q passe au niveau haut. I-orsque l'entrée R reçoit un signal au niveau haut, l'entrée S étant au niveau bas , la sortie Q passe au niveau bas .
La sortie Ql de la bascule Bl est active dès que l'ordre de départ a été envoyé . Un compteur d'impulsions Cl reçoit sur une entrée d'horloge H, les impulsions d'entrée périodiques dès que la sortie Ql est active . Pour cela, une porte PI, de préférence de type ET reçoit en entrée, d'une part les impulsions d'entrée et d'autre part la sortie Ql de la bascule Bl . La porte PI est ouverte et fournit en sortie les impulsions d'entrée tant que la sortie Ql de la bascule Bl est active. La sortie de la porte PI est envoyée sur l'entrée d'horloge H du compteur Cl . Le compteur Cl est destiné à compter N impulsions d'entrée, le nombre N étant le nombre d'impulsions de sortie que le circuit selon l'invention va générer. N est un entier supérieur à un . Ce nombre est représentatif de l'amplitude du mouvement que l'on veut faire . Dans l'exemple décrit , on suppose que l'on désire 11 impulsions en sortie du circuit . Avant le début du fonctionnement, le compteur Cl est chargé par une entrée de chargement C1P à une valeur - N de telle sorte que le compteur Cl génère sur une sortie RC une impulsion dès que N impulsions auront été reçues par l'entrée H. La sortie RC du compteur Cl est connectée à l'ent rée RI de la bascule Bl . Lorsque le nombre N d'impulsions d'entrée a été compté , la sortie Ql de la bascule Bl devient inactive , la porte PI se ferme et le compteur Cl ne reçoit plus d'impulsions d'entrée .
Un diviseur de fréquence CP reçoit sur une entrée HP , les impulsions d'entrée dès que l'ordre de départ a été donné . Le diviseur CP est un diviseur programmable . L'ordre de départ arrive aussi sur une entrée S2 d'une bascule B2 de type D . La bascule B2 a une sortie Q2 et une autre entrée D2 reliée en permanence au niveau bas . La bascule B2 est une bascule synchrone, elle a aussi une entrée d'horloge H2. Après l'ordre de départ, la sortie Q2 est active jxisqu'à ce que l'entrée H2 passe au niveau haut. La sortie Q2 est reliée à une entrée d'une porte P7 de préférence de type ET. La porte P7 reçoit sur une autre entrée les impulsions d'entrée périodiques .
Après l'ordre de départ, la porte P7 est ouverte et fournit à l'entrée HP du diviseur CP les impulsions d'entrée .
Le diviseur CP possède un contenu J et un rapport de division. Avant l'ordre de départ, le contenu J est indifférent.
Le diviseur CP compte les impulsions d'entrée jusqu'à ce que son contenu J soit égal à un contenu maximum Jmax. Le diviseur CP génère alors une impulsion de sortie sur une sortie RP. La sortie RP est aussi la sortie S du circuit selon l'invention. Le rapport de division est égal au nombre d'impulsions d'entrée reçues entre deux impulsions de sortie . Ce rapport de division est variable pour que des impulsions de sortie puissent être générées à fréquence variable. Avant l'ordre de départ, le rapport de division est quelconque. Le diviseur comporte une entrée de chargement LP reliée à la sortie RP et une entrée de données DP. Dès qu'une impulsion de sortie a été générée sur la sortie RP, et qu'elle a été suivie par une impulsion d'entrée sur l'entrée HP, un ordre de chargement est envoyé par l'entrée LP et le contenu J du diviseur CP prend une valeur présente sur l'entrée DP. L'entrée DP est connectée en sortie QD d'un compteur-décompteur CUD . Le compteur-décompteur CUD possède à chaque instant un contenu K. La sortie QD délivre en permanence le contenu K du compteur-décompteur CUD à l'entrée DP. La sortie QD peut comprendre plusieurs bits de sortie si le compteur-décompteur est prévu pour compter de grands nombres .
Après s'être chargé avec le contenu K du compteur-décompteur CUD, le contenu J du diviseur CP s'incrémente avec les impulsions d'entrée jusqu'à ce que le dit contenu J soit égal au contenu maximum Jmax. Une impulsion de sortie est générée sur la sortie RP dès que l'entrée HP a reçu une nouvelle impulsion d'entrée .
Les impulsions générées par la sortie RP vont être utilisées pour modifier le contenu K du compteur-décompteur CUD . Le rapport de division du diviseur CP est variable puisque K va être modifié .
Le compteur-décompteur CUD comporte une entrée de comptage CI et une entrée de décomptage CM. Il comporte une entrée de chargement L pour lui donner un contenu initial avant l'ordre de départ. Le contenu K du compteur-décompteur CUD va être incrémenté de un à chaque impulsion de sortie tant que le contenu du compteur-décompteur CUD n'a pas atteint une valeur maximale Kmax pour ce compteur-décompteur . Le rapport de division du diviseur CP va diminuer et les impulsions de sortie vont être de plus en plus rapprochées . La fréquence des impulsions de sortie croit de plus en plus .
Les moyens utilisés pour incrémenter le contenu du compteur-décompteur CUD vont être décrits . Un circuit de décodage P6 reçoit en entrée le contenu K du compteur-décompteur . Ce circuit P6 peut être une porte de type ET. Il a une sortie qui alimente une entrée R3 d'une bascule B3 de type RS . L'entrée R3 vise à rendre inactive une sortie Q3 de la bascule B3 lorsque le contenu K du compteur-décompteur CUD est égal au contenu maximum Kmax . La bascule B3 a une entrée S3 visant à rendre active la sortie
Q3, après une commande RAZ de remise à zéro effectuée avant l'ordre de départ , et tant que le contenu K du compteur-décompteur CUD est inférieur à Kmax.
Une porte P4 , de préférence de type ET, combine en entrée la sortie Q3 de la bascule B3 et des impulsions fonction des impulsions de sortie . IΛ porte P4 est ouverte tant que la sortie Q3 est active . Les impulsions de sortie arrivent sur une entrée de comptage CI du compteur-décompteur CUD et incrémentent son contenu K. Lorsque la sortie Q3 de la bascule B3 est inactive, c'est à dire lorsque le contenu K du compteur-décompteur CUD est maximum et égal à Kmax, la porte P4 se ferme et le compteur-décompteur CUD cesse d'être incrémenté . Son contenu K reste constant. Le diviseur CP a alors un rapport de division qui reste constant . La fréquence des impulsions générées en sortie S est constante, c'est la fin de l'accélération. Le moteur atteint son régime nominal après avoir accéléré .
Dans l'exemple décrit, on s'est arrangé pour que le rapport de division du diviseur CP soit égal à un lorsqu'il est constant. Le contenu maximum Jmax du diviseur CP est alors égal au contenu maximum Kmax du compteur-décompteur CUD . Ce n'est qu'un exemple et il serait possible d'envisager que le rapport de division du diviseur CP reste constant mais soit différent de un. Une impulsion de sortie va être générée sur la sortie RP dès qu'une impulsion d'entrée va apparaître sur l'entrée HP du diviseur CP. Les impulsions de sortie vont être périodiques et avoir la fréquence FI des impulsions d'entrée .
Pour générer un nombre déterminé d'impulsions de sortie à fréquence variable croissante, il suffit de charger convenablement le contenu initial du compteur-décompteur CUD .
Si l'on désire générer M impulsions à fréquence croissante (M est un entier supérieur à un) , il suffit de charger le compteur-décompteur avec le complément de M par rapport au contenu maximum Kmax augmenté de un. On utilise la commande de chargement arrivant sur une entrée de chargement L du compteur-décompteur CUD . Sur l'exemple décrit, le compteur-décompteur CUD compte en hexadécimal. Son contenu maximum est F. Si l'on désire 4 impulsions de sortie à fréquence croissante, on charge le compteur-décompteur CUD à la valeur hexadécimale C.
Dans l'exemple décrit, on a supposé que chaque impulsion de sortie était utilisée pour incrémenter de un le contenu du compteur-décompteur CUD . La sortie RP du diviseur CP est directement connectée en entrée de la porte P4. On peut envisager que plusieurs impulsions de sortie soient nécessaires pour incrémenter de un le contenu du compteur-décompteur CUD afin de réduire la fréquence des impulsions de sortie . On peut insérer un diviseur auxiliaire DIV1 ayant un rapport de division x (x entier supérieur à zéro) entre la sortie RP et l'entrée de la porte P4. La porte P4 reçoit des premières impulsions auxiliaires fonction des impulsions de sortie . La figure 4 porte cette variante . La sortie RP est connectée à une entrée HV1 du diviseur DIV1 , l'entrée de la porte P4 est connectée à une sortie RVl du diviseur DIV1.
Après avoir fonctionné un certain temps au régime nominal, on peut être amené à commander la décélération du moteur. Le circuit selon l'invention va générer alors M' impulsions de sortie à fréquence variable décroissante . M' est un entier supérieur à un.
On va utiliser les impulsions de sortie pour augmenter le rapport de division du diviseur CP. On va décrémenter progressivement le contenu K du compteur-décompteur CUD à partir d'un ordre de début et jusqu'à ce que les N impulsions de sortie aient été générées . Les impulsions de sortie seront de plus en plus espacées et leur fréquence va décroître .
On peut par exemple, prévoir que la décélération aura la même durée que l'accélération et donc déclencher la décélération lorsqu'il reste encore à générer N-M impulsions de sortie . C'est ce qui est représenté sur la figure 2. D'autres moments sont tout à fait possibles .
Les moyens pour décrémenter le contenu K du compteur décompteur CUD vont être décrits . Ils comprennent une bascule B4 de type RS recevant sur une entrée S4, visant à rendre active une sortie Q4 de la bascule B4, l'ordre de début de la décrémentation. La bascule B4 comporte une entrée R4, visant à rendre inactive la sortie Q4. L'entrée R4 reçoit un ordre indiquant que les N impulsions de sortie ont été générées . C'est la fin de la décélération. Une porte P5 de préférence de type ET combine en entrée la sortie Q4 de la bascule B4 et des impulsions fonction des impulsions de sortie . Elle est ouverte lorsque la sortie Q4 est active et fournit les impulsions fonction des impulsions de sortie à une entrée de décomptage CM du compteur-décompteur CUD . La porte P5 est fermée lorsque la sortie Q4 de la bascule est inactive . L'entrée de décomptage CM n'est plus décrémentée lorsque les N impulsions de sortie ont été générées.
Plusieurs impulsions de sortie peuvent être nécessaires pour décrémenter de un le contenu K du compteur-décompteur
CUD. Un second diviseur auxiliaire DIV2 peut être inséré entre la sortie RP et l'entrée de la porte P5. Sur la figure 4, on voit ce diviseur auxiliaire DIV2. La sortie RP est connectée à une entrée HV2 du diviseur DIV2 et l'entrée de la porte P5 est connectée à une sortie RV2 du diviseur DIV2. L'entrée de la porte P5 reçoit des secondes impulsions auxiliaires fonction des impulsions de sortie. On suppose que le diviseur auxiliaire DIV2 a un rapport de division de x' (x' entier supérieur à zéro) . On peut envisager que les deux diviseurs auxiliaires DIV1 et DIV2 soient confondus et que x soit égal à x' . On peut aussi envisager que les rapports de division soient égaux à un et les diviseurs auxiliaires peuvent être supprimés .
Pour déclencher l'ordre indiquant que les N impulsions on été générées, on a prévu un autre compteur-décompteur ACC . Il reçoit sur une entrée de comptage AP les N impulsions d'entrée .
Cette entrée AP e*t reliée à la sortie de la porte PI . Ce compteur-décompteur ΛCC a un contenu A égal à zéro avant l'ordre de départ
Figure imgf000012_0001
contenu A est présent sur une sortie QC . Le compteur-décompteur ACC comporte une entrée de chargement LA reliée à la commande de remise à zéro RAZ. Il reçoit sur une entrée de décomptage AM les impulsions de sortie provenant de la sortie RP du diviseur CP.
Le compteur-décompteur ACC s'incrémente de un en recevant chacune des N impulsions d'entrée et simultanément se décrémente de un en recevant une impulsion de sortie , l 'ne fois que les N impulsions d'entrée ont été reçues , le contenu A du compteur-décompteur ACC est décrémenté uniquement. Le contenu A représente alors le nombre d'impulsions de sortie qu'il reste à générer. Tant que l'entrée de comptage AP est incrémentée, le contenu A ne représente pas le nombre d'impulsions de sortie à générer .
Une circuit de décodage P2, de préférence une porte de type NON ET, est prévu pour décoder le moment où les N impulsions de sortie ont été générées . Il combine en entrée, d'une part le contenu A du compteur-décompteur ACC et d'autre part le complément logique de la sortie Q3 de la bascule B3. Un inverseur I peut être inséré entre la sortie Q3 et le circuit P2 ou bien on peut utiliser la sortie Q3* qui est le complément logique de la sortie Q3. C'est la première variante qui est représentée sur la figure 2. En sortie, le circuit P2 est connecté à l'entrée R4 de la bascule B4. Lorsque le circuit P2 s'ouvre, cela indique que le contenu A du compteur-décompteur ACC est nul et que le compteur-décompteur CUD n'est plus incrémenté. La sortie Q4 de la bascule B4 est inactive , la porte P5 est fermée et le compteur-décompteur CUD n'est plus décrémenté . C'est la fin de la décélération . En sortie , le circuit P2 est aussi connecté sur l'entrée d'horloge H2 de la bascule B2. Lorsque le circuit P2 s'ouvre , la sortie Q2 de la bascule B2 devient inactive, la porte P7 se ferme et l'entrée HP du diviseur CP ne reçoit plus d'impulsions d'entrée .
Le second compteur-décompteur ACC peut aussi contribuer à déclencher l'ordre de début de la décrémentation en association avec un circuit de décodage P3, de préférence une porte de type ET . Le circuit P3 combine en entrée, d'une part le contenu A du compteur-décompteur ACC, et d'autre part le complément logique de la sortie Q3 de la bascule B3. L'ent rée S4 de la bascule B4 est connectée en sortie du circuit P3. I-orsque le circuit P3 est ouvert, il fournit un ordre de début de la décrémentation . Cet ordre arrive lorsque le contenu A est égal au nombre M' d'impulsions de sortie devant être générées à fréquence décroissante et lorsque le premier compteur-décompteur CUD n'est plus incrémenté . La sortie Q4 de la bascule B4 devient active, la porte P5 s'ouvre et les impulsions de sortie décrémentent le contenu K du compteur-décompteur CUD .
Pour que le compteur-décompteur ACC fonctionne correctement, on s'arrange pour les impulsions d'entrée et de sortie n'arrivent pas simultanément sur l'entrée de comptage AP et sur l'entrée de décomptage AM. Toutes les impulsions reçues peuvent être traitées correctement.
La figure 3 représente un diagramme dans le temps des états des éléments du circuit selon l'invention. La première ligne représente les impulsions d'entrée à fréquence constante FI. On a représenté l'ordre de départ avec la référence G. Dans l'exemple décrit on va générer N = 11 impulsions de sortie et le compteur Cl comptera 11 impulsions d'entrée.
La sortie Ql de la bascule Bl est Inactive tant que l'ordre de départ n'a pas été donné . Elle devient active avec l'ordre de départ et le reste jusqu'à ce que le compteur Cl ait fini de compter les 11 impulsions d'entrée, puis redevient Inactive .
La sortie Q2 de la bascule B2 est inactive avant l'ordre de départ G, elle devient active après l'ordre de départ G, le reste jusqu'à ce que . le contenu du compteur-décompteur ACC arrive à zéro alors les 11 impulsions de sortie ont été générées, puis redevient inactive .
La sortie Q3 de la bascule B3 est active jusqu'à ce que le contenu du compteur-décompteur CUD ait atteint sa valeur maximale Kmax. F-'lle devient ensuite inactive . C'est la fin de l'accélération . La sortie Q4 de la bascule B4 est inactive tant que le début de la décélération n'a pas eu lieu. Elle devient active jusqu'à ce que le contenu A du compteur-décompteur ACC soit vide.
Le contenu A du compteur-décompteur ACC, présent sur la sortie QC, est incrémenté à partir de zéro par les 11 impulsions d'entrée et simultanément décrémenté par chaque impulsion de sortie .
On suppose que l'on désire autant d'impulsions en régime d'accélération qu'en régime de décélération et que ce nombre est M = 4. On charge le contenu initial du compteur-décompteur CUD à la valeur C comme on l'a décrit précédement.
Le contenu K du compteur-décompteur CUD est incrémenté de la valeur C à la valeur F en régime d'accélération, reste constant à la valeur F en régime nominal, puis est décrémenté de la valeur E à la valeur A en régime de décélération.
Le contenu J du diviseur CP est incrémenté à chaque impulsion d'entrée jusqu'à ce qu'il soit maximum. J max prend la valeur F.
Le contenu K du compteur-décompteur CUD devient alors le contenu J du diviseur CP.
Sur la sortie RP du diviseur CP, une impulsion de sortie est générée dès que le contenu J du diviseur CP est maximum et dès qu'une nouvelle impulsion d'entrée arrive sur l'entrée HP. Sur l'exemple décrit, la sortie RP génère bien 11 impulsions de sortie dont 4 à fréquence croissante, 3 à fréquence constante et
4 à fréquence décroissante .
Selon une variante il est possible de commencer la décrémentation ou la décélération à un autre moment que celui qui vient d'être décrit. On peut par exemple donner l'ordre de début la décélération lorsque le compteur Cl a compté les N impulsions d'entrée. Dans ce cas, l'entrée S4 de la bascule B4 est reliée directement à la sortie RC du compteur Cl . On a supprimé le circuit de décodage P3. Cette variante est représentée sur la figure 4. On suppose dans cette variante que le compteur-décompteur CUD a atteint son contenu maximum K max avant que Cl n'ait fini de compter les N impulsions . Dans la pratique on est toujours dans ce cas là, car N est insuffisamment grand . Le choix de N = 11 n'est qu'un exemple pour faciliter la compréhension.
Selon une autre variante, il est possible d'ut iliser d'autres moyens pour déclencher le début de la décrémentation et l'ordre indiquant que les N impulsions de sortie ont été générées. La figure 5 illustre cette variante.
Par rapport à la figure 2 on a enlevé la bascule Bl, la porte PI, le compteur Cl et le compteur-décompteur ACC .
Les moyens pour déclencher le début de la décrémentation et l'ordre indiquant que les N impulsions ont été générées comprennent un décompteur DEC et un registre à décalage RS à y bits (y est un entier supérieur à un) . C'est un registre à entrée série et sorties parallèles . Le registre à décalage RS comporte une entrée d'horloge HS et une entrée de données DS . Il reçoit sur l'entrée DS , le nombre N des impulsions de sortie sous forme de y bits successifs . Le registre à décalage RS possède y sorties RS (1) à RS (y) . Ces y sorties alimentent y entrées AD(1) à AD (y) du décompteur DEC . Le décompteur DEC a une entrée LD de remise à zéro et une autre entrée DM de décomptage reliée à la sortie RP du diviseur CP .
Le décompteur DEC à un contenu P égal à N juste après la remise à zéro et ce contenu est présent sur une sortie QE. Il y a transfert du registre à décalage RS au décompteur DEC. Le contenu P du décompteur DEC est décrémenté par les impulsions de sortie et ce contenu P représente à chaque instant le nombre d'impulsions de sortie devant être générées .
La sortie QE du décompteur DEC est connectée en entrée de circuits de décodage P2' et P3' alimentant respectivement l'entrée R4 et l'entrée S4 de la bascule B4. La sortie du circuit P21 alimente aussi l'entrée d'horloge H2 de la bascule B2.
Ces deux circuits de décodage P21 et P3' fonctionnent sensiblement de la même manière que les circuits P2 , P3 de la figure 2. On ne retrouve pas l'inverseur I inséré entre la sortie Q3 de la bascule B3 et l'entrée des circuits de décodage
P2 et P3.
Le circuit P2' fournit l'ordre indiquant que les N impulsions de sortie ont été générées lorsque le contenu P du décompteur DEC est nul . Le circuit P3' fournit l'ordre de début de la décrémentation lorsque le contenu P du décompteur DEC prend une valeur égale à M' .
Sur cette figure 5 on a aussi représenté un seul diviseur auxiliaire DIV, ayant un rapport de division de x . Il reçoit sur une entrée HV les impulsions de sortie . Il fournit sur une sortie RV une impulsion toutes les x Impulsions de sortie à l'entrée de la porte P4 et de la porte P5.
La fréquence des impulsions de sortie peut être obtenue avec la précision désirée à partir d'un quartz QA générant les impulsions d'entrée .
La fréquence du quartz peut être divisée . Tous dispositifs de synthèse à quartz appropriés peuvent être utilisés .
Le moteur étant arrêté, au départ, on peut prévoir avec une grande précision, la position angulaire du moteur au bout d'un temps donné .

Claims

REVENDICATIONS
1 - Circuit de génération, sur une sortie (S) , d'impulsions de sortie, dont au moins une partie à fréquence variable à partir d'impulsions d'entrée périodiques présentes sur une entrée (E) , comportant : - un diviseur (CP) de fréquence ayant un contenu (J) , recevant sur une entrée (HP) les impulsions d'entrée qui incrémentent son contenu, et fournissant sur une sortie (RP) , connectée à la sortie (S) , une impulsion de sortie dès que son contenu (J) a atteint un contenu maximum (Jmax) , le dit diviseur (CP) ayant un rapport de division égal au nombre d'impulsions d'entrée reçues entre deux impulsions de sortie,
- des moyens (CUD) pour modifier le rapport de division du diviseur (CP) de manière à ce que des impulsions de sortie puissent être générées à fréquence variable, caractérisé en ce que les moyens pour modifier le rapport de division comprennent :
- un premier compteur-décompteur (CUD) ayant un contenu (K) modifié par les impulsions de sortie, le contenu (J) du diviseur (CP) prenant la valeur du contenu (K) du premier compteur-décompteur (CUD) dès que le diviseur (CP) reçoit une impulsion d'entrée après avoir généré une impulsion de sortie .
2 - Circuit selon la revendication 1, caractérisé en ce que les impulsions d'entrée sont générées par un dispositif à quartz (QA) . 3 - Circuit selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comporte des moyens (B3 , P/l) pour incrémenter de un le contenu (K) du premier compteur-décompteur (CUD) , à partir de premières impulsions auxiliaires fonction des impulsions de sortie, tant que le contenu (K) du premier compteur-décompteur (CUD) est inférieur A un contenu maximum (Kmax) , le rapport de division devenant de plus en plus petit et les impulsions de sortie étant générées à fréquence croissante .
4 - Circuit selon la revendication 3, caractérisé en ce que les moyens pour incrémenter le contenu (K) du premier compteur-décompteur (CUD) comprennent :
- un premier circuit de décodage (P6) recevant en entrée le contenu (K) du premier compteur-décompteur (CUD) , ce circuit (PG) étant ouvert lorsque le dit contenu (K) est égal au contenu maximum (Kmax) et fermé lorsqu'il est différent, le circuit (P6) alimentant une entrée (R3) destinée à rendre inactive une sortie
(Q3) d'une première bascule (B3) de type RS, la première bascule (B3) ayant une entrée (S3) destinée à rendre active la sortie (Q3) avant le début du fonctionnement du circuit,
- une première porte (P4) combinant en entrée la sortie (Q3) de la première bascule (B3) et les premières impulsions auxiliaires, de manière à fournir les premières impulsions auxiliaires sur une entrée de comptage (CI) du premier compteur-décompteur (CUD) lorsque la sortie (Q3) de la première bascule (B3) est active .
5 - Circuit selon l'une des revendications 3 ou 4, générant M impulsions de sortie à fréquence croissante (M entier supérieur à un ) , caractérisé en ce que le contenu (K) du premier compteur-décompteur (CUD) , avant le début du fonctionnement, est le complément par rapport à son contenu maximum (Kmax) augmenté de un, du nombre M d'impulsions de sortie devant être générées à fréquence croissante.
G - Circuit selon l'une des revendications 1 à 4, générant N impulsions de sortie , caractérisé en ce qu'il comporte des moyens (B4, P5) pour décrémenter de un le contenu (K) du premier compteur-décompteur (CUD) à partir de secondes impulsions auxiliaires fonction des impulsions de sortie, dès l'apparition d'un ordre de début de la décrémentation et avant l'apparition d'un ordre indiquant que les N impulsions de sortie ont été générées, le rapport de division du diviseur (CP) étant de plus en plus grand et les impulsions de sortie étant générées à fréquence décroissante . 7 - Circuit selon la revendication 6, caractérisé en ce que les moyens pour décrémenter le contenu (K) du premier compteur-décompteur (CUD) comprennent :
- une deuxième bascule (B4) de type RS recevant sur une entrée (S4) , destinée à rendre active une sortie (Q4) de la bascule (B4) , l'ordre de début de la décrémentation et sur une entrée (R4) , destinée à rendre Inactive la sortie (Q4) , l'ordre indiquant que les N impulsions de sortie ont été générées,
- une deuxième porte (P5) combinant en entrée la sortie (Q4) de la deuxième bascule (B4) et des secondes impulsions auxiliaires de manière à fournir les dites secondes impulsions auxiliaires sur une entrée (CM) de décomptage du premier compteur-décompteur (CUD) lorsque la sortie (Q4) de la deuxième bascule (B4) est active. 8 - Circuit selon la revendication 7, caractérisé en ce qu'un décompteur (DEC, ACC) ayant un contenu (P,A) présent sur une sortie (QE,QC) et recevant sur une entrée (DM, AM) de décomptage les impulsions de sortie, contribue à déclencher l'ordre indiquant que les N impulsions de sortie ont été générées . 9 " Circuit selon la revendication 8, caractérisé en ce qu'un deuxième circuit de décodage (P21) reçoit en entrée le contenu (P) du décompteur (DEC) et fournit l'ordre indiquant que les N impulsions de sortie ont été générées lorsque le contenu (P) du décompteur (DEC) est nul. 10 - Circuit selon la revendication 8, caractérisé en ce qu'un troisième circuit de décodage (P2) combine en entrée le contenu (A) du décompteur (ACC) avec le complément logique de la sortie (Q3) de la première bascule (B2) et fournit l'ordre indiquant que les N impulsions de sortie ont été générées lorsque le contenu (A) du décompteur (ACC) est nul et que le premier compteur-décompteur (CUD) n'est plus incrémenté .
11 - Circuit selon l'une des revendications 7 ou 8, caractérisé en ce qu'un quatrième circuit de décodage ( P31) reçoit en entrée le contenu (P) du décompteur (DEC) et fournit l'ordre de début de la décrémentation lorsque le contenu (P) du décompteur (DEC) prend une valeur égale à un nombre M' d'impulsions de sortie (M' entier supérieur à un) devant être générées à fréquence décroissante .
12 - Circuit selon l'une des revendications 8 ou 10, caractérisé en ce qu'un cinquième circuit de décodage (P3) combine en entrée le contenu (A) du décompteur (ACC) avec le complément logique de la sortie (Q3) de la première bascule (B3) et fournit l'ordre de début de la décrémentation lorsque le contenu (A) du décompteur (ACC) prend une valeur égale à un nombre M' d'impulsions de sortie (M' entier supérieur à un) devant être générées à fréquence décroissante et que le premier compteur-décompteur (CUD) n'est plus incrémenté.
13 - Circuit selon l'une des revendications 8, 9 ou 11, caractérisé en ce que le décompteur (DEC) comporte y (y entier supérieur à un) entrées (AD(1) à AD(y) ) reliées à y sorties parallèles d'un registre à décalage (RS) à entrée série, le registre à décalage (RS) chargeant dans le décompteur (DEC) , avant le début du fonctionnement, un contenu (P) égal au nombre N d'impulsions de sortie. 14 - Circuit selon l'une des revendications 8, 10 ou 12, caractérisé en ce que le décompteur est un second compteur-décompteur (ACC) recevant sur une entrée de comptage (AP) N impulsions d'entrée .
15 - Circuit selon la revendication 7, caractérisé en ce qu'un compteur (Cl) génère l'ordre de début de la décrémentation lorsqu'il a compté N impulsions d'entrée.
16 - Circuit selon l'une des revendications 5, 11 ou 12 , caractérisé en ce que le nombre M d'impulsions devant être générées à fréquence croissante est égal au nombre M' d'impulsions devant être générées à fréquence décroissante .
17 - Circuit selon la revendication 3, caractérisé en ce que les premières impulsions auxiliaires sont générées par un premier diviseur auxiliaire ( D1V1 ) par x (x entier supérieur à zéro) , inséré entre le diviseur (CP) et la première porte (P4) .
18 - Circuit selon la revendication 7, caractérisé en ce que les secondes impulsions auxiliaires sont générées par un second diviseur auxiliaire (DIN2) par x' (x1 entier supérieur à zéro) , inséré entre le diviseur (CP) et la deuxième porte (P5) .
19 - Circuit selon l'une des revendications 17 ou 18, caractérisé en ce que le premier diviseur auxiliaire (DIV1) et le second diviseur auxiliaire (DIV2) sont confondus.
20 - Circuit selon la revendication 3, caractérisé en ce que lorsque le contenu (K) du premier compteur-décompteur (CUD) a atteint son maximum (Kmax) et que ce contenu maximum (Kmax) est devenu le contenu (J) du diviseur (CP) , le rapport de division du diviseur (CP) est constant et des impulsions de sortie sont générées à fréquence constante.
21 - Circuit selon la revendication 20, caractérisé en ce que les impulsions de sortie sont générées à la fréquence des impulsions d'entrée lorsque le contenu maximum (Kmax) du premier compteur-décompteur (CUD) est égal au contenu maximum (J max) du diviseur (CP) .
22 - Circuit selon la revendication 6, caractérisé en ce que l'ordre indiquant que les Ν impulsions de sortie ont été générées interromp l'arrivée des impulsions d'entrée sur l'entrée (HP) du diviseur .
23 - Circuit selon l'une des revendications 1 à 22 , caractérisé en ce que les impulsions de sortie commandent l'accélération, le régime nominal, la décélération d'un moteur pas à pas.
PCT/FR1992/001215 1991-12-23 1992-12-21 Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques WO1993013596A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP93902357A EP0619051A1 (fr) 1991-12-23 1992-12-21 Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR91/16043 1991-12-23
FR9116043A FR2685581A1 (fr) 1991-12-23 1991-12-23 Cicruit de generation d'impulsions a frequence variable a partir d'impulsions periodiques.

Publications (1)

Publication Number Publication Date
WO1993013596A1 true WO1993013596A1 (fr) 1993-07-08

Family

ID=9420414

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR1992/001215 WO1993013596A1 (fr) 1991-12-23 1992-12-21 Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques

Country Status (4)

Country Link
EP (1) EP0619051A1 (fr)
CA (1) CA2124119A1 (fr)
FR (1) FR2685581A1 (fr)
WO (1) WO1993013596A1 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2424671A1 (fr) * 1978-04-26 1979-11-23 Teradyne Inc Generateur de signaux de base de temps
DE2755535B2 (de) * 1977-12-13 1980-08-28 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Steuern eines Schrittmotors sowie Verfahren zum Betrieb der Schaltungsanordnung
GB2105871A (en) * 1981-09-08 1983-03-30 Shinshu Seiki Kk Speed control device for a stepping motor
EP0077094A1 (fr) * 1981-10-08 1983-04-20 Océ-Nederland B.V. Dispositif de commande pour un moteur pas à pas
US4661754A (en) * 1984-05-14 1987-04-28 Hitachi, Ltd. Control circuit for a stepping motor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2755535B2 (de) * 1977-12-13 1980-08-28 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Steuern eines Schrittmotors sowie Verfahren zum Betrieb der Schaltungsanordnung
FR2424671A1 (fr) * 1978-04-26 1979-11-23 Teradyne Inc Generateur de signaux de base de temps
GB2105871A (en) * 1981-09-08 1983-03-30 Shinshu Seiki Kk Speed control device for a stepping motor
EP0077094A1 (fr) * 1981-10-08 1983-04-20 Océ-Nederland B.V. Dispositif de commande pour un moteur pas à pas
US4661754A (en) * 1984-05-14 1987-04-28 Hitachi, Ltd. Control circuit for a stepping motor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ELECTRONIC ENGINEERING Novembre 1979, pages 77, 79 et 80, J. WINSOR ET AL.: 'An 8-bit programmable frequency and bit-rate generator' *

Also Published As

Publication number Publication date
CA2124119A1 (fr) 1993-07-08
FR2685581A1 (fr) 1993-06-25
EP0619051A1 (fr) 1994-10-12

Similar Documents

Publication Publication Date Title
EP0171789A1 (fr) Dispositifs de synchronisation de trame
EP0015014B1 (fr) Dispositif de resynchronisation rapide d'une horloge
EP0142440A2 (fr) Dispositif de génération d'une fréquence fractionnaire d'une fréquence de référence
EP1557950A1 (fr) Procédé et dispositif de division de fréquence
FR2764139A1 (fr) Dispositif de division de frequence a prediviseur suivi d'un compteur programmable, prediviseur et synthetiseur de frequence correspondants
EP0753941B1 (fr) Synthétiseur de fréquences
EP0147307B1 (fr) Synthétiseur de fréquences à division fractionnaire, à faible gigue de phase et utilisation de ce synthétiseur
FR2677515A1 (fr) Circuit diviseur de frequence.
FR2478398A1 (fr) Controle numerique de la vitesse d'un moteur
EP0475862B1 (fr) Compteur/diviseur rapide et application à un compteur avaleur
EP0049652A1 (fr) Dispositif de compression et dispositif de décompression temporelle de données
WO1993013596A1 (fr) Circuit de generation d'impulsions a frequence variable a partir d'impulsions periodiques
FR2773925A1 (fr) Synthetiseur de frequence a boucle d'asservissement en phase avec circuit de detection d'asservissement
EP0591813B1 (fr) Modulateur à phase continue
EP0134374A1 (fr) Horloge à verrouillage de phase
EP0452878A1 (fr) Circuit de multiplexage de signaux d'horloge
FR2845783A1 (fr) Generateur d'horloge a consigne decimale et application d'un tel generateur d'horloge a un circuit uart
EP0434527B1 (fr) Synthétiseur hyperfréquence à division fractionnaire
EP0302562A1 (fr) Synthétiseur de fréquences présentant un dispositif indicateur d'accord
FR2527802A1 (fr) Convertisseur incrementiel-numerique
EP1445865B1 (fr) Diviseur de frequence a structure entonnoir
EP0644654B1 (fr) Intégrateur et filtre du premier ordre numériques
EP0541408B1 (fr) Procédé et dispositif de commande de mode de fonctionnement d'une boucle à verrouillage de phase numérique
EP1798628A1 (fr) Dispositif multifunctionnel temporisateur/compteur d'événements et procédé de mise en oeuvre d'un tel dispositif
FR2755552A1 (fr) Dispositif de recopie d'un signal d'horloge d'entree a frequence non continue

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CA US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 1993902357

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2124119

Country of ref document: CA

ENP Entry into the national phase

Ref document number: 1994 244894

Country of ref document: US

Date of ref document: 19940621

Kind code of ref document: A

WWP Wipo information: published in national office

Ref document number: 1993902357

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1993902357

Country of ref document: EP