TWM453226U - 用於記憶體的控制電路 - Google Patents

Description

用於記憶體的控制電路

本創作所揭露之實施例係有關於用於記憶體的控制電路，尤指一種可自動關閉記憶體以降低功耗的控制電路。

隨著科技的進步，電子產品對嵌入式記憶體的需求也越來越大，因此控制記憶體的控制訊號的設計也越來越複雜。請參考第1圖，第1圖為傳統記憶體10之一說明範例的示意圖。記憶體10一嵌入式記憶體或是一外接式記憶體(例如，DDR、DRAM或是SRAM)。如第1圖所示，記憶體10的控制訊號至少需要包含有一位址訊號A、一資料訊號D、一致能訊號CEN、一寫入/讀取訊號WEN以及一時脈訊號CLK。位址訊號A用來指示記憶體10中一欲讀取/寫入的位址，資料訊號D則用來指示所對應欲讀取/寫入的資料。致能訊號CEN用來控制記憶體10是否被致能。寫入/讀取訊號WEN用來控制記憶體10的操作模式(例如，一寫入模式或是一讀取模式)。時脈訊號CLK用來驅動記憶體10的操作。

對於記憶體10來說，不當的控制訊號的設計(例如，重複讀取或是重複寫入的操作)會造成不必要的功耗，因此會需要在記憶體10外透過一邏輯電路來判斷記憶體10是否需要被致能，然而由於會造成功耗的情況非常的繁雜，導致邏輯電路在設計上會遇到相當 大的挑戰。

因此，如何有效地在不需要的時後自動關閉記憶體以達到低功耗以及低電磁干擾仍是此一領域的一大課題。

因此，本創作的目的之一在於提出一種在不需要的時後自動關閉記憶體的控制電路，以解決上述之問題。

依據本創作之一實施例，其揭示一種用於一記憶體的控制電路。該控制電路包含有一控制單元以及一訊號處理單元。該控制單元用來根據於該記憶體之一第一操作週期中所接收之至少一第一輸入訊號以及該記憶體之一第二操作週期中所接收之至少一第二輸入訊號來產生一控制訊號。該訊號處理單元耦接於該控制單元，用來根據該控制訊號以及該記憶體之一初步時脈訊號來產生該記憶體之一目標時脈訊號。

由上可知，本創作提供一種用於一記憶體的控制電路，其可在不需要的時後自動關閉該記憶體，以降低功耗以及電磁干擾。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能 會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第2圖，第2圖為本創作控制電路200之一實施例的示意圖。控制電路200係用於一記憶體20，其中記憶體20可以是一嵌入式記憶體或是一外接式記憶體(例如，DDR、DRAM或是SRAM)。控制電路200包含有(但不侷限於)一控制單元220以及一訊號處理單元240。控制單元220包含有(但不侷限於)一訊號延遲模組222以及一控制模組224。訊號延遲模組222係用來延遲於記憶體20之一第一操作週期DC1中所接收之至少一第一輸入訊號SI1，來產生至少一延遲輸入訊號SI1’。控制模組224耦接於訊號延遲模組222，用來根據緊接於第一操作週期DC1之後之一第二操作週期DC2中所接收之至少一第二輸入訊號SI2以及延遲輸入訊號SI1’，來產生一控制訊號SC。第一輸入訊號SI1可包含有一位址訊號S_A1以及一資料訊號S_D1，位址訊號S_A1用來指示在第一操作週期DC1中記憶體20之一讀取/寫入位址，資料訊號S_D1則為所對應欲寫入/讀取的資料。換句話說，延遲輸入訊號SI1’會包含 有較位址訊號S_A1延遲一個操作週期之一位址訊號S_A1’以及較資料訊號S_D1延遲一個操作週期之一資料訊號S_D1’。相似地，第二輸入訊號SI1可包含有一位址訊號S_A2以及一資料訊號S_D2，位址訊號S_A2用來指示在第二操作週期DC2中記憶體20之一讀取/寫入位址，資料訊號S_D2則為所對應欲寫入/讀取的資料。

訊號處理單元240耦接於控制單元220，並且包含有(但不侷限於)一低態驅動(low-active)閂鎖器242以及一及閘(AND gate)244。低態驅動閂鎖器242耦接於控制模組224，用來根據控制訊號SC以及記憶體20之一初步時脈訊號S_CLK來產生一時脈控制訊號SC_CLK。及閘244耦接於低態驅動閂鎖器222，用來根據時脈控制訊號SC_CLK以及初步時脈訊號S_CLK來產生記憶體20之一目標時脈訊號S_GCLK。

在本實施例中，當記憶體20操作於一讀取模式下，控制模組224會先將位址訊號S_A2所指示之一讀取位址與位址訊號S_A1’所指示之一讀取位址進行比較，以初步判斷記憶體20是否有可能會進行重複讀取的操作。若是控制模組224判斷位址訊號S_A2所指示之讀取位址與位址訊號S_A1’所指示之讀取位址為相同，則表示記憶體20在目前的操作週期所欲讀取資料的位址與記憶體20在前一操作週期所讀取資料的位址是相同的，換句話說，由於記憶體20在目前的操作週期與前一操作週期中沒有進行任何資料寫入的操 作，因此記憶體20在目前的操作週期所欲讀取的資料必定會相同於記憶體20在前一操作週期所讀取的資料，也就是說，記憶體20在目前的操作週期所進行的讀取操作是重複並且沒有必要的。因此，當記憶體20操作於一讀取模式下並且控制模組224判斷位址訊號S_A2所指示之讀取位址與位址訊號S_A1’所指示之讀取位址為相同時，控制模組224會產生具有低電壓準位的控制訊號SC，以使得低態驅動閂鎖器222可根據控制訊號SC來抑止原本用來驅動記憶體20的時脈訊號(亦即，初步時脈訊號S_CLK)中不想要的脈波或突波(glitch)，並且藉以產生時脈控制訊號SC_CLK。及閘244則可根據時脈控制訊號SC_CLK以及初步時脈訊號S_CLK來產生最後用來驅動記憶體20的時脈訊號(亦即，目標時脈訊號S_GCLK)。然而，請注意，此僅作為範例說明之用，並非作為本創作之限制條件。

此外，當記憶體20操作於一寫入模式下，控制模組224會先將位址訊號S_A2所指示之一寫入位址與位址訊號S_A1’所指示之一寫入位址進行比較，以初步判斷記憶體20是否有可能會進行重複寫入的操作。若是控制模組224判斷位址訊號S_A2所指示之寫入位址與位址訊號S_A1’所指示之寫入位址為相同，則表示記憶體20有可能會對S_A2所指示之寫入位址進行重複寫入的操作，此時，控制模組224會將資料訊號S_D2所指示之一寫入資料與資料訊號S_D1’所指示之一寫入資料進行比較，以進一步判斷記憶體20是否會進行重複寫入的操作。舉例來說，若是控制模組224判斷資料訊 號S_D2所指示的寫入資料與資料訊號S_D1’所指示的寫入資料為相同，則表示記憶體20在目前的操作週期中將會對S_A2所指示之寫入位址進行重複寫入的操作，因此，為了避免記憶體20在目前的操作週期中將會對S_A2所指示之寫入位址進行重複寫入的操作，控制模組224會產生具有低電壓準位的控制訊號SC，以使得低態驅動閂鎖器222可根據控制訊號SC來抑止原本用來驅動記憶體20的時脈訊號(亦即，初步時脈訊號S_CLK)中不想要的脈波或突波，並且藉以產生時脈控制訊號SC_CLK。及閘244則可根據時脈控制訊號SC_CLK以及初步時脈訊號S_CLK來產生最後用來驅動記憶體20的時脈訊號(亦即，目標時脈訊號S_GCLK)。然而，請注意，此僅作為範例說明之用，並非作為本創作之限制條件。

請注意，記憶體20的操作模式可以透過一寫入/讀取訊號S_WEN來控制，舉例來說，當寫入/讀取訊號S_WEN為低準位時，記憶體20操作在寫入模式下；當寫入/讀取訊號S_WEN為高準位時，記憶體20操作在讀取模式下。然而，此僅作為範例說明之用，並非作為本創作之限制條件。

綜上所述，控制電路200可以自動化地對記憶體20的輸入訊號進行檢查，以避免記憶體20在相同位址下進行重複讀取/寫入的操作，進而達到降低功以及電磁干擾耗的目標。

以上所述僅為本創作之較佳實施例，凡依本創作申請專利範圍所 做之均等變化與修飾，皆應屬本創作之涵蓋範圍。

10、20‧‧‧記憶體

200‧‧‧控制電路

220‧‧‧控制單元

222‧‧‧訊號延遲模組

224‧‧‧控制模組

240‧‧‧訊號處理單元

242‧‧‧低態驅動閂鎖器

244‧‧‧及閘

第1圖為傳統記憶體之一說明範例的示意圖。

第2圖為本創作控制電路之一實施例的示意圖。

20‧‧‧記憶體

200‧‧‧控制電路

220‧‧‧控制單元

222‧‧‧訊號延遲模組

224‧‧‧控制模組

240‧‧‧訊號處理單元

242‧‧‧低態驅動閂鎖器

244‧‧‧及閘

Claims (10)

1. 一種用於一記憶體的控制電路，包含有：一控制單元，用來根據於該記憶體之一第一操作週期中所接收之至少一第一輸入訊號以及該記憶體之一第二操作週期中所接收之至少一第二輸入訊號來產生一控制訊號；以及一訊號處理單元，耦接於該控制單元，用來根據該控制訊號以及該記憶體之一初步時脈訊號來產生該記憶體之一目標時脈訊號。
2. 如申請專利範圍第1項所述之控制電路，其中該第二操作週期係緊接於該第一操作週期之後。
3. 如申請專利範圍第1項所述之控制電路，其中該控制單元包含有：一訊號延遲模組，用來延遲該至少一第一輸入訊號來產生至少一延遲輸入訊號；以及一控制模組，耦接於該訊號延遲模組，用來根據該至少一第二輸入訊號以及該至少一延遲輸入訊號來產生該控制訊號。
4. 如申請專利範圍第3項所述之控制電路，其中該控制模組比較該至少一第二輸入訊號所指示之一讀取位址與該至少一延遲輸入訊號所指示之一讀取位址，來產生該控制訊號。
5. 如申請專利範圍第4項所述之控制電路，其中當該至少一第二輸 入訊號所指示之該讀取位址與該至少一延遲輸入訊號所指示之該讀取位址相同時，該訊號處理單元根據該控制訊號來關閉該初步時脈訊號以產生該目標時脈訊號。
6. 如申請專利範圍第3項所述之控制電路，其中該控制模組比較該至少一第二輸入訊號所指示之一寫入位址與該至少一延遲輸入訊號所指示之一寫入位址，以及比較該至少一第二輸入訊號所指示之一寫入資料與該至少一延遲輸入訊號所指示之一寫入資料，來產生該控制訊號。
7. 如申請專利範圍第6項所述之控制電路，其中當該至少一第二輸入訊號所指示之該寫入位址與該至少一延遲輸入訊號所指示之該寫入位址相同，並且該至少一第二輸入訊號所指示之該寫入資料與該至少一延遲輸入訊號所指示之該寫入資料相同時，該訊號處理單元根據該控制訊號來關閉該初步時脈訊號以產生該目標時脈訊號。
8. 如申請專利範圍第3項所述之控制電路，其中該訊號處理單元包含有：一低態驅動(low-active)閂鎖器，耦接於該控制模組，用來根據該控制訊號以及該初步時脈訊號來產生一時脈控制訊號；以及一及閘，耦接於該低態驅動閂鎖器，用來根據該時脈控制訊號 以及該初步時脈訊號來產生該目標時脈訊號。
9. 如申請專利範圍第1項所述之控制電路，其中該記憶體為一外接式記憶體。
10. 如申請專利範圍第1項所述之控制電路，其中該記憶體為一嵌入式記憶體。