TWI925397B - 多模組陣列中之低錯誤率讀取操作 - Google Patents

多模組陣列中之低錯誤率讀取操作

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迪米特里 胡薩梅汀
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阿什拉夫Ｂ 伊斯蘭
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美商晟碟科技股份有限公司
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Abstract

用於讀取一交叉點架構中之記憶體單元的技術。一種記憶體系統並行讀取各模組中之一個記憶體單元。該記憶體系統對該等記憶體單元執行兩次讀取，其中一第一讀取使用一第一參考信號，且一第二讀取使用一第二參考信號代替該第一參考信號。該第二參考信號具有與該第一參考信號不同的一量值，以便補償該等模組之間的差異。

Description

多模組陣列中之低錯誤率讀取操作
本發明關於用於讀取一交叉點架構中之記憶體單元的技術。
記憶體係廣泛用於各種電子裝置中，諸如蜂巢式(cellular)電話、數位相機、個人數位助理、醫療電子裝置、行動運算裝置、非行動運算裝置、及資料伺服器。記憶體可包含非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在非揮發性記憶體未連接至電源（例如，電池組）時仍允許儲存及保留資訊。非揮發性記憶體可藉由在記憶體晶片外部將電池組加回至電力供應器而至少在有限時間內使其呈現非揮發性。
記憶體單元可駐存於交叉點記憶體陣列中。在具有交叉點型架構的記憶體陣列中，一組導電線跨基材的表面行進，且另一組導電線形成於該一組導電線上方，而相對於初始層在正交方向上行進。記憶體單元位於二組導電線的交叉點接點。
可程式化電阻記憶體單元由具有可程式化電阻之材料形成。在二進制方法中，可程式化電阻記憶體單元可程式化成以下兩個電阻狀態中之一者：高電阻狀態(high resistance state, HRS)及低電阻狀態(low resistance state, LRS)。在一些方法中，可使用多於兩個電阻狀態。一種類型的可程式化電阻式記憶體單元係磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)單元。相較於使用電子電荷(DRAM)或電壓(SRAM)以儲存資料的一些其他記憶體技術，MRAM單元使用磁化以表示已儲存資料。藉由改變在MRAM單元內之磁性元件（「自由層(free layer)」）的磁化方向，將一位元的資料寫入至MRAM單元，並藉由測量MRAM單元之電阻來讀取一位元，此類電阻隨磁化方向而變化。然而，交叉點記憶體陣列可具有其他類型記憶體單元。例如，交叉點記憶體陣列可具有諸如ReRam、相變記憶體(Phase Change Memory, PCM)、或FeRam之其他技術的記憶體單元。
本發明關於用於讀取一交叉點架構中之記憶體單元的技術。一種記憶體系統並行讀取各模組中之一個記憶體單元。該記憶體系統對該等記憶體單元執行兩次讀取，其中一第一讀取使用一第一參考信號，且一第二讀取使用一第二參考信號代替該第一參考信號。該第二參考信號具有與該第一參考信號不同的一量值，以便補償該等模組之間的差異。
描述用於讀取一交叉點架構中之記憶體單元的技術。在一實施例中，記憶體系統具有數個模組，各模組具有一或多個交叉點記憶體陣列及控制電路。控制電路可以包括感測放大器、位址解碼器、電壓驅動器、電流驅動器、電流鏡、電晶體等。不同模組中的控制電路之間可能存在一些變化，這可能會影響讀取精度。在一實施例中，記憶體系統並行讀取各模組中之一個記憶體單元。經選擇用於讀取的記憶體單元可儲存一或多個ECC碼字。為提供更準確的讀取，記憶體系統可執行記憶體單元的兩次讀取，其中第一讀取使用第一參考信號且第二讀取使用第二參考信號代替該第一參考信號。第二參考信號具有與第一參考信號不同的量值，以便補償模組之間的差異。此外，此技術不需要在模組內儲存讀取參數。模組內可能存在用於修整設定（例如，參考信號之量值）的有限儲存量。因此，不需要各模組儲存彼模組的參考信號之最優值。相反，在一實施例中，各模組的參考信號之最佳值可儲存在模組外部。
在一個實施例中，第一參考信號及第二參考信號用作比較信號。在一實施例中，記憶體單元經感測以產生第一感測電壓，將該等第一感測電壓與第一參考電壓進行比較以產生第一讀取結果。記憶體單元經再次感測以產生第二感測電壓，將該等第二感測電壓與第二參考電壓進行比較以產生第二讀取結果。記憶體系統由第記憶體單元之一群組的第一讀取結果及由第二組記憶體單元的第二讀取結果形成最終讀取結果。
在一實施例中，記憶體單元經感測以產生與第一參考電流進行比較的第一感測電流。基於第一感測電流與第一參考電流的比較來判定第一讀取結果。記憶體單元經感測以產生與第二參考電流進行比較的第二感測電流。基於第二感測電流與第二參考電流的比較來判定第二讀取結果。記憶體系統由第記憶體單元之一群組的第一讀取結果及由第二組記憶體單元的第二讀取結果形成最終讀取結果。
在一個實施例中，第一參考信號及第二參考信號施加至記憶體單元。在一實施例中，第一參考信號施加至記憶體單元以產生第一感測信號。基於第一感測信號判定第一讀取結果。第二參考信號施加至記憶體單元以產生第二感測信號。基於第二感測信號判定第二讀取結果。記憶體系統由第記憶體單元之一群組的第一讀取結果及由第二組記憶體單元的第二讀取結果形成最終讀取結果。在一個實施例中，第一參考信號及第二參考信號係跨記憶體單元施加的參考電壓。在一個實施例中，第一參考信號及第二參考信號係強制通過記憶體單元的參考電流。
在一些實施例中，記憶體單元位於交叉點陣列中且係磁阻式隨機存取記憶體(MRAM)單元。相較於使用電子電荷以儲存資料的一些其他記憶體技術，MRAM單元使用磁化以表示已儲存資料。藉由改變MRAM單元內的磁性元件（「自由層」）的磁化方向而將資料的一位元寫至MRAM單元，並藉由測量MRAM單元的電阻（低電阻一般代表「0」位元且高電阻一般代表「1」位元）而讀取一位元。如本文中所使用，磁化方向為磁矩相對於由MRAM之另一元件（「參考層」）所設定之參考方向所定向的方向。在一些實施例中，低電阻稱為平行或P-狀態，且高電阻稱為反平行或AP-狀態。MRAM可使用自旋轉移扭矩效應，將磁化方向自P狀態改變至AP狀態，且反之亦然，這一般需要雙極（雙方向寫入）操作以進行寫入。
圖1A描繪記憶體系統100的一個實施例。記憶體系統100包括主機106（例如，個人電腦或行動計算裝置）及記憶體卡101。記憶體卡101包括記憶體晶片控制器105及記憶體晶片102（也稱為「記憶體晶粒(memory die)」）。本文中的用語「設備(apparatus)」可包括但不限於記憶體系統100、記憶體卡101、或記憶體晶片（或晶粒）102。記憶體晶片控制器105可包括用於控制記憶體晶片102之操作的一或多個狀態機、頁暫存器、SRAM、或其他控制邏輯。用於控制記憶體晶片之操作的該一或多個狀態機、頁暫存器、SRAM、及/或其他控制邏輯可稱為用於促進包括抹除操作、程式設計操作、或讀取操作的一或多個記憶體陣列操作的管理電路或控制電路。記憶體晶片控制器可從主機106接收資料及命令，且將記憶體晶片資料提供至主機106。
在一個實施例中，記憶體晶片控制器105及記憶體晶片102可配置在單一積體電路上。在其他實施例中，記憶體晶片控制器105及記憶體晶片102可配置在不同積體電路上。記憶體晶片102包括記憶體核心控制電路104及記憶體核心103。記憶體核心控制電路104可包括邏輯，以用於控制記憶體核心103內之記憶體區塊（或陣列）的選擇、控制用於將特定記憶體陣列偏壓至一讀取或寫入狀態的電壓參考的產生、或產生列位址及行位址。記憶體核心103可包括一或多個二維記憶體單元陣列、或一或多個三維記憶體單元陣列。在一個實施例中，記憶體核心控制電路104及記憶體核心103配置在單一積體電路上。在其他實施例中，記憶體核心控制電路104及記憶體核心103配置在不同積體電路上。
參見圖1A，當主機106將指令發送至記憶體晶片控制器105指示主機將從記憶體卡101讀取資料或將資料寫入至記憶體卡101時，可起始記憶體卡操作。在寫入（或程式化）操作之事件中，主機106將發送寫入命令及待寫入之資料兩者至記憶體晶片控制器105。待寫入之資料可由記憶體晶片控制器105緩衝，並且可產生與待寫入之資料相對應的錯誤校正碼(error correcting code, ECC)資料。ECC資料（其允許在傳輸或儲存期間發生的資料錯誤被偵測及/或校正）可寫入至記憶體核心103、或儲存在記憶體晶片控制器105內的非揮發性記憶體中。在一個實施例中，產生ECC資料，且藉由記憶體晶片控制器105內的電路系統校正資料錯誤。
如圖1A所描繪，記憶體晶片102之操作可由記憶體晶片控制器105控制。在一個實例中，在將寫入操作發佈至記憶體晶片102之前，記憶體晶片控制器105可檢查狀態暫存器，以確保記憶體晶片102能夠接受待寫入之資料。在另一實例中，在將讀取操作發佈至記憶體晶片102之前，記憶體晶片控制器105可預讀取與待讀取之資料相關聯的負擔資訊(overhead information)。負擔資訊可包括與待讀取之資料相關聯的ECC資料、或至記憶體晶片102內之新記憶體位置的一重導向指標以在其中讀取所請求資料。一旦一讀取或寫入操作由記憶體晶片控制器105起始，記憶體核心控制電路104可產生用於記憶體核心103內之字線及位元線的適當偏置電壓（及/或電流），以及產生適當記憶體區塊、列位址、及行位址。
圖1B描繪記憶體核心控制電路104的一個實施例。如所描繪的，記憶體核心控制電路104包括位址解碼器170、用於經選擇控制線的信號產生器172、用於未經選擇控制線的電壓產生器174,、及感測放大器176。用於經選擇控制線的信號產生器172可包括電壓產生器及/或電流產生器。在一些實施例中，藉由強制電流通過記憶體單元來讀取及/或寫入記憶體單元。在一些實施例中，藉由跨記憶體單元施加電壓來讀取及/或寫入記憶體單元。控制線可包括字線、位元線、或字線及位元線的組合。經選擇控制線可包括用以將記憶體單元置成經選擇狀態的經選擇字線或經選擇位元線。未經選擇控制線可包括用以將記憶體單元置成未經選擇狀態的未經選擇字線或未經選擇位元線。用於經選擇控制線的信號產生器（或信號調節器）172可包含用於產生經選擇控制線電壓的一或多個電壓產生器及/或用於產生經選擇控制線電流的一或多個電流產生器。用於未經選擇控制線的電壓產生器174可包含用於產生未經選擇控制線電壓的一或多個電壓產生器。位址解碼器170可產生記憶體區塊位址，以及特定記憶體區塊的列位址及行位址。感測放大器176可將來自記憶體單元的感測信號與參考信號進行比較以判定記憶體單元之狀態。在一實施例中，感測放大器176判定記憶體單元處於高電阻狀態(HRS)亦或低電阻狀態(LRS)。在一實施例中，當電流經驅動通過記憶體單元時，跨記憶體單元的電壓經感測並與參考電壓進行比較。在一實施例中，當跨記憶體單元施加電壓時，通過記憶體單元的電流經感測並與參考電流進行比較。
圖2係描繪可實施本文描述之技術的記憶體晶粒102的一個實例的方塊圖。在一個實施例中，記憶體晶粒102包括在記憶體卡101中。記憶體晶粒102包括記憶體結構202，該記憶體結構可包括下文描述之記憶體單元中之任一者。記憶體結構202可包括一或多個記憶體陣列。記憶體結構202的陣列端子線包括組織成列之字線的各種（多個）層，及組織成行之位元線的各種（多個）層。然而，亦可實施其他定向，包括例如對角線圖案以節省空間。記憶體晶粒102包括列控制電路系統220，該列控制電路系統的輸出208連接至記憶體結構202的各別字線。列控制電路系統220接收來自系統控制邏輯電路260的一群組M個列位址信號及一或多個各種控制信號，且一般可包括諸如列解碼器222、列驅動器224、及用於讀取及寫入操作二者的區塊選擇電路系統226的電路。列控制電路系統220亦可包括讀取/寫入電路系統。在一實施例中，列解碼及控制電路系統220具有感測放大器228，該等感測放大器各自含有用於感測記憶體結構202之字線的狀況（例如，電壓、電流）的電路系統。在一實施例中，藉由感測字線電壓，將所感測記憶體單元電壓與參考電壓進行比較的感測放大器判定交叉點陣列中的記憶體單元的狀況或位元狀態。記憶體晶粒102亦包括行解碼及控制電路系統210，該行解碼及控制電路系統的輸入/輸出206連接至記憶體結構202的各別位元線。儘管針對記憶體結構202僅展示單一區塊，但記憶體晶粒可包括可個別存取的多個陣列或「塊(tile)」。行控制電路系統210接收來自系統控制邏輯260的一群組N個行位址信號及一或多個各種控制信號，且一般可包括諸如行解碼器212、行解碼器及驅動器214、區塊選擇電路系統216、以及讀取/寫入電路系統、及I/O多工器的電路。
系統控制邏輯260接收來自主機系統的資料及命令，且將輸出資料及狀態提供給主機系統。在其他實施例中，系統控制邏輯260接收來自單獨的控制器電路的資料及命令，並將輸出資料提供給該控制器電路，其中該控制器電路與主機系統通訊。此類控制器系統可實施介面，諸如DDR、DIMM、CXL、PCIe及其他者。在另一實施例中，彼等資料及命令從記憶體封裝直接發送及接收至主機，無需單獨的控制器，且所需的任何控制器在各晶粒內、或在添加至多晶片記憶體封裝的晶粒內。在一些實施例中，系統控制邏輯260可包括提供記憶體操作的晶粒級控制的狀態機262。在一個實施例中，狀態機262可藉由軟體程式化。在其他實施例中，狀態機262不使用軟體且完全以硬體（例如，電路）實施。在另一實施例中，狀態機262係由微控制器或微處理器取代。系統控制邏輯260亦可包括電力控制模組264，該電力控制模組控制在記憶體操作期間供應至記憶體結構202之列及行的電力、電流源電流、及電壓，並可包括用於產生調節電壓的電荷泵及調節器電路、及用於記憶體單元之字線位元線選擇之各者的導通/關斷控制。在一些實施例中，電力控制264包括一或多個電流源。（多個）電流源可用以提供讀取及/或寫入電流。系統控制邏輯260包括儲存器266，該儲存器可用以儲存用於操作記憶體結構202的參數。系統控制邏輯260亦包括再新邏輯272及損耗平衡邏輯274。此類系統控制邏輯可由主機106或記憶體控制器105命令為再新邏輯272，該再新邏輯可以載入可在再新之後遞增的晶片上儲存列及行位址（指標）。可僅選擇此類（多個）位址位元（以再新OTS）。或此類位址可經讀取、藉由導向通過ECC引擎269而校正、並接著儲存在「備用(spare)」位置中，這亦經遞增（因此在損耗平衡邏輯274的控制下，所有碼字經週期性地讀取、校正，並在整個晶片中重定位）以實現損耗平衡，因此晶片上每個位元的使用更均勻。此類操作可由外部控制器之主機更直接控制，例如，與記憶體晶片分開定位或定位在記憶體晶粒上的PCIe或CXL或DDRn控制器。
經由記憶體控制器介面268（亦稱為「通訊介面(communication interface)」）在記憶體控制器105與記憶體晶粒102之間轉移命令及資料。此一界面可係例如PCIe、CXL、DDRn。記憶體控制器介面268係用於與記憶體控制器105通訊的電介面。記憶體控制器介面268之實例亦包括雙態觸變模式介面。亦可使用其他I/O介面。例如，記憶體控制器介面268可實施連接至記憶體控制器105之雙態觸變模式介面的雙態觸變模式介面。在一個實施例中，記憶體控制器介面268包括連接至控制器105的一組輸入及/或輸出(input and/or output, I/O)接腳。在另一實施例中，介面係JEDEC標準DDRn或LPDDRn（諸如DDR5或LPDDR5）或其具有較小頁面及/或寬鬆時序的子集。
系統控制邏輯260可包括錯誤校正碼(Error Correction Code, ECC)引擎269。ECC引擎269可稱為晶粒上ECC引擎，因為其在與記憶體單元相同的半導體晶粒上。亦即，晶粒上ECC引擎269可用以對待儲存在記憶體結構202中的資料及同位位元進行編碼，及對經解碼資料進行解碼並校正錯誤。編碼過的資料在本文中可稱為碼字或稱為ECC碼字。ECC引擎269可用以執行解碼演算法並執行錯誤校正。因此，ECC引擎269可將ECC碼字解碼。使ECC引擎269與記憶體單元在相同的晶粒上，可使解碼更快。ECC引擎269可使用各式各樣解碼演算法，包括但不限於里德所羅門(Reed Solomon)、Bose-Chaudhuri-Hocquenghem (BCH)、及低密度同位檢查(low-density parity check, LDPC)。
在一些實施例中，記憶體晶粒102的元件中的所有元件（包括系統控制邏輯260）可形成為單一晶粒的部分。在其他實施例中，可將系統控制邏輯260中的一些或所有的系統控制邏輯形成在不同的晶粒上；例如外部控制器晶片。
在一個實施例中，記憶體結構202包含非揮發性或揮發性記憶體單元的三維記憶體陣列，其中多個記憶體階形成在單一基材（諸如晶圓）上方。記憶體結構可包含在記憶體單元的一或多個實體階中以單塊方式形成的任何類型的非揮發性或揮發性記憶體，該等記憶體具有設置在矽或絕緣體上矽（或其他類型）基材上方的主動區。在另一實施例中，記憶體結構202包含非揮發性記憶體單元的二維記憶體陣列。
包括在記憶體結構202中的記憶體陣列架構或記憶體單元的確切類型不限於上述實例。許多不同類型的記憶體陣列架構或記憶體技術可用以形成記憶體結構202。對於本文所提出之新主張實施例的目的，不需要特定的非揮發性記憶體技術。用於記憶體結構202之記憶體單元的合適技術的其他實例包括ReRAM記憶體（電阻式隨機存取記憶體）、磁阻式記憶體（例如，MRAM、自旋轉移力矩MRAM、自旋軌道力矩MRAM）、FeRAM，相變化記憶體（例如PCM）、及類似者。用於記憶體結構202之記憶體單元架構的合適技術的實例包括二維陣列、三維陣列、交叉點陣列、堆疊式二維陣列、垂直位元線陣列、及類似者。
ReRAM或MRAM交叉點記憶體的一個實例，包括配置在以X條線及Y條線（例如，字線及位元線）存取的交叉點陣列中之與OTS選擇器串聯的可程式化電阻切換元件(programmable resistance switching element)。在交叉點之另一實施例中係與及OTS選擇器串聯的PCM。在另一實施例中，記憶體單元可包括導電橋式記憶體元件(conductive bridge memory element)。導電橋式記憶體元件亦可稱為可程式化金屬化單元。可將導電橋式記憶體元件使用為基於離子在固態電解質內的實體重定位的狀態變化元件。在一些情形中，導電橋式記憶體元件可包括具有在該二個電極之間的固態電解質薄膜的二個固體金屬電極（一者係相對惰性的（例如，鎢）且另一者係電化學活性的（例如，銀或銅））。隨著溫度增加，離子的移動性亦增加，導致導電橋式記憶體單元的程式化臨限減少。因此，導電橋式記憶體元件在溫度上具有範圍廣泛的程式化臨限。
磁阻式隨機存取記憶體(MRAM)使用磁性儲存元件來儲存資料。元件係由藉由薄絕緣層分開的二個鐵磁層形成，該等鐵磁層之各者可保持磁化。對於場控MRAM，二個層中的一者設定成特定極性的永久磁體；另一層的磁化可藉由施加外部場而改變以儲存記憶體。其他類型之MRAM單元係可行的。記憶體裝置可由MRAM單元的網格建構，或者作為SOT磁阻記憶體建構。基於MRAM的記憶體實施例將於下文更詳細地討論。
相變化記憶體(PCM)利用硫化物玻璃的獨特行為。一個實施例使用GeTe - Sb2Te3超晶格以藉由使用雷射脈衝（或來自另一來源的光脈衝）簡單地改變鍺原子的配位狀態而達成非熱相變化。記憶體單元藉由可改變PCM材料之共同協調的電流脈衝予以程式化或在非晶態與結晶態之間切換。需注意，在本文件中「脈衝(pulse)」的使用不需要係方形脈衝，而係包括聲音、電流、電壓、光、或其他波的（連續或非連續）振動或叢發。在一實施例中，相變記憶體單元具有與臨限切換選擇器（諸如OTS）串聯的相變記憶體元件。
所屬技術領域中具有通常知識者將認知本文描述的技術不限於單一特定記憶體結構、記憶體構造、或材料組成物，而係涵蓋在如本文所描述且如所屬技術領域中具有通常知識者所瞭解之技術之精神及範圍內的許多相關記憶體結構。
在一實施例中，記憶體晶粒被劃分為庫、模組、及塊的層級。圖3A描繪具有數個庫302的記憶體晶粒102的一個實施例。各庫302可具有記憶體單元及控制電路系統。記憶體單元可係交叉點陣列中之可程式化電阻記憶體單元。可存在庫外部的額外控制邏輯304。在此實例中，每個記憶體晶粒存在16個庫，但每個記憶體晶粒可能存在多於或少於16個庫。
在一個實施例中，各庫302包括數個模組。圖3B描繪具有數個模組310的庫302的一個實施例。存在n行模組310及m列模組310。作為一個實例，n可係8，其中可存在八行模組310。作為一個實例，m可係40，其中可存在40列模組。在一個實施例中，讀取操作將並行地從各模組310存取一個記憶體單元。在一個實施例中，讀取將存取包括資料位元及同位位元（或檢驗位元）的一或多個ECC碼字。作為一個實例，讀取存取中可存在256個資料位元及64個同位位元。因此，模組310中的256個模組可用以儲存資料位元且模組310中的64個模組可用以儲存同位位元。
各模組310具有記憶體單元及控制電路系統。控制電路系統可包括但不限於電晶體、電流鏡、感測放大器等。不同模組310中的控制電路系統之間可能存在一些顯著變化，這可能會影響讀取精度。例如，不同模組310中的電晶體、電流鏡、及感測放大器之間可能存在差異。因為感測放大器、電流鏡、及其他CMOS特性的變化，模組之間的參考值可能會變化。在記憶體系統的起始測試期間，模組310可經表徵以判定各模組310的最佳讀取參考設定（電壓或電流）。然後，在讀取期間使用此等最佳讀取參考設定。然而，模組310內可能存在用於修整設定的有限儲存量。因此，不需要各模組310儲存彼模組310的最佳讀取參考設定。相反，在一實施例中，各模組310的最佳讀取參考設定儲存於模組310外部。每個模組310的此等最佳讀取參考設定之位置可以變化。在一個實施例中，庫302中之各模組310的最佳讀取參考設定可以儲存在庫302上的修整設定315中，其位於模組310外部。在一個實施例中，晶粒102中之各模組310的最佳讀取參考設定可以儲存在晶粒102上，但位於庫302外部。
在一實施例中，各模組310包括數個塊。圖3C描繪具有四個塊320的模組310的一個實施例。每個模組可存在多於或少於四個塊。各塊320具有交叉點陣列中之記憶體單元及控制電路系統。塊外部的模組上可能有額外控制電路系統。
圖3D係塊320的一個實施例的方塊階圖。塊320具有記憶體陣列330、列控制邏輯340、行控制邏輯350、感測放大器360、及資料I/O 370。在一實施例中，記憶體陣列330含有記憶體單元之交叉點陣列。列控制邏輯340可含有列解碼器及列驅動器（例如，電壓驅動器及/或電流驅動器）。行控制邏輯350可含有行解碼器及行驅動器（例如，電壓驅動器及/或電流驅動器）。在一個實施例中，列係稱為字線且行係稱為位元線。
圖4A以斜視圖描繪形成交叉點架構之記憶體陣列402之一部分的一個實施例。圖4A的記憶體陣列402係塊的實施方案之一個實例，其中記憶體晶粒102可包括多個此類記憶體陣列402。在一實施例中，圖3B之各模組310具有圖4A之一或多個記憶體陣列402。圖3D之塊320中的記憶體陣列330可包括圖4A之交叉點記憶體陣列402。位元線BL1至BL5在相對於晶粒之下方基材（未展示）的第一方向上排列（而表示為行進入圖面中），且字線WL1至WL5係在垂直於第一方向的第二方向上排列，或者係對角的以提供記憶體單元在WL與BL之間互連的相交。圖4A係水平交叉點結構的實例，其中字線WL1至WL5及BL1至BL5二者在相對於基材的水平方向上行進，而記憶體單元（其等的二者以401指示）經定向使得電流在垂直方向上通過記憶體單元（諸如以Icell展示）。在具有額外的記憶體單元層的記憶體陣列中，諸如，相關於圖4D於下文討論的，將有額外的位元線及字線的對應層。例如，一種圖案將來自底層：WL，記憶體單元，BL，記憶體單元，WL，WL，記憶體單元，BL記憶體單元，WL。
如圖4A所描繪的，記憶體陣列402包括複數個記憶體單元401。記憶體單元401可包括可重寫入記憶體元件，諸如可使用ReRAM、MRAM、PCM、或具有可程式化電阻的其他材料實施。記憶體單元401在本文中可稱為可程式化電阻記憶體單元。一種類型的可程式化電阻記憶體單元稱為MRAM單元，其係包括MRAM記憶體元件的記憶體單元。記憶體單元401亦可包括臨限切換選擇器作為記憶體單元401內的額外串聯元件，諸如可使用以下實施：雙向臨限開關(OTS)、揮發性導電橋式(VCB)、金屬-絕緣體-金屬(MIM)、或提供電流或電阻對變化選擇電壓的高度非線性相依的其他材料。以下討論將聚焦在由與雙向臨限開關元件串聯組合之MRAM記憶體元件組成的記憶體單元，但大部分討論可更普遍地應用。將第一記憶體階之記憶體單元中的電流展示為向上流動，如藉由箭頭Icell所指示，但電流可在任一方向上流動以讀取或寫入記憶體單元位元狀態，如下文中更詳細地所討論。
圖4A的交叉點陣列繪示具有一層字線及位元線的一實施例，其中用於記憶體單元的MRAM或其他記憶體技術坐落在兩組導電線的相交處。為增加記憶體晶粒的儲存密度，可形成此類記憶體單元及導電線的多個層。圖4B中繪示一個兩層的實例。
圖4B以斜視圖描繪形成交叉點架構的二階記憶體陣列的一部分的一實施例。與圖4A中相同，圖4B展示記憶體陣列403之記憶體單元401的第一層418，其連接在第一層字線WL1,1至WL1,4及上方的位元線BL1至BL5的交叉點處。在一實施例中，圖3B之各模組310具有圖4B之一或多個記憶體陣列403。在一個實施例中，圖4B之結構用作模組310中之兩個塊320。第二層記憶體單元420係形成在位元線BL1至BL5上方，並在此等位元線與第二組字線WL2,1至WL2,4之間。實際上，BL係共用的。在替代方案中，第二層可包括位於所展示的BL上方且位於WL之第2疊層下方的BL之另一疊層。儘管圖4B展示記憶體單元之兩個層418及420，但該結構可通過呈類似圖案的字線及位元線之額外交替層向上延伸。取決於實施例，圖4B之陣列的字線及位元線可經偏壓以用於讀取或程式化操作，使得各層中的電流從字線層流至位元線層，或反向流動。該二個層可經結構化以針對給定操作具有在各層中相同方向上的電流流動，或藉由在正或負方向的驅動器選擇而具有在相反方向上的電流流動。記憶體單元可以相同定向放置在第一層及第二層內，而實現逐層使用相反方向的電流以讀取或寫入。或者，記憶體單元當放置在第二層中的BL與WL之間時以反方向或翻轉方向放置（而實現使用與在第一層內的記憶體單元中用以讀取或寫入的相同方向的電流）。
交叉點架構的使用允許具有小佔用面積的陣列，且數個此類陣列可形成在單一晶粒上。在各交叉點處形成的記憶體單元可係電阻型的記憶體單元，其中資料值編碼為不同電阻位準，諸如以MRAM編碼為兩個位準，或針對其他記憶體元件技術（諸如PCM）編碼成二或更多個位準。取決於實施例，記憶體單元可係具有低電阻狀態或高電阻狀態的二進制值的，或係可具有在低電阻狀態與高電阻狀態中間的額外電阻的多階單元(multi-level cell, MLC)。此處所描述之交叉點陣列可用於圖1或圖2的記憶體晶粒102中、或其中額外記憶體適用的任何另一組態中。電阻類型記憶體單元可根據上文提及之技術的許多者形成，諸如ReRAM、PCM、FeRAM、或MRAM。
圖5描繪具有交叉點架構之記憶體陣列500的實施例。記憶體陣列500可被包括於圖1之記憶體核心103、圖2之記憶體結構202、圖3C或圖3D之塊320（以及模組310或庫302）等之中。陣列500具有一組第一導電線506a至506h及一組第二導電線508a至508d。在一個實施例中，該組第一導電線506a至506h係字線，且該組第二導電線508a至508b係位元線。為便於討論，該組第一導電線506a至506h可稱為字線，且該組第二導電線508a至508b可稱為位元線。然而，該組第一導電線506a至506h可係位元線，且該組第二導電線508a至508b可係字線。
記憶體陣列500具有數個可程式化電阻記憶體單元401。各記憶體單元401係連接在第一導電線506之一者與第二導電線508之一者之間。在一個實施例中，各記憶體單元401具有與臨限切換選擇器串聯的磁阻式隨機存取記憶體(MRAM)元件。臨限切換選擇器504經組態以回應於施加超過臨限切換選擇器504之臨限電壓的電壓位準而以較低電阻導通，且維持以較低電阻導通直到通過切換選擇器504的電流降低於選擇器保持電流(Ihold)為止。臨限切換選擇器504可係二端子裝置。在一實施例中，臨限切換選擇器504包含OTS。注意，在一些實施例中，記憶體單元401中將不存在臨限切換選擇器504。
圖5提供讀取或寫入記憶體單元的強制電流方法的實例。然而，也可使用強制電壓方法。為討論的目的，記憶體單元401a經選擇以用於存取。此可為讀取或寫入存取。經選擇記憶體單元401a係在經選擇字線506g與經選擇位元線508b的交叉點處。經選擇記憶體單元意謂被選擇用於諸如讀取或寫入的記憶體操作的記憶體單元。經選擇記憶體單元係連接在經選擇字線及經選擇位元線之間。為選擇記憶體單元401，將諸如接近接地的選擇電壓(Vselect_BL)提供至經選擇位元線（例如，位元線508b），並將存取電流(Iaccess)驅動（或強制）通過經選擇字線（例如，字線506g）。經選擇字線意謂該字線連接至至少一個經選擇記憶體單元。經選擇字線一般將連接至一或多個未選擇記憶體單元。經選擇位元線意謂該位元線連接至至少一個經選擇記憶體單元。經選擇位元線一般將連接至一或多個未選擇記憶體單元。
在一個實施例中，假設以相對於BL電壓充足的恆流輸出電壓向經選擇字線施加Iaccess，則Vselect_BL具有充足量值，使得經選擇記憶體單元中的臨限切換選擇器504將導通。例如，Vselect_BL可係大約0V。另一方面，Vunsel_BL之量值使得未選擇記憶體單元中的臨限切換選擇器504將不會導通，例如若正電力供應器係3.3V，則Vselect_BL可係大約1.65V。將存取電流(Iaccess)驅動通過經選擇字線506g之至少一部分。此存取電流亦可在OTS導通之後流動通過經選擇記憶體單元401a及經選擇位元線508b之一部分。可藉由例如3.3V之具有恒流輸出(compliance)電壓的電流源，將此一經選擇WL驅動高至如15 µa以讀取、或驅動高至如30 µa以寫入。為了寫入相反極性，用例如-30 µa對經選擇字線進行強制，且將經選擇位元線經強制為接近3.3V。
其他記憶體單元不被選擇用於存取（亦即，係未選擇記憶體單元）。未選擇記憶體單元意謂記憶體單元目前不被選擇用於存取（例如，讀取或寫入）。未選擇字線僅連接至未選擇記憶體單元。未選擇位元線僅連接至未選擇記憶體單元。不被選擇的字線及位元線分別稱為未選擇字線或未選擇位元線。在一個實施例中，字線及位元線可藉由將其等強制至未選擇電壓（諸如Vmid，例如1.65V）而取消選擇，該未選擇電壓係驅動恆流輸出電壓（例如3.3V）的大約一半。將未選擇電壓(Vunsel_BL)提供至未選擇位元線（例如，位元線508a、508c、508d）。將諸如Vmid的未選擇電壓(Vunsel_WL)提供至未選擇字線（例如，字線510a、510b、510c、510d、510e、510f、及510h）。
Iaccess可從任一方向流過經選擇字線（以及經選擇位元線）。在一個實施例中，除了漏電流以外，無電流被強制通過未選擇字線（例如，506a、506b、506c、506d、506e、506f、及506h）。
在圖5的實例中，在交叉點陣列中有比位元線更多的字線。在一個實施例中，在交叉點陣列中有比字線更多的位元線。在一個實施例中，在交叉點陣列中的位元線數目等於字線數目。在圖5的實例中，在交叉點陣列中有多達位元線二倍的字線；然而，可使用不同的比率。因此，可實現不同的塊尺寸。例如，塊可具有1024 BL x 2048 WL，其可藉由中心驅動四個塊之間的WL及BL而構成2048 x 4096個單元中之模組。在一個實施例中，藉由例如從數個塊中之各者中，選擇一個記憶體單元，而對記憶體單元之一群組執行讀取。
在一些實施例中，記憶體單元基於其在陣列500內的實體位置來定址。記憶體單元位址可由字線及位元線來界定。字線及位元線可基於其在陣列中的實體位置來編號。因此，陣列500內的記憶體單元之位址可由其所連接的字線之數目及位元線之數目來界定。在一實施例中，一起讀取的模組310各自具有相似的交叉點陣列，該交叉點陣列具有相同數目的字線及位元線。因此，此等交叉點陣列中之各者可具有相同定址方案，其中共同位址組可（基於字線數目及位元線數目）在各陣列內使用。在一個實施例中，一起讀取的不同模組310中之記憶體單元各自在其各別交叉點陣列內具有相同位址。
在一些實施例中，使用電流強制方法存取交叉點記憶體陣列中的記憶體單元。臨限切換選擇器可與記憶體單元串聯使用。臨限切換選擇器可與介於字線與位元線之間的記憶體元件串聯連接。因此，跨切換選擇器的任何電壓將減少跨記憶體元件的電壓。一般而言，在切換選擇器之間的偏移或保持電壓會有一些變化。電流強制方法可幫助減輕臨限切換選擇器之間的偏移電壓變化，以幫助將單元之間的經選擇單元電流變化最小化。然而，如上所述，亦可使用跨經選擇記憶體單元施加電壓的電壓強制方法。而且，可使用交叉點陣列之其他組態，包括但不限於1T1R。
圖6描繪讀取/寫入電路602以及記憶體陣列601之一部分的一個實施例。圖6展示感測記憶體單元的電壓強制方法的實例。讀取/寫入電路602可用在圖1A、圖1B之記憶體核心控制電路104。記憶體陣列601之該部分包括多條位元線中之二者（一條標記為「經選擇BL」的經選擇位元線及一條標記為「未經選擇BL」的未經選擇位元線）及多條字線中之二者（一條標記為「經選擇WL」的經選擇字線及一條標記為「未經選擇WL」的未經選擇字線）。記憶體陣列之該部分亦包括經選擇記憶體單元650及未經選擇記憶體單元652至656。在一個實施例中，記憶體陣列601之該部分可包含具有沿著與基板水平的方向配置的位元線的記憶體陣列，諸如圖3A中之記憶體陣列201。在另一實施例中，記憶體陣列601之該部分可包含具有沿垂直於基板的垂直方向配置的位元線的記憶體陣列，諸如圖4A中之記憶體陣列402。經選擇位元線經偏壓至位元線選擇電壓（例如，1V至2V），未經選擇字線經偏壓至位元線未選擇電壓（例如，0.6V至2V），經選擇字線經偏壓至字線選擇電壓（例如，0V），且未經選擇位元線經偏壓至位元線未經選擇電壓（例如，0V至0.5V）。在其他實施例中，圖6之記憶體陣列偏壓方案係可逆的，使得經選擇位元線經偏壓至比經選擇位元線低的電壓。
如圖6所描繪，讀取/寫入電路602之SELB節點經由行解碼器604電耦接至經選擇位元線。在一個實施例中，行解碼器604可對應於圖2所描繪之行解碼器212。電晶體662將節點SELB耦接至Vsense節點。箝位控制電路664控制電晶體662之閘極。Vsense節點連接至參考電流Iref及感測放大器666的一個輸入。感測放大器666的另一輸入接收Vref-read，其係用於在讀取模式下比較Vsense節點電壓的電壓位準。感測放大器666的輸出連接至資料輸出端子並且連接至資料鎖存器668。寫入電路660連接至節點SELB、資料輸入端子、及資料鎖存器668。
在讀取操作期間，讀取/寫入電路602在讀取模式下將經選擇位元線偏壓至經選擇位元線電壓。在感測資料之前，讀取/寫入電路602將預充電Vsense節點至例如2V。當感測資料時，讀取/寫入電路602嘗試經由源極跟隨器組態中的箝位控制電路664及電晶體662將SELB節點調節至例如1V。若通過經選擇記憶體單元650的電流大於讀取電流限制Iref，則隨著時間的推移，Vsense節點將下降到低於Vref-read（例如，設定為1.5V）並且感測放大器666將讀取資料「0」。輸出資料「0」表示經選擇記憶體單元650處於低電阻狀態。「資料輸出」在本文中稱為「讀取結果」。若通過經選擇記憶體單元650的電流小於Iref，則Vsense節點將保持在Vref-read之上並且感測放大器666將讀出資料「1」。輸出資料「1」表示經選擇記憶體單元650處於高電阻狀態。資料鎖存器668將在感測通過經選擇記憶體單元的電流的時間週期（例如，400ns）之後鎖存感測放大器666的輸出。
圖7係讀取路徑以及讀取電路706的一個實施例的示意圖。圖7展示感測記憶體單元的電流強制方法的實例。讀取路徑包括電流源702、字線解碼電晶體、經選擇字線、記憶體單元401、經選擇位元線、及位元線解碼電晶體。讀取路徑具有Vp正電力供應器，諸如4V。讀取電流源702連接至電力供應器(Vp)並供應Iread至記憶體單元。讀取電流可藉由將Read*拉低以導通電晶體T1來啟用。T1的輸出（其係節點VXSP）亦驅動差動感測放大器704的非反相輸入(+)。感測放大器704的輸出連接至資料輸出端子並且連接至資料鎖存器768。P通道電晶體T3P作為全域WL解碼器，當T3P的閘極為低時（諸如當由來自主機的二進制解碼器位址信號驅動時），可選擇該全域WL解碼器。P通道電晶體T1P作為本地WL解碼器，當T1P的閘極為低時（諸如當由來自主機的二進制解碼器位址信號驅動時），可選擇該本地WL解碼器。P通道電晶體T3P可作為至經選擇WL的驅動器。記憶體單元401連接在經選擇WL與經選擇BL之間。記憶體單元（或位元）具有臨限切換選擇器504及記憶體元件502。經選擇WL可係陣列中的N個WL中之1個。經選擇BL可係陣列中的M個BL中之1個。記憶體單元401可駐存於具有一或多個陣列的晶片上的經選擇WL與經選擇BL的交叉點處。N通道電晶體T1N可作為至經選擇BL中的本地解碼驅動器。當T1N閘極為高時（諸如當由來自主機的二進制解碼器位址信號驅動時），可選擇該BL。N通道電晶體T3N可作為全域解碼器，當T3N閘極為高時（諸如當由來自主機的二進制解碼器位址信號驅動時），選擇該全域解碼器。T3N的輸出係VYS。驅動器(YEN)位於VYS與負電力供應器(GND)之間。為反向寫入，可存在連接至VYS的單獨驅動器及VYS向其驅動的正電力供應器Vp，且可提供與此處描述之n通道驅動器路徑並聯的並聯p通道電晶體解碼路徑（n通道T1及T3）。接著，關斷n通道路徑，並將p通道路徑連同驅動器電晶體一起啟用至Vp，其中閘極接地。類似地，n通道路徑可連同至接地的電流源一起提供，其與上述至字線的p通道路徑並聯提供，其中該字線的電流源至Vp或某一其他較合適的電壓。接著，關斷p通道路徑，並藉由導通與至接地的電流源串聯的n通道驅動器電晶體來將n通道路徑啟用。感測放大器704具有非反相輸入(+)及反相輸入(-)。反相輸入(-)經提供有參考電壓(Vref)。非反相輸入(+)連接至VXSP。
在一個實施例中，讀取路徑的操作可如下。節點VXSP、經選擇WL、經選擇BL及VYS可係在待機階段期間預充電至Vmid的電晶體。可藉由關斷預充電並向電晶體T3P及T1P的閘極施加低電壓（閘極電壓稱為解碼位址信號）來選擇所欲WL線（N個中之1個）。可藉由關斷預充電並向電晶體T1N及T3N的閘極施加高電壓（閘極電壓稱為解碼位址信號）來選擇BL線。可將電晶體YEN的閘極拉高以將節點VYS連接至GND。接著，可藉由將T1的閘極拉低（例如，Read*變低）來導通Iread並將其連接至VXSP。因此，在藉由YEN變為H而導通時，BL可由其主動驅動器快速拉至GND。經選擇WL及VXSP藉由Iread而朝向Vp斜降。當WL上的電壓達到近似電壓Vth(OTS)時，臨限切換選擇器504導通，因為漏電流引起的IxR壓降相對低。此處，Vth(OTS)係指臨限切換選擇器504的臨限切換電壓，其可係但不需要係OTS。接著，至感測放大器704中的VXSP上的電壓安定回到Vsense = Vread(final) = Voff(OTS) + Rpath x Iread。此處，Rpath包括WL及BL導線電阻、位址電晶體(T3P, T1P, T1N, T3N)及至GND的驅動器(YEN)、以及記憶體元件本身702的電阻。此處，Voff(OTS)係指跨臨限切換選擇器504的電壓。感測放大器704將感測放大器(+)上的輸入的Vsense與感測放大器(-)上的Vref進行比較。「資料輸出」在本文中稱為「讀取結果」。
在讀取記憶體單元之後，可將讀取結果提供至ECC引擎。圖8描繪用以感測並解碼ECC碼字的組件。組件包括數個讀取電路(SA) 802(1)至802(y)、資料緩衝器804、及ECC引擎806。讀取電路802可係但不限於讀取/寫入電路602（參見圖6）或讀取電路706（參見圖7）之集合。替代地，讀取電路802可係但不限於感測放大器666（參見圖6）或差動感測放大器704（參見圖7）之集合。各模組310提供感測信號至讀取電路802。感測信號源自於感測彼模組310中之經選擇記憶體單元。感測信號可係電流或電壓。讀取電路802藉由例如將感測信號與參考信號進行比較來判定資料輸出。資料輸出由讀取電路802提供至資料緩衝器804，該資料緩衝器儲存資料輸出。資料輸出對應於一或多個ECC碼字。資料輸出提供至ECC引擎806，該ECC引擎解碼一或多個ECC碼字。ECC引擎806可輸出指示解碼成功亦或失敗的信號。若解碼成功，則ECC引擎806輸出一或多個碼字之資料位元。
在一實施例中，記憶體系統使用二或更多參考來讀取記憶體單元之一群組。圖9A及圖9B描繪可程式化電阻記憶體單元之電阻分布。圖9A繪示若模組之間存在顯著差異，則在讀取記憶體單元時使用單一參考會受到怎樣的限制。圖9B繪示使用兩個參考如何顯著提高讀取精度，從而降低位元錯誤率(bit error rate, BER)。
圖9A展示四個不同模組310的電阻分布。針對各模組310描繪低電阻狀態(LRS)及高電阻狀態(HRS)。在一些實施例中，高電阻係AP狀態，例如50K Ohm，且低電阻係P狀態，例如25K Ohm。考慮到Ref位於電阻分布902、904之間的「谷」處，單一參考(Ref)對於模組1的電阻分布902、904很好地運作。然而，考慮到Ref遠低於電阻分布912、914之間的「谷」，單一參考對於模組2來說係太低。考慮到Ref遠高於電阻分布922、924之間的「谷」，單一參考對於模組3來說係太高。而且，考慮到Ref遠高於電阻分布932、934之間的「谷」，單一參考對於模組4來說係太高。
圖9B展示四個不同模組310的相同電阻分布。然而，存在兩個參考位凖(Ref1, Ref2)。考慮到Ref位於靠近電阻分布962、964之間的「谷」，下參考(Ref1)對於模組3的電阻分布962、964很好地運作。考慮到Ref1位於靠近電阻分布972、974之間的「谷」，下參考(Ref1)對於模組4的電阻分布972、974亦很好地運作。考慮到Ref位於靠近電阻分布962、964之間的「谷」，上參考(Ref2)對於模組1的電阻分布942、944很好地運作。考慮到Ref2位於靠近電阻分布952、954之間的「谷」，上參考(Ref2)對於模組2的電阻分布952、954亦很好地運作。
在一些實施例中，記憶體系統將使用兩個不同的參考信號來讀取記憶體單元之一群組。例如，記憶體系統判定適當的「Ref1」及「Ref2」而非僅使用圖9A中的「Ref」，如圖9B所示。不同模組中的單元之群組可經兩次讀取，其中各讀取使用參考信號中之一者。可藉由針對一組單元基於Ref1選擇讀取結果並針對另一組單元基於Ref2選擇讀取結果來產生最終讀取結果。因此，讀取可補償模組之間的差異，以提高讀取精度。
圖10A描繪表1010，其中哪些模組將使用第一參考信號以及哪些模組將使用第二參考信號以獲得最終讀取結果。總共列出了n個模組0至n-1。模組3、模組5、模組10、模組12、模組13、及模組n-3經圈出以指示第二參考信號對於此等模組更好地運作（注意，模組16至n-3未展示）。第一參考信號對於其他模組將更好地運作。在一個實施例中，表1010儲存在含有模組310的庫302上的修整設定315中。
圖10B展示使用各模組的第一參考信號進行第一讀取的第一讀取結果1020。為方便參考，圈出第二參考信號將最好地運作的模組。
圖10C展示使用各模組的第二參考信號進行第二讀取的第二讀取結果1030。同樣，為方便參考，圈出第二參考信號將最好地運作的模組。圖10C及圖10B中的結果之比較表明，若使用不同的參考信號，則結果可能不同。
圖10D展示組合第一結果及第二結果的最終讀取結果1040。最終讀取結果1040對於使用第一參考信號最好地運作的模組使用使用第一參考信號進行的讀取之第一讀取結果1020，並且對於使用第二參考信號最好地運作的模組使用使用第二參考信號進行的讀取之第二讀取結果1030。在一個實施例中，圖10B中的經圈出結果中之各者由圖10C中對應的經圈出結果取代以產生圖10D中的最終結果。
圖11係讀取交叉點記憶體陣列中的可程式化電阻記憶體單元的程序1100的一個實施例的流程圖。程序1100可用以讀取一或多個ECC碼字。在一個實施例中，程序1100讀取數個模組310中之各者中的一個記憶體單元。儲存一或多個ECC碼字並經讀取的記憶體單元可位於交叉點陣列中之相同相對實體位置。例如，以圖5為例，各交叉點陣列可有數條字線及數條位元線。各記憶體單元在其交叉點陣列內的實體位置可由其直接連接的字線及位元線來界定。在一實施例中，記憶體單元之位址係基於其在其交叉點陣列內的實體位置。例如，可基於記憶體單元直接連接的字線及位元線來界定交叉點陣列內之位址。在一實施例中，儲存一或多個ECC碼字並經讀取的記憶體單元在其各別交叉點陣列內具有相同位址。各
作為一個實例，程序1100可以用以讀取庫302，但不需要在此程序1100中讀取庫302中的模組310中的所有模組。在一個實施例中，電流強制技術用以讀取單元。在一個實施例中，電壓強制技術用以讀取單元。
步驟1102包括使用一第一參考信號對記憶體單元之一群組之至少一第一子集執行一第一讀取以產生第一讀取結果。在一個實施例中，第一參考信號係與藉由感測記憶體單元產生的電壓進行比較的參考電壓。例如，第一參考信號可係圖6中的Vref-read或圖7中的Vref。在一個實施例中，第一參考信號係與在電壓強制讀取中來自記憶體單元的電流進行比較的參考電流。例如，第一參考信號可係圖6中的Iref。在一個實施例中，第一參考信號係在電壓強制讀取中施加至記憶體單元的讀取參考電壓。例如，第一參考信號可係經選擇WL上的電壓與經選擇BL上的電壓之間的電壓差。在一個實施例中，第一參考信號係電流強制讀取中的讀取參考電流。例如，第一參考信號可係圖7中的Iread。圖10B表示第一讀取結果的實例。第一讀取結果可儲存在資料緩衝器（例如，資料緩衝器804，圖8）。
步驟1104包括使用一第二參考信號執行記憶體單元之該群組之至少一第二子集之一第二讀取以產生第二讀取結果。第二參考信號係與步驟1102中使用的相同類型的信號，但具有不同的量值。例如，參考圖7，第二讀取的Vref之量值將不同於第一讀取的Vref之量值。作為另一實例，參考圖6，第二讀取的Vref-read之量值將不同於第一讀取的Vref-read之量值。作為又一實例，參考圖6，第二讀取的Iref之量值將不同於第一讀取的Iref之量值。作為又一實例，參考圖7，第二讀取的Iread之量值將不同於第一讀取的Iread之量值。作為又一實例，參考圖6，第二讀取的經選擇WL與經選擇BL之間的電壓之量值將不同於第一讀取的經選擇WL與經選擇BL之間的電壓之量值。圖10C表示第二讀取結果。第二讀取結果可儲存在資料緩衝器（例如，資料緩衝器804，圖8）。注意，在一些實施例中，第二讀取不需要第二感測操作。例如，來自第一讀取的感測結果可儲存在感測電容器上以在第二讀取期間使用。以下待討論之圖18描繪可用以藉由對記憶體單元的單次感測來執行兩次讀取的感測放大器的一個實施例。例如，兩次讀取可具有兩個不同的參考電壓Vref。
步驟1106包括形成包括該第一單元子集的該等第一讀取結果及該第二單元子集的該等第二讀取結果的最終讀取結果。圖11D表示最終讀取結果的實例。在一個實施例中，步驟1106包括用該第二讀取之對應結果取代該第一讀取之經選擇結果。在一個實施例中，來自步驟1104的第二讀取結果中的一些第二讀取結果簡單地覆蓋資料緩衝器804中的對應第一讀取結果以直接產生最終讀取結果。
步驟1108包括將錯誤校正演算法應用於最終讀取結果。步驟1108此決定一或多個ECC碼字。然後可將資料位元提供至主機106。
圖12係讀取交叉點陣列中的可程式化電阻記憶體單元的程序1200的一個實施例的流程圖。程序1200提供圖11中之程序1100的一個實施例的進一步細節。程序1200之一些步驟與程序1100中的彼等步驟類似，因此將不再詳細討論。
步驟1202包括使用一第一參考信號對記憶體單元之一群組執行一第一讀取以產生第一讀取結果。步驟1202可與圖11的步驟1102類似，因此將不再詳細討論。
步驟1204包括提供第一讀取結果至ECC引擎（例如，ECC引擎806，圖8）。步驟1206包括判定解碼是否成功。若如此，則在步驟1208中將經解碼資料位元提供至主機106並且程序1200結束。
若解碼不成功，則在步驟1210中使用第二參考信號來執行記憶體單元之該群組之第二讀取以產生第二讀取結果。步驟1210可與圖11的步驟1104類似，因此將不再詳細討論。步驟1212包括用該第二讀取之經選擇結果取代經選擇第一結果。步驟1212可與圖11的步驟1106類似，因此將不再詳細討論。
步驟1214包括提供經更新讀取結果至ECC引擎806。步驟1216包括判定解碼是否成功。若如此，則在步驟1218中將經解碼資料提供至主機並且程序1200結束。若解碼失敗，則在步驟1220中可向主機106報告讀取失敗。
圖13係讀取交叉點陣列中的可程式化電阻記憶體單元的程序1300的一個實施例的流程圖。程序1300提供圖11中之程序1100的一個實施例的進一步細節。程序1300之一些步驟與程序1100中的彼等步驟類似，因此將不再詳細討論。
步驟1302包括使用第一參考信號對記憶體單元之一群組執行一第一讀取以產生第一讀取結果。步驟1302可與圖11的步驟1102類似，因此將不再詳細討論。
步驟1304包括提供第一讀取結果至ECC引擎（例如，ECC引擎806，圖8）。步驟1306包括使用第二參考信號對記憶體單元之一群組執行一第二讀取以產生第二結果。步驟1306可與圖11的步驟1102類似，因此將不再詳細討論。注意，步驟1306可在ECC引擎806提供解碼結果之前開始。步驟1306中的讀取可在ECC引擎開始解碼第一讀取結果之前、同時、或之後開始。
步驟1308包括判定解碼是否成功。若如此，則在步驟1310中將經解碼資料提供至主機106並且程序1300結束。
若解碼不成功，則在步驟1312中用第二讀取之經選擇讀取結果取代經選擇第一讀取結果。步驟1312可與圖11的步驟1106類似，因此將不再詳細討論。
步驟1314包括提供經更新讀取結果至ECC引擎806。步驟1316包括判定解碼是否成功。若如此，則在步驟1318中將經解碼資料位元提供至主機並且程序1300結束。若解碼失敗，則在步驟1320中可向主機106報告讀取失敗。
存在可執行程序1100、1200、及/或1300中的第一讀取及第二讀取的多種方式。圖14至圖17描述可在程序1100、1200、及/或1300中之任一者中使用的第一讀取及第二讀取的各種實施例。在一些實施例中，用以補償模組之間的差異的第一參考信號及第二參考信號係參考電壓。在一實施例中，此等參考電壓經輸入至差動感測放大器以判定讀取結果。圖14係讀取記憶體單元之程序1400的一個實施例的流程圖。程序1400提供圖11中之程序1100的實施例的進一步細節。程序1400可用以補償具有交叉點陣列的模組之間的差異。在程序1400中，用以補償模組之間的差異的第一參考信號及第二參考信號係參考電壓。
步驟1402包括在一第一讀取中感測記憶體單元之該群組以產生經感測電壓。在步驟1402中，回應於施加至各別記憶體單元的信號而產生經感測電壓。該信號可係通過記憶體單元的電流或跨記憶體單元施加的電壓。以下結合圖14A及圖14B描述進一步的細節。
可選步驟1403包括將該等經感測電壓儲存於兩組不同的電容器上。一組電容器將用於第一讀取且另一組電容器將用於隨後的第二讀取。步驟1403係可選的，因為感測電壓不需要儲存於兩組不同的電容器上。相反，可在步驟1406中再次感測記憶體單元。
步驟1404包括將該等第一讀取之該等經感測電壓與一第一參考電壓進行比較以產生第一讀取結果。在一個實施例中，在步驟1404中使用儲存於第一組感測電容器上的電壓。在一個實施例中，對於各記憶體單元，藉由差動放大器將來自步驟1402的經感測電壓與第一參考電壓進行比較。
可選步驟1406包括在一第二讀取中感測記憶體單元之該群組以產生經感測電壓。在可選步驟1406中，回應於施加至各別記憶體單元的信號而產生經感測電壓。此信號可具有與來自步驟1402的信號相同的量值。若來自第一讀取的經感測電壓儲存於兩組電容器上，則步驟1406係可選的。
步驟1408包括將該等經感測電壓與具有與該第一量值不同的量值的一第二參考電壓進行比較以產生第二讀取結果。若來自第一讀取的經感測電壓儲存於第二組電容器上，則來自第二組電容器的電壓可在步驟1408中使用。然而，另一選擇係在步驟1406中再次感測記憶體單元。類似於步驟1404，對於各記憶體單元，藉由差動放大器可將來自步驟1406的經感測電壓與第二參考電壓進行比較。
圖14A係讀取記憶體單元之程序1420的一個實施例的流程圖。程序1420提供圖14中之程序1400的實施例的進一步細節。程序1420可用以補償具有交叉點陣列的模組之間的差異。程序1420描述強制電流讀取的一個實施例。將參考圖7描述程序1420，但不限於此。
步驟1422包括強制一讀取電流通過不同模組中之各別記憶體單元。參考圖7，Iread可經強制通過不同模組中之各者中的記憶體單元。步驟1424包括回應於強制該讀取電流通過該等各別記憶體單元而感測電壓。參考圖7，VXSP處的電壓經感測並提供至差動感測放大器704。步驟1426包括將該等第一讀取之該等經感測電壓與一第一參考電壓進行比較。參考圖7，差動感測放大器704將VXSP處的電壓(Vsense)與Vref進行比較。此處，Vref係第一參考電壓。
步驟1428包括強制該讀取電流通過該等各別記憶體單元。參考圖7，Iread可經強制通過各別記憶體單元。注意，Iread可具有與步驟1422相同的量值。步驟1430包括回應於強制該讀取電流通過該等各別記憶體單元而感測電壓。參考圖7，VXSP處的電壓經感測並提供至差動感測放大器704。步驟1432包括將該等第二讀取之該等經感測電壓與一第二參考電壓進行比較。參考圖7，差動感測放大器704將VXSP處的電壓(Vsense)與Vref進行比較。然而，Vref在步驟1432中具有與步驟1426不同的量值。Vref之不同量值可用以補償模組之間的差異。
圖14B係讀取記憶體單元之程序1440的一個實施例的流程圖。程序1440提供圖14中之程序1400的實施例的進一步細節。程序1440可用以補償具有交叉點陣列的模組之間的差異。程序1440描述強制電壓讀取的一個實施例。將參考圖6描述程序1440，但不限於此。
步驟1442包括跨各別記憶體單元施加讀取電壓。參考圖6，讀取電壓可跨各各別模組中之經選擇記憶體單元施加。讀取電壓施加至經選擇WL與經選擇BL之間。步驟1444包括回應於該讀取電壓而將來自該等各別記憶體單元的一電流與一參考電流進行比較以產生一經感測電壓。參考圖6，將來自經選擇記憶體單元的電流與Iref進行比較以產生Vsense，該Vsense提供至差動感測放大器666。步驟1446包括將該等第一讀取之該等經感測電壓(Vsense)與一第一參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。此處，Vref-read係第一參考電壓。
步驟1448包括跨各別記憶體單元施加讀取電壓。其可類似於步驟1442。步驟1450包括回應於該讀取電壓而將來自該等各別記憶體單元的一電流與一參考電流進行比較以產生一經感測電壓。步驟1450可類似於步驟1444，其中Iref具有與步驟1444相同的量值。步驟1452包括將該等第二讀取之該等經感測電壓(Vsense)與一第二參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。然而，在步驟1452中，Vref-read係第二參考電壓並具有與步驟1446中的Vref-read不同的量值。Vref-read之不同量值可用以補償模組之間的差異。
在一些實施例中，用以補償模組之間的差異的第一參考信號及第二參考信號係參考電流。此等參考電流可與記憶體單元之電流進行比較。圖15係讀取記憶體單元之程序1500的一個實施例的流程圖。程序1500提供圖11中之程序1100的實施例的進一步細節。程序1500可用以補償具有交叉點陣列的模組之間的差異。在程序1500中，用以補償模組之間的差異的第一參考信號及第二參考信號係參考電流。
步驟1502包括在一第一讀取中感測記憶體單元之該群組以產生第一經感測電流。在步驟1502中，回應於施加至各別記憶體單元的信號而產生第一經感測電流。信號可係跨記憶體單元施加的電壓。參考圖6，讀取電壓可跨各各別模組中之經選擇記憶體單元施加。讀取電壓施加至經選擇WL與經選擇BL之間。
步驟1504包括將該等第一經感測電流與一第一參考電流進行比較。參考圖6，可將來自經選擇記憶體單元的電流與Iref進行比較以產生Vsense，該Vsense提供至差動感測放大器666。此處，Iref係具有第一量值的第一參考電流。
步驟1506包括基於該等第一經感測電流與該第一參考電流之一比較判定第一讀取結果。步驟1506可包括將該等第一讀取之該等經感測電壓(Vsense)與一參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。
步驟1508包括在一第二讀取中感測記憶體單元之該群組以產生第二經感測電流。在步驟1508中，回應於施加至各別記憶體單元的信號而產生經感測電流。該信號可係類似於步驟1502跨記憶體單元施加的電壓。步驟1510包括將該等第二經感測電流與一第二參考電流進行比較。第二參考電流具有與第一參考電流不同的量值。參考電流之不同量值可用以補償模組之間的差異。參考圖6，可將來自經選擇記憶體單元的電流與Iref進行比較以產生Vsense，該Vsense提供至差動感測放大器666。此處，Iref係具有與步驟1504中的Iref不同的第二量值的第二參考電流。
步驟1512包括基於該等第二經感測電流與該第二參考電流之一比較判定第二讀取結果。步驟1512可包括將該等第二讀取之該等經感測電壓(Vsense)與一參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。此處，步驟1512中的Vref-read可具有與步驟1506中的Vref-read相同的量值。步驟1504及步驟1510中的參考電流(Iref)之不同量值可用以補償模組之間的差異。
在一些實施例中，不同的參考信號施加至記憶體單元以補償讀取期間模組之間的差異。在一個實施例中，不同的讀取參考電流經驅動通過記憶體單元以補償模組之間的差異。
圖16係讀取記憶體單元之程序1600的一個實施例的流程圖。程序1600提供圖11中之程序1100的實施例的進一步細節。程序1600可用以補償具有交叉點陣列的模組之間的差異。程序1600描述強制電流讀取的一個實施例。將參考圖7描述程序1600，但不限於此。
步驟1602包括強制一第一讀取參考電流通過該等各別記憶體單元。參考圖7，Iread可經強制通過各別記憶體單元。在步驟1602中，Iread具有第一量值。步驟1604包括回應於強制該讀取電流通過該等各別記憶體單元而感測電壓以產生第一感測信號。參考圖7，VXSP處的電壓經感測並提供至差動感測放大器704。步驟1606包括基於該等第一感測信號判定該等第一讀取結果。參考圖7，差動感測放大器704將VXSP處的電壓與Vref進行比較。
步驟1608包括強制一第二讀取參考電流通過該等各別記憶體單元。參考圖7，Iread可經強制通過各別記憶體單元。在步驟1608中，Iread具有（與步驟1602中的Iread不同的）第二量值，以便補償模組之間的差異。步驟1610包括回應於強制該第二讀取參考電流通過該等各別記憶體單元而感測記憶體單元以產生感測信號。參考圖7，VXSP處的電壓經感測並提供至差動感測放大器704。步驟1612包括基於該等第二經感測信號判定第二讀取結果。參考圖7，差動感測放大器704將VXSP處的電壓與Vref進行比較。此處，Vref在步驟1606及1612中可有相同的量值。
圖17係讀取記憶體單元之程序1700的一個實施例的流程圖。程序1700提供圖11中之程序1100的實施例的進一步細節。程序1700可用以補償具有交叉點陣列的模組之間的差異。程序1700描述強制電壓讀取的一個實施例。將參考圖6描述程序1700，但不限於此。
步驟1702包括跨各別記憶體單元施加第一讀取參考電壓。參考圖6，第一讀取參考電壓可跨各各別模組中之經選擇記憶體單元施加。第一讀取參考電壓施加至經選擇WL與經選擇BL之間。步驟1704包括回應於該第一讀取參考信號而感測各記憶體單元以產生第一感測信號。參考圖6，將來自經選擇記憶體單元的電流與Iref進行比較以產生Vsense，該Vsense提供至差動感測放大器666。步驟1706包括基於該等第一感測信號判定該等第一讀取結果。步驟1706可包括將該等第一讀取之該等經感測電壓(Vsense)與一參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。
步驟1708包括跨各別記憶體單元施加第二讀取參考電壓。參考圖6，第二讀取參考電壓可跨各各別模組中之經選擇記憶體單元施加。第二讀取參考電壓施加至經選擇WL與經選擇BL之間。在步驟1702中，第二讀取參考電壓具有與第一讀取參考電壓不同的量值，以便補償模組之間的差異。步驟1710包括回應於該第二讀取參考電壓而感測各記憶體單元以產生第二感測信號。參考圖6，將來自經選擇記憶體單元的電流與Iref進行比較以產生Vsense，該Vsense提供至差動感測放大器666。步驟1712包括基於該等第二感測信號判定第二讀取結果。步驟1712可包括將該等第一讀取之該等經感測電壓(Vsense)與一參考電壓進行比較。參考圖6，對於各單元，差動感測放大器666將Vsense與Vref-read進行比較。
圖18係可用於兩步驟冗餘讀取方案中的單次取樣的感測放大器的一個實施例的示意圖。感測放大器可用以感測記憶體單元1806。在一實施例中，記憶體單元1806係可程式化電阻單元，諸如MRAM、ReRam、PCM（相變記憶體）、或FeRam。在一個實施例中，圖18之感測放大器用於圖6中的感測放大器666。在一個實施例中，圖18之感測放大器用於圖7中的感測放大器704。
兩個輸入感測電容器C1、C2可連接至節點A處的感測放大器的輸入。感測電容器C1可藉由開關S1連接至節點A。感測電容器C2可藉由開關S2連接至節點A。節點A藉由電晶體T7及T8連接至記憶體單元1806。在一實施例中，為感測記憶體單元1806，節點A處的電壓由感測電容器C1及C2兩者採樣並儲存。電晶體T1之閘極連接至電容器C3。在一實施例中，C1及C2具有相同的電容。C3之電容可明顯小於C1及C2。藉由閉合S1及S3（S4斷開），C1上的電荷與C3共用。替代地，藉由閉合S2及S4（S3斷開），C2上的電荷與C3共用。藉由將C3之電容設定為明顯小於C1（或替代地C2）的電容，C3對T1之閘極處的最終節點電壓的影響很小，甚至可以忽略不計。
感測放大器有兩個參考電容器C5及C6，其允許選擇兩個不同的參考電壓。開關S5經閉合（S7斷開）以儲存參考電壓於C5上。開關S6經閉合（S8斷開）以儲存參考電壓於C6上。C5及C6可具有相同的尺寸，但其並非必需的。S5及S7經閉合以基於C5上的參考電壓對C4充電（S8係斷開）。在不同的時間點，S6及S6經閉合以基於C6上的參考電壓對C4充電（S7係斷開）。在一實施例中，C5及C6具有相同的電容。C4之電容可明顯小於C5及C6。藉由閉合S5及S6（S8斷開），C5上的電荷與C4共用。替代地，藉由閉合S6及S8（S7斷開），C6上的電荷與C4共用。藉由將C4之電容設定為明顯小於C5（或替代地C6）的電容，C4對T2之閘極處的最終節點電壓的影響很小，甚至可以忽略不計。
感測放大器具有包括電晶體T1、T2、T2、T4、T5、及T6的差動感測電路。差動感測電路具有在電晶體T1之閘極處的感測輸入及在電晶體T2之閘極處的參考輸入。差動感測電路將C3上的電壓與C4上的電壓進行比較。結果可由電晶體T3、T4、T5、及T6鎖存。此結果可轉移至感測鎖存器1802。電晶體T3、T4、T5、及T6可稱為第二級1804。第二級1804在感測操作之間重新設定。
為設定第一讀取，S9及S10閉合，其中C3及C4各自被充電至已知電壓「vnnq」。然後，S9及S10經斷開以使感測輸入節點及感測參考節點浮動。然後，S1、S3、S5、及S7閉合。因此，C1與C3之間發生電荷共用。而且，C5與C4之間發生電荷共用。電容器的大小如上所討論，使得C3及C4對最終節點電壓的影響很小，甚至可以忽略不計。然後感測放大器產生第一感測結果，該第一感測結果可鎖存於感測鎖存器1802中。然後在另一感測操作之前重新設定第二級1804。
對於第二感測操作，S1、S3、S5、及S斷開。為設定第二讀取，S9及S10經閉合，其中C3及C4各自被充電至已知電壓「vnnq」。然後，S9及S10經斷開以使感測輸入節點及感測參考節點浮動。然後，S2、S4、S6、及S6經閉合。因此，C2與C3之間發生電荷共用。而且，C6與C4之間發生電荷共用。注意，源自C6的第二參考電壓具有與源自C5的第一參考電壓不同的量值。電容器的大小如上所討論，使得C3及C4對最終節點電壓的影響很小，甚至可以忽略不計。然後差動感測電路產生第二感測結果，該第二感測結果可鎖存於感測鎖存器1802中。感測後，S2、S4、S6、及S6經斷開，且S9及S10經閉合，以將感測輸入驅動至已知狀態。
在一實施例中，在圖11的步驟1102中使用一個參考電容器C5，並且在步驟1104中使用另一參考電容器C6。在一實施例中，在圖14A的步驟1426中使用一個參考電容器C5，並且在步驟1432中使用另一參考電容器C6。在一實施例中，在圖14B的步驟1446中使用一個參考電容器C5，並且在步驟1452中使用另一參考電容器C6。
在一個實施例中，輸入電容器C1、C2用以避免當單元1806之兩次讀取在時間上接近執行時記憶體單元1806之冗餘感測。例如，在第一讀取中利用儲存於兩個輸入電容器C1、C2上的電壓來感測單元1806。首先使用一個輸入電容器C1為C3充電。將C3上的電壓與C4上的電壓進行比較，其中以任何方式提供C4上的電壓）。在重新設定第二級1804之後，另一輸入電容器C2用以為C3充電。將C3上的電壓與C4上的電壓進行比較（其中以任何方式提供C4上的電壓）。C4上的電壓可以與第一感測讀取的電壓相同或不同。一種選擇係僅在第一讀取失敗時才執行第二讀取。因此，藉由第二讀取不必再次感測記憶體單元1806，第二讀取更快。兩次讀取皆可係快速讀取。快速讀取將從單元1806感測的電壓與不依賴單元之狀態的參考電壓進行比較。一次讀取可係快速讀取，另一讀取可係自引用讀取(self-referenced read, SRR)。SRR首先讀取單元並保存感測結果，然後將單元寫入已知狀態，然後使用與第一感測結果相比的第二感測結果再次感測單元。在一實施例中，藉由將來自快速讀取的感測結果儲存於兩個輸入電容器C1、C2上，使用C1上的電壓進行快速讀取，然後使用C2上的電壓進行進行SRR的第一讀取，在快速讀取之後的SRR中節省時間。因此，在SRR之第一讀取時無需再次感測單元。另一選擇係執行背靠背SRR，其中輸入電容器C1、C2用以儲存來自第一SRR之第一讀取的電壓。然後，C1可用以提供電壓至C3以用於第一SRR之第一讀取，並且C2可用以提供電壓至C3以用於第二SRR之第一讀取。
所揭示技術的一個實施例包括一種設備，該設備包含一控制電路，其經組態以與交叉點記憶體陣列通訊。各交叉點記憶體陣列具有可程式化電阻記憶體單元。該控制電路經組態以對儲存一或多個錯誤校正碼(ECC)碼字的該等記憶體單元之一群組之至少一第一子集執行一第一讀取。該群組中之各記憶體單元在不同的一交叉點記憶體陣列中。該第一讀取使用一第一參考信號執行以產生第一讀取結果。該控制電路經組態以使用一第二參考信號代替該第一參考信號執行記憶體單元之該群組之至少一第二子集之一第二讀取以產生第二讀取結果。該第二參考信號具有與該第一參考信號不同的一量值。該控制電路經組態以形成該群組的最終讀取結果，該等最終讀取結果包括該第一子集中之記憶體單元的該等第一讀取結果及該第二子集中之記憶體單元的該等第二讀取結果。
在一進一步實施例中，該控制電路進一步經組態以將一錯誤校正演算法應用於該等最終讀取結果以解碼該一或多個ECC碼字。
在一進一步實施例中，該控制電路進一步經組態以使用該第一參考信號該等記憶體單元之整個該群組執行該等記憶體單元之整個該群組之該第一讀取。且該控制電路進一步經組態以用該第二子集中之記憶體單元的該等第二讀取結果取代該第一子集中之記憶體單元的該等第一讀取結果以形成該等最終讀取結果。
在一進一步實施例中，該控制電路進一步經組態以將一錯誤校正演算法應用於該等記憶體單元之整個該群組之該等第一讀取結果。且該控制電路進一步經組態以回應於該等記憶體單元之整個該群組之該等第一讀取結果之解碼失敗，使用該第二參考信號代替該第一參考信號執行記憶體單元之該群組之該至少該第二子集之該第二讀取。
在一進一步實施例中，該控制電路進一步經組態以將一錯誤校正演算法應用於該等記憶體單元之整個該群組之該等第一讀取結果。且該控制電路進一步經組態以在該錯誤校正演算法完成之前，使用該第二參考信號代替該第一參考信號執行記憶體單元之該群組之該至少該第二子集之該第二讀取。
在一進一步實施例中，該控制電路進一步經組態以：感測該群組之該至少該第一子集以在該第一讀取中產生感測信號；將該等感測信號儲存於一第一組電容器及一第二組電容器上；將來自該第一組電容器之該等感測信號與該第一參考信號進行比較以產生該等第一讀取結果；及將來自該第二組電容器之該等感測信號與該第二參考信號進行比較以產生該等第二讀取結果。
在一進一步實施例中，該第一參考信號包含具有一第一量值的一第一參考電壓，且該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電壓。且該控制電路進一步經組態以：在該第一讀取中感測該群組之該至少該第一子集以產生感測電壓；將該等感測電壓儲存於一第一組電容器及一第二組電容器上；將來自該第一組電容器之該等感測電壓與該第一參考電壓進行比較以產生該等第一讀取結果；及將來自該第二組電容器之該等感測電壓與該第二參考電壓進行比較以產生該等第二讀取結果。
在一進一步實施例中，該控制電路進一步經組態以：將該第一參考電壓儲存於一第三組電容器上；將該第二參考電壓儲存於一第四組電容器上。對於該群組之該至少該第一子集中之各各別記憶體單元，該控制電路進一步經組態以：將來自該第一組中之一電容器之該感測電壓輸入至與該各別記憶體單元相關聯之一差動感測電路的一第一輸入；將來自該第三組中之一電容器之該第一參考電壓輸入至與該各別記憶體單元相關聯之該差動感測電路的一第二輸入；及基於在該第一輸入處之該感測電壓與在該第二輸入處之該第一參考電壓之一比較產生該等第一讀取結果。對於該群組之該至少該第一子集中之各記憶體單元，該控制電路進一步經組態以：將來自該第二組中之一電容器之該感測電壓輸入至與該各別記憶體單元相關聯之該差動感測電路的該第一輸入；將來自該第四組中之一電容器之該第二參考電壓輸入至與該各別記憶體單元相關聯之該感測放大器的該第二輸入；及基於在該第一輸入處之該感測電壓與在該第二輸入處之該第二參考電壓之一比較產生該等第二讀取結果。
在一進一步實施例中，該第一參考信號包含具有一第一量值的一第一參考電流，且該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電流。且該控制電路進一步經組態以：在該第一讀取中感測該群組之該至少該第一子集以產生第一感測電流；將該等第一感測電流與該第一參考電流進行比較；基於該等第一感測電流與該第一參考電流之該比較判定該等第一讀取結果；在該第二讀取中感測該群組之該至少該第二子集以產生第二感測電流；將該等第二感測電流與該第二參考電流進行比較；及基於該等第二感測電流與該第二參考電流之該比較判定該等第二讀取結果。
在一進一步實施例中，該控制電路進一步經組態以：將該第一參考信號施加至該群組之該至少該第一子集以在該第一讀取中產生第一感測信號；基於該等第一感測信號判定該等第一讀取結果；將該第二參考信號施加至該群組之該至少該第二子集以在該第二讀取中產生第二感測信號；及基於該等第二感測信號判定該等第二讀取結果。
在一進一步實施例中，該第一參考信號包含具有一第一量值的一第一讀取參考電流，且該第二參考信號包含具有不同於該第一量值之一第二量值的一第二讀取參考電流。且該控制電路進一步經組態以：驅動該第一讀取參考電流通過該群組之該至少該第一子集中之各各別記憶體單元；回應於施加該第一讀取參考電流而感測該群組之該至少該第一子集中之各各別記憶體單元以產生第一感測信號；基於該等第一感測信號判定該等第一讀取結果；驅動該第二讀取參考電流通過該群組之該至少該第二子集中之各各別記憶體單元；回應於施加該第二讀取參考電流而感測該群組之該至少該第二子集中之各各別記憶體單元以產生第二感測信號；及基於該等第二感測信號判定該等第二讀取結果。
在一進一步實施例中，該第一參考信號包含具有一第一量值的一第一讀取參考電壓，且該第二參考信號包含具有不同於該第一量值之一第二量值的一第二讀取參考電壓。且該控制電路進一步經組態以：跨該群組之該至少該第一子集中之各各別記憶體單元施加該第一讀取參考電壓；回應於施加該第一讀取參考電壓而感測該群組之該至少該第一子集中之各各別記憶體單元以產生第一感測信號；基於該等第一感測信號判定該等第一讀取結果；跨該群組之該至少該第二子集中之各各別記憶體單元施加該第二讀取參考電壓；回應於施加該第二讀取參考電壓而感測該群組之該至少該第二子集中之各各別記憶體單元以產生第二感測信號；及基於該等第二感測信號判定該等第二讀取結果。
在一進一步實施例中，各交叉點陣列中之該等記憶體單元共用該各別交叉點陣列內之一共同位址組。且該群組中之各記憶體單元具有與其等之各別交叉點陣列相同之位址。
一個實施例包括一種用於讀取記憶體單元之方法。該方法包含感測一記憶體晶粒上之可程式化電阻記憶體單元之一群組以產生第一感測結果。該記憶體晶粒具有可程式化電阻記憶體單元之複數個模組。各各別模組中之該等記憶體單元共用該各別模組內之一共同位址組。該群組中之各單元在不同模組中具有相同位址。該方法包含將該等第一感測結果與一第一參考信號進行比較以產生第一讀取結果。該方法包含感測該群組之至少一子集以產生第二感測結果。該方法包含將該等第二感測結果與一第二參考信號進行比較以產生第二讀取結果。該第二參考信號具有與該第一參考信號不同的一量值。該方法包含用該子集中之該等記憶體單元的該等第二讀取結果取代該子集中之記憶體單元的該等第一讀取結果以產生最終讀取結果。該方法包含將一錯誤校正演算法應用於該等最終讀取結果。
一個實施例包括一種記憶體系統，其包含複數個模組及一控制電路，該控制電路與該複數個模組通訊。各模組具有一交叉點陣列。各交叉點陣列具有一組字線、一組位元線、及可程式化電阻記憶體單元。各可程式化電阻記憶體單元駐存於一字線與一位元線之一交叉點處。各可程式化電阻記憶體單元之實體位置由該單元所連接之該字線與該位元線的該交叉點所界定。該控制電路經組態以感測該等記憶體單元之一群組以產生第一感測結果，該等記憶體單元在其等之各別交叉點陣列中具有相同相對實體位置。該控制電路經組態以將該等第一感測結果與一第一參考信號進行比較以產生第一讀取結果。該控制電路經組態以感測該等記憶體單元之該群組之一子集以產生第二感測結果。該控制電路經組態以將該等第二感測結果與一第二參考信號進行比較以產生第二讀取結果。該第二參考信號具有與該第一參考信號不同的一量值。該控制電路經組態以用該第二讀取中之該等記憶體單元之該子集的對應結果取代該等第一讀取結果中之該等記憶體單元之該子集的結果以產生最終讀取結果。該控制電路經組態以將一錯誤校正演算法應用於該等最終讀取結果。
出於本文件之目的，與所揭示技術相關聯的各程序可由一或多個計算裝置連續執行。程序中之各步驟可由與其他步驟中使用的計算裝置相同或不同的計算裝置執行，且各步驟不一定需要由單一計算裝置執行。
出於本文件之目的，在說明書中對「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「一些實施例(some embodiments)」、或「另一實施例(another embodiment)」的指稱係用以描述不同實施例，且不必然係指稱相同實施例。
出於本文件之目的，連接可係直接連接或間接連接（例如，經由另一部件）。
出於本文件之目的，用語物體的「組(set)」係指物體中的一或多者的一「組」。
雖然標的已以特定於結構特徵及/或方法動作的文字描述，但應理解，在隨附申請專利範圍中定義的標的不必然受限於上文所述之特定特徵或動作。確切而言，上文所述之特定特徵及動作經揭示為實施申請專利範圍的實例形式。
100:記憶體系統 101:記憶體卡 102:記憶體晶片；記憶體晶粒 103:記憶體核心 104:記憶體核心控制電路 105:記憶體晶片控制器 106:主機 170:位址解碼器 172:用於經選擇控制線的信號產生器 174:用於未經選擇控制線的電壓產生器 176:感測放大器 202:記憶體結構 206:輸入/輸出 208:輸出 210:行控制電路系統 212:行解碼器 214:行解碼器及驅動器 216:區塊選擇電路系統 220:列控制電路系統 222:列解碼器 224:列驅動器 226:區塊選擇電路系統 228:感測放大器 260:系統控制邏輯電路 262:狀態機 264:電力控制模組 266:儲存器 268:記憶體控制器介面 269:錯誤校正碼(ECC)引擎 272:再新邏輯 274:損耗平衡邏輯 302:記憶庫 304:控制邏輯 310:模組 315:修整設定 320:塊 330:記憶體陣列 340:列控制邏輯 350:行控制邏輯 360:感測放大器 370:資料I/O 401:記憶體單元 402:交叉點記憶體陣列 403:記憶體陣列 418:第一層記憶體單元 420:第二層記憶體單元 500:記憶體陣列 502:記憶體元件 504:臨限切換選擇器 506a,506b,506c,506d,506e,506f,506g,506h:第一導電線；字線 508a,508b:第二導電線；位元線 508c,508d:未選擇位元線；位元線 510a,510b,510c,510d,510e,510f,510h:字線 601:記憶體陣列 602:讀取/寫入電路 604:行解碼器 650:經選擇記憶體單元 652:未經選擇記憶體單元 654:未經選擇記憶體單元 656:未經選擇記憶體單元 660:寫入電路 662:電晶體 664:箝位控制電路 666:感測放大器 668:資料鎖存器 702:電流源；讀取電流源 704:感測放大器 768:資料鎖存器 802,802(1)-802(y):讀取電路 804:資料緩衝器 806:ECC引擎 902,904,912,914,922,924,932,934,942,944,952,954,962,964:電阻分布 1010:表 1020:第一讀取結果 1030:第二讀取結果 1040:最終讀取結果 1100:程序 1102:步驟 1104:步驟 1106:步驟 1108:步驟 1200:程序 1202:步驟 1204:步驟 1206:步驟 1208:步驟 1210:步驟 1212:步驟 1214:步驟 1216:步驟 1218:步驟 1220:步驟 1300:程序 1302:步驟 1304:步驟 1306:步驟 1308:步驟 1310:步驟 1312:步驟 1314:步驟 1316:步驟 1318:步驟 1320:步驟 1400:程序 1402:步驟 1403:步驟 1404:步驟 1406:步驟 1408:步驟 1420:程序 1422:步驟 1424:步驟 1426:步驟 1428:步驟 1430:步驟 1432:步驟 1440:程序 1442:步驟 1444:步驟 1446:步驟 1448:步驟 1450:步驟 1452:步驟 1500:程序 1502:步驟 1504:步驟 1506:步驟 1508:步驟 1510:步驟 1512:步驟 1600:程序 1602:步驟 1604:步驟 1606:步驟 1608:步驟 1610:步驟 1612:步驟 1700:程序 1702:步驟 1704:步驟 1706:步驟 1708:步驟 1710:步驟 1712:步驟 1802:感測鎖存器 1804:第二級 1806:單元 A,SELB,VXSP,VYS:節點 BL,BL1,BL2,BL3,BL4,BL5:位元線 C1,C2:輸入感測電容器 C3,C4:電容器 C5,C6:參考電容器 Iaccess:存取電流 Icell,Iread,Iref:電流 Ref1:參考位凖；下參考 Ref2:參考位凖；上參考 S1,S2,S3,S4,S5,S6,S7,S8:開關 T1,T2,T3,T4,T5,T6,T7,T8:電晶體 T1N,T3N:N通道電晶體；位址電晶體 T1P,T3P:P通道電晶體；位址電晶體 vnnq:已知電壓 Vp:電力供應器 Vref:參考電壓 Vsense,Vref-read:電壓 Vselect_BL,Vunsel_WL:未選擇電壓 WL,WL1,WL2,WL3,WL4,WL5:字線 WL1,1,WLB1,2,WL1,3,WL1,4:第一層字線 WL2,1,WL2,4,WL2,1,WL2,4:第二組字線 YEN:驅動器
［圖1A］描繪記憶體系統的一個實施例。 ［圖1B］描繪記憶體核心控制電路的一個實施例。 ［圖2］係描繪可實施本文描述之技術的記憶體晶粒之一個實例的方塊圖。 ［圖3A］描繪具有數個庫的記憶體晶粒的一個實施例。 ［圖3B］描繪具有數個模組的庫的一個實施例。 ［圖3C］描繪具有四個塊的模組的一個實施例。 ［圖3D］係塊的一個實施例的方塊階圖。 ［圖4A］描繪單塊三維記憶體陣列之一部分的一個實施例。 ［圖4B］以斜視圖描繪形成交叉點架構的二階記憶體陣列的一部分的一實施例。 ［圖5］描繪具有交叉點架構之記憶體陣列的實施例。 ［圖6］描繪讀取/寫入電路以及記憶體陣列之一部分的一個實施例。 ［圖7］係讀取路徑以及感測放大器的一個實施例的示意圖。 ［圖8］描繪用以感測及解碼ECC碼字的組件。 ［圖9A］及［圖9B］描繪可程式化電阻記憶體單元之電阻分布。 ［圖10A］描繪哪些模組將使用第一參考信號及哪些模組將使用第二參考信號以獲得最終讀取結果。 ［圖10B］顯示使用各模組的第一參考信號進行第一讀取的結果。 ［圖10C］顯示使用各模組的第二參考信號進行第二讀取的結果。 ［圖10D］顯示組合第一結果及第二結果以產生最終結果的結果。 ［圖11］係讀取交叉點記憶體陣列中之記憶體單元的程序的一個實施例的流程圖。 ［圖12］係讀取交叉點陣列中之可程式化電阻記憶體單元的程序的一個實施例的流程圖，其中回應於解碼失敗而執行第二讀取。 ［圖13］係讀取交叉點陣列中之可程式化電阻記憶體單元的程序的一個實施例的流程圖，其中不考慮解碼失敗而執行第二讀取。 ［圖14］係讀取記憶體單元之程序的一個實施例的流程圖，該程序包括具有不同參考電壓的兩次讀取。 ［圖14A］係電流強制讀取記憶體單元之程序的一個實施例的流程圖，該程序包括具有不同參考電壓的兩次讀取。 ［圖14B］係電壓強制讀取記憶體單元之程序的一個實施例的流程圖，該程序包括具有不同參考電壓的兩次讀取。 ［圖15］係讀取記憶體單元之程序的一個實施例的流程圖，其具有不同參考電流的兩次讀取。 ［圖16］係讀取記憶體單元之程序的一個實施例的流程圖，該程序包括具有不同讀取參考電流的兩次讀取。 ［圖17］係讀取記憶體單元之程序的一個實施例的流程圖，該程序包括具有不同讀取參考電壓的兩次讀取。 ［圖18］係可用於兩步驟冗餘讀取方案中的單次取樣的感測放大器的一個實施例的示意圖。
100:記憶體系統
101:記憶體卡
102:記憶體晶片；記憶體晶粒
103:記憶體核心
104:記憶體核心控制電路
105:記憶體晶片控制器
106:主機

Claims (20)

  1. 一種記憶體設備，其包含： 一控制電路，其經組態以與多個交叉點記憶體陣列通訊，各交叉點記憶體陣列具有可程式化電阻記憶體單元，該控制電路經組態以： 執行該等記憶體單元之一群組之至少一第一子集之一第一讀取，該等記憶體單元儲存一或多個錯誤校正碼(ECC)碼字，其中該群組中之各記憶體單元在不同的一交叉點記憶體陣列中，該第一讀取使用一第一參考信號執行以產生多個第一讀取結果； 使用一第二參考信號代替該第一參考信號執行記憶體單元之該群組之至少一第二子集之一第二讀取以產生多個第二讀取結果，該第二參考信號具有與該第一參考信號不同的一量值；及 形成該群組的多個最終讀取結果，該等最終讀取結果包括該第一子集中之記憶體單元的該等第一讀取結果及該第二子集中之記憶體單元的該等第二讀取結果。
  2. 如請求項1之記憶體設備，其中該控制電路進一步經組態以將一錯誤校正演算法應用於該等最終讀取結果以解碼該一或多個ECC碼字。
  3. 如請求項1之記憶體設備，其中該控制電路進一步經組態以： 使用該第一參考信號執行該等記憶體單元之整個該群組之該第一讀取；及 用該第二子集中之記憶體單元的該等第二讀取結果取代該第一子集中之記憶體單元的該等第一讀取結果以形成該等最終讀取結果。
  4. 如請求項3之記憶體設備，其中該控制電路進一步經組態以： 將一錯誤校正演算法應用於該等記憶體單元之整個該群組之該等第一讀取結果；及 回應於該等記憶體單元之整個該群組之該等第一讀取結果之解碼失敗，使用該第二參考信號代替該第一參考信號執行記憶體單元之該群組之該至少該第二子集之該第二讀取。
  5. 如請求項3之記憶體設備，其中該控制電路進一步經組態以： 將一錯誤校正演算法應用於該等記憶體單元之整個該群組之該等第一讀取結果；及 在該錯誤校正演算法完成之前，使用該第二參考信號代替該第一參考信號執行記憶體單元之該群組之該至少該第二子集之該第二讀取。
  6. 如請求項1之記憶體設備，其中該控制電路進一步經組態以： 感測該群組之該至少該第一子集以在該第一讀取中產生多個感測信號； 將該等感測信號儲存於一第一組電容器及一第二組電容器上； 將來自該第一組電容器之該等感測信號與該第一參考信號進行比較以產生該等第一讀取結果；及 將來自該第二組電容器之該等感測信號與該第二參考信號進行比較以產生該等第二讀取結果。
  7. 如請求項1之記憶體設備，其中： 該第一參考信號包含具有一第一量值的一第一參考電壓； 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電壓；且 該控制電路進一步經組態以： 在該第一讀取中感測該群組之該至少該第一子集以產生多個感測電壓； 將該等感測電壓儲存於一第一組電容器及一第二組電容器上； 將來自該第一組電容器之該等感測電壓與該第一參考電壓進行比較以產生該等第一讀取結果；及 將來自該第二組電容器之該等感測電壓與該第二參考電壓進行比較以產生該等第二讀取結果。
  8. 如請求項7之記憶體設備，其中該控制電路進一步經組態以： 將該第一參考電壓儲存於一第三組電容器上； 將該第二參考電壓儲存於一第四組電容器上； 對於該群組之該至少該第一子集中之各各別記憶體單元： 將來自該第一組中之一電容器之該感測電壓輸入至與該各別記憶體單元相關聯之一差動感測電路的一第一輸入； 將來自該第三組中之一電容器之該第一參考電壓輸入至與該各別記憶體單元相關聯之該差動感測電路的一第二輸入；及 基於在該第一輸入處之該感測電壓與在該第二輸入處之該第一參考電壓之一比較產生該等第一讀取結果；且 對於該群組之該至少該第一子集中之各記憶體單元： 將來自該第二組中之一電容器之該感測電壓輸入至與該各別記憶體單元相關聯之該差動感測電路的該第一輸入； 將來自該第四組中之一電容器之該第二參考電壓輸入至與該各別記憶體單元相關聯之該差動感測電路的該第二輸入；及 基於在該第一輸入處之該感測電壓與在該第二輸入處之該第二參考電壓之一比較產生該等第二讀取結果。
  9. 如請求項1之記憶體設備，其中： 該第一參考信號包含具有一第一量值的一第一參考電流； 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電流；且 該控制電路進一步經組態以： 在該第一讀取中感測該群組之該至少該第一子集以產生多個第一感測電流； 將該等第一感測電流與該第一參考電流進行比較； 基於該等第一感測電流與該第一參考電流之該比較判定該等第一讀取結果； 在該第二讀取中感測該群組之該至少該第二子集以產生多個第二感測電流； 將該等第二感測電流與該第二參考電流進行比較；及 基於該等第二感測電流與該第二參考電流之該比較判定該等第二讀取結果。
  10. 如請求項1之記憶體設備，其中該控制電路進一步經組態以： 將該第一參考信號施加至該群組之該至少該第一子集以在該第一讀取中產生多個第一感測信號； 基於該等第一感測信號判定該等第一讀取結果； 將該第二參考信號施加至該群組之該至少該第二子集以在該第二讀取中產生多個第二感測信號；及 基於該等第二感測信號判定該等第二讀取結果。
  11. 如請求項1之記憶體設備，其中： 該第一參考信號包含具有一第一量值的一第一讀取參考電流； 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二讀取參考電流； 該控制電路進一步經組態以： 驅動該第一讀取參考電流通過該群組之該至少該第一子集中之各各別記憶體單元； 回應於施加該第一讀取參考電流而感測該群組之該至少該第一子集中之各各別記憶體單元以產生多個第一感測信號； 基於該等第一感測信號判定該等第一讀取結果； 驅動該第二讀取參考電流通過該群組之該至少該第二子集中之各各別記憶體單元； 回應於施加該第二讀取參考電流而感測該群組之該至少該第二子集中之各各別記憶體單元以產生多個第二感測信號；及 基於該等第二感測信號判定該等第二讀取結果。
  12. 如請求項1之記憶體設備，其中： 該第一參考信號包含具有一第一量值的一第一讀取參考電壓； 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二讀取參考電壓；且 該控制電路進一步經組態以： 跨該群組之該至少該第一子集中之各各別記憶體單元施加該第一讀取參考電壓； 回應於施加該第一讀取參考電壓而感測該群組之該至少該第一子集中之各各別記憶體單元以產生多個第一感測信號； 基於該等第一感測信號判定該等第一讀取結果； 跨該群組之該至少該第二子集中之各各別記憶體單元施加該第二讀取參考電壓； 回應於施加該第二讀取參考電壓而感測該群組之該至少該第二子集中之各各別記憶體單元以產生多個第二感測信號；及 基於該等第二感測信號判定該等第二讀取結果。
  13. 如請求項1之記憶體設備，其中： 各交叉點陣列中之該等記憶體單元共用該各別交叉點陣列內之一共同位址組；且 該群組中之各記憶體單元具有與其等之各別交叉點陣列相同之位址。
  14. 一種用於讀取記憶體單元之方法，該方法包含： 感測一記憶體晶粒上之可程式化電阻記憶體單元之一群組以產生多個第一感測結果，該記憶體晶粒具有可程式化電阻記憶體單元之複數個模組，各各別模組中之該等記憶體單元共用該各別模組內之一共同位址組，該群組中之各單元在不同模組中具有相同位址； 將該等第一感測結果與一第一參考信號進行比較以產生多個第一讀取結果； 感測該群組之至少一子集以產生多個第二感測結果； 將該等第二感測結果與一第二參考信號進行比較以產生多個第二讀取結果，該第二參考信號具有與該第一參考信號不同的一量值； 用該子集中之該等記憶體單元的該等第二讀取結果取代該子集中之記憶體單元的該等第一讀取結果以產生多個最終讀取結果；及 將一錯誤校正演算法應用於該等最終讀取結果。
  15. 如請求項14之方法，其進一步包含將該錯誤校正演算法應用於該等第一讀取結果，其中： 回應於該等第一讀取結果之解碼失敗，執行用該子集中之該等記憶體單元的該等第二讀取結果取代該子集中之該等記憶體單元的該等第一讀取結果。
  16. 如請求項14之方法，其中： 不管用該錯誤校正演算法解碼該等第一讀取結果失敗，執行感測該群組之該至少該子集。
  17. 如請求項14之方法，其中： 該第一參考信號係具有一第一量值的一第一參考電壓；且 該第二參考信號係具有不同於該第一量值之一第二量值的一第二參考電壓。
  18. 一種記憶體系統，該記憶體系統包含： 複數個模組，各模組具有一交叉點陣列，各交叉點陣列具有一組字線、一組位元線、及可程式化電阻記憶體單元，各可程式化電阻記憶體單元駐存於一字線與一位元線之一交叉點處，各可程式化電阻記憶體單元之實體位置由該單元所連接之該字線與該位元線的該交叉點所界定；及 一控制電路，其與該複數個模組通訊，該控制電路經組態以： 感測該等記憶體單元之一群組以產生多個第一感測結果，該等記憶體單元在其等之各別交叉點陣列中具有相同相對實體位置； 將該等第一感測結果與一第一參考信號進行比較以產生多個第一讀取結果； 感測該等記憶體單元之該群組之一子集以產生多個第二感測結果； 將該等第二感測結果與一第二參考信號進行比較以產生多個第二讀取結果，該第二參考信號具有與該第一參考信號不同的一量值； 用該第二讀取中之該等記憶體單元之該子集的對應結果取代該等第一讀取結果中之該等記憶體單元之該子集的結果以產生多個最終讀取結果；及 將一錯誤校正演算法應用於該等最終讀取結果。
  19. 如請求項18之記憶體系統，其中： 該第一參考信號包含具有一第一量值的一第一參考電壓；且 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電壓。
  20. 如請求項18之記憶體系統，其中： 該第一參考信號包含具有一第一量值的一第一參考電流；且 該第二參考信號包含具有不同於該第一量值之一第二量值的一第二參考電流。
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