TWI917841B - 半導體裝置及半導體結構的形成方法 - Google Patents

Abstract

一種形成半導體結構的方法，包括在半導體基板上方形成鰭片，在鰭片之側壁上形成隔離區，在鰭片及隔離區上方形成金屬閘極，蝕刻金屬閘極以形成穿過隔離區的溝槽，鈍化暴露於溝槽中的半導體基板之頂部部分以在溝槽之底部處形成介電層，及在溝槽中沉積介電材料以形成介電結構。介電結構將金屬閘極分割成兩個部分。

Description

半導體裝置及半導體結構的形成方法

本揭露是關於一種半導體裝置及半導體結構的形成方法。

半導體裝置用於多種電子應用，諸如個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常是藉由在半導體基板上方順序沉積絕緣或介電層、導電層、及半導體材料層，並使用微影術對各種材料層進行圖案化以在其上形成電路組件及元件來製造的。

半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。IC材料及設計的技術進步產生了一代又一代的IC，每一代均具有比上一代更小且更複雜的電路。在IC發展的過程中，功能密度(即，每一晶片面積的互連裝置之數目)一般增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減少。這一規模縮小的過程一般藉由提高生產效率及降低相關成本來提供益處。這種規模縮小亦會增加處理及製造IC的複雜性。隨著半導體行業為了追求更高的裝置密度、更高的性能、及更低的成本而向奈米技術製程節點發展，製造及設計問題帶來的挑戰導致包括鰭式場效電晶體(fin field effect transistor，FinFET)及閘極全環繞(Gate-All-Around，GAA)裝置的多閘極半導體裝置的發展。

儘管FinFET及GAA裝置之優點包括減少短通道效應及增加電流流動，但隨著特徵尺寸及間距的不斷減小，相關製造製程繼續變得更具挑戰性。因此，儘管目前的方法在許多態樣中令人滿意，但隨著電晶體維度的大幅縮小，仍然需要對多閘極半導體裝置進行進一步的改善。

本揭露的一些實施方式提供了一種用於形成半導體結構的方法。方法包括在半導體基板上方形成鰭片，在鰭片之側壁上形成隔離區，在鰭片及隔離區上方形成金屬閘極，蝕刻金屬閘極以形成穿過隔離區的溝槽，溝槽暴露半導體基板之頂部部分，鈍化半導體基板之頂部部分以在溝槽之底部處形成介電層，及在溝槽中沉積介電材料以形成介電結構，介電結構將金屬閘極分割成兩個部分。

本揭露的一些實施方式提供了一種用於形成半導體結構的方法。方法包括對基板之頂部部分進行圖案化以形成第一鰭片及第二鰭片，使基板的在第一鰭片與第二鰭片之間的區凹陷以形成溝槽，溝槽暴露基板之第一型井區與第二型井區之間的介面，第一型井區與第二型井區具有相反的導電型，在第一鰭片與第二鰭片之間沉積隔離層並填充溝槽，在第一鰭片及第二鰭片上方形成金屬閘極，蝕刻金屬閘極以形成穿過金屬閘極並延伸至溝槽中的凹槽，以及在凹槽中沉積介電材料以形成介電結構，介電結構將金屬閘極分割成第一鰭片上方的第一部分及第二鰭片上方的第二部分。

本揭露的一些實施方式提供了一種半導體裝置。半導體裝置包括橫跨半導體基板之第一型井區上方的第一鰭片的第一閘電極；橫跨半導體基板之第二型井區上方的第二鰭片的第二閘電極，第一型井區與第二型井區具有相反的導電型；設置於半導體基板上方且在第一鰭片及第二鰭片之側壁上的隔離層；將第一閘電極與第二閘電極分離開的閘極切割結構，閘極切割結構延伸穿過隔離層；以及介電層，介電層設置於閘極切割結構上並將閘極切割結構與半導體基板分離開，介電層在隔離層之底表面之下。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複是出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。源極/汲極可是指源極或汲極，單獨或共同地取決於上下文。仍然進一步地，當數目或數目之範圍用「約」、「大約」、及類似者來描述時，除非另有規定，否則術語旨在涵蓋所描述數目的+/-10%以內的數目。舉例而言，術語「約5 nm」涵蓋自4.5 nm至5.5 nm的維度範圍。

本揭露一般是關於半導體裝置及製造方法，且更特別地，是關於製造具有將多閘極裝置之金屬閘極堆疊「切割」成較短部分(段)的隔離結構的多閘極裝置。此類隔離結構亦可稱為切割金屬閘極(cut-metal-gate，CMG)結構或閘極切割結構。多閘極裝置中的金屬閘極堆疊可形成為橫跨多個場效電晶體(field effect transistor，FET)之多個主動區(例如，鰭片區)延伸的長閘極結構。一旦閘極結構形成，則圖案化製程可將一或多個長閘極結構「切割」成較短的部分。換言之，圖案化製程可移除一或多個長閘極結構之冗餘閘極部分，以在FET之間形成一或多個隔離溝槽(亦稱為「CMG溝槽」)，並將長閘極結構分離成較短的部分。這一製程稱為CMG製程。隨後，形成於長閘極結構的分離之部分之間的隔離溝槽可填充有介電材料，以形成隔離結構。隔離結構將相鄰多閘極裝置的分離之閘極結構部分電隔離開。

鰭式場效電晶體(fin field effect transistor，FinFET)及多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置之實例，其已成為高性能及低洩漏應用的流行及有前途之候選者。FinFET具有在一個以上側面上由閘極結構包覆(舉例而言，閘極包覆自基板延伸的半導體材料之「鰭片」的頂部及側壁)的提升通道。MBC電晶體具有可部分或完全圍繞通道區延伸以在兩個或兩個以上側面上提供對通道區之存取的閘極結構。因為其閘極結構圍繞通道區，所以MBC電晶體亦可稱為圍繞閘極電晶體(surrounding gate transistor，SGT)或閘極全環繞(Gate-All-Around，GAA)電晶體。本文呈現的是作為例示性類型之多閘極電晶體的FinFET之具體實施例。一般技藝人士可認識到半導體裝置之其他實例，諸如GAA電晶體，其亦可受益於本揭露之諸多態樣。此外，閘極切割結構在各種電路實施中具有廣泛的應用。本文呈現靜態隨機存取記憶體(static random access memory，SRAM)電路之具體實施例作為實施閘極切割結構的例示性電路。一般技藝人士可認識到電路之其他實例，諸如邏輯電路、輸入/輸出(input/output，I/O)電路等，其亦可受益於本揭露之諸多態樣。

第1圖圖示根據本揭露的一些實施例的包括SRAM單元10_1、10_2、10_3、及10_4 (統稱為SRAM單元10)的SRAM電路之佈局。第1圖中所示的SRAM電路可是較大SRAM單元陣列之一部分。在一些實施例中，SRAM單元10內的電晶體是N型井區104a及104b以及P型井區106a至106c中的FinFET。N型井區104b定位於P型井區106b與106c之間，N型井區104a定位於P型井區106a與106b之間。

兩個相鄰的SRAM單元10_1與10_3配置於SRAM單元陣列之同一列中。兩個相鄰的SRAM單元10_1與10_2配置於SRAM單元陣列之同一行中。兩個相鄰的SRAM單元10_3與10_4配置於SRAM單元陣列之同一行中。換言之，兩個相鄰的SRAM單元10_2與10_4配置於SRAM單元陣列之同一列中。在第1圖中，SRAM單元10中之各者具有相同的矩形形狀/區，帶有一寬度及一高度，且該高度小於該寬度。應注意，第1圖中所示的SRAM電路僅是一實例，並不意欲為限制SRAM單元陣列之SRAM單元10。

在SRAM單元陣列中，可使用任何適合的方法對鰭片進行圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來對鰭片進行圖案化。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程對其進行圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，且接著可使用剩餘的間隔物來對半導體鰭片進行圖案化。

在SRAM單元10_1中，通道閘電晶體PG-1形成於P型井區106a上的鰭片112a及112b與閘極結構150c之交叉點處。下拉電晶體PD-1形成於P型井區106a上的鰭片112a及112b與閘極結構150d之交叉點處。通道閘電晶體PG-2形成於P型井區106b上的鰭片112g及112f與閘極結構150g之交叉點處。下拉電晶體PD-2形成於P型井區106b上的鰭片112g及112f與閘極結構150e之交叉點處。上拉電晶體PU-1形成於N型井區104a上的鰭片112c與閘極結構150d之交叉點處。上拉電晶體PU-2形成於N型井區104a上的鰭片112d與閘極結構150e之交叉點處。在此類實施例中，下拉電晶體PD-1及PD-2以及通道閘電晶體PG-1及PG-2是雙鰭片電晶體，上拉電晶體PU-1及PU-2是單鰭片電晶體。

可採用各種觸點及其對應互連通孔來耦合每一SRAM單元10_1至10_4中的組件。經由通孔及閘極觸點，字元線(word line，WL)觸點(未顯示)可經由閘極結構150c耦合至通道閘電晶體PG-1之閘極，另一字元線觸點WL經由閘極結構150g耦合至通道閘電晶體PG-2之閘極。類似地，位元線(bit line，BL)觸點(未顯示)耦合至通道閘電晶體PG-1之汲極，且互補位元線觸點BLB耦合至通道閘電晶體PG-2之汲極。

耦合至電力供應節點VDD的電源觸點(未顯示)耦合至上拉電晶體PU-1之源極，而耦合至電力供應節點VDD的另一電源觸點(未顯示)則耦合至上拉電晶體PU-2之源極。耦合至接地VSS的接地觸點(未顯示)耦合至下拉電晶體PD-1之源極，而耦合至接地VSS的另一接地觸點(未顯示)耦合至下拉電晶體PD-2之源極。

在此類實施例中，SRAM單元10_2是SRAM單元10_1的重複單元，但在X軸上翻轉。此外，SRAM單元10_3是SRAM單元10_1的重複單元，但在Y軸上翻轉。此外，SRAM單元10_4是SRAM單元10_3的重複單元，但在X軸上翻轉。共同觸點(例如，BL、VDD、及VSS)經組合以節省空間。

閘極結構150d由SRAM單元10_1之上拉電晶體PU-1與下拉電晶體PD-1共用，閘極結構150g由SRAM單元10_1與10_3之通道閘電晶體PG-2共用。介電結構172b形成於P型井區106b與N型井區104a之間的邊界(或接面、介面)上方，且閘極結構150d與150g由介電結構172b分離開。亦即，介電結構172b是用於閘極結構150d及150g的閘極切割結構(或稱為CMG結構或CMG特徵)。閘極結構150e由SRAM單元10_1之上拉電晶體PU-2與下拉PD-2共用。介電結構172a形成於P型井區106a與N型井區104a之間的邊界(或接面、介面)上方，且閘極結構150c與150e由介電結構172a分離開。亦即，介電結構172a是用於閘極結構150c及150e的閘極切割結構。在一些實施例中，閘極切割結構藉由CMG製程來形成。

第2A圖圖示根據本揭露的一些實施例的第1圖中之每一SRAM單元10中的半導體控制整流器(semiconductor-controlled rectifier，SCR) 40之等效電路，第2B圖圖示一橫截面圖，橫截面圖圖示第2A圖之SCR 40。

一起參考第2A圖及第2B圖，P型井區106及N型井區104形成於基板102上。在一些實施例中，基板102是P型基板，例如，Si基板。SRAM單元10之PMOS電晶體MP形成於N型井區104上，SRAM單元10之NMOS電晶體MN形成於P型井區106上。此外，N型井拾取區137形成PMOS電晶體MP之本體端子(bulk terminal)，且P型井拾取區133形成NMOS電晶體MN之本體端子。

為了簡單起見，PMOS電晶體MP及NMOS電晶體MN在第2A圖及第2B圖中圖示為平面電晶體。如上所述，PMOS電晶體MP及NMOS電晶體MN可是多閘極電晶體，諸如FinFET或GAA電晶體。此外，PMOS電晶體MP可是第1圖中的SRAM單元10之上拉電晶體PU-1或PU-2，NMOS電晶體MN可是第1圖中的SRAM單元10之通道閘電晶體PG-1或PG-2或者下拉電晶體PD-1或PD-2。

寄生PNP電晶體Q1顯示為具有由P+區132 (即，PMOS電晶體MP之源極)形成的發射極、由N型井區104形成的基極、以及由P型井區106及/或基板102形成的集電極。PNP電晶體Q1之基極經由電阻器R_NW耦合至N型井拾取區137。N型井拾取區137是由N型井區104上的N型區製成的電連接，且N型井拾取區137用以連接至電力供應節點VDD。電阻器R_NW是N型井區104之寄生組件(本質電阻)。PNP電晶體Q1之集電極經由電阻器R_PW耦合至P型井拾取區133。P型井拾取區133是由P型井區106上的P型區製成的電連接，且P型井拾取區133用以連接至接地VSS。電阻器R_PW是P型井區106之寄生組件(本質電阻)。在一些實施例中，PNP電晶體Q1之集電極經由電阻器R_PW及基板102之寄生電阻器(未顯示)耦合至P型井拾取區133。

寄生NPN電晶體Q2顯示為具有由N+區135 (即，NMOS電晶體MN之源極)形成的發射極、由P型井區106及/或基板102形成的基極、以及由N型井區104形成的集電極。

若在電晶體Q1/Q2中的PN接面中之一者經正向偏置時PNP電晶體Q1或NPN電晶體Q2接通，這可在SRAM單元10中引起無用閂鎖，在一些情況下，甚至永久損壞SRAM單元10。

在第2B圖中，NMOS電晶體MN與PMOS電晶體MP由隔離區114 (或隔離結構114、或隔離層114)，諸如淺溝槽隔離(shallow trench isolation，STI)分離開。此外，閘極切割結構172 (例如，第1圖中的172a及/或172b)形成，並可自隔離區114延伸至P型井區106及N型井區104。亦即，閘極切割結構172可穿透隔離區114。在一些實施例中，隔離區114之深度HH1小於閘極切割結構172之深度HH2，且閘極切割結構172之深度HH₂小於P型井區106及N型井區104之深度HH3，即，HH1＜HH2＜HH3。此外，閘極切割結構172之材料不同於隔離區114。

在一些實施例中，閘極切割結構172在寄生NPN電晶體Q2之集電極與寄生PNP電晶體Q1之基極之間以及在寄生PNP電晶體Q1之集電極與寄生NPN電晶體Q2之基極之間形成障壁。閘極切割結構172之重新填充材料的選擇可能是重要的，因為重新填充材料對自N+區135至N型井區104的第一漏電流I₁及/或自P+區132至P型井區106的第二漏電流I₂之強度具有影響。

在一些實施例中，閘極切割結構172包括具有正電荷的重新填充材料，諸如SiN、SiOCN或SiON。具有正電荷的重新填充材料可在N型井區104中誘導負電荷。由於N型井區104及P型井區106中載子電荷密度的增加，在N型井區104中誘導的負電荷可增加自N+區135至N型井區104的第一漏電流I₁。載子電荷密度的增加與N+區135與N型井區104之間的洩漏增加有關。因此，SCR之觸發電壓可由於第一漏電流I₁增加而降低。若寄生PNP電晶體Q1藉由第一漏電流I₁接通，則可觸發SRAM單元10之閂鎖。如以下將進一步詳細討論的，本揭露的實施例提供閘極切割結構172，其傾向於降低N型井區104及P型井區106兩者中的載子電荷密度，從而抑制漏電流並改善閂鎖性能。

第3A圖、第3B圖、第3C圖分別圖示根據本揭露的一些實施例的沿著第1圖之截面線A-A、B-B、C-C的SRAM單元10_1及10_2之SRAM結構的橫截面圖。參考第3A圖，在基板102上形成P型井區106a及N型井區104a。在一些實施例中，基板102是矽(Si)基板。在P型井區106a及N型井區104a上方形成隔離區114。在一些實施例中，隔離區114是淺溝槽隔離(shallow trench isolation，STI)區。

在隔離區114上方形成層間介電(inter-layer dielectric，ILD)層140。在一些實施例中，層間介電層140可由諸如磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、正矽酸四乙酯(TEOS)氧化物、或類似物的氧化物形成。

在隔離區114上方形成閘極結構150a及150d，且閘極結構150a及150d由層間介電層140圍繞。閘極結構150a包括閘電極層154a及閘極介電層152a，閘極結構150d包括閘電極層154d及閘極介電層152d。在一些實施例中，閘電極層154a及154d由諸如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、或另一適用材料的導電材料製成。在閘極結構150a及150d之側壁上形成閘極間隔物128。

閘極切割結構172a在半導體裝置之不同區域處可具有不同的高度，諸如高度H1及H2。為了清楚起見，亦在第3A圖中描繪第2B圖中參考隔離區114之頂表面的高度HH1、HH2、及HH3。在一些實施例中，替換閘極結構150b及150c之冗餘部分的閘極切割結構172a之中心部分延伸穿過隔離區114並延伸至基板之頂部部分中(即，延伸至N型井區104a及/或P型井區106a中)。作為比較，閘極切割結構172a之其他部分延伸至隔離區114中，但不延伸至基板之頂部部分中(即，在N型井區104a及/或P型井區106a之上)。閘極切割結構172a之個別部分的不同高度H1與H2是在閘極切割結構172a之形成中使用蝕刻製程的結果。在一些實施例中，隔離區114與閘極切割結構172a由不同的材料製成。

參考第3B圖，在基板102上形成P型井區106a及N型井區104a。P型井區106a及N型井區104a亦可視為是基板102之頂部部分。在P型井區106a上形成鰭片112a及112b，在N型井區104a上形成鰭片112c及112d。在P型井區106a及N型井區104a上方形成隔離區114。鰭片112a至112d由隔離區114分離開。

在隔離區114以及鰭片112c及112d上方形成閘極介電層152e。閘電極層154e形成於閘極介電層152e上方並定位於鰭片112c及112d之頂表面上方。鰭片112d上方的閘電極層154e與閘極介電層152e形成用於上拉電晶體PU-2的閘極結構。此外，在隔離區114以及鰭片112a及112b上方形成閘極介電層152c。閘電極層154c形成於閘極介電層152c上方並定位於鰭片112b及112a之頂表面上方。鰭片112a及112b上方的閘電極層154c與閘極介電層152c形成用於通道閘電晶體PG-1的閘極結構。在第3B圖中，閘極介電層152e與152c由閘極切割結構172a分離開，閘電極層154e與154c由閘極切割結構172a分離開。

參考第3C圖，在基板102上形成P型井區106a及N型井區104a。在P型井區106a上形成鰭片112a及112b，在N型井區104a上形成鰭片112d。在P型井區106a及N型井區104a上方形成隔離區114。鰭片112a、112b、及112d由隔離區114分離開。

源極/汲極結構130d在鰭片112d上形成源極/汲極區。在一些實施例中，源極/汲極結構130d是P型磊晶結構。源極/汲極結構135b在鰭片112b上形成源極/汲極區，源極/汲極結構135a在鰭片112a上形成源極/汲極區。在一些實施例中，源極/汲極結構135a及135b是N型磊晶結構。在隔離區114、源極/汲極結構130d以及源極/汲極結構135a及135b上方形成層間介電層140。

在一些實施例中，源極/汲極結構130d之材料包括磊晶材料。磊晶材料選自由SiGe、SiGeC、Ge、或其組合組成的群組。在一些實施例中，源極/汲極結構135a及135b之材料包括磊晶材料。磊晶材料選自由SiP、SiC、SiPC、SiAs、Si、或其組合組成的群組。

如第3A圖及第3B圖中所示，在隔離區114之下延伸的閘極切割結構172a之底部部分藉由介電層116與基板之頂部部分(即，N型井區104a及/或P型井區106a)的半導體材料分離開。介電層116在來自閘極切割結構172a的正電荷與N型井區104a及/或P型井區106a之半導體材料之間的介面處產生緩衝區。緩衝區減少對井區中載子電荷的吸引力，並抑制基板漏電流。在一些實施例中，介電層116是藉由鈍化暴露於CMG溝槽中的N型井區104a及/或P型井區106a之表面而形成的諸如二氧化矽的氧化物層。鈍化製程可是氧化製程，諸如O₂電漿製程、熱氧化製程、原位蒸汽產生氧化製程(in-situ steam generation oxidation process，ISSG)、或其他氧化製程。介電層116、閘極切割結構172a、及隔離區114之材料可彼此不同。可選地，介電層116及介電層116下方的薄層之區可摻雜有正電荷，諸如硼，以中和近接於閘極切割結構172a的負載子電荷。亦即，在介電層116與井區之半導體材料之間的介面處產生耗盡區。當距介電層116的距離增加時，硼濃度降低。耗盡區進一步限制井區中近接於閘極切割結構172a的負載子電荷之移動。

如第3C圖中所示，作為比較，由於在源極/汲極區中閘極切割結構172a未延伸穿過隔離區114，故源極/汲極區中閘極切割結構172a之底部部分未由介電層116覆蓋。亦即，在源極/汲極區中沒有介電層116形成於閘極切割結構172a與隔離區114之間的介面處。

第4圖至第7圖及第9圖圖示根據一些實施例的製造第1圖中方塊20中所示的半導體結構的各個階段之透視圖。第8A圖至第8C圖圖示根據一些實施例的在形成CMG溝槽的各個步驟期間沿著第7圖中所示的半導體結構之截面線A-A的橫截面圖。

如第4圖中所示，基板102包括第一型井區104a及第二型井區106a。基板102可是半導體晶圓，諸如矽晶圓。另外或其他，基板102可包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料可包括但不限於晶體矽、多晶矽、非晶矽、鍺、及/或金剛石。化合物半導體材料可包括但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料可包括但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。

第一型井區104a及第二型井區106a可藉由在基板102中摻雜不同類型之摻雜劑來形成。在一些實施例中，第一型井區104a是摻雜有N型摻雜劑的N型井區，第二型井區106a是摻雜有P型摻雜劑P型井區。在一些實施例中，第一型井區104a包括Si、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb、或類似物，第二型井區106a包括Si，SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或類似物。

在形成第一型井區104a及第二型井區106a之後，在基板上方形成鰭片112a至112e。更具體地，根據一些實施例，在第二型井區106a上方形成鰭片112a及112b，在第一型井區104a上方形成鰭片112c、112d、及112e。鰭片112a至112e可藉由對基板102之頂部部分進行圖案化來形成。舉例而言，鰭片112a及112b可藉由對第二型井區106a進行圖案化來形成，鰭片112c、112d、及112e可藉由對第一型井區104a進行圖案化來形成。此外，鰭片112c與112e彼此對準但彼此分離開。鰭片112c及112e可藉由鰭片切割製程來形成，鰭片切割製程使原本連續的鰭片之中間部分凹陷並將其分割成對應於鰭片112c的第一部分及對應於鰭片112e的第二部分。鰭片切割製程亦可移除鰭片112d的兩個末端部分，使得鰭片112d之末端部分不會延伸超出虛設閘極堆疊122a及122d之外側閘極側壁。

在形成鰭片112a至112e之後，在基板102上方形成隔離結構114，且鰭片112a至112e由隔離結構114圍繞。隔離結構114可藉由在基板102上方沉積絕緣層並使絕緣層凹陷來形成。在一些實施例中，隔離結構114由氧化矽、氮化矽、氧氮化矽、氟摻雜矽玻璃(FSG)、或其他低K介電材料製成。

接下來，虛設閘極堆疊122a至122d橫跨鰭片112a至112e形成並延伸至隔離結構114上。更具體地，根據一些實施例，橫跨第二型井區106a上方的鰭片112a及112b且橫跨第一型井區104a上方的鰭片112d及122e形成虛設閘極堆疊122a及122b。此外，橫跨第二型井區106a上的鰭片112a及112b且橫跨第一型井區104a上的鰭片112c及112d形成虛設閘極堆疊122c及122d。

在一些實施例中，虛設閘極堆疊122a至122d分別包括閘極介電層124及形成於閘極介電層124上方的閘電極層126。在一些實施例中，閘極介電層124由氧化矽製成。在一些實施例中，閘電極層126由多晶矽製成。

參考第5圖，在形成虛設閘極堆疊122a至122d之後，在虛設閘極堆疊122a至122d之側壁上形成閘極間隔物128。在一些實施例中，閘極間隔物128由氮化矽、氧化矽、碳化矽、氧氮化矽、或其他適用材料製成。

接下來，相鄰於虛設閘極堆疊122a至122d在鰭片112a至112e中形成源極/汲極結構。更具體地，在第二型井區106a上方，在虛設閘極堆疊122a至122d之相對側處在鰭片112a中形成源極/汲極結構135a，在虛設閘極堆疊122a至122b的相對側處在鰭片112b中形成源極/汲極結構135b。此外，在第一型井區104a上方，在虛設閘極堆疊122a及122d之相對側處在鰭片112c及112e中形成源極/汲極結構130c，在虛設閘極堆疊122b及122c之相對側處在鰭片112d中形成源極/汲極結構130d (第5圖中未顯示；在第3C圖中顯示)。

源極/汲極結構135a、135b、130c、及130d可藉由使鰭片112a至112e凹陷並藉由執行磊晶製程在凹槽中生長半導體材料來形成。半導體材料可包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、In GaAs、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb、或類似物。

在形成源極/汲極結構135a、135b、130c、及130d之後，在虛設閘極堆疊122a至122d周圍形成層間介電(inter-layer dielectric，ILD)層140，以覆蓋源極/汲極結構135a、135b、130c、及130d以及隔離結構114。ILD層140可包括由多個介電材料製成的多層，這些介電材料諸如氧化矽、氮化矽、氧氮化矽、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、及/或其他適用低k介電材料。ILD層140可藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、或其他適用製程來形成。

仍然參考第5圖，在形成ILD層140之後，虛設閘極堆疊122a至122d由金屬閘極堆疊142a至142d替換。在一些實施例中，金屬閘極堆疊142a至142d分別包括閘極介電層144及閘電極層146。在一些實施例中，閘極介電層144由諸如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、或金屬氧氮化物的高k介電材料製成。高k介電材料之實例包括但不限於氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧氮化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、或其他適用介電材料。在一些實施例中，閘電極層146由諸如鋁、銅、鎢、鈦、鉭、或其他適用材料的導電材料製成。金屬閘極堆疊142a至142d可進一步包括閘極介電層144與閘電極層146之間的功函數層(未顯示)，使得金屬閘極堆疊142a至142d可具有適當的功函數值。

參考第6圖，形成遮罩層148以覆蓋金屬閘極堆疊142a至142d及ILD層140。此外，根據一些實施例，遮罩層148包括露出金屬閘極堆疊142b及142c的設計成在隨後的蝕刻製程中經切割(例如，移除)的部分的開口160。開口160露出金屬閘極堆疊142b及142c以及閘極間隔物128的一些部分、以及ILD層140的在金屬閘極堆疊142b與142c之露出部分之間及與之相鄰的部分。在一些實施例中，遮罩層148由氮化矽、氧氮化矽、氧化矽、氮化鈦、碳化矽、一或多個其他適用材料、或其組合物製成。遮罩層148可藉由使用旋塗製程、CVD製程、PVD製程、或其他適用製程來沉積介電層並經由形成於介電層上方的光阻劑層(未顯示)中的開口對介電層進行圖案化來形成。

參考第7圖，在形成遮罩層148之後，遮罩層148之開口160蝕刻穿過金屬閘極堆疊142b及142c之露出部分以及ILD層140之露出部分以形成凹槽162。凹槽162亦稱為CMG溝槽。在一些實施例中，在蝕刻製程中蝕刻由遮罩層148之開口160露出的金屬閘極堆疊142b及142c的部分、閘極間隔物128、及ILD層140。移除露出之金屬閘極堆疊142b及142c的蝕刻製程可包括兩步蝕刻製程，其中在凹槽162到達隔離區114之前施加第一蝕刻步驟，並施加第二蝕刻步驟以供過度蝕刻至隔離區114中，從而確保金屬閘極堆疊142b及142c之冗餘部分經移除。

第8A圖圖示沿著第7圖中所示的半導體結構之截面線A-A的橫截面圖，處於兩步蝕刻製程中之第一蝕刻步驟156a期間。第一蝕刻步驟156a對ILD層140及隔離區114之介電材料可具有比對金屬閘極堆疊142b及142c之冗餘部分的金屬材料更高的蝕刻選擇性。第一蝕刻步驟156a可在靠近隔離區114之頂表面的淺層處終止，或者在凹槽162中幾乎未暴露隔離區114之頂表面時終止。第8B圖圖示沿著第7圖中所示的半導體結構之截面線A-A的橫截面圖，處於兩步蝕刻製程中之第二蝕刻步驟156b結束處。第二蝕刻步驟156b對金屬閘極堆疊142b及142c之冗餘部分的金屬材料可具有比對ILD層140及隔離區114之介電材料更高的蝕刻選擇性。藉由將相對較強的第一蝕刻步驟切換至相對較弱的第二蝕刻步驟，兩步蝕刻製程控制凹槽162之深度而不過度延伸至下方井區中，這有助於減輕基板漏電流並改善閂鎖性能。

在一些實施例中，第一蝕刻步驟156a包括循環製程，其中每一循環包括乾式蝕刻製程及清洗製程。每一循環中的乾式蝕刻可使用選自(但不限於) Cl₂、BCl₃、Ar、及其組合物的製程氣體來執行。清洗製程可是電漿清洗製程，諸如包括氮氣(N₂)及氫氣(H₂)的電漿。氮氣用於破壞或轟擊殘留於凹槽162之側壁及底部上的殘留物中的一些鍵。氫氣用於藉由使用氫氣作為還原劑來還原殘留物。取決於到達隔離區114之前所需的凹槽162之深度，乾式蝕刻製程與清洗製程之循環可重複兩至十次。

在一些實施例中，第二蝕刻步驟156b包括單個蝕刻操作及單個清洗製程。亦即，第二蝕刻步驟156b不包括循環製程。在不使用循環製程的情況下，第二蝕刻步驟156b控制凹槽162之深度以免過度延伸至下方井區中。單個蝕刻操作可是乾式蝕刻製程。為了進一步緩和第二蝕刻步驟156b，使用適當的蝕刻氣體來執行蝕刻，使得在蝕刻製程期間，可在凹槽162之側壁上形成諸如C_xH_y的聚合物(其中X及Y是整數)。聚合物保護凹槽162之暴露側壁不受過度蝕刻的影響。在乾式蝕刻操作之後，接著可例如使用氧(O₂)來移除聚合物。

由於第一蝕刻步驟156a是循環製程而第二蝕刻步驟156b包括單個蝕刻操作，故兩步蝕刻製程可稱為「N+1」蝕刻製程。數字「N」表示循環製程的重複次數，諸如自二至十。數字「1」表示循環製程之後的單個蝕刻操作。在一些實施例中，第二蝕刻步驟156b在凹槽162之側壁上產生聚合物作為副產物，而第一蝕刻步驟156a實質上不產生聚合物副產物。在一些實施例中，第二蝕刻步驟156b期間的蝕刻操作一般弱於第一蝕刻步驟156a期間的蝕刻操作。

仍然參考第8B圖，儘管凹槽162之側壁描繪為實質上是直的，但由於不同材料的蝕刻速度之差異，所得凹槽162之側壁可能不是直的，且可能看起來呈錐形。開口160下方的隔離結構114之部分以及第一型井區104a及第二型井區106a之上部部分亦經蝕刻，使得凹槽162進一步延伸穿過隔離結構114並延伸至第一型井區104a及第二型井區106a中，如所描繪的。可替代地，「N+1」蝕刻製程可控制凹槽162以免延伸穿過隔離結構114以及露出第一型井區104a及第二型井區106a。

在一些實施例中，凹槽162形成於第一型井區104a與第二型井區106a之介面上方，且第一型井區104a與第二型井區106a之介面藉由凹槽162曝光。此外，由於用於形成凹槽162的蝕刻製程朝向金屬閘極堆疊142b及142c的蝕刻速度總體上大於朝向ILD層140及隔離區114的蝕刻速度，故凹槽162最初在金屬閘極堆疊142b及142c下方的底部低於凹槽162最初在閘極間隔物128及ILD層140下方的底部，使得隔離區114之底部部分保留於凹槽162中。然而，儘管凹槽162最初在金屬閘極堆疊142b及142c下方的部分相對較深，但凹槽162不穿透第一型井區104a及第二型井區106a。亦即，根據一些實施例，凹槽162之最底部高於第一型井區104a及第二型井區106a之底表面。

參考第8C圖，在形成凹槽162之後，經由鈍化製程158在第一型井區104a及第二型井區106a之暴露表面上選擇性地形成介電層116。介電層116在來自待形成之閘極切割結構172a(如第9圖所示)的正電荷與第一型井區104a及第二型井區106a之半導體材料之間的介面處產生緩衝區。緩衝區減少對井區中載子電荷的吸引力，並抑制基板漏電流。在一些實施例中，介電層116是藉由氧化凹槽162中的半導體基板之表面，使得露出之第一型井區104a及第二型井區106a之表面層變成氧化物層而形成的諸如二氧化矽的氧化物層。因此，鈍化製程158是氧化製程。在一些實施例中，鈍化製程158可是O₂電漿製程、熱氧化製程、原位蒸汽產生氧化製程(in-situ steam generation oxidation process，ISSG)、或其他氧化製程。在實施例中，在環境溫度至300 ℃的溫度下執行O₂電漿處理。在實施例中，使用500~800 ℃的溫度在高壓下執行低溫退火。O₂/N₂可自純O₂調諧至大約1%的O₂/N₂分壓比。介電層116之形成可將隔離區114下方的凹槽162之底部部分的開口自開口寬度W1降至減小之開口寬度W2，即，W2＜W1，如第8C圖中所描繪的。

在一些實施例中，電漿處理包括將摻雜劑施加至介電層116中。在一些實施例中，摻雜劑可包括氟、硼、氮、磷光體、或類似物。摻雜劑植入製程可用以修改介電層116之性質，從而可相應地調整基板102中的接面輪廓。摻雜劑植入製程亦在介電層116下方產生耗盡區之薄層。在一些實施例中，摻雜劑植入製程中和了近接於待形成之閘極切割結構172a的負載子電荷。亦即，在介電層116與井區之半導體材料之間的介面處產生耗盡區。耗盡區進一步限制井區中近接於待形成之閘極切割結構172a的負載子電荷之移動。在一個實施例中，摻雜劑是硼，且硼濃度在進一步遠離介電層116時降低。

之後，根據一些實施例，在凹槽162中形成閘極切割結構172a，並移除遮罩層148以形成半導體結構100，如第9圖中所示。上述第3A圖至第3C圖亦是分別沿著第9圖之截面線A-A、B-B、C-C的半導體結構100之橫截面圖。在一些實施例中，閘極切割結構172a是藉由沉積介電材料以填充於凹槽162中、及研磨介電材料直到ILD層140之頂表面經曝光來形成的。在一些實施例中，閘極切割結構172a (以及閘極切割結構172b)由諸如SiN、SiOCN、及SiON的含氮材料製成。在一些替代實施例中，閘極切割結構172a (以及閘極切割結構172b)是多層結構，諸如第10A圖至第10C圖中所示。如第10A圖至第10C圖中所示的替代實施例類似於如第3A圖至第3C圖中所示的實施例。一個不同之處在於，第10A圖至第10C圖中的閘極切割結構172a包括作為襯裡層的毯覆沉積之第一介電層172a-1 (例如，具有均勻厚度的SiN層)及在第一層172a-1上方的作為主介電層的第二介電層172a-2 (例如，SiO₂層)。此外，根據本揭露的各種其他實施例的如以下第11A圖至第13C圖中所描繪的閘極切割結構172a可類似地是單層或多層結構。

如先前第1圖中所示，閘極切割結構(例如，閘極切割結構172a及172b)可形成為將金屬閘極堆疊142a至142d分離成各種閘極結構，儘管第3A圖至第9圖僅顯示閘極切割結構172a。更具體地，金屬閘極堆疊142b經切割以形成由閘極切割結構172a分離開的閘極結構150b與150f，且金屬閘極堆疊142c經切割以形成由閘極切割結構172a分離開的閘極結構150c及150e。此外，根據一些實施例，金屬閘極堆疊142a及142d亦經切割(第3A圖至第9圖中未顯示；在第1中圖中顯示)以形成閘極結構150a及150d。在一些實施例中，閘極結構150a、150b、150c、150d、150e、及150f分別包括閘極介電層152a、152b、152c、152d、152e、及152f (即，閘極介電層144)以及閘電極層154a、154b、154c、154d、154e、及154f (即，閘電極層146)。

參考第3A圖至第3C及第9圖，閘極切割結構172a穿透隔離區114並在金屬閘極堆疊142b及142c之冗餘部分經移除的位置處延伸至第一型井區104a及第二型井區106a中。可替代地，第11A圖至第11C圖圖示可替代實施例，其中「N+1」蝕刻製程控制凹槽162之深度，使得閘極切割結構172a不穿透隔離區114。由於第一型井區104a及第二型井區106a未露出，故可選擇性地跳過介電層116之形成及摻雜劑植入。凹槽162之蝕刻可由時間控制以控制凹槽162之深度。

第12A圖至第12C圖圖示另一實施例，其中在隔離區114下方形成蝕刻終止層(etch stop layer，ESL) 118，以防止凹槽162延伸至第一型井區104a及第二型井區106a中。在一些實施例中，在對基板102之頂部部分進行圖案化以形成鰭片112之後，藉由在鰭片112之間的溝槽中沉積介電材料並隨後使介電材料凹陷以露出鰭片112之頂部部分來形成ESL 118。接著，在ESL 118上方形成隔離區114。在實施例中，ESL 118可包含SiN、SiCN、SiON、類似物、或其組合物，並可藉由原子層沉積(atomic layer deposition，ALD)、分子層沉積(molecular layer deposition，MLD)、熔爐製程、CVD、電漿增強CVD (plasma-enhanced CVD，PECVD)、電漿增強氮化矽(plasma-enhanced silicon nitride，PESiN)、類似者、或其組合來形成。在實施例中，ESL 118可形成為具有約3 nm至約10 nm的厚度。ESL 118包括與隔離區114不同的材料組成。選擇在「N+1」蝕刻製程中之第二蝕刻步驟中施加的蝕刻劑，使得在隔離區114之蝕刻之後ESL 118實質上保持完整。如第12A圖至第12C圖中所示，ESL 118允許隔離區114之過度蝕刻，且所得凹槽162在不同部分處具有實質上相同的厚度(即，H1＝H2)。由於第一型井區104a及第二型井區106a未露出，故可選擇性地跳過介電層116之形成及摻雜劑植入。

第13A圖至第13C圖圖示另一實施例，其中在形成隔離區114之前，在第一型井區104a與第二型井區106a之介面處形成溝槽120。在一些實施例中，在對基板102之頂部部分進行圖案化以形成鰭片112之後，藉由在分開的微影術與蝕刻製程中在第一型井區104a與第二型井區106a之介面處對基板102進行進一步圖案化來形成溝槽120。隨後，形成隔離區114。溝槽120允許隔離區114之個別部分較厚。因此，即使兩步蝕刻製程可在溝槽120外部的區中將凹槽162延伸至隔離區114之底表面之下，凹槽162在溝槽120之位置處仍然不會穿透隔離區114。因此，閘極切割結構172a與下方井區不具有實體接觸。由於第一型井區104a及第二型井區106a未露出，故可選擇性地跳過介電層116之形成及摻雜劑植入。凹槽162之蝕刻可由時間控制以控制凹槽162之深度。

第14圖是根據一些實施例的用於製造如第3A圖至第13C圖中所示的半導體結構(或半導體裝置) 100的實例方法200之流程圖。操作可以不同次序執行，亦可不執行，具體取決於具體的應用。應注意，方法200可不產生完整的半導體裝置100。因此，應理解，可在方法200之前、期間、及之後提供額外的製程，且一些其他製程可僅在本文中作簡要描述。

在操作202處，方法200對基板102之頂部部分進行圖案化以形成鰭片112。上述鰭片可藉由任何適合的方法來進行圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來對鰭片進行圖案化。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在實施例中，在基板上方形成犧牲層，並使用光學微影術製程對其進行圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，接著可使用剩餘的間隔物來對鰭片進行圖案化。在操作204處，方法200可以可選地使基板102之頂部部分進一步凹陷以在N型井區與P型井區之介面處形成溝槽120 (第13B圖及第13C圖)。在操作206處，在鰭片112之間形成隔離區114。可選地，可在隔離區114下方形成ESL 118 (第12A圖至第12C圖)。在操作208處，橫跨鰭片112形成虛設閘極堆疊122。在操作210處，在源極/汲極區中在鰭片112中形成源極/汲極結構130及135。在操作212處，在虛設閘極堆疊122之間形成ILD層140。在操作214處，虛設閘極堆疊122由金屬閘極堆疊142替換。在操作216處，執行兩步蝕刻製程以移除金屬閘極堆疊之冗餘部分以形成CMG溝槽162。取決於是否可選地形成溝槽120及/或ESL 118，CMG溝槽162在各種實施例中可或可不穿透隔離區114。在操作218處，若N型井區及/或P型井區暴露於CMG溝槽162中，則在個別井區之暴露表面上選擇性地形成介電層116。可選地，可執行摻雜劑植入製程以在介電層116下方產生耗盡區。在操作220處，在CMG溝槽162中沉積介電材料以形成閘極切割結構172。

提供用於一種半導體結構的多個實施例。形成於N型井區中的PMOS電晶體與形成於P型井區中的NMOS電晶體由隔離區(例如，STI)分離開。在P型井區與N型井區之間的邊界(或接面、介面)處形成介電結構作為閘極切割結構。本揭露中的閘極切割結構之各種例示性組態傾向於抑制P型井區與N型井區之間的基板漏電流，進而改善半導體結構之閂鎖性能。

在一個例示性態樣中，本揭露涉及一種用於形成半導體結構的方法。方法包括在半導體基板上方形成鰭片，在鰭片之側壁上形成隔離區，在鰭片及隔離區上方形成金屬閘極，蝕刻金屬閘極以形成穿過隔離區的溝槽，溝槽暴露半導體基板之頂部部分，鈍化半導體基板之頂部部分以在溝槽之底部處形成介電層，及在溝槽中沉積介電材料以形成介電結構，介電結構將金屬閘極分割成兩個部分。在一些實施例中，鈍化半導體基板之頂部部分是氧化製程，且介電層是氧化物層。在一些實施例中，氧化製程是O₂電漿製程。在一些實施例中，溝槽直接在半導體基板之N型井區與P型井區之間的介面之上。在一些實施例中，方法亦包括在蝕刻金屬閘極以形成溝槽之後，經由溝槽將摻雜劑植入半導體基板之頂部部分中。在一些實施例中，摻雜劑是硼。在一些實施例中，摻雜劑之植入在介電層下方產生耗盡區。在一些實施例中，金屬閘極之蝕刻包括第一蝕刻步驟及不同於第一蝕刻步驟的第二蝕刻步驟。在一些實施例中，第一蝕刻步驟包括循環蝕刻操作，第二蝕刻步驟包括單個蝕刻操作。在一些實施例中，第二蝕刻步驟產生聚合物副產物，而第一蝕刻步驟不產生聚合物副產物。

在另一例示性態樣中，本揭露涉及一種用於形成半導體結構的方法。方法包括對基板之頂部部分進行圖案化以形成第一鰭片及第二鰭片，使基板的在第一鰭片與第二鰭片之間的區凹陷以形成溝槽，溝槽暴露基板之第一型井區與第二型井區之間的介面，第一型井區與第二型井區具有相反的導電型，在第一鰭片與第二鰭片之間沉積隔離層並填充溝槽，在第一鰭片及第二鰭片上方形成金屬閘極，蝕刻金屬閘極以形成穿過金屬閘極並延伸至溝槽中的凹槽，以及在凹槽中沉積介電材料以形成介電結構，介電結構將金屬閘極分割成第一鰭片上方的第一部分及第二鰭片上方的第二部分。在一些實施例中，介電結構之最底部分藉由溝槽中的隔離層之一部分與第一型井區及第二型井區分離開。在一些實施例中，方法亦包括在第一鰭片上形成第一磊晶結構及在第二鰭片上形成第二磊晶結構。側向位於金屬閘極之第一部分與第二部分之間的介電結構之第一部分具有第一高度，側向位於第一磊晶結構與第二磊晶結構之間的介電結構之第二部分具有第二高度，且第一高度大於第二高度。在一些實施例中，金屬閘極之蝕刻包括第一蝕刻步驟以及比第一蝕刻步驟弱的第二蝕刻步驟。在一些實施例中，第一蝕刻步驟包括循環蝕刻操作，第二蝕刻步驟包括單個蝕刻操作。在一些實施例中，金屬閘極之第一部分與第一鰭片形成記憶體單元之通道閘電晶體，金屬閘極之第二部分與第二鰭片形成記憶體單元之上拉電晶體。

在又另一例示性態樣中，本揭露涉及一種半導體裝置。半導體裝置包括橫跨半導體基板之第一型井區上方的第一鰭片的第一閘電極；橫跨半導體基板之第二型井區上方的第二鰭片的第二閘電極，第一型井區與第二型井區具有相反的導電型；設置於半導體基板上方且在第一鰭片及第二鰭片之側壁上的隔離層；將第一閘電極與第二閘電極分離開的閘極切割結構，閘極切割結構延伸穿過隔離層；以及介電層，介電層設置於閘極切割結構上並將閘極切割結構與半導體基板分離開，介電層在隔離層之底表面之下。在一些實施例中，半導體裝置亦包括堆疊於介電層與半導體基板之間的耗盡區。在一些實施例中，介電層及耗盡區植入硼。在一些實施例中，閘極切割結構具有直接在隔離層之上的第一部分及直接在第一型井區與第二型井區之間的介面之上的第二部分，第一部分具有第一高度，第二部分具有大於第一高度的第二高度。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。

10_1,10_2,10_3,10_4:SRAM單元20:方塊40:SCR100:半導體結構102:基板104,104a,104b:N型井區/第一型井區106,106a,106b,106c:P型井區/第二型井區112a,112b,112c,112d,112e,112f,112g:鰭片114:隔離區/隔離結構116:介電層118:ESL122a,122b,122c,122d:虛設閘極堆疊124:閘極介電層126:閘電極層128:閘極間隔物130c,130d:源極/汲極結構132:P+區133:P型井拾取區135:源極/汲極結構/N+區135a,135b:源極/汲極結構137:N型井拾取區140:層間介電層(ILD層)142a,142b,142c,142d:金屬閘極堆疊144:閘極介電層146:閘電極層148:遮罩層150a,150b,150c,150d,150e,150f,150g,150h:閘極結構152a,152b,152c,152d,152e,152f:閘極介電層154a,154b,154c,154d,154e,154f:閘電極層156a:第一蝕刻步驟156b:第二蝕刻步驟158:鈍化製程160:開口162:凹槽/溝槽172a,172b:介電結構/閘極切割結構172a-1:第一介電層172a-2:第二介電層200:方法202,204,206,208,210,212,214,216,218,220:操作X,Y:軸A-A,B-B,C-C:截面線PG-1,PG-2:通道閘電晶體PD-1,PD-2:下拉電晶體PU-1,PU-2:上拉電晶體HH1,HH2,HH3:深度MN:NMOS電晶體MP:PMOS電晶體Q1:寄生PNP電晶體Q2:寄生NPN電晶體R_NW:電阻器R_PW:電阻器W1,W2:開口寬度

本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應強調，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的維度可為了論述清楚經任意地增大或減小。第1圖顯示根據本揭露的一些實施例的SRAM單元之半導體結構的佈局。第2A圖圖示第1圖中之每一SRAM單元中的半導體控制整流器(semiconductor-controlled rectifier，SCR)之等效電路。第2B圖圖示根據本揭露的一些實施例的第3A圖之SCR的橫截面圖。第3A圖、第3B圖、及第3C圖圖示根據本揭露的一些實施例的第1圖之半導體結構的橫截面圖。第4圖、第5圖、第6圖、第7圖、及第9圖圖示根據本揭露的一些實施例的根據第14圖之方法的製造製程期間的半導體結構之透視圖。第8A圖、第8B圖、及第8C圖圖示根據本揭露的一些實施例的根據第14圖之方法的製造製程期間的半導體結構之橫截面圖。第10A圖、第10B圖、及第10C圖圖示根據本揭露的一些實施例的替代實施例中的第1圖之半導體結構的橫截面圖。第11A圖、第11B圖、及第11C圖圖示根據本揭露的一些實施例的替代實施例中的第1圖之半導體結構的橫截面圖。第12A圖、第12B圖、及第12C圖圖示根據本揭露的一些實施例的另一替代實施例中的第1圖之半導體結構的橫截面圖。第13A圖、第13B圖、及第13C圖圖示根據本揭露的一些實施例的又另一替代實施例中的第1圖之半導體結構的橫截面圖。第14圖顯示根據本揭露的一些實施例的用於形成半導體結構的方法之流程圖。

10_1,10_2,10_3,10_4:SRAM單元

20:方塊

104a,1041:N型井區

106a,106b,106c:P型井區

112a,112b,112c,112d,112e,112f,112g:鰭片

150a,150b,150c,150d,150e,150f,150g,150h:閘極結構

172a,172b:閘極切割結構

X,Y:軸

A-A,B-B,C-C:截面線

PG-1,PG-2:通道閘電晶體

PD-1,PD-2:下拉電晶體

PU-1,PU-2:上拉電晶體

Claims (10)

1. 一種形成半導體結構的方法，包含以下步驟：在一半導體基板上方形成一鰭片；在該鰭片之多個側壁上形成一隔離區；在該鰭片及該隔離區上方形成一金屬閘極；蝕刻該金屬閘極以形成穿過該隔離區的一溝槽，其中該溝槽暴露該半導體基板之一頂部部分，其中該金屬閘極之該蝕刻包括一第一蝕刻步驟及不同於該第一蝕刻步驟的一第二蝕刻步驟，該第一蝕刻步驟包括一循環蝕刻操作，且該第二蝕刻步驟包括一單個蝕刻操作；鈍化該半導體基板之該頂部部分以在該溝槽之一底部處形成一介電層；及在該溝槽中沉積一介電材料以形成一介電結構，其中該介電結構將該金屬閘極分割成兩個部分。
2. 如請求項1所述之方法，其中該鈍化該半導體基板之該頂部部分是一氧化製程，且該介電層是一氧化物層。
3. 如請求項1所述之方法，其中該溝槽直接在該半導體基板之一N型井區與一P型井區之間的一介面之上。
4. 如請求項1所述之方法，進一步包含以下步驟：在該蝕刻該金屬閘極以形成該溝槽之後，經由該溝槽將一摻雜劑植入該半導體基板之該頂部部分中。
5. 如請求項4所述之方法，其中該摻雜劑是硼。
6. 如請求項4所述之方法，其中植入該摻雜劑在該介電層下方產生一耗盡區。
7. 一種形成半導體結構的方法，包含以下步驟：對一基板之一頂部部分進行圖案化以形成一第一鰭片及一第二鰭片；使該基板的在該第一鰭片與該第二鰭片之間的一區凹陷以形成一溝槽，其中該溝槽暴露該基板之一第一型井區與一第二型井區之間的一介面，其中該第一型井區與該第二型井區具有相反的導電型；在該第一鰭片與該第二鰭片之間沉積一隔離層並填充該溝槽；在該第一鰭片及該第二鰭片上方形成一金屬閘極；蝕刻該金屬閘極以形成穿過該金屬閘極並延伸至該溝槽中的一凹槽，其中蝕刻該金屬閘極包括一第一蝕刻步驟及不同於該第一蝕刻步驟的一第二蝕刻步驟，該第二蝕刻步驟產生一聚合物副產物，且該第一蝕刻步驟不產生該聚合物副產物；及在該凹槽中沉積一介電材料以形成一介電結構，該介電結構將該金屬閘極分割成該第一鰭片上方的一第一部分及該第二鰭片上方的一第二部分。
8. 如請求項7所述之方法，進一步包含以下步驟：在該第一鰭片上方形成一第一磊晶結構，在該第二鰭片上方形成一第二磊晶結構，其中側向位於該金屬閘極之該第一部分與該第二部分之間的該介電結構之一第一部分具有一第一高度，側向位於該第一磊晶結構與該第二磊晶結構之間的該介電結構之一第二部分具有一第二高度，且該第一高度大於該第二高度。
9. 如請求項7所述之方法，其中該金屬閘極之該第一部分與該第一鰭片形成一記憶體單元之一通道閘電晶體，且該金屬閘極之該第二部分與該第二鰭片形成該記憶體單元之一上拉電晶體。
10. 一種半導體裝置，包含：橫跨一半導體基板之一第一型井區上方的一第一鰭片的一第一閘電極；橫跨該半導體基板之一第二型井區上方的一第二鰭片的一第二閘電極，其中該第一型井區與該第二型井區具有相反的導電型；設置於該半導體基板上方且在該第一鰭片及該第二鰭片之多個側壁上的一隔離層；將該第一閘電極與該第二閘電極分離開的一閘極切割結構，其中該閘極切割結構延伸穿過該隔離層；及設置於該閘極切割結構上並將該閘極切割結構與該半導體基板分離開的一介電層，其中該介電層在該隔離層之一底表面之下，其中該介電層植入硼。