TWI841724B - 執行模擬基礎物理設計規則以最佳化電路佈局 - Google Patents

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Abstract

本發明係關於一種用於在一電路佈局中執行設計規則之方法，其可包含：將一積體電路之一電路示意圖提供至一電路模擬器，其中該電路佈局自一電路示意圖導出；使用該電路模擬器來模擬該電路示意圖且產生該積體電路之模擬電參數；及在基於該等模擬電參數產生該電路佈局時使用該等模擬電參數來執行物理設計規則。

Description

執行模擬基礎物理設計規則以最佳化電路佈局
本發明大體上係關於電子領域，特定言之係關於對積體電路進行設計及佈局，且更特定言之係關於使用模擬資料並基於該模擬資料執行物理設計規則以最佳化一電路佈局之晶粒空間的方法。
對一積體電路或晶片進行佈局之程序可涉及產生一電路示意圖，並將電路示意圖提供至一模擬器，該模擬器模擬接著用於產生一電路佈局的電路示意圖。然而，在模擬之前，可對電路示意圖中之值進行若干假設，諸如，電路示意圖中所描繪之網被假設為處於高電壓或電流值或處於低電壓或電流值。然而，設計規則可規定某些幾何形狀、實體位置、間隔量及待維持之其他要求(諸如在一高電壓網要求至另一網之一最小間隔距離量的情況下，或在其中某些幾何節點很高，從而需要跳過金屬層的另一情況下)。
然而，此假設電壓或電流值可能未正確反映電路示意圖之網之實際真實世界值，特定言之在模擬電路示意圖之後及/或在對電路示意圖進行一更改的情況下。模擬結果可展示，一網實際上在與假設不同之一電壓或電流值或範圍下操作，或一網接近不需要此等嚴格間隔要求之另一網(例如，一電節點並非係需要跳過一物理佈局之一或多個金屬層的一高電壓節點)。
例如，圖1繪示如本技術中已知之如何判定一電路佈局中之兩個網之間的間隔之一實例。在此情況下，可識別兩個網之各者的最大電壓值，且可作出一假設：需要基於在兩個網中找到之經識別最大電壓值來判定兩個網之間的間隔。在圖1之實例中，網1之最大電壓值係12伏特，而網2之最大電壓值係6伏特。因此，一現有解決方案將係檢查電路佈局中網1與網2之間12伏特的一間隔。
然而，僅使用並假設一電路之網之最大電壓或電流值的此一簡單解決方案可導致在電路佈局內產生浪費及不必要空間，此係因為其未考量網之一真實之實際比較最大電壓或電流值。同樣，當識別網處於低於最初假設之相對於彼此的一電壓或電流值時，不存在用於更新或重新運行模擬之方法，使得基於經更新網值來更新電路佈局之物理要求。此外，當對一電路示意圖進行改變並模擬電路示意圖，使得已改變網電壓或電流值時，不存在已知方法來容易地更新模擬電路網值，使得物理佈局要求(諸如網間隔要求或金屬層跳過要求)亦經更新。
根據本發明之教示，可減少或消除與執行佈局設計要求之傳統方法相關聯之某些缺點及問題。
根據本發明之實施例，一種用於在一電路佈局中執行設計規則之方法可包含：將一積體電路之一電路示意圖提供至一電路模擬器，其中該電路佈局自一電路示意圖導出；使用該電路模擬器來模擬該電路示意圖且產生該積體電路之模擬電參數；及在基於該等模擬電參數產生該電路佈局時，使用該等模擬電參數來執行物理設計規則。
根據本發明之此等及其他實施例，一種用於在一電路佈局中執行設計規則之電腦程式產品可包含具有實體地體現於其中之電腦可讀程式碼之一電腦可用媒體，該電腦程式產品進一步包括用於以下項之電腦可讀程式碼：將一積體電路之一電路示意圖提供至一電路模擬器，其中該電路佈局自一電路示意圖導出；使用該電路模擬器來模擬該電路示意圖且產生該積體電路之模擬電參數；及在基於該等模擬電參數產生該電路佈局時，使用該等模擬電參數來執行物理設計規則。
根據本發明之此等及其他實施例，一種用於在一電路佈局中執行設計規則之系統可包含：一處理器；及一記憶體裝置，其耦合至該處理器，其中該記憶體裝置儲存複數個指令，該複數個指令在由該處理器執行時提供包含一電路模擬器及一驗證模組之至少一個軟體模組。該電路模擬器可經組態以：將一積體電路之一電路示意圖接收至一電路模擬器，其中該電路佈局自一電路示意圖導出；及模擬該電路示意圖且產生該積體電路之模擬電參數。該驗證模組可經組態以在基於該等模擬電參數產生該電路佈局時，使用該等模擬電參數來執行物理設計規則。
自本文中所包含之圖、描述及技術方案，一般技術者可容易明白本發明之技術優點。實施例之目的及優點將至少藉由技術方案中具體指出之元件、特徵及組合來實現及達成。
應理解，上文概述及下文詳細描述兩者係實例及解釋性的，且不限制本發明中闡述之技術方案。
相關申請案
本發明主張2019年4月22日申請之美國臨時專利申請案第62/836,959號之優先權，該案之全部內容以引用的方式併入本文中。
本發明之實施例可提供用於執行設計規則以設定一電路佈局之物理設計要求的方法及系統。根據本發明之實施例，可產生可自其導出一電路佈局之一電路示意圖。電路示意圖可由一模擬器模擬以在電路示意圖內產生模擬參數。模擬參數可為用於一電積體電路之任何電參數，諸如用於網之電壓或電流值、電遷移參數及/或其他參數。模擬參數可經註釋並記錄於電路示意圖內。經註釋電路示意圖之經記錄模擬參數可用於執行電路佈局中之物理設計規則。例如，若模擬參數係積體電路之網之電壓或電流值，則經記錄模擬電壓或電流值可用於驅動物理驗證以最佳化電路佈局。作為另一實例，若模擬參數之一者係已被視為一高電壓幾何節點之一幾何節點的一經記錄低電壓值，則可使用該幾何節點之經記錄低電壓值來避免跳過否則可能為幾何節點所需之一金屬層。模擬參數不僅可獨立而且可相對於其他參數檢查。例如，可針對各網相對於其他網執行設計規則。據此，本文中所揭示之系統及方法可消除或嚴重減少使用現有方法可能發生之一電路佈局中否則浪費之一空間量。
如本申請案中所使用，一「網」可係指任何時間點具有一電壓或電流值之一唯一積體電路元件。因此，一網可包括一電路之一電節點。
儘管下文許多論述設想使用模擬電壓位準來反向註釋一電路示意圖，但本發明之實施例不限於使用電壓或任何其他特定模擬參數，而係若此電參數能夠被模擬、記錄並用於執行電路佈局要求，則可將任何電參數用於一電積體電路。
圖2A至圖2C各繪示根據本發明之實施例的一對電壓波形以證明在一基於電路佈局之模擬基礎物理設計規則中對兩個網之間的間隔進行判定以最佳化電路佈局。例如，圖2A繪示一實例網3及一實例網5之實例電壓波形。使用現有方法，可最初假設基於實例網3及實例網5中之一最大電壓作出一12伏特間隔判定。然而，如圖2A中所展示，模擬可展示網3具有12伏特之一恆定電壓且網5具有6伏特之一恆定電壓。因為模擬展示網3與網5之間的一最大差係6伏特(例如12伏特 ‒ 6伏特)，所以進行模擬之模擬器可相應地反向註釋電路示意圖以在自電路示意圖產生之電路佈局中執行一6伏特間隔判定，而非藉由現有方法所假設之12伏特間隔，因此潛在地最小化電路佈局中為執行間隔要求所需之空間。
作為另一實例，圖2B繪示一實例網1及一實例網2之實例電壓波形。使用現有方法，可初始假設基於實例網1及實例網2中之一最大電壓進行一12伏特間隔判定。然而，如圖2B中所展示，儘管事實係在6伏特與12伏特之間及自0伏特與6伏特之間出現6伏特之電壓差量(delta)，但模擬可展示在網1與網2之間的一最大電壓差量可為12伏特。因為模擬展示網1與網2之間的一最大差係12伏特，所以進行模擬之模擬器可相應地反向註釋電路示意圖，以便在自電路示意圖產生之電路佈局中執行一12伏特間隔判定。
作為一進一步實例，圖2C繪示一實例網6及一實例網5之實例電壓波形。使用現有方法，可初始假設基於實例網6及實例網5中之一最大電壓進行一6伏特間隔判定。然而，如圖2C中所展示，模擬可展示，網6與網5之間的一最大電壓差量可為3伏特。因為模擬展示網6與網5之間的一最大差量係3伏特，所以進行模擬之模擬器可相應地反向註釋電路示意圖，以便在自電路示意圖產生之電路佈局中執行一3伏特間隔判定，而非藉由現有方法所假設之6伏特間隔，因此潛在地最小化電路佈局中為執行間隔要求所需之空間。
圖3繪示根據本發明之實施例之基於模擬基礎物理設計規則以最佳化電路佈局的網之金屬間隔之實例。特定言之，圖3繪示在模擬之後並基於最大電壓差量或兩個網之間的差(例如，兩個網之間的最高可能電壓減去兩個網之間的最低可能電壓)判定之實例網金屬間隔。接著可將此等經判定網金屬間隔用於最佳化電路佈局。例如，圖3展示實例網2與實例網4之間的一最大電壓差量係零(例如12伏特-12伏特)。因此，在電路佈局中僅可執行網2與網4之間的一最小間隔要求。作為另一實例，圖3展示實例網1與實例網2之間及實例網1與實例網3之間的最大電壓差量可各為12伏特(例如12伏特-0伏特)。因此，可在電路佈局中執行網1與網2之間及網1與網3之間的一12伏特間隔要求。作為一進一步實例，圖3展示實例網3與實例網5之間的一最大電壓差量係6伏特(例如6伏特-0伏特)。因此，可在電路佈局中執行網3與網5之間的一6伏特間隔要求。作為一額外實例，圖3展示實例網6與實例網5之間的一最大電壓差量係3伏特(例如6伏特-3伏特)。因此，可在電路佈局中執行網6與網5之間的一3伏特間隔要求。作為另一實例，圖3展示實例網6與實例網7之間的一最大電壓差量係6伏特(例如6伏特-0伏特)。因此，可在電路佈局中執行網6與網7之間的一6伏特間隔要求。作為一額外實例，圖3展示實例網8與實例網7之間的一最大電壓差量係3伏特(例如3伏特–0伏特)。因此，可在電路佈局中執行網8與網7之間的一3伏特間隔要求。
圖4展示根據本發明之用於執行模擬基礎物理設計規則以最佳化電路佈局之一實例方法400的一流程圖。如圖4中所展示，方法400可在步驟402處開始。在步驟402處，可擷取一電路示意圖(例如，儲存於一記憶體中)。在步驟404處，一模擬器可對電路示意圖執行一模擬以驗證正確示意圖功能。模擬器亦可將由模擬產生之電參數(例如，電路示意圖之各個網之電壓及/或電流資訊)自動反向註釋至電路示意圖。可重複步驟402及404之程序多次(例如，回應於對電路示意圖之修改)，且每次，模擬器可反向註釋由模擬產生之電參數，並將此等電參數記錄至電路示意圖。
在步驟406處，一電路佈局產生器可接收包含經記錄模擬電參數(例如，模擬電壓及/或電流資訊)之電路示意圖，並基於模擬電參數產生一物理電路佈局，以便基於模擬電參數執行最小間隔要求。當產生電路佈局時，電參數(例如，模擬電壓及/或電流資訊)可基於實際操作條件，且此資訊無需假設。在步驟408處之物理驗證可使用經記錄模擬電參數來驅動一積體電路之物理驗證以最佳化電路佈局。
儘管前述內容設想一模擬反向註釋一電路示意圖，且包含反向註釋電參數之電路示意圖用於基於模擬電參數產生一物理電路佈局，以便基於模擬電參數執行最小間隔要求，但在一些實施例中，可將此等模擬電參數直接提供至一電路佈局產生器或直接提供至一物理驗證工具以基於模擬電參數來執行最小間隔要求。
圖5繪示根據本發明之實施例之一實例電路設計系統500的一方塊圖。電路設計系統500可能能夠接收及合成、分析及/或最佳化包含執行模擬基礎物理設計要求之一初始電路設計。電路設計系統500可包括任何運算裝置，諸如具有一處理器502、一使用者介面504及一記憶體裝置506之一電腦。
處理器502可包含經組態以解譯及/或執行程式指令及/或處理資料之任何系統、裝置或設備，且可包含(但不限於)一微處理器、微控制器、數位信號處理器(DSP)、專用積體電路(ASIC)或經組態以解譯及/或執行程式指令及/或處理資料之任何其他數位或類比電路。在一些實施例中，處理器502可解譯及/或執行儲存於記憶體裝置506及/或電路設計系統500之另一組件中之程式指令及/或處理資料。
記憶體裝置506可通信地耦合至處理器502且可包含經組態以在一段時間內保留程式指令及/或資料之任何系統、裝置或設備(例如電腦可讀媒體)。記憶體裝置506可包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、電可擦除可程式化唯讀記憶體(EEPROM)、快閃記憶體、磁性儲存器、光磁儲存器或揮發性記憶體或在電路設計系統500之電源關閉之後保留資料之非揮發性記憶體之任何合適選擇及/或陣列。記憶體裝置506可儲存不同類型之指令及/或資料，包含(但不限於)：(若干)軟體模組508，其(等)包含可由處理器502執行之可執行指令(例如，電路設計合成、分析及/或最佳化工具)以控制處理器502執行其各種操作；一輸入電路設計檔案510；一反向註釋電路設計檔案512；電路設計規範及約束514；一組件庫516；及/或其他資料、資訊或指令。
使用者介面504可包括一使用者可藉由其與電路設計系統500互動之任何工具或工具之集合。例如，使用者介面504可容許一使用者將資料及/或指令輸入至電路設計系統500中，及/或否則操縱電路設計系統500及其相關聯組件(例如，經由鍵盤、滑鼠、觸控板或其他指向裝置)。使用者介面504亦可容許電路設計系統500 (例如)經由一顯示裝置將資料傳達給一使用者。
圖6繪示根據本發明之實施例之一合成軟體工具600的一方塊圖。可將合成軟體工具600作為電腦可讀指令儲存於記憶體裝置506中，且可由電路設計系統500之處理器502讀取及執行。合成軟體工具600可包括一邏輯合成器模組602、一時鐘樹合成器模組604及一時序驗證器606。邏輯合成器模組602可接收一高階描述語言(HDL)或暫存器傳輸級(RTL)電路描述601及一標準單元技術檔案603。功能邏輯可由邏輯合成器模組602自標準單元技術檔案603產生。標準單元技術檔案603可包含用於特徵化一或多個標準單元之資料及資訊。時鐘樹合成器模組604可在積體電路中產生自一時鐘源至一積體電路之各種元件之時鐘輸入的時鐘樹路徑。時序驗證器模組606可接收一網表，該網表包含積體電路設計之資料路徑及時鐘樹路徑，以驗證時序規範滿足積體電路之給定邏輯設計。時序驗證器模組606可驗證實際上滿足邏輯設計之時序規範以輸出一網表608。網表608可被發送至一代工廠用於製造由網表608所描述之積體電路。
圖7繪示根據本發明之用於合成一積體電路設計之一實例方法700的一流程圖。方法700可體現於儲存於電路設計系統500之記憶體裝置506中並由處理器502讀取及執行的指令中。例如，方法700可由合成軟體工具600實施。根據方法700，用於一積體電路設計之一標準單元電路設計及佈局702可被提供至一時序及雜訊特徵化方塊706，且在方塊704處，併入根據本發明之一積體電路之網的經記錄模擬電參數(例如，模擬電壓及/或電流資訊)的用於積體電路設計之反向註釋電路設計及佈局亦可被提供至時序及雜訊特徵化方塊706。時序及雜訊特徵化方塊706可在邏輯合成器程序方塊710處將積體電路設計之時序及雜訊特徵化提供至邏輯合成器模組602。佈局標準單元及佈局多位元單元之特徵化亦可在邏輯合成器程序方塊710處提供至邏輯合成器模組602。方塊708之數位RTL行為模型可在提供至邏輯合成器程序方塊710之RTL電路描述601中。方塊708之RTL行為模型可包含(但不限於)數位信號處理(DSP)核心、周邊方塊及可經數位設計之其他方塊。此外，方塊716之設計約束(其可包含(但不限於)最小大小及間隔約束及其他參數)亦可被提供至邏輯合成器程序方塊710。在邏輯合成器程序方塊710內，邏輯合成器602可對與佈局標準單元、佈局多位元單元、時序及雜訊特徵化、各種數位RTL行為模型及設計約束有關之資料及資訊進行合成以提供一物理設計佈局，其導致在方塊712處之一RTL至圖形資料系統(「GDS」)數位設計實施方案。GDS係可用於控制積體電路光遮罩繪圖之一格式。RTL至GDS數位設計實施方案包含至少時序資訊及雜訊簽核資訊。在方塊714處，可將含有物理設計佈局資訊之GDS檔案發送至一代工廠用於產生一遮罩及半導體晶片。
如本文中所使用，當兩個或兩個以上元件被稱作彼此「耦合」時，此術語指示此兩個或兩個以上元件電子通信或機械通信(如適用)，無論係間接連接或直接連接，有或無中間元件。
本發明涵蓋一般技術者將理解之對本文中之實例實施例之所有改變、替換、變化、變更及修改。類似地，在適當的情況下，隨附發明申請專利範圍涵蓋一般技術者將理解之對本文中之實例實施例之所有改變、替換、變化、變更及修改。此外，在隨附發明申請專利範圍中對經調適、配置、能夠、經組態、經啟用、可操作或操作以執行一特定功能之一設備或系統或一設備或系統之一組件的引用涵蓋該設備、系統或組件，無論其或該特定功能是否被啟動、開啟或解鎖，只要該設備、系統或組件如此經調適、配置、能夠、經組態、經啟用、可操作或操作即可。據此，在不脫離本發明之範疇的情況下，可對本文中所描述之系統、設備及方法進行修改、增加或省略。例如，系統及設備之組件可經整合或分離。此外，本文中所揭示之系統及設備之操作可由更多、更少或其他組件執行，且所描述之方法可包含更多、更少或其他步驟。另外，可依任何合適順序執行步驟。如本文件中所使用，「各」係指一集合之各成員或一集合之一子集之各成員。
儘管實例性實施例在圖中繪示並在下文描述，但可使用任何數目個技術(無論當前是否已知)來實施本發明之原理。本發明絕不應限於圖式中所繪示及上文所描述之實例性實施方案及技術。
除非另外特別指出，否則圖式中所描繪之物品並不一定按比例繪製。
本文中所引述之所有實例及條件語言意欲用於教學目的以幫助讀者理解本發明及發明人為進一步發展本技術所貢獻之概念，且解譯為不限於此等具體引述之實例及條件。儘管已詳細描述本發明之實施例，但應理解，在不脫離本發明之精神及範疇的情況下，可對其進行各種改變、替換及變更。
儘管上文已列舉特定優點，但各種實施例可包含一些、無或全部所列舉優點。另外，在閱讀前述圖及描述之後，一般技術者可變得容易明白其他技術優點。
為幫助專利局及根據本申請案發佈之任何專利之任何讀者理解其隨附發明申請專利範圍，申請人希望註明其等不希望隨附發明申請專利範圍或發明申請專利範圍元素之任一者來援用35 U.S.C. §112(f)，除非在特定發明申請專利範圍中明確使用「用於……之手段」或「針對……之步驟」。
400:方法 402:步驟 404:步驟 406:步驟 408:步驟 500:電路設計系統 502:處理器 504:使用者介面 506:記憶體裝置 508:軟體模組 510:輸入電路設計檔案 512:反向註釋電路設計檔案 514:電路設計規範及約束 516:組件庫 600:合成軟體工具 601:高階描述語言(HDL)或暫存器傳輸級(RTL)電路描述 602:邏輯合成器模組 603:標準單元技術檔案 604:時鐘樹合成器模組 606:時序驗證器模組 608:網表 700:方法 702:標準單元電路設計及佈局 704:方塊 706:時序及雜訊特徵化方塊 708:方塊 710:邏輯合成器程序方塊 712:方塊 714:方塊 716:方塊
圖1繪示如本技術中已知之對一電路佈局中之兩個網之間的間隔作出判定之一實例；
圖2A至圖2C各繪示根據本發明之實施例的一對電壓波形以證明基於模擬基礎物理設計規則來對一電路佈局中之兩個網之間的間隔作出判定以最佳化電路佈局；
圖3繪示根據本發明之實施例之基於模擬基礎物理設計規則以最佳化電路佈局的網之金屬間隔之實例；
圖4繪示根據本發明之用於執行模擬基礎物理設計規則以最佳化電路佈局之一實例方法的一流程圖；
圖5繪示根據本發明之實施例之一實例電路設計系統的一方塊圖；
圖6繪示根據本發明之實施例之一合成軟體工具的一方塊圖；及
圖7繪示根據本發明之用於合成具有多位元脈衝鎖存單元之一積體電路設計的一實例方法之一流程圖。
400:方法
402:步驟
404:步驟
406:步驟
408:步驟

Claims (18)

  1. 一種用於在一電路佈局中執行多個設計規則之方法，其包括：將一積體電路之一電路示意圖提供至一電路模擬器；使用該電路模擬器來執行該電路示意圖之一單一(single)模擬且產生用於該積體電路之多個模擬電參數；基於該電路示意圖及該等模擬電參數產生該電路佈局；及執行該電路佈局之物理(physical)驗證，在物理驗證期間使用從該單一模擬來的該等模擬電參數來為該電路佈局定義多個物理設計規則並且執行該等物理設計規則於該電路佈局中，而沒有該電路示意圖之進一步模擬。
  2. 如請求項1之方法，其進一步包括：反向註釋該等模擬電參數並將該等模擬電參數記錄至該電路示意圖；及自該電路示意圖提取該等模擬電參數用於在基於該等模擬電參數產生該電路佈局時使用該等模擬電參數來執行物理設計規則。
  3. 如請求項1之方法，其中該等模擬電參數包括針對該積體電路之至少兩個網之各者的一模擬電壓特性及一模擬電流特性之一者。
  4. 如請求項3之方法，其中執行該等物理設計規則包括：針對該至少兩個網之各者相對於該至少兩個網之另一者之各者，執行該等物理設計規 則。
  5. 如請求項4之方法，其中：該等物理設計規則包含基於兩個網之電壓之該兩個網之間的一最小間隔要求；及執行該最小間隔要求包括基於如該電路示意圖中之該等模擬電參數中所記錄的該兩個網之模擬電壓之間的一最大差來界定該最小間隔要求。
  6. 如請求項1之方法，進一步包括基於該等模擬電參數來產生一物理電路佈局。
  7. 一種用於在一電路佈局中執行多個設計規則之電腦程式產品，該電腦程式產品包括具有實體地體現於其中之電腦可讀程式碼之一電腦可用媒體，該電腦程式產品進一步包括用於以下項之電腦可讀程式碼：將一積體電路之一電路示意圖提供至一電路模擬器；使用該電路模擬器來執行該電路示意圖之一單一(single)模擬且產生用於該積體電路之多個模擬電參數；基於該電路示意圖及該等模擬電參數產生該電路佈局；及執行該電路佈局之物理(physical)驗證，在物理驗證期間使用從該單一模擬來的該等模擬電參數來定義該電路佈局之多個物理設計規則並且執行該等物理設計規則於該電路佈局中，而沒有該電路示意圖之進一步模擬。
  8. 如請求項7之電腦程式產品，其中該電腦可讀程式碼進一步經組態以：反向註釋該等模擬電參數並將該等模擬電參數記錄至該電路示意圖；及自該電路示意圖提取該等模擬電參數用於在基於該等模擬電參數產生該電路佈局時，使用該等模擬電參數來執行物理設計規則。
  9. 如請求項7之電腦程式產品，其中該等模擬電參數包括針對該積體電路之至少兩個網之各者的一模擬電壓特性及一模擬電流特性之一者。
  10. 如請求項9之電腦程式產品，其中執行該等物理設計規則包括：針對該至少兩個網之各者相對於該至少兩個網之另一者之各者，執行該等物理設計規則。
  11. 如請求項10之電腦程式產品，其中：該等物理設計規則包含基於兩個網之電壓之該兩個網之間的一最小間隔要求；及執行該最小間隔要求包括基於如該電路示意圖中之該等模擬電參數中所記錄的該兩個網之模擬電壓之間的一最大差來界定該最小間隔要求。
  12. 如請求項7之電腦程式產品，其中該電腦可讀程式碼經進一步組態以基於該等模擬電參數來產生一物理電路佈局。
  13. 一種用於在一電路佈局中執行多個設計規則之系統，其包括：一處理器；及一記憶體裝置，其耦合至該處理器，其中該記憶體裝置儲存複數個指令，該複數個指令在由該處理器執行時提供包含以下項之至少一個軟體模組：一電路模擬器，其經組態以：將一積體電路之一電路示意圖接收至一電路模擬器；模擬該電路示意圖且產生該積體電路之多個模擬電參數；及一佈局模組，其經組態以基於該電路示意圖及該等模擬電參數產生該電路佈局；及一驗證模組，其執行該電路佈局之物理(physical)驗證，在物理驗證期間使用從該單一模擬來的該等模擬電參數來為該電路佈局定義多個物理設計規則並且執行該等物理設計規則於該電路佈局中，而沒有該電路示意圖之進一步模擬。
  14. 如請求項13之積體電路設計系統，其中：該電路模擬器進一步經組態以反向註釋該等模擬電參數並將該等模擬電參數記錄至該電路示意圖；及該驗證模組進一步經組態以自該電路示意圖提取該等模擬電參數用於在基於該等模擬電參數產生該電路佈局時，使用該等模擬電參數來執行物理設計規則。
  15. 如請求項13之積體電路設計系統，其中該等模擬電參數包括針對該 積體電路之至少兩個網之各者的一模擬電壓特性及一模擬電流特性之一者。
  16. 如請求項15之積體電路設計系統，其中執行該等物理設計規則包括：針對該至少兩個網之各者相對於該至少兩個網之另一者之各者，執行該等物理設計規則。
  17. 如請求項16之積體電路設計系統，其中：該等物理設計規則包含基於兩個網之電壓之該兩個網之間的一最小間隔要求；及執行該最小間隔要求包括基於如該電路示意圖中之該等模擬電參數中所記錄的該兩個網之模擬電壓之間的一最大差來界定該最小間隔要求。
  18. 如請求項13之積體電路設計系統，進一步包括一佈局產生模組，其經組態以基於該等模擬電參數來產生一物理電路佈局。
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