TWI839873B - 射頻功率放大器和用於製作多赫帝功率放大器的方法 - Google Patents

Abstract

本發明提出一種射頻功率放大器和用於製作多赫帝功率放大器的方法。所述射頻功率放大器包括至少一電晶體、諧波消除電路以及阻抗逆變器。所述諧波消除電路的一端直接連接所述電晶體的汲極並且在基頻的二次諧波及/或三次諧波的頻率下作為所述電晶體的諧波匹配網路的一部分。所述阻抗逆變器用以在不受到諧波消除電路影響的前提下，於基頻下對靜態阻抗或調變阻抗進行阻抗逆變操作。

Description

射頻功率放大器和用於製作多赫帝功率放大器的方法

本發明實施例係關於一種射頻電路設計及其製造方法，尤其是一種射頻功率放大器和用於製作多赫帝功率放大器(如正向或反向多赫帝功率放大器)的方法及其相關改進。

在即將到來的5G MIMO應用中，對高效率的功率放大器的需求不斷的在增加。此外，高頻寬是在微波通訊應用下對於5G和其他標準中為了實現高速數據傳輸所不可或缺的需求。傳統的開關式多赫帝(Doherty)功率放大器因為可以採用諧波負載消除架構(例如F類、F^-1類等)以提供較佳的回退效率而被廣泛的採用，但其在於頻寬方面會受到必須使用窄頻的四分之一波長傳輸線，而具有較嚴重的限制。

為了解決所述的頻寬限制問題，有很多的解決方案被提出。然而，始終沒有可行的方案可在整合諧波消除架構的前提下同時實現高效率。因此，目前在產業中所使用的多赫帝功率放大器中，因需要使用寄生補償技術，因此通常需要在高效率和高頻寬之間做出取捨。如先前所解釋，由於諧波網路設計的困難和規模的複雜性，即使一些器件寄生效應可用於提供較佳的頻寬，但也無法同時用於消除諧波以實現高效率設計。類似地，若器件寄生效應被用作於諧波負載消除的設計以提供較佳的效率，則器件寄生效應則 會造成頻寬的限制，另外因為這樣的設計必須使用額外的四分之一波長傳輸線和偏移線的配置，此配置也會進一步造成頻寬的縮減，同時也會造成電路體積龐大，無法實現微小化和積體化的目的。

因此，在現有採用開關式功率放大器架構作為諧波匹配網路的多赫帝功率放大器中，通常僅能實現高效率但是具有低頻寬(窄頻寬設計)並且電路設計複雜而具有龐大的尺寸。如此的設計不適於應用在單片微波積體電路(Monolithic Microwave Integrated Circuits，MMIC)、混合IC或其他類型的分散式射頻電路應用中。本揭露則試圖透過使用稱之為〝混成匹配網路〞的連接網路來設計新的多赫帝功率放大器，其可被整合在產業應用中的任何射頻應用。雖然本揭露的說明集中在於多赫帝功率放大器的混成匹配網路的應用，但其也可以用於各類開關式或連續式放大器架構中，像是F類、F^-1類、J類、E類、連續F類、連續F^-1類、連續J類、連續E類等放大器架構。

本揭露的實施例透過使用阻抗逆變網路取代基本匹配網路來解決射頻功率放大器的頻寬過窄問題，同時還消除負載諧波的寄生效應。

本揭露的實施例還實現了使開關式射頻放大器的電路設計有效地微小化的功效。

本揭露的實施例更解決了現今應用於產業中的多赫帝功率放大器的主要問題，像是頻寬和效率之間的取捨。本揭露的實施例還解決了效率跟尺寸最小化之間的取捨問題，使得根據本揭露的實施例設計的功率放大器可不只提供高回退效率的特性，還可同時實現尺寸最小化和高頻寬的效果。

本揭露實施例還解決了在設計可控制二次諧波和三次諧波的 開關式多赫帝功率放大器時所遭遇的設計過於複雜和尺寸過大的問題。

本揭露提出一種射頻功率放大器，其適於操作在基頻並用以電性連接一負載，所述射頻功率放大器包括至少一電晶體以及混成匹配電路。所述混成匹配電路電性連接於所述至少一電晶體的汲極和所述負載之間，其中所述混成匹配電路包括：一第一電路，其第一端電性連接所述至少一電晶體的所述汲極，且其第二端電性連接所述負載；以及一第二電路，電性連接於所述至少一電晶體的所述汲極和一射頻接地端之間，其中所述第一電路和所述至少一電晶體的一輸出寄生元件在所述基頻下作為所述射頻功率放大器的一阻抗逆變器工作，並且所述第二電路在所述基頻下提供相對於所述射頻接地端的一高阻抗路徑，以及其中所述第二電路用以在所述基頻的一第一目標諧波的頻率下，提供相對於所述射頻接地端的一阻抗，使從所述至少一電晶體的本質平面(intrinsic plane)觀察到的阻抗為一高阻抗和一低阻抗其中之一，以消除所述第一目標諧波。所述第二電路可用以在所述基頻的一第二目標諧波的頻率下，提供相對於所述射頻接地端的一阻抗，使從所述至少一電晶體的所述本質平面觀察到的阻抗為一高阻抗和一低阻抗其中之另一，以消除所述第二目標諧波。

本揭露提出一種製造多赫帝功率放大器的方法，包括以下步驟：提供操作在一基頻的至少一主放大器；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器；以一第一混成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中連接所述第一混成匹配電路包括：以一第一電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分。

本揭露提出另一種製造多赫帝功率放大器的方法，包括以下步驟：提供操作在一基頻的至少一主放大器；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器；以一第一混成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中連接所述第一混成匹配電路包括：以一第一電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分；以一第二混成匹配電路或一額外阻抗逆變網路和一寄生消除分流網路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第一混成匹配電路及所述第二混成匹配電路，或所述第一混成匹配電路、所述至少一額外混成匹配電路和一寄生消除分流網路被所述阻抗逆變網路連接在一起且共享所述共同負載，其中連接所述第二混成匹配電路包括：以一第一電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第二混成匹配電路的所述第一電路作為所述多赫帝功率放大器的所述第二混成匹配電路的一阻抗逆變網路的一部分。

本揭露提出一種操作在一基頻的射頻功率放大器，所述射頻功率放大器用以電性連接一負載，並且包括：至少一電晶體；諧波消除電路，其一端直接連接所述至少一電晶體的汲極，且其另一端電性連接射頻接地端，其中諧波消除電路在所述基頻的二次諧波頻率和三次諧波頻率其中之一作為所述至少一電晶體的諧波匹配網路的一部份；以及阻抗逆變器，具有第一端電性連接所述至少一電晶體的汲極，並且具有第二端電性連接所述負載，所述阻抗逆變器用以在不影響諧波消除電路的前提下，進行對靜態阻抗的阻抗逆變，或對在基頻的調變阻抗的阻抗逆變。

100,200,200’,200”:射頻功率放大器

110,210_1,210_2:放大器

120,220,220’,220”:混成匹配電路

121,221,121_1,121_2:第一電路

121a~121d,221a~221d:阻抗逆變器的配置

122,222,222_1,222_2:第二電路

122a~122j:諧波消除電路的配置

123,224,225:補償電路

130,230_1,230_2:輸入匹配網路

223:第三電路

226,227:寄生消除電路

240:功率分配器

250,250’,300,300’:阻抗逆變網路

C₁,C₂,C₁₁,C₁₂,C₂₁,C_CH:電容

C_b:直流阻卻電容

C_GD,C_GS,C_DS,C_GD1,C_GS1,C_DS1,C_GD2,C_GS2,C_DS2:寄生電容

CS1:電流源

GND:射頻接地端

ITP:本質平面

L₀,L₁₁,L₁₂,L₂₁,L₂₂,L₂₂',L_CH:電感

L_par,L_par1,L_par2:寄生電感

PAE_n,PAE_o,PAE_DPA,PAE_IDPA:效率曲線

Pout_n,Pout_o,Pout_DPA,Pout_IDPA:輸出功率曲線

RFin:射頻輸入信號

R_OPT,Ro_m,R_Op:輸出阻抗

RFout:射頻輸出信號

S110~S130,S210~S240:製造多赫帝功率放大器的步驟

TC:傳輸電路

Td,Td1,Td2:汲極

TL₀,TL₂₁,TL₂₁',TL₂₂',TL_CH:傳輸線

TR1,TR2,TR1-Main,TR2-Peak:電晶體

X_i,X_j,X_CF:電抗元件

Z_L,Z_LOAD,Z_Lm,Z_Lp:負載

為了更清楚地說明本申請實施方式或現有技術中的技術方案，下面將對實施方式或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施方式，對於本領域中具有通常知識者而言，在不付出進步性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

〔第1A圖〕根據本揭露一些實施例的射頻功率放大器的示意圖。

〔第1B圖〕根據第1A圖的一些實施例的射頻功率放大器的等效電路圖。

〔第2A圖〕根據本揭露一些實施例的具有多個電晶體的功率放大器的射頻功率放大器的示意圖。

〔第2B圖〕根據第2A圖的一些實施例的射頻功率放大器的等效電路圖。

〔第3A圖至第3C圖〕根據第1B圖的一些實施例的具有混成匹配網路的射頻功率放大器的電路示意圖。

〔第4A圖和第4B圖〕根據第2B圖的一些實施例的具有全混成匹配網路的射頻功率放大器的電路示意圖。

〔第4C圖和第4D圖〕根據第2B圖的一些實施例的具有單邊混成匹配網路的射頻功率放大器的電路示意圖。

〔第5A圖〕傳統的多赫帝功率放大器和本揭露實施例之具有混成匹配網路的多赫帝功率放大器的特性比較示意圖。

〔第5B圖〕本揭露實施例之具有混成匹配網路的正向多赫帝功率放大器和反向多赫帝功率放大器的特性比較示意圖。

〔第6圖〕根據本揭露實施例的製造多赫帝功率放大器的方法的步驟流程圖。

〔第7圖〕根據本揭露實施例的製造多赫帝功率放大器的另一方法的步驟 流程圖。

〔第8A圖至第8E圖〕根據本揭露一些實施例的多赫帝功率放大器的示意圖。

〔第9A圖至第9E圖〕根據第8A至8E圖的一些實施例的多赫帝功率放大器的電路示意圖。

〔第10A圖和第10B圖〕根據本揭露一些實施例的N路多赫帝功率放大器的示意圖。

本揭露提出一種射頻放大器及製造多赫帝功率放大器(包括例如正向和反向多赫帝功率放大器)的方法。為使本揭露的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本揭露的具體實施例做詳細的說明。下列本揭露各實施例的敘述僅是為了說明而為例示，並不表示為本揭露的全部實施例或將本揭露限制於特定實施例。另外需先說明的是，本文為了明確說明本揭露的各個發明特點而以多個實施例的方式分就各實施例說明如下。但並非是指各個實施例僅能單獨實施。本領域中具有通常知識者可依據需求自行將可行的實施範例搭配在一起設計，或是將不同實施例中可代換的組件/模塊依設計需求自行代換。換言之，本案所教示的實施方式不僅限於下列實施例所述的態樣，更包含有在可行的情況下，各個實施例/組件/模塊之間的代換與排列組合，於此合先敘明。

為了更清楚的呈現，本揭露中的附圖與例示通常不是按比例繪製的，且非旨在與實際的相對尺寸相對應。另外，相同的元件編號可用以代表相同、相應或近似的元件，並非僅限定於代表相同的元件。

本揭露的用語僅是用來描述特定實施例，並非用以限定本發 明。此外，本揭露全文所記載的元件及構件使用「一」或「一個」之量詞，僅是為了方便使用且提供本發明範圍的通常意義；於本發明中應被解讀為包括一個或至少一個，且單一的概念也包括複數的情況，除非其明顯意指其他意思。此外，用語〝及/或〞包含所列事項的任意組合，並且也可以表示為〝/〞。

本揭露的說明書及上述附圖中的用語〝第一〞、〝第二〞和〝第三〞等是用於區別不同物件、區域、階層或步驟，而非用於描述特定順序(申請專利範圍有明確要求者，不在此限)。因此，在說明書段落中描述的第一組件/元件/電路可以是請求項中所描述的第二組件/元件/電路。此外，在一些特定的範例中，即使說明書中並未以〝第一〞、〝第二〞等用語描述，但仍可是對應至請求項所述的〝第一〞、〝第二〞等相關用語描述。

用語〝包括〞以及它們任何變形，在本說明書中意圖在於覆蓋不排他的包含指出的特性、區域、整數、步驟、操作及元素存在，但不排除額外的特性、區域、整數、步驟、操作及元素存在。

本揭露所提及的〝連接〞或〝耦接〞等用語並非限定物件之間不能有任何間隔物件。亦即，兩物件之間相互連接或耦接可表示兩物件相互直接連接/耦接，或是透過其他物件相互連接/耦接。相對地，若物件被描述為〝直接連接〞或〝直接耦接〞，則表示兩物件之間不存在有任何間隔物件。〝電性連接〞、〝電性耦接〞及其他類似的描述連接關係的用語(例如〝位於...之間〞相對於〝直接位於...之間〞，〝相鄰〞相對於〝直接相鄰〞，其他以此類推)應以上述類似方式解釋。

物件之間被描述為〝電性連接〞是指電子信號可以至少在某些情形下可從一個物件傳遞到另一個物件。因此，被動導電元件(例如走線、焊墊、內連接線等)物理連接一被動絕緣元件(例如印刷電路板的膠片、連接兩個裝置的電絕緣黏合劑、電絕緣填充劑或注模層等)不算是兩元件間的電性 連接。

本文所用的用語〝網路〞和〝電路〞是可以互換的用語，其中用語〝電路〞更多是用以從物理和電子連接的角度描述元件間的連接和排列，用語〝網路〞更多是用以描述輸入埠和輸出埠之間的等效架構。

除非有特別指明，所有在本文中使用的用語(包含技術和科學用語)的涵義與本領域通常知識者的通常理解相同。在此應注意的是，本文的用語，像是在辭典中廣泛定義的用語，應被解釋為通常意義，並且與前後文的解釋一致。除非有特別指明，本文之用語不會被以過於理想化或正式的方式狹義解釋。

本揭露實施例可以利用功能方塊、單元及/或模組等搭配附圖進行描述。本領域通常知識者可以瞭解所述功能方塊、單元及/或模組可以是利用以半導體製程技術或其他製程技術製作的電子電路，例如邏輯電路、分立元件、類比電路、硬體電路、記憶體元件、線路連接等，來物理性實現。每一功能方塊、單元及/或模組可以是兩個或多個實體上可區隔的分立模塊組成。更進一步地說，在不同實施例中所述的功能方塊、單元及/或模組也可以實體上結合在一起形成一個較為複雜的功能方塊、單元及/或模組。

第1A圖為根據本揭露一些實施例的射頻功率放大器的示意圖。請參照第1A圖，射頻功率放大器100可以是一個設計工作在基頻的開關式射頻功率放大器，所述基頻可例如是從0.3GHz到3000GHz。射頻功率放大器100可配置為電性連接負載Z_LOAD以提供放大的射頻信號來驅動負載Z_LOAD。在一些實施例中，基頻可以是在4G或5G的MIMO應用中使用的頻率，或是在其他應用中使用的任何其他頻率(例如X頻帶、Ka頻帶、Ku頻帶等)，本發明不以此為限。

射頻功率放大器100包括以電晶體為基礎的放大器110以及 混成(hybrid integrated)匹配電路120，其中放大器110包括電晶體TR1。電晶體TR1被偏壓以放大從其閘極接收的射頻輸入信號RFin，並且經由汲極輸出放大後的信號。在本實施例中，第1A圖繪示的放大器110是以單級放大器為例，因此電晶體TR1的閘極可以視為是放大器110的輸入端，並且電晶體110的汲極可視為是放大器110的輸出端，但本發明不以此為限。在一些實施例中，放大器110也可以是包含兩個或多個電晶體的多級放大器，在本揭露的後續實施例中會進一步說明此類架構。

混成匹配電路120電性連接在電晶體TR1的汲極和負載Z_LOAD之間，並且用以將電晶體TR1的輸出阻抗轉換為在基頻和諧波頻率下與負載Z_LOAD匹配的阻抗，所述諧波頻率例如為二次諧波頻率及/或三次諧波頻率。

請進一步參照第1A圖和第1B圖，其中第1B圖為根據第1A圖的一些實施例的射頻功率放大器的等效電路圖。在本實施例中，電晶體TR1被繪示為包含有電流源CS1和位於電極間的多個寄生元件的等效模型，所述寄生元件例如是寄生電容C_GD、C_GS和C_DS以及寄生電感L_par。

混成匹配電路120包括第一電路121和第二電路122。第一電路121具有電性連接電晶體TR1汲極的第一端以及電性連接負載Z_LOAD的第二端。第二電路122電性連接於電晶體TR1汲極與射頻接地端GND之間。

第一電路121以及輸出寄生元件C_DS和L_par作為射頻功率放大器100的阻抗逆變器工作，其可在基頻下提供阻抗逆變網路；與此同時，第二電路122會在基頻下提供相對於射頻接地端GND的高阻抗路徑。

第二電路122用以提供相對於射頻接地端GND的阻抗，使得在所述基頻的第一目標諧波的頻率下，從電晶體TR1的本質平面ITP觀察到的輸出阻抗R_OPT為高阻抗或低阻抗，藉以消除第一目標諧波。在本實施例中，所述第一目標諧波的頻率可以是二次諧波頻率、三次諧波頻率或其他諧波頻 率，本發明不以此為限。

具體而言，混成匹配電路120利用第一電路121搭配電晶體TR1的寄生元件C_DS和L_par，在基頻下形成阻抗逆變網路；而由於第二電路122此時會提供相對於射頻接地端GND的高阻抗，使得第二電路122此時可視為開路或與射頻功率放大器100電性隔離。混成匹配電路120還會在第一目標諧波的頻率下利用電晶體TR1的寄生元件C_DS和L_par、第一電路121以及第二電路122形成諧波匹配網路。

換言之，第一電路121以及電晶體TR1的寄生元件C_DS和L_par作為阻抗逆變網路和諧波匹配網路的一部分。第二電路122主要是被用作為諧波消除電路而在目標諧波頻率下成為諧波匹配網路的一部分。也就是說，阻抗逆變網路和諧波匹配網路會共用寄生元件C_DS和L_par以及第一電路121作為其一部分，而混成匹配電路120中的個別電路，不論是第一電路121或第二電路122，皆無法單獨構成阻抗逆變網路或諧波匹配網路。由於輸出寄生電容C_DS、輸出寄生電感L_par、第一電路121以及第二電路122在不同頻率下合併成為阻抗逆變網路和諧波匹配網路的一部分，因此阻抗逆變網路和諧波匹配網路可視為是被混合集成/混成(hybrid integrated)在一起。

從另一角度來看，混成匹配電路可指使用電晶體的輸出寄生電容和寄生電感來完成阻抗逆變並且同時可抑制一階諧波負載或兩階諧波負載(例如二次諧波負載及三次諧波負載)的輸出匹配網路。此配置創造出一種混成架構，使電晶體寄生元件、阻抗逆變網路以及諧波匹配網路可以全部整合在一起，進而實現了射頻功率放大器100的微小化設計。

此外，因為第二電路122會在基頻下被等效為開路，使得阻抗逆變網路不會受到影響。換言之，在基頻下，輸出阻抗R_OPT實質上與第二電路122所提供之相對於射頻接地端GND的阻抗無關。

在一些實施例中，第二電路122還可用以提供相對於射頻接地端GND的一阻抗，使得輸出阻抗R_OPT在第二目標諧波的頻率下為高阻抗或低阻抗，藉以消除第二目標諧波。類似地，所述第二目標諧波的頻率可為二次諧波頻率、三次諧波頻率或其他階數的諧波頻率，本發明不以此為限。

更具體地說，第二電路122可被設計為用以調變多個不同諧振頻率下的諧振負載(或可說是消除諧波影響)，以實現高效率的開關式功率放大器架構，例如F類放大器、F^-1類放大器、J類放大器、S類放大器等。舉例來說，第二電路122可被設計為使輸出阻抗R_OPT在二次諧波頻率下為高阻抗並且在三次諧波頻率下為低阻抗，藉以令電晶體TR1可工作在F類模式。在其他例子中，第二電路122也可被設計為使輸出阻抗R_OPT在二次諧波頻率下為高阻抗，但同時不對三次諧波進行調變，藉以令電晶體TR1可工作在F^-1類模式。

在一些實施例中，混成匹配電路120提供的阻抗逆變網路可以是任何具有至少一並聯電抗的低通阻抗逆變轉換器。舉例來說，藉由選擇適當的第一電路121架構，阻抗逆變網路可以是n級低通集總式四分之一波長變換器(low pass n^th stage lumped quarter wave transformer)、四分之一波長短截傳輸線(low pass n^th stage reduced length quarter wave transmission line)、准集總式n階低通濾波器(quasi-lumped n^th order low pass filter)、准集總式n階低通四分之一波長轉換器(quasi-lumped n^th order low pass quarter wave transformer)、准集總式低通柴比雪夫轉換器(quasi-lumped low pass Chebyshev transformer)、准集總式低通柴比雪夫四分之一波長轉換器(quasi-lumped low pass Chebyshev quarter wave transformer)、准集總式低通四分之一波長步階阻抗轉換器(quasi-lumped low pass quarter wave stepped impedance transformer)或准集總式低通四分之一波長步階阻抗四分之一波長 轉換器(quasi-lumped low pass quarter wave stepped impedance quarter wave transformer)。

應注意的是，由於寄生電容C_DS/寄生電感L_par被用作為阻抗逆變網路的一部分，因此阻抗逆變網路不需要是實體地且完整地呈現在電路板上。換言之，即便一射頻功率放大器的硬體配置中沒有肉眼可見的阻抗逆變電路/網路，也並不代表所述射頻功率放大器不落入本揭露的權利要求範圍中。只要是請求項中的元件存在於射頻功率放大器的等效電路中，所述射頻功率放大器仍落入本發明之申請專利範圍所涵蓋的範圍。

在一些實施例中，第二電路122可配置為與電晶體TR1的汲極相鄰並且直接連接汲極，亦即相較於混成匹配電路120中的其他元件，第二電路122中的至少一元件實體上配置在最靠近電晶體TR1汲極的位置並且直接和汲極連接。

在一些實施例中，射頻功率放大器100更包括輸入匹配電路130。輸入匹配電路130電性連接放大器110的輸入端，並用以傳輸從電源接收到的射頻輸入信號RFin至放大器110的輸入端。從另一角度來看，輸入匹配電路130電性連接電晶體TR1的閘極並且將射頻輸入信號RFin傳輸至電晶體TR1的閘極。

在一些實施例中，射頻功率放大器100更包括直流阻卻電容C_b，所述直流阻卻電容C_b電性連接於混成匹配電路120和負載Z_LOAD，並且用以防止直流信號輸入負載Z_LOAD。

在一些實施例中，混成匹配電路120更包括補償電路123。所述補償電路123電性連接於第一電路121和第二電路122之間，並且用以補償諧波匹配網路。

在一些實施例中，補償電路123可利用電感電容共振器(或稱 LC共振器)來實施。所述LC共振器用以在基頻共振，並且校正偏移的諧波負載。補償電路123可用於任何具有一階或二階諧波消除配置的射頻功率放大器。

在一些實施例中，混成匹配電路120可用於三五族半導體(例如砷化鎵(GaAs)、磷化銦(InP)或氮化鎵(GaN))、矽半導體、絕緣層上矽(Silicon On Insulator，SOI)、互補式金屬氧化物半導體(CMOS)、矽鍺半導體(SiGe)及其他類型的半導體製程技術，藉以製作相應的射頻積體電路(RFIC)、射頻混合積體電路(RF Hybrid IC)或射頻分立應用(RF discrete applications)。

在一些實施例中，電晶體TR1可以利用在本質平面具有相對大的基礎阻抗的半導體材料來實現。舉例來說，氮化鎵材料。

在一些實施例中，包含於混成匹配電路120中的部分被動元件可以利用單片微波積體電路(MMIC)來製作，另一部分被動元件則可利用分立基板，例如PCB或層板等，來實現。

在一些實施例中，混成匹配電路120還可用於純分立式射頻開關功率放大器和多赫帝功率放大器。

具有多個電晶體的射頻功率放大器的實施範例如第2A圖和第2B圖所示，其中第2A圖為根據本揭露一些實施例的具有多個電晶體的功率放大器的射頻功率放大器的示意圖，並且第2B圖為根據第2A圖的一些實施例的射頻功率放大器的等效電路圖。

請參照第2A圖，射頻功率放大器200包括以電晶體為基礎的兩級放大器210_1和210_2以及混成匹配電路220。放大器210_1和210_2類似於如第1A圖和第1B圖實施例所述的放大器110，其分別包括第一電晶體TR1和第二電晶體TR2。第二電晶體TR2和第一電晶體TR1透過混成匹 配電路220並聯，其中負載Z_LOAD是由第一電晶體TR1和第二電晶體TR2所共享。從混成匹配電路220的角度來看，混成匹配電路220的一端電性連接第一電晶體TR1，且混成匹配電路220的另一端電性連接同時連接第二電晶體TR2和負載Z_LOAD。從等效電路的角度來看，第一電晶體TR1和第二電晶體TR2可視為是共享一共同負載Z_L，其中所述共同負載Z_L可以具有與負載Z_LOAD不同的阻抗。在此負載Z_LOAD是指靜態負載，一般可例如為50歐姆。在本文後續實施例的敘述中，負載Z_LOAD和共同負載Z_L皆會以〝負載〞表示。

在一些實施例中，射頻功率放大器200可以是多赫帝功率放大器(後續以〝多赫帝功率放大器200〞表示)，其中放大器210_1可視為是多赫帝功率放大器200的主放大器(後續以〝主放大器210_1〞表示)，放大器210_2可視為是多赫帝功率放大器200的峰值放大器(後續以〝峰值放大器210_2〞表示)。從電晶體層級的角度來看，第一電晶體TR1可視為是主電晶體(後續以〝主電晶體TR1〞表示)，並且第二電晶體TR2可視為是峰值電晶體(後續以〝峰值電晶體TR2〞表示)。為了清楚說明元件之間的連接關係，後續實施例會皆以電晶體的角度來描述。本領域具有通常知識者可以根據以下實施例的描述理解電晶體和放大器之間的相對關係。

混成匹配電路220用以轉換主電晶體TR1和峰值電晶體TR2的輸出阻抗R_Om和R_Op，以在基頻和諧振頻率下分別匹配調變負載Z_Lm和Z_Lp的阻抗。在此，主電晶體TR1的輸出阻抗是指從主電晶體TR1的本質平面ITP_m觀察到的阻抗，並且峰值電晶體TR2的輸出阻抗R_Op是指從峰值電晶體TR2的本質平面ITP_p觀察到的阻抗。此外，混成匹配電路220還用以對電晶體TR1的輸出信號相移，例如是約90度的相移。應注意的是，在本領域具有通常知識者可以理解所述90度的相移不代表其相位變化需要精確地為90度，實際上略微超前或落後皆有可能。

多赫帝功率放大器200還可包括輸入匹配電路230_1和230_2、功率分配器240以及阻抗轉換電路250。輸入匹配電路230_1和230_2分別連接主電晶體TR1和峰值電晶體TR2的閘極。輸入匹配電路230_1和230_2的功能和運作類似前述第1A圖實施例所述的輸入匹配電路，於此不再贅述。

應注意的是，輸入匹配電路230_1和230_2也可用以在輸入信號S1和S2之間提供約90度的相位偏移，藉以補償混成匹配電路220在電晶體TR1和TR2的輸出信號之間所造成的相移，但本發明不僅限於此。

功率分配器240電性連接輸入匹配電路230_1和230_2的輸入端，並且用以將射頻輸入信號RFin轉換為兩個具有相位差的信號S1和S2，以補償混成匹配電路220造成的相移。舉例來說，信號S2可例如具有落後於信號S1約90度的相位，信號S1具有與輸入射頻信號RFin相同的相位。在一些實施例中，功率分配器240可以是90度混合分配器、威爾金森功率分配器(Wilkinson power splitter)或簡易的直接輸入功率分配器等，但本發明不僅限於此。

在一些實施例中，功率分配器240可以採用平均輸入功率分配或非平均輸入功率分配來實施。所述非平均輸入功率分配可透過在負載調變時將較多的能量傳遞給峰值電晶體TR2，並且在峰值電晶體TR2為開路或空載時傳遞較少能量給峰值電晶體TR2的方式來實現。所述非平均輸入功率分配可以在主電晶體TR1和峰值電晶體TR2的尺寸被設計為對稱式多赫帝功率放大器時使用。另一方面，所述平均輸入功率分配可用於在主電晶體TR1和峰值電晶體TR2的尺寸被設計為差異很大(一般而言峰值電晶體TR2的尺寸可以是主電晶體TR1的兩倍)，且用於非對稱式多赫帝功率放大器時使用，但本發明不以此為限。

阻抗轉換電路250的一端電性連接峰值電晶體TR2和混成匹配電路220，且阻抗轉換電路250的另一端電性連接負載Z_LOAD。阻抗轉換電路250用以將負載Z_LOAD(一般而言為50歐姆)轉換為負載Z_L，所述負載Z_L的阻抗為主電晶體TR1的基本阻抗的一半。在一些實施例中，阻抗轉換電路250可例如是單純的電感電容網路或分散式四分之一波長傳輸線，或是集總式或短截線式且特徵阻抗為

的四分之一波長傳輸線。

請再參照第2A圖和第2B圖，主電晶體TR1和峰值電晶體TR2具有類似於第1B圖的電晶體TR1的等效電路模型。主電晶體TR1包括電流源CS1、寄生電容C_GD1、C_GS1及C_DS1以及寄生電感L_par1。峰值電晶體TR2包括電流源CS2、寄生電容C_GD2、C_GS2及C_DS2以及寄生電感L_par2。此外，負載Z_L可視為是主電晶體TR1和峰值電晶體TR2的共同負載。

在本實施例中，混成匹配電路220根據其所選用的架構，其可包括第一電路221、至少一第二電路222以及第三電路223。具體而言，混成匹配電路220還可分為全混成架構以及單邊混成架構。全混成匹配電路220是指主電晶體TR1和峰值電晶體TR2兩者的寄生元件皆用以作為阻抗逆變網路的一部分，相關的細節會在後續第4A和4B圖實施例中具體描述。單邊混成匹配電路220是指僅有主電晶體TR1和峰值電晶體TR2其中之一的寄生元件備用於作為阻抗逆變網路的一部分，而主電晶體TR1和峰值電晶體TR2其中未被用作為阻抗逆變網路的其中之另一的寄生元件會被其他電路抵銷，相關的細節會在另一些實施例中具體描述。

若採用全混成架構，全混成匹配電路220包括第一電路221、第二電路222以及第三電路223。第一電路221的第一端電性連接主電晶體TR1的汲極，並且第一電路221的第二端電性連接峰值電晶體TR2的汲極和 負載Z_L。第一電路221的第一端和第二端更分別連接第二電路222和第三電路223。第二電路222電性連接於主電晶體TR1的汲極和射頻接地端GND之間。第三電路223電性連接於峰值電晶體TR2的汲極和射頻接地端GND之間。

第一電路221、主電晶體TR1的輸出寄生元件C_DS1和L_par1以及峰值電晶體TR2的輸出寄生元件C_DS2和L_par2作為多赫帝功率放大器的阻抗逆變器工作，藉以在基頻提供阻抗逆變網路；而第二電路222和第三電路223在基頻下分別提供相對於射頻接地端GND的高阻抗路徑。

第二電路222提供相對於射頻接地端GND的一阻抗，以使主電晶體TR1的輸出阻抗R_Om在基頻的第一目標諧波的頻率下為高阻抗或低阻抗，從而消除第一目標諧波。

第三電路223類似於第二電路222，其提供相對於射頻接地端GND的一阻抗，以使峰值電晶體TR2的輸出阻抗R_Op在基頻的第一目標諧波的頻率下為高阻抗或低阻抗，從而消除第一目標諧波。

此外，在一些實施例中，第二電路222和第三電路223還可分別提供相對於射頻接地端GND的一阻抗，以使輸出阻抗R_Om和R_Op在基頻的第二目標諧波的頻率下為高阻抗或低阻抗，從而消除第二目標諧波。

具體而言，全混成匹配電路220利用第一電路121搭配主電晶體TR1的寄生元件C_DS1和L_par1以及峰值電晶體TR2的寄生元件C_DS2和L_par2在基頻下形成阻抗逆變網路，而第二電路222和第三電路223此時因為是呈現為相對於射頻接地端GND的高阻抗，因此可被視為開路而與射頻功率放大器200電性隔離。

全混成匹配電路220還可利用主電晶體TR1的寄生元件C_DS1和L_par1、峰值電晶體TR2的寄生元件C_DS2和L_par2、第二電路222以及第三 電路223在第一目標諧波的頻率下形成諧波匹配網路。換言之，主電晶體TR1的諧波匹配網路可以是藉由至少是主電晶體TR1的寄生元件C_DS1/L_par1、第一電路221以及第二電路222和第三電路223其中之一所形成；而峰值電晶體TR2的諧波匹配網路可以是藉由至少是峰值電晶體TR2的寄生元件C_DS2和L_par2、第一電路221以及第二電路222和第三電路223其中之一所形成。

相較於第1A圖和第1B圖所示的混成匹配電路120，本實施例的全混成匹配電路220更使用了來自額外電晶體(即，峰值電晶體TR2)的寄生元件作為基頻下的阻抗逆變網路的一部分，以及作為一或多個諧波頻率下的諧波匹配網路的一部分。

在一些實施例中，第二電路222和第三電路223包括相同的電路架構。

若採用單邊混成架構，單邊混成匹配電路220可包括第一電路221、第二電路222以及第三電路223，並且還包括寄生消除電路226和227其中的一個。單邊混成匹配電路220的類似部分可參考上述全混成匹配電路220實施例所述，於此不再重複贅述。

在採用單邊混成架構的實施例中，第二電路222電性連接於主電晶體TR1和峰值電晶體TR2其中之一的汲極與射頻接地端GND之間。第三電路223電性連接於主電晶體TR1和峰值電晶體TR2其中之另一的汲極與射頻接地端GND之間。寄生消除電路226/227電性連接主電晶體TR1或峰值電晶體TR2的汲極。

舉例來說，若主電晶體TR1的寄生元件被用作為阻抗逆變網路的一部分，則寄生消除電路227會被採用並電性連接於峰值電晶體TR2的汲極與射頻接地端GND之間。因此，第一電路221的架構跟尺寸可被設計為搭配主電晶體TR1的寄生電容C_DS1和寄生電感L_par1來形成阻抗逆變網路。 由於寄生電容C_DS2和寄生電感L_par2可等效為被寄生消除電路227所抵銷，因此寄生電容C_DS2和寄生電感L_par2可從阻抗逆變網路中等效為被省略/消除掉。本範例的阻抗逆變網路可視為是第1A圖和第1B圖實施例的阻抗逆變網路。

在另一些實施範例中，若峰值電晶體TR2的寄生元件被用作為阻抗逆變網路的一部分，則寄生消除電路226會被採用並電性連接於峰值電晶體TR1的汲極與射頻接地端GND之間。因此，第一電路221的架構跟尺寸可被設計為搭配峰值電晶體TR2的寄生電容C_DS2和寄生電感L_par2來形成阻抗逆變網路。由於寄生電容C_DS1和寄生電感L_par1可等效為被寄生消除電路226所抵銷，因此寄生電容C_DS1和寄生電感L_par1可視為是從阻抗逆變網路中被省略/消除掉。

對於單邊混成匹配電路220的實施例而言，除了主電晶體TR1/峰值電晶體TR2的寄生元件之外，第一電路221、第二電路222以及寄生消除電路226/227也會作為諧波匹配網路的一部分。

應注意的是，第2B圖實施例所示的第二電路222和第三電路223是以分別電性連接至主電晶體TR1和峰值電晶體TR2為例，但本發明不以此為限。在其他實施例中，第二電路222也可電性連接峰值電晶體TR2的汲極，並且第三電路223可以是連接主電晶體TR1的汲極。在另一些實施例中，第二電路222和第三電路223其中一者可被省略，使得諧波匹配網路僅是針對主電晶體TR1和峰值電晶體TR2其中之一來配置。

在一些實施例中，混成匹配電路220更包括補償電路224/225。如第2B圖所示，補償電路224電性連接於第一電路221的第一端與第二電路222之間，並且補償電路225電性連接於第一電路221的第二端與第三電路223之間。補償電路224/225的功能和運作可參照前述第1B圖實施例所述，於此不再重複贅述。

綜上所述，混成匹配電路120/220透過利用電晶體的寄生效應來設計出阻抗逆變網路並同時提供了多階諧波消除(例如二階諧波消除和三階諧波消除)的效果，進而在寬頻帶中實現負載調變。如此使得高效率的開關式或連續式放大器架構，像是F類、F^-1類、J類等放大器架構可以被應用於主放大器或峰值放大器中。此外，由於負載Z_L是被設置為電晶體TR1的基礎阻抗的一半，這有助於本揭露所述之全混成匹配網路不需要有額外的基礎匹配網路(若採用基礎匹配網路通常會造成頻寬的限制)。本實施例所述的全混成匹配網路架構也有助於實現多赫帝功率放大器的輸出匹配端的整體設計微小化的效果。

因此，本揭露所述的射頻功率放大器100/200具有可以同時提供高頻寬和高效率的特點，進而解決了傳統多赫帝功率放大器因為元件輸出寄生電容及電感所造成的頻寬受限的問題。此外，相較於使用複雜且龐大的諧波匹配網路設計而言，本揭露所述的射頻功率放大器100/200也同時實現了利用小型化的諧波匹配網路來達成高效率的效果。再者，透過使用電晶體的輸出寄生電容和電感來設計阻抗逆變網路，基礎匹配網路或偏移線(offset line)等配置被省略，因此解決了頻寬受限的問題。

更進一步地說，藉由將作為諧波消除電路的第二電路/第三電路配置在最靠近主電晶體/峰值電晶體的汲極並且直接與所述汲極連接，輸出特性可進一步的被改善。

另外，採用本揭露實施例可以大幅地縮小整體放大器架構的尺寸。本發明不僅限於採用單級的主電晶體TR1和峰值電晶體TR2，也可合並級聯(cascade)的多個主放大器和峰值放大器來實現高增益應用，相關實施例會在後續進一步描述。此外，混成匹配網路並不僅限於本揭露實施例所繪示的設計，只要是任何可以滿足本揭露主要概念，亦即使用電晶體的寄生效 應來同時實現負載調變和至少一階諧波消除的配置，任何可行的混成匹配網路架構皆可使用。

應注意的是，混成匹配電路120/220提供的諧波匹配網路不限於僅包括上述元件。實際的諧波匹配網路可以包括其他未提及的元件。舉例來說，負載Z_Lm和Z_Lp也可視為是主放大器和峰值放大器的諧波匹配網路的一部分，惟因負載Z_Lm和Z_Lp微弱耦合，負載Z_Lm和Z_Lp對於諧波匹配網路的重要性較低。

由於本揭露實施例的混成匹配網路具有結構配置緊湊和尺寸小的特點，因此可輕易地集成於射頻多輸入多輸出應用(Multi-Input and Multi-Output，MIMO)等場合。在本揭露的其他實施例中，諧波匹配網路的被動元件可以在器件內部匹配，使諧波匹配網路在基頻下成為等效開路，進而實現使整體電路設計緊密且易於積體化的效果。

在本揭露的多赫帝功率放大器連接網路設計中，全混成匹配電路可包括三種不同的類型，而單邊混成匹配電路可包括四種不同的類型。所述類型的選擇取決於器件的輸出寄生電容C_DS是否高於或低於作為阻抗逆變網路的低通π型集總式或短截線式四分之一波長傳輸線的等效並聯電容C_O或C_OT。

由於第一電路121/221在基頻主要支配了阻抗逆變網路的組成，因此為了使電路的主要功能可以被清楚地描述，在後續描述中是將第一電路121/221描述為阻抗逆變器121/221；由於第二電路122/222和第三電路223會在目標諧波的頻率下主要作為諧波消除網路的組成，因此在後續描述中是將第二電路122/222和第三電路223描述為諧波消除電路。換言之，在此應注意的是，用語〝第一電路〞和〝阻抗逆變器〞在本文中是可互換的用語，而〝第二電路/第三電路〞和〝諧波消除電路〞在本文中是可互換的用語。 然而，這並不表示第一電路/阻抗逆變器會單獨提供作為阻抗逆變網路。如前所述，第一電路是作為阻抗逆變網路和諧波匹配網路的一部分。

第3A至3C圖為根據第1B圖的一些實施例的具有混成匹配網路的射頻功率放大器的電路示意圖。

請參照第3A圖，其中第3A圖繪示阻抗逆變器121和諧波消除電路122的示意架構。阻抗逆變器121包括傳輸電路TC和兩電抗元件X_i和X_j。傳輸電路TC電性連接於第一端T1與第二端T2之間。電抗元件X_i電性連接於第一端T1與射頻接地端GND之間。電抗元件X_j電性連接於第二端T2與射頻接地端GND之間。基於器件寄生電容C_DS和使用的阻抗逆變網路的並聯電容值之間的關係，電抗元件X_i和X_j可以是電容性元件或電感性元件。

諧波消除電路122包括一電容性元件和兩電感性元件，其中所述電容性元件與所述兩電感性元件其中之一並聯，並且與所述兩電感性元件其中之另一串聯。

在一些實施例中，根據使用的阻抗逆變網路的選擇類型，傳輸電路TC可包括電感和傳輸線中的至少一者。

在一些實施例中，所述電容性元件和兩電感性元件中的至少一者可被設置為直接連接電晶體TR1的汲極。

在一些實施例中，所述電容性元件和兩電感性元件中其中之一在線路佈局中被配置為最靠近電晶體TR1的汲極。

接著請參照第3B圖，其中第3B圖繪示第3A圖實施例中的阻抗逆變器121的多個不同實施範例。

根據電晶體TR1的製程、材料以及尺寸等影響電晶體TR1的輸出寄生電容的因素，阻抗逆變器121可以選擇以阻抗逆變器121a至121d 等不同架構來實施，其中每個架構都會包含對應的阻抗逆變網路IIN，所述各阻抗逆變網路IIN皆是搭配電晶體TR1的輸出寄生電容C_DS所形成。

在本實施例中，阻抗逆變器121a至121d是以單級低通π型四分之一波長轉換器/濾波器為例，其中傳輸電路TC是透過電感L₀或傳輸線TL₀來實施，並且電性連接至第二端T2的電抗元件X_j是以電容C₁₂來實施。根據輸出寄生電容C_DS是否大於單級低通π型四分之一波長轉換器/濾波器的電容C₁₂的電容值，電性連接至第一端T1的電抗元件X_i可是以電容C₁₁(見阻抗逆變器121a和121c)或電感L₁₁(見阻抗逆變器121b和121d)來實施。更具體地說，單級低通集總式π型四分之一波長轉換器/濾波器可由兩並聯電容C_O和一串聯電感L_O所組成，而單級低通短截線式π型四分之一波長轉換器/濾波器可由兩變聯電容C_OT和一串聯傳輸線TL₀所組成。

為了使阻抗逆變網路IIN等於具有90度相位延遲的單級低通集總式或短截線式π型四分之一波長傳輸線，電感L₀或傳輸線TL₀可以基於以下公式來設計尺寸：

θ _O =cos ^-1(ω ₀ * C _OT * R _OPT )；其中公式中的R_OP表示基礎阻抗，ω _o 表示基頻頻率，C _OT 表示單級低通短截線式π型四分之一波長傳輸線的並聯電容的電容值，Z₀表示傳輸線TL₀的特徵阻抗，以及θ ₀表示傳輸線TL₀的電角度。

電容C₁₂的尺寸可被設計具有電容值C_O，所述電容值C_O是基 於電晶體TR1的基礎阻抗所計算出並符合以下公式：

。類似地，電容C₁₂的尺寸也可被設計具有電容值C_OT，所述電容值C_OT是基於電晶體TR1的基礎阻抗所計算出，且與上述C_O的計算公式不同。

當輸出寄生電容C_DS的電容值小於電容C₁₂的電容值時，電抗元件X_i可以被選擇以電容C₁₁來實現，使得C₁₁和C_DS兩者的等效電容C_eq可以等於電容C₁₂的電容值。因此，為了滿足上述要求，電容C₁₁的尺寸可以被設計為符合以下公式：C ₁₁=C ₁₂-C _DS ；其中公式中的C₁₁表示第一電容C₁₁的電容值。

當輸出寄生電容C_DS的電容值大於電容C₁₂的電容值時，電抗元件X_i可以被選擇以電感L₁₁來實現，使得L₁₁和C_DS兩者的等效電容C_eq可以等於電容C₁₂的電容值。

其中L₁₁表示第一電感L₁₁的電感值。

簡言之，一雙埠阻抗逆變網路被用於混成匹配電路220的設計中，其包括位於接近電晶體的一側的至少一並聯電容(例如C₁₁)或並聯電感(例如L₁₁)，並且所述並聯電容或並聯電感會與傳輸電路TC串接。所述並聯電容/電感是用以吸收電晶體的寄生電容和電感。圖示中繪示了四種典型配置。在配置121a中，兩連接端T1和T2分別連接並聯電容C₁₁和C₁₂。在配置121b中，只有連接端T2連接至並聯電容C₁₂，而連接端T1則連接至並聯電感(例如L₁₁)。配置121c類似於121a，並且配置121d類似於121b，其差異在於在配置121a/121b中所示的電感L₀會在配置121c/121d中以傳輸線TL₀取代，並且配置121a/121b所示的電容值C_O會在配置121c/121d中以電容值C_OT取代。

在一些實施例中，阻抗逆變網路IIN可透過四分之一波長傳輸線來實施，所述四分之一波長傳輸線的等效電路架構等同於第3B圖所示的單級低通π型濾波器。所述的四分之一波長傳輸線的尺寸可以根據以下公式設 計：

其中公式中的Z_T表示四分之一波長傳輸線的特徵阻抗，以及Z_LOAD表示負載的阻抗。

應注意的是，雖然第3A和3B圖實施例是繪示單級低通π型四分之一波長濾波器作為範例，但本發明不僅限於此。舉例來說，阻抗逆變網路可以是n級低通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器及准集總式低通四分之一波長步階阻抗四分之一波長轉換器等，只要阻抗逆變網路是使用具有並聯電容架構的低通網路以吸收器件寄生效應，並且傳輸電路TC是如第3B圖所示位於中間，則皆可屬於是本揭露涵蓋的架構範圍。

請再參照第3C圖，其中第3C圖繪示諧波消除電路122的多個不同實施例。

諧波消除電路122可以選擇性地以諧波消除電路122a至122j來實施，其中諧波消除電路122a至122f可用以在二次諧波頻率下提供低阻抗並且在三次諧波頻率下提供高阻抗，並且諧波消除電路122g至122j可用以在二次諧波頻率提供高阻抗、在二次諧波頻率提供低阻抗或是在三次諧波頻率提供低阻抗。

對於諧波消除電路122a至122f而言，諧波消除電路包括第一電容性元件(例如電容C₂₁)、第一電感性元件(例如電感L₂₁或傳輸線TL₂₁)以及第二電感性元件(例如電感L₂₂或傳輸線TL₂₂)。第一電感性元件與第一電容性元件串聯，並且位於電晶體TR1的汲極Td與射頻接地端GND之 間。第二電感性元件的一端電性連接電晶體TR1的汲極Td和第一端T1，並且第二電感性元件的另一端電性連接射頻接地端GND。

第一電容性元件和第一電感性元件的尺寸被設計為在基頻的第一目標諧波的頻率下提供一連接至射頻接地端GND的低阻抗路徑。第二電感性元件的尺寸被設計為使第一電容性元件、第一電感性元件以及第二電感性元件可在基頻下被等效為相對射頻接地端GND的開路。

具體而言，在諧波消除電路122a中，電容性元件可利用電容C₂₁來實現，第一電感性元件可利用電感L₂₁來實現，並且第二電感性元件可利用電感L₂₂來實現。諧波消除網路包括並聯電感電容網路，所述並聯電感電容網路是由串聯的電感L₂₁和電容C₂₁所組成。

電容C₂₁以及電感L₂₁和L₂₂的尺寸可按照以下公式設計：

其中公式中的C₂₁表示電容C₂₁的電容值，L₂₁表示電感L₂₁的電感值，L₂₂表示電感L₂₂的電感值，以及n表示諧波次數。

透過採用上述設定，電容C₂₁和電感L₂₁的串聯電路提供至第一端T1的阻抗可在基頻下被電感L₂₂所抵銷，使得諧波消除電路122a可視為是相對於射頻接地端GND的開路。藉此，在基頻下諧波消除電路122a不會影響到阻抗逆變網路的功能。

電容C₂₁和電感L₂₁的串聯電路還會在二次諧波頻率下建立了一個低阻抗路徑，使得從電晶體TR1的本質平面觀察到的等效電路可視為是短路，亦即電晶體TR1的輸出阻抗R_O為低阻抗。上述公式可在二次諧波頻率下簡化為：

L ₂₂=3L ₂₁。

電感L₂₁的電感值可利用F類放大器的設計邊界條件方程式計算出，使得電容C₂₁以及電感L₂₁和L₂₂可提供一個相對於射頻接地端GND的阻抗，以令在三次諧波頻率下從電晶體TR1的本質平面觀察到的等效電路可被視為是開路，亦即電晶體TR1的輸出阻抗R_O在三次諧波頻率下為高阻抗。因此，F類放大器的工作模式，即二次諧波短路和三次諧波開路操作，可被實現。

諧波消除電路122b至122d與諧波消除電路122a類似，其主要差異在於諧波消除電路122a中的電感L₂₁/L₂₂會在其他實施例中以傳輸線TL₂₁/TL₂₂取代，所述傳輸線TL₂₁/TL₂₂可視為與電感L₂₁/L₂₂等效。換言之，並聯電感L₂₁可利用特徵阻抗Z₂₁和電角度θ₂₁的並聯傳輸線TL₂₁來取代，以及並聯電感L₂₂可利用特徵阻抗Z₂₂和電角度θ₂₂的並聯傳輸線TL₂₂來取代。其他相關的部分可參照上述諧波消除電路122a實施例的相關描述，在此不再重複贅述。

具體而言，在諧波消除電路122b中，第一電感性元件可利用傳輸線TL₂₁來實施，其中傳輸線TL₂₁的尺寸可基於以下公式設計：Z ₂₁ tan(θ ₂₁)=ω ₀ L ₂₁；其中公式中的Z₂₁代表傳輸線TL₂₁的特徵阻抗，並且θ ₂₁代表傳輸線TL₂₁的電角度。

在諧波消除電路122c中，第二電感性元件可利用傳輸線TL₂₂來實施，其中傳輸線TL₂₂的尺寸可基於以下公式設計：Z ₂₂ tan(θ ₂₂)=ω ₀ L ₂₂；其中公式中的Z₂₂代表傳輸線TL₂₂的特徵阻抗，並且θ ₂₂代表傳輸線TL₂₂的電角度。

在諧波消除電路122d中，第一電感性元件和第二電感性元件可分別利用傳輸線TL₂₁和TL₂₂來實施。有關於傳輸線TL₂₁和TL₂₂的設計基準可參照上述說明，於此不再重複贅述。

諧波消除電路122e類似於諧波消除電路122a，其差異在於在諧波消除電路122e中的第一電感性元件是以電感L₂₁'和傳輸線TL₂₁'的組合來實施，其中電感L₂₁'和傳輸線TL₂₁'的等效阻抗等於被取代的電感L₂₁的阻抗。因此，電感L₂₁'和傳輸線TL₂₁'的尺寸可以依照以下公式設計：Z ₂₁ 'tan(θ ₂₁ ')+ω ₀ L ₂₁ '=ω ₀ L ₂₁；其中公式中的Z₂₁'代表傳輸線TL₂₁'的特徵阻抗，θ ₂₁ '代表傳輸線TL₂₁'的電角度，並且L₂₁'代表電感L₂₁'的電感值。

諧波消除電路122f類似於諧波消除電路122e，其差異在於在諧波消除電路122f中的第二電感性元件是以電感L₂₂'和傳輸線TL₂₂'的組合來實施，其中電感L₂₂'和傳輸線TL₂₂'的等效阻抗等於被取代的電感L₂₂的阻抗。因此，電感L₂₂'和傳輸線TL₂₂'的尺寸可以依照以下公式設計：Z ₂₂ 'tan(θ ₂₂ ')+ω ₀ L ₂₂ '=ω ₀ L ₂₂；其中公式中的Z₂₂'代表傳輸線TL₂₂'的特徵阻抗，θ ₂₂ '代表傳輸線TL₂₂'的電角度，並且L₂₂'代表電感L₂₂'的電感值。

對於諧波消除電路122g至122j而言，諧波消除電路包括第一電感性元件(例如電感L₂₁或傳輸線TL₂₁)以及電感電容諧振回路(例如電容C_CH搭配電感L_CH/傳輸線TL_CH)。電感電容諧振回路(以下稱為LC諧振回路)與第一電感性元件串聯，並且位於電晶體TR1的汲極Td與射頻接地端GND之間。所述LC諧振回路包括相互並聯的第二電感性元件(例如電感L_CH/傳輸線TL_CH)和第一電容性元件(例如電容C_CH)。

第一電感性元件和第二電感性元件用以在電晶體TR1的本質 平面提供第二諧波高阻抗、第二諧波低阻抗或是第三諧波低阻抗。

換言之，第一電感性元件的電感值會被配置為在與諧波消除網路相連的晶體管的本質平面上呈現消除二次諧波所需的高阻抗。

具體而言，在諧波消除電路122g中，第一電感性元件可以利用電感L₂₁來實施，第二電感性元件可利用電感L_CH來實施，並且第一電容性元件可利用電容C_CH來實施。

在本實施例中，電感L_CH和電容C_CH組成LC諧振回路並且在基頻共振，使得整個諧波消除網路在基頻下呈現相對於射頻接地端GND的高阻抗，進而不影響阻抗逆變網路的功能。為使諧波消除網路可呈現高阻抗，電感L_CH和電容C_CH的尺寸可依照以下公式設計：

其中公式中的L_CH代表電感L_CH的電感值，並且C_CH代表電容C_CH的電容值。

阻抗消除電路122h至122j類似於前述的阻抗消除電路122g，其差異在於在阻抗消除電路122g中所示的電感L₂₁/L_CH會在其他實施例中以傳輸線TL₂₁/TL_CH取代，其中傳輸線TL₂₁/TL_CH可等效為電感L₂₁/L₂₂。

在一些實施例中，包含於阻抗逆變器121和諧波消除電路122的電容元件可利用靜態電容或可變電容來實施，但本發明不僅限於此。

第4A和4B圖為根據第2B圖的一些實施例的具有全混成匹配網路的射頻功率放大器的電路示意圖。

請參照第4A圖，其中第4A圖繪示全混成匹配電路220中的阻抗逆變器221以及諧波消除電路222和223。阻抗逆變器221包括一傳輸電路TC和兩電抗元件X_i和X_j。傳輸電路TC的一端經由第一端T1電性連接主電晶體TR1的汲極Td1，並且傳輸電路TC的另一端經由第二端T2電性連 接峰值電晶體TR2的汲極Td2。換言之，傳輸電路TC電性連接於第一端T1與第二端T2，並且也位於主電晶體TR1與峰值電晶體TR2之間。電抗元件X_i電性連接於第一端T1與射頻接地端GND之間。電抗元件X_j電性連接於第二端T2與射頻接地端之間GND。

諧波消除電路222和223分別包括一電容性元件和兩電感性元件，其中所述電容性元件與所述兩電感性元件其中之一並聯，並且與所述兩電感性元件其中之另一串聯。

在一些實施例中，在諧波消除電路222中的電容性元件和兩電感性元件的其中之一可用以配置為與電晶體TR1的汲極直接連接。類似地，在諧波消除電路223中的電容性元件和兩電感性元件的其中之一可用以配置為與電晶體TR2的汲極直接連接。

在一些實施例中，在諧波消除電路222中的電容性元件和兩電感性元件的其中之一可在線路佈局中被配置為最靠近電晶體TR1的汲極Td1。類似地，在諧波消除電路223中的電容性元件和兩電感性元件的其中之一可在線路佈局中被配置為最靠近電晶體TR2的汲極Td2。

請再參照第4B圖，其中第4B圖為第4A圖實施例所示的阻抗逆變器221的多個不同實施範例。

根據電晶體TR1和TR2的製程、材料以及尺寸等影響電晶體TR1和TR2的輸出寄生電容的因素，阻抗逆變器121可以選擇以阻抗逆變器221a至221d等不同架構來實施，其中每個架構都會包含對應的阻抗逆變網路IIN，所述各阻抗逆變網路IIN皆是搭配電晶體TR1和TR2的輸出寄生電容C_DS1和C_DS2所形成。

在本實施例中，阻抗逆變器221a至221d是以單級低通π型四分之一波長轉換器/濾波器為例，其中在此範例下，傳輸電路TC可以是透過 第3B圖實施例所述的類型來實現。

根據輸出寄生電容C_DS1是否大於電容C₁的電容值(可能為C_O或C_OT)，電性連接第一端T1的電抗元件X_i可利用電容C₁₁(見阻抗逆變器221a和221c)或電感L₁₁(見阻抗逆變器221b和221d)來實施。類似地，根據輸出寄生電容C_DS2是否大於電容C₂的電容值(可能為C_O或C_OT)，電性連接第二端T2的電抗元件X_j可利用電容C₁₂(見阻抗逆變器221b和221a)或電感L₁₂(見阻抗逆變器221d和221c)來實施。

有關於本實施例的設計基準與前述第3B圖實施例類似，其中電容C₁₁和C₁₂的尺寸可按照以下公式設計：C ₁₁=C ₁-C _DS1；C ₁₂=C ₂-C _DS2；其中公式中每一元素的定義可參照前述實施例的定義，且在此C₁可以等於C₂。

此外，電感L₁₁和L₁₂的尺寸可按照以下公式設計：

簡言之，阻抗逆變器221在靠近連接電晶體TR1/TR2的一端還包括並聯電容(例如C₁₁/C₁₂)和並聯電感(例如L₁₁/L₁₂)中的至少一者，且其還與傳輸電路TC串聯。所述並聯電容/電感是用以吸收電晶體的寄生電容和電感。圖示中繪示了四種典型配置。在配置121a中，兩連接端T1和T2分別連接並聯電容C₁₁和C₁₂。在配置221b中，只有連接端T2連接至並聯電容C₁₂，而連接端T1則連接至並聯電感L₁₁。在配置221c中，只有連接端T1連接至並聯電容C₁₁，而連接端T2則連接至並聯電感L₁₂。在配置221d中，兩連接端T1和T2分別連接並聯電感L₁₁和L₁₂。應注意的是，在此電感(例 如L11/L12)僅是用於描述阻抗逆變器221的實施例架構，但本發明不僅限於此。所述電感可以利用前述第3B圖實施例所述的傳輸線來取代。

在一些實施例中，阻抗逆變網路IIN可以利用四分之一波長傳輸線來實施。在基頻下，負載Z_L的阻抗可選擇設置為電晶體TR1本質平面觀察到的基礎阻抗的一半，而四分之一波長傳輸線的尺寸可被設置為具有等於所述基礎阻抗的特徵阻抗。

有關於諧波消除電路222和223的設計基準可參照上述說明第3C圖實施例的說明，於此不再重複贅述。

對於本揭露實施例的多赫帝功率放大器(例如200)而言，主電晶體TR1和峰值電晶體TR2兩者皆不需要使用基礎匹配網路，使得微小化的電路設計可以被實現，同時也可以解決因為用於主電晶體TR1和峰值電晶體TR2的複雜基礎匹配網路所造成的頻寬限制問題。

全混成匹配網路使用了主電晶體和峰值電晶體兩者的輸出寄生電容和輸出寄生電感來設計阻抗逆變負載調變網路，並且同時提供了諧波負載消除，例如是二次諧波消除和三次諧波消除，其中所述寄生電容可包括汲極至源極的電容C_DS、位於汲極和源極之間的米勒電容(Miller capacitance)。因此，開關式或連續式放大器架構，像是F類、F^-1類、J類等放大器架構可以被應用於開關式功率放大器的主放大器或峰值放大器中。

上述所有實施例皆提供了一種特別的全混成匹配電路220，其不僅提供了負載調變的功能，同時還可在寬頻帶上令使用所述全混成匹配電路220的開關式功率放大器提供非常高的效率。由於不需要使用額外的基礎匹配網路或偏移線，全混成匹配網路可以實現緊湊的電路佈局並有利於電路微小化，此特性對於射頻集成電路(Radio Frequency Integrated Circuits，RFIC)至關重要。

第4C圖和第4D圖是根據第2B圖的一些實施例的具有單邊混成匹配網路的射頻功率放大器的電路示意圖。

所述單邊混成匹配網路使用主電晶體或峰值電晶體中的一者，但非二者皆使用，輸出寄生電容(汲極-源極電容C_DS，元件的汲極和源極之間的米勒電容)和輸出寄生電感(串聯汲極電感L_par)作為阻抗逆變負載調變網路，並為作為開關式功率放大器的主及/或峰值元件提供例如第二和第三諧波的諧波負載消除(如F類、F^-1類、J類或連續F類、連續F^-1類、連續J類)。

請參照第4C圖，所述多赫帝功率放大器200’包括所述主電晶體TR1、所述峰值電晶體TR2，及所述單邊混成匹配電路220’，其中所述單邊混成匹配電路220’包括所述阻抗逆變器221、所述諧波消除電路222，及所述寄生消除電路227。

本實施例類似於第4A圖所示的實施例，因此類似的部分不再贅述。其與第4A圖的差異在於只有所述主電晶體寄生元件C_DS1及L_par1被用於設計所述阻抗逆變網路，且所述寄生消除電路被引入以消除峰值側的輸出寄生效應。

具體而言，所述阻抗逆變網路只使用主電晶體輸出寄生元件C_DS1及L_par1及電抗元件X_i、X_j和串聯傳輸電路TC。根據所述主元件寄生電容C_DS1及用於低通阻抗逆變網路的等效電容值的關係，電抗元件X_i可以是電容性元件或電感性元件。

寄生消除電路227連接於所述峰值電晶體TR2的汲極和射頻接地端GND之間，並用以消除寄生元件C_DS2及L_par2在所述峰值電晶體TR2的汲極電極的效應，且其中所述寄生消除電路227為一電感式元件。

例如，寄生消除電路227包括一電抗元件X_CF連接至所述峰值電晶體TR2的汲極電極以消除峰值電晶體寄生元件C_DS2及L_par2在基頻的效 應。

因為所述峰值電晶體TR2的輸出寄生已經被X_CF消除，只使用一主電晶體輸出寄生的阻抗逆變網路可以被視為與第3B圖中的阻抗逆變網路相同，且電容C₁₂具有與峰值電晶體輸出寄生無關的電容值。

在本實施例中，如果峰值電晶體被第3C圖的諧波消除網路消除，則寄生消除電路227可作為峰值電晶體TR2的諧波匹配網路的一部分。

請參照第4D圖，多赫帝功率放大器200”包括所述主電晶體TR1、所述峰值電晶體TR2，及所述單邊混成匹配電路220”，其中所述單邊混成匹配電路220”包括所述阻抗逆變器221、所述諧波消除電路223，及所述寄生消除電路226。

本實施例類似於第4C圖所示的實施例，因此類似的部分不再贅述。其與第4C圖的差異在於所述峰值電晶體寄生元件C_DS2及L_par2被用於設計所述阻抗逆變網路，且所述寄生消除電路被改為消除主側的輸出寄生效應。

具體而言，所述阻抗逆變網路只使用峰值電晶體輸出寄生元件C_DS2及L_par2及電抗元件X_i、X_j和串聯傳輸電路TC。根據所述峰值元件寄生電容C_DS2及用於低通阻抗逆變網路的等效電容值的關係，電抗元件X_j可以是電容性元件或電感性元件。

寄生消除電路226連接於所述主電晶體TR1的汲極和射頻接地端GND之間，並用以消除寄生元件C_DS1及L_par1在所述主電晶體TR1的汲極電極的效應，且其中所述寄生消除電路226為一電感式元件。

因為所述主電晶體TR1的輸出寄生已經被X_CF消除，只使用一峰值電晶體輸出寄生的阻抗逆變網路可以被視為與第3B圖中的阻抗逆變網路相同，只是互換端子T1和T2的定義。

在本實施例中，如果主電晶體被第3C圖的諧波消除網路消除，則寄生消除電路226可作為主電晶體TR1的諧波匹配網路的一部分。

第5A圖為傳統的多赫帝功率放大器和本揭露實施例之具有混成匹配網路的多赫帝功率放大器的特性比較示意圖，第5B圖為本揭露實施例之具有混成匹配網路的正向和反向多赫帝功率放大器的特性比較示意圖。

請參照第5A圖，其中第5A圖繪示採用如本揭露第2A圖實施例的混成匹配網路的多赫帝功率放大器和傳統的多赫帝功率放大器，在此採用混成匹配網路的多赫帝功率放大器和傳統的多赫帝功率放大器都是以二次和三次諧波負載消除的F類諧波消除架構為例。本實施例對於6dB功率回退(6dB back off)的大信號進行了模擬，其結果清楚地表明，與傳統的功率放大器相比，本揭露實施例的多赫帝功率放大器在於頻寬上有明顯的提高。此外，本揭露實施例的多赫帝功率放大器與傳統的多赫帝功率放大器的峰值功率則大致維持一致。上述模擬結果所示的特性改善也可以在本揭露其他實施例的模擬結果觀察到。

儘管本揭露實施例的多赫帝功率放大器和傳統的多赫帝功率放大器在5.8GHz的工作頻率下所顯示的輸出功率(約33.4dBm)顯示了兩者都具有較高的6dB功率回退電源轉換效率(約66~68%)，但相較於傳統電路僅能提供7~8%的分數頻寬(fractional bandwidth，FBW)而言，本揭露實施例的電路可提供18~20%的分數頻寬。在此模擬測試結果是使用氮化鎵製程的元件作為範例來模擬測試本揭露實施例的特性改善，但在三五族半導體(例如砷化鎵(GaAs)、磷化銦(InP)或氮化鎵(GaN))、矽半導體、互補式金屬氧化物半導體(CMOS)、絕緣層上矽(Silicon On Insulator，SOI)、矽鍺半導體(SiGe)及其他類型的用於單片微波積體電路、混合IC或其他類型的分散式射頻電路應用的半導體製程技術中也可以獲得類似的特性改善。 本揭露實施例的多赫帝功率放大器的6dB功率回退的效率曲線PAE_n和傳統的多赫帝功率放大器的6dB功率回退的效率曲線PAE_o在掃頻結果下呈現了顯著的差異。另外本揭露實施例的多赫帝功率放大器的6dB功率回退的輸出功率Pout_n和傳統的多赫帝功率放大器的6dB功率回退的輸出功率曲線Pout_o同樣也呈現了顯著的差異。

此外，與輸入功率回退相對應，本揭露實施例也為負載調變提供完美的6dB輸出功率回退，電源轉換效率(Power Added Efficiency，PAE)的最大值可達到68.343%。輸出功率在峰值時為38.933dBm，且從峰值回退6dB的功率為32.881dBm。功率增益在峰值時為7.31dB，且從峰值回退6dB的功率增益為9.294dB。

主電晶體的本質汲極電壓達到峰值時為55.618V(幾乎為F類設計的汲極偏壓的兩倍)，並且幾乎呈方波形狀；而主電晶體的本質汲極電流達到峰值時為0.24A，並且在多赫帝功率放大器的6dB回退操作下幾乎呈現弦波狀。主電晶體動態負載線與直流負載線的對比顯示了傳統的F類負載線是以28V偏壓在AB類模式下。當峰值電晶體的汲極電流峰值達到0.038A時，峰值電晶體即將導通，並且動態負載線會在被偏壓為28V的C類模式下即將轉換為上升狀態。

主電晶體的本質汲極電壓的峰值為57.87V(幾乎為F類設計的汲極偏壓的兩倍)，並且幾乎呈方波形狀；而主電晶體的本質汲極電流的峰值為0.55A，並且呈半弦波狀，其中在多赫帝功率放大器在峰值功率運行時，多赫帝功率放大器會因為增益壓縮而出現一些諧波。與直流負載線對應的主電晶體動態負載線顯示了多赫帝功率放大器在峰值操作時是以28V偏壓在AB類模式下。峰值電晶體的本質汲極電壓具有大63.032V的峰值(幾乎為F類設計的汲極偏壓的兩倍)，並且幾乎呈方波形狀；而峰值電晶體的本 質汲極電流達到0.5A，並且呈半弦波狀，其中在多赫帝功率放大器在峰值功率運行時，多赫帝功率放大器會因為增益壓縮而出現一些諧波。峰值電晶體動態負載線與直流負載線的對比顯示了傳統的F類負載線是以28V偏壓在C類模式下。

請參照第5B圖，其中第5B圖繪示採用如本揭露第2A圖實施例的單邊混成匹配網路的正向多赫帝功率放大器200和如本揭露第9A圖實施例的單邊混成匹配網路的反向多赫帝功率放大器的特性比較示意圖，二者皆採用利用二次和三次諧波負載進行諧波負載消除(在此為F類諧波消除)。其大信號模擬結果的6dB功率回退(6dB back off)清楚地表明，本揭露實施例的正向和反向多赫帝功率放大器在於頻寬上皆有20%左右的提高。然而，在操作頻率下，反向多赫帝功率放大器的6dB功率回退的效率曲線PAE_IDPA約為68.5%，而正向多赫帝功率放大器的6dB功率回退的效率曲線PAE_DPA約為66.5%。所述效率的微幅增加是因為在反向多赫帝功率放大器的回退操作中，從主放大器往峰值放大器的漏電流低。反向多赫帝功率放大器的Pout_IDPA和正向多赫帝功率放大器Pout_DPA顯示類似的3dB分數頻寬。值得注意的是，這些結果可能會因為適當的元件設計而改變，且在使用本揭露的混成匹配電路的反向多赫帝功率放大器和正向多赫帝功率放大器之間的比較上，不作為通用的結論。

第6圖為根據本揭露實施例的製造多赫帝功率放大器的方法的步驟流程圖。

請參照第6圖，製造多赫帝功率放大器的方法可用以製造本揭露上述實施例所述的多赫帝功率放大器。所述方法包括以下步驟：提供操作在一基頻的至少一主放大器(步驟S110)；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器(步驟S120)；以一第一混 成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間(步驟S130)。

在連接所述第一混成匹配電路(步驟S130)中，一第一電路可以被連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間。所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分。

詳言之，在連接所述第一混成匹配電路(步驟S130)中，可以進行以下步驟：以一第二電路連接於所述至少一主放大器的輸出端和一射頻接地端之間；以一第三電路連接於所述至少一峰值放大器的輸出端和所述射頻接地端之間；決定包含於所述第一電路的元件類型和尺寸，藉以在所述基頻下利用所述主放大器和所述峰值放大器其中之一的一輸出寄生元件構成一阻抗逆變網路；以及決定包含於所述第二電路和所述第三電路的元件尺寸，藉以利用至少所述第一電路、所述第二電路以及所述第三電路提供的阻抗，使從所述主放大器和所述峰值放大器的本質平面觀察到的阻抗為一高阻抗和一低阻抗其中之一，以消除所述基頻的二次諧波和三次諧波的至少其中之一。

此外，在提供至少一峰值放大器(步驟S120)中，可以提供至少二峰值放大器。本方法還可以包括：以至少一額外混成匹配電路連接於所述至少二峰值放大器的輸出端之間，使所述至少二峰值放大器中的任二個都與至少一混成匹配電路關聯，其中所述第一混成匹配電路及所述第一額外混成匹配電路被電性連接且共享所述共同負載。所述連接至少一額外混成匹配電路的步驟中，包括以一第一電路連接於所述至少一主放大器的輸出端和所述至少二峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述至少一額外混成匹配電路的一阻抗逆變網路的一部分。據此，本方法也可以被用來製造如第10A圖所示的一N路多赫帝功率放大器。

請參照第7圖，製造多赫帝功率放大器的方法可用以製造本揭露上述實施例所述的多赫帝功率放大器，特別是本揭露上述實施例所述的反向多赫帝功率放大器。所述方法包括以下步驟：提供操作在一基頻的至少一主放大器(步驟S210)；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器(步驟S220)；以一第一混成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間(步驟S230)；以一第二混成匹配電路或一額外阻抗逆變網路和一寄生消除電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間(步驟S240)。在本方法中，所述第一混成匹配電路及所述第二混成匹配電路，或所述第一混成匹配電路、所述至少一額外混成匹配電路和所述寄生消除電路被所述阻抗逆變網路連接在一起且共享所述共同負載。

在本方法中，所述第一混成匹配電路和所述第二混成匹配電路通過一阻抗逆變網路連接在一起並且共享所述共同負載。所述阻抗逆變網路防止當所述二電晶體中的一者關閉時，信號從所述二電晶體間洩漏。所述阻抗逆變網路可以為以下架構中的至少一者：四分之一波長轉換器、n階高通四分之一波長轉換器、n階低通四分之一波長轉換器、n級低通集總式四分之一波長變換器、n級高通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階高通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器、准集總式低通四分之一波長步階阻抗四分之一波長轉換器、准集總式n階高通四分之一波長轉換器、准集總式高通柴比雪夫轉換器、准集總式高通柴比雪夫四分之一波長轉換器、准集總式高通四分之一波長步階阻抗轉換器、准集總式高通四分之一波長步階阻抗四分之一波長轉換器，以及低通和高通集總 式或分散式四分之一波長轉換器的組合。

在連接第一混成匹配電路(步驟S230)中，一第一電路可以被連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間。所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分。在連接一第二混成匹配電路(步驟S240)中，一第一電路也可以被連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間。所述第二混成匹配電路的所述第一電路作為所述多赫帝功率放大器的所述第二混成匹配電路的一阻抗逆變網路的一部分。

根據第7圖所示的方法，可以製造第8A圖至第8E圖的所述多赫帝功率放大器(即反向多赫帝功率放大器)。所述阻抗逆變網路300的細節已經詳述如前，因此在第7圖中不再贅述。當所述混成匹配電路未被用於所述主放大器或峰值放大器中的至少一者，額外阻抗逆變網路300’可作為所述主放大器或峰值放大器中的至少一者的輸出匹配。用於設計額外阻抗逆變網路300’的架構與阻抗逆變網路300類似，因此不再贅述。此外，如果所述額外阻抗逆變網路利用了元件寄生，則其會成為如第8D圖及第8E圖所示的混成匹配電路的一部分。第9A圖至第9E圖分別顯示第8A圖至第8E圖的細部組成。與前述實施例中具有類似編號的元件提供類似的功能，在此不做贅述。

此外，在提供至少一峰值放大器(步驟S220)中，可以提供至少二峰值放大器。本方法還可以包括：以至少一額外混成匹配電路連接於所述至少二峰值放大器的輸出端之間，使所述至少二峰值放大器中的任二個都與一混成匹配電路關聯，其中所述第一混成匹配電路、所述第二混成匹配電路及所述至少一額外混成匹配電路被所述阻抗逆變網路連接在一起且共享所述共同負載。所述連接至少一額外混成匹配電路的步驟中，包括以一第一電 路連接於所述至少二峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述至少一額外混成匹配電路的一阻抗逆變網路的一部分。據此，本方法也可以被用來製造如第10B圖所示的一N路多赫帝功率放大器。

在上述二方法中，連接所述至少一額外混成匹配電路包括以一第二電路連接於所述至少二峰值放大器的輸出端之間。所述第二電路用以在一基頻下，提供相對於一射頻接地端的一阻抗，以消除所述基頻的一第二目標諧波和一第三目標諧波中的至少一者。

雖然本發明已利用上述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者在不脫離本發明之精神和範圍之內，相對上述實施例進行各種更動與修改仍屬本發明所保護之技術範疇，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:射頻功率放大器

120:混成匹配電路

121:第一電路

122:第二電路

123:補償電路

130:輸入匹配網路

C_b:直流阻卻電容

C_GD,C_GS,C_DS:寄生電容

CS1:電流源

GND:射頻接地端

ITP:本質平面

L_par:寄生電感

RFin:射頻輸入信號

R_OPT:基礎阻抗

RFout:射頻輸出信號

TR1:電晶體

Z_LOAD:負載

Claims (28)

1. 一種射頻功率放大器，適於操作在基頻並用以電性連接一負載，所述射頻功率放大器包括：至少一電晶體；以及至少一混成匹配電路，電性連接於所述至少一電晶體的輸出端和所述負載之間，其中所述至少混成匹配電路包括：一第一電路，其第一端電性連接所述至少一電晶體的所述輸出端，且其第二端電性連接所述負載；以及至少一第二電路，電性連接於所述至少一電晶體的所述輸出端和一射頻接地端之間，所述至少一第二電路係由一電容性元件以及二電感性元件組成，所述電容性元件與所述二電感性元件其中之一並聯，且所述電容性元件與所述二電感性元件其中之另一串聯；其中所述第一電路和所述至少一電晶體的一輸出寄生元件在所述基頻下作為所述射頻功率放大器的一阻抗逆變器工作，並且所述至少一第二電路在所述基頻下提供相對於所述射頻接地端的一高阻抗路徑，以及其中所述至少一第二電路用以在所述基頻的一第一目標諧波的頻率下，提供相對於所述射頻接地端的一阻抗，使從所述至少一電晶體的本質平面(intrinsic plane)觀察到的阻抗為一高阻抗和一低阻抗其中之一，以消除所述第一目標諧波，所述第一目標諧波是高於所述基頻的一諧波頻率。
2. 如請求項1所述之射頻功率放大器，其中所述至少一第二電路包括二個或二個以上的第二電路。
3. 如請求項1或2所述之射頻功率放大器，其中所述至少一第二電路更用以在所述基頻的一第二目標諧波的頻率下，提供相對所述射頻接地端的一阻抗，使從所述至少一電晶體的本質平面觀察到的阻抗為所述高阻 抗和所述低阻抗其中之另一，以消除所述第二目標諧波。
4. 如請求項3所述之射頻功率放大器，其中當所述至少一電晶體為單一電晶體時，所述單一電晶體的諧波匹配網路是至少基於所述單一電晶體的至少一輸出寄生元件、所述第一電路以及所述至少一第二電路形成；以及當所述至少一電晶體為多個電晶體時，所述多個電晶體其中之一的諧波匹配網路是至少基於所述多個電晶體其中之一的輸出寄生元件、所述第一電路以及所述至少一第二電路形成。
5. 如請求項3所述之射頻功率放大器，其中所述第一目標諧波的頻率為所述基頻的二次諧波頻率，以及所述第二目標諧波的頻率為所述基頻的三次諧波頻率。
6. 如請求項5所述之射頻功率放大器，其中在所述基頻的第二諧波頻率下，從所述至少一電晶體的本質平面觀察到的阻抗為所述低阻抗；並且在所述基頻的第三諧波頻率下，從所述至少一電晶體的本質平面觀察到的阻抗為所述低阻抗。
7. 如請求項1或2所述之射頻功率放大器，其中所述第一電路包括：一傳輸電路，電性連接於所述第一端和所述第二端之間；一第一電抗元件，電性連接於所述第一端和所述第二端其中之一與所述射頻接地端之間；以及一第二電抗元件，電性連接於所述第一端和所述第二端其中之另一與所述射頻接地端之間。
8. 如請求項7之所述之射頻功率放大器，其中所述傳輸電路包括一電感和一傳輸線中的至少一者。
9. 如請求項7所述之射頻功率放大器，其中所述第一電抗元件 包括一第一電容，所述第二電抗元件包括一第二電容；該第一電容與該第二電容的尺寸符合以下公式：C ₁₁=C ₁₂-C _DS ；其中C₁₁為所述第一電容的電容值，C₁₂為所述第二電容的電容值，以及C_DS為連接所述第一電容的所述至少一電晶體的所述輸出寄生元件的電容值；當所述至少一電晶體是單一個電晶體，C₁₂係由在所述單一個電晶體所對應的本質平面的基礎阻抗所計算；當所述至少一電晶體是多個電晶體，C₁₂係由在所述多個電晶體中之一者所對應的本質平面的基礎阻抗所計算。
10. 如請求項7所述之射頻功率放大器，其中所述第一電抗元件包括一第一電感，所述第二電抗元件包括一第二電容；該第一電感與該第二電容的尺寸符合以下公式：

    

    其中L₁₁為所述第一電感的電感值，C₁₂為所述第二電容的電容值，C_DS為連接所述第一電容的所述至少一電晶體的所述輸出寄生元件的電容值，以及ω _o 為基頻頻率；當所述至少一電晶體是單一個電晶體，C₁₂係由在所述單一個電晶體所對應的本質平面的基礎阻抗所計算；當所述至少一電晶體是多個電晶體，C₁₂係由在所述多個電晶體中之一者所對應的本質平面的基礎阻抗所計算。
11. 如請求項1或2所述之射頻功率放大器，其中所述電容性元件和所述電感性元件包括：一第一電容性元件；一第一電感性元件，與所述第一電容性元件串聯，並且介於所述至少一電晶體的所述輸出端與所述射頻接地端之間；以及 一第二電感性元件，其一端電性連接所述至少一電晶體的所述輸出端和所述第一端，其另一端電性連接所述射頻接地端。
12. 如請求項11所述之射頻功率放大器，其中所述第一電容性元件和所述第一電感性元件的尺寸被設計為在所述基頻的所述第一目標諧波的頻率下，提供連接至所述射頻接地端的一低阻抗路徑。
13. 如請求項12所述之射頻功率放大器，其中所述第二電感性元件的尺寸被設計為在所述基頻下，使所述第一電容性元件、所述第一電感性元件以及所述第二電感性元件等效為相對於所述射頻接地端的開路。
14. 如請求項13所述之射頻功率放大器，其中所述第一電容性元件以一電容實施，所述第一和第二電感性元件各自以電感和傳輸線中的至少一者作為一部分或整體來實施，所述電容、所述電感以及所述傳輸線的尺寸符合以下公式：

    

    

    Z ₂₁ tan(θ ₂₁)=ω ₀ L ₂₁；Z ₂₂tan(θ ₂₂)=ω ₀ L ₂₂；Z ₂₁ 'tan(θ ₂₁ ')+ω ₀ L ₂₁ '=ω ₀ L ₂₁；Z ₂₂ 'tan(θ ₂₂ ')+ω ₀ L ₂₂ '=ω ₀ L ₂₁；其中C₂₁為所述電容的電容值，L₂₁為用以實施所述第一電感性元件的電感的電感值，L₂₂為用以實施所述第二電感性元件的電感的電感值，Z₂₁為用以實施電感值為L₂₁的所述第一電感性元件的傳輸線的特徵阻抗，Z₂₂為用以實施電感值為L₂₂的所述第二電感性元件的傳輸線的特徵阻抗，ω _o 為所述基頻，n為諧波次數指標，θ ₂₁為用以實施電感值為L₂₁的所述第一電感性元件的傳輸線的電角度，θ ₂₂為用以實施電感值為L₂₂的所述第二電感性元件的傳輸線 的電角度，Z ₂₁ '和θ ₂₁ '為用以搭配電感L₂₁'來實施電感值為L₂₁的所述第一電感性元件的傳輸線的特徵阻抗和電角度，以及Z ₂₂ '和θ ₂₂ '為用以搭配電感L₂₂'來實施電感值L₂₂的所述第二電感性元件的傳輸線的特徵阻抗和電角度。
15. 如請求項1或2所述之射頻功率放大器，其中所述阻抗逆變器包括以下架構中的至少一者：n級低通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器以及准集總式低通四分之一波長步階阻抗四分之一波長轉換器。
16. 如請求項1或2所述之射頻功率放大器，其中所述電容性元件和所述電感性元件包括：一第一電感性元件；以及一電感電容諧振回路，與所述第一電感性元件串聯，並且電性連接於所述至少一電晶體的所述輸出端與所述射頻接地端之間，其中：所述電感電容諧振回路包括相互並聯的一第二電感性元件以及一第一電容性元件，其中所述第一電感性元件和所述第二電感性元件用以在連接所述至少一第二電路的所述電晶體的本質平面提供第二諧波高阻抗、第二諧波低阻抗以及第三諧波低阻抗中的至少一者，其中所述第二電感性元件和所述第一電容性元件用以在基頻下基於以下公式提供相對於所述射頻接地端的高阻抗路徑：

    

    其中L_CH為所述第二電感性元件的電感值，C_CH為所述第一電容性元件的電容值，以及ω _o 為基頻。
17. 一種製造多赫帝功率放大器的方法，包括：提供操作在一基頻的至少一主放大器，所述至少一主放大器包括一電晶體；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器，所述至少一峰值放大器包括一電晶體；以一第一混成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，所述至少一主放大器的所述輸出端係由所述至少一主放大器的所述電晶體的輸出端所定義，所述至少一峰值放大器的所述輸出端係由所述至少一峰值放大器的所述電晶體的輸出端所定義，其中連接所述第一混成匹配電路包括：以一第一電路連接於所述至少一主放大器的所述輸出端和所述至少一峰值放大器的所述輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分；以及以至少一第二電路連接於所述至少一主放大器的所述輸出端和一射頻接地端之間，所述至少一第二電路係由一電容性元件以及二電感性元件組成，所述電容性元件與所述二電感性元件中之一者並聯，且所述電容性元件與所述二電感性元件中之另一者串聯。
18. 如請求項17所述之製造多赫帝功率放大器的方法，其中所述至少一第二電路包括二個或二個以上的第二電路。
19. 如請求項17或18所述之製造多赫帝功率放大器的方法，其中連接所述第一混成匹配電路更包括：以一第三電路連接於所述至少一峰值放大器的所述輸出端和所述射頻接地端之間；決定包含於所述第一電路的元件類型和尺寸，藉以在所述基頻下利用所述主放大器和所述峰值放大器其中之一的一輸出寄生元件構成一阻抗逆變網 路；決定包含於所述至少一第二電路和所述第三電路的元件尺寸，藉以使所述第二電路和所述第三電路在所述基頻下提供相對於所述射頻接地端的一高阻抗，令所述阻抗逆變網路的功能不受影響；以及決定包含於所述至少一第二電路和所述第三電路的元件尺寸，藉以利用至少所述第一電路、所述至少一第二電路以及所述第三電路提供的阻抗，使從所述主放大器和所述峰值放大器的本質平面觀察到的阻抗為一高阻抗和一低阻抗其中之一，以消除所述基頻的二次諧波和三次諧波其中之一。
20. 如請求項19所述之製造多赫帝功率放大器的方法，其中所述至少一第二電路與所述第三電路包括相同的電路結構。
21. 如請求項17或18所述之製造多赫帝功率放大器的方法，其中連接所述第一混成匹配電路更包括：決定包含於所述至少一第二電路和所述第三電路的元件尺寸，藉以利用至少所述第一電路、所述至少一第二電路以及所述第三電路提供的阻抗，使從所述主放大器和所述峰值放大器的本質平面觀察到的阻抗為一高阻抗和一低阻抗其中之一，以消除所述基頻的二次諧波和三次諧波其中之另一。
22. 如請求項17或18所述之製造多赫帝功率放大器的方法，其中所述第一混成匹配電路的所述阻抗逆變網路包括以下架構中的至少一者：n級低通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器以及准集總式低通四分之一波長步階阻抗四分之一波長轉換器。
23. 如請求項19所述之製造多赫帝功率放大器的方法，其中提 供所述至少一峰值放大器包括提供至少二峰值放大器，且所述方法更包括：以至少一額外混成匹配電路連接於所述至少二峰值放大器的輸出端之間，使所述至少二峰值放大器中的任二個都與至少一混成匹配電路關聯，其中所述第一混成匹配電路及所述至少一額外混成匹配電路被電性連接且共享所述共同負載，其中連接所述至少一額外混成匹配電路包括：以一第一電路連接於所述至少一主放大器的所述輸出端和所述至少二峰值放大器的所述輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述至少一額外混成匹配電路的一阻抗逆變網路的一部分。
24. 一種製造多赫帝功率放大器的方法，包括：提供操作在一基頻的至少一主放大器，所述至少一主放大器包括一電晶體；提供與所述至少一主放大器並聯且共享一共同負載或一負載的至少一峰值放大器，所述至少一峰值放大器包括一電晶體；以一第一混成匹配電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，所述至少一主放大器的所述輸出端係由所述至少一主放大器的所述電晶體的輸出端所定義，所述至少一峰值放大器的所述輸出端係由所述至少一峰值放大器的所述電晶體的輸出端所定義，其中連接所述第一混成匹配電路包括：以一第一電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述第一混成匹配電路的一阻抗逆變網路的一部分；以一第二混成匹配電路或一額外阻抗逆變網路和一寄生消除分流網路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第一混成匹配電路及所述第二混成匹配電路，或所述第一混成匹配電路、所述至少一額外混成匹配電路和所述寄生消除分流網路被所述阻抗逆變 網路連接在一起且共享所述共同負載，其中連接所述第二混成匹配電路包括：以一第一電路連接於所述至少一主放大器的輸出端和所述至少一峰值放大器的輸出端之間，其中所述第二混成匹配電路的所述第一電路作為所述多赫帝功率放大器的所述第二混成匹配電路的一阻抗逆變網路的一部分；其中，所述第一混成匹配電路與所述第二混成匹配電路中之至少一者包括：以至少一第二電路連接於所述至少一主放大器或至少一峰值放大器中之一者所對應的輸出端和一射頻接地端之間，所述至少一第二電路係由一電容性元件以及二電感性元件組成，所述電容性元件與所述二電感性元件其中之一並聯，且所述電容性元件與所述二電感性元件其中之另一串聯。
25. 如請求項24所述之製造多赫帝功率放大器的方法，其中所述至少一第二電路包括二個或二個以上的第二電路。
26. 如請求項24或25所述之製造多赫帝功率放大器的方法，其中連接所述第一混成匹配電路和所述第二混成匹配電路的所述阻抗逆變網路包括以下架構中的至少一者：四分之一波長轉換器、n階高通四分之一波長轉換器、n階低通四分之一波長轉換器、n級低通集總式四分之一波長變換器、n級高通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階高通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器、准集總式低通四分之一波長步階阻抗四分之一波長轉換器、准集總式n階高通四分之一波長轉換器、准集總式高通柴比雪夫轉換器、准集總式高通柴比雪夫四分之一波長轉換器、准集總式高通四分之一波長步階阻抗轉換器、准集總式高通四分之一波長步階阻抗四分之一波長轉換器，以及低通和高通集總式或分散式四分之一波長轉換器的組合。
27. 如請求項24或25所述之製造多赫帝功率放大器的方法，其中所述第一混成匹配電路或所述第二混成匹配電路的所述阻抗逆變網路包括以下架構中的至少一者：n級低通集總式四分之一波長變換器、四分之一波長短截傳輸線、准集總式n階低通濾波器、准集總式n階低通四分之一波長轉換器、准集總式低通柴比雪夫轉換器、准集總式低通柴比雪夫四分之一波長轉換器、准集總式低通四分之一波長步階阻抗轉換器以及准集總式低通四分之一波長步階阻抗四分之一波長轉換器。
28. 如請求項24或25所述之製造多赫帝功率放大器的方法，其中提供所述至少一峰值放大器包括提供至少二峰值放大器，且所述方法更包括：以至少一額外混成匹配電路連接於所述至少二峰值放大器的輸出端之間，使所述至少二峰值放大器中的任二個都與一混成匹配電路關聯，其中所述第一混成匹配電路、所述第二混成匹配電路及所述至少一額外混成匹配電路被所述阻抗逆變網路連接在一起且共享所述共同負載，其中連接所述至少一額外混成匹配電路包括：以一第一電路連接於所述至少二峰值放大器的輸出端之間，其中所述第一電路作為所述多赫帝功率放大器的所述至少一額外混成匹配電路的一阻抗逆變網路的一部分。

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