TWI817747B - 記憶體裝置及其管理方法 - Google Patents

Abstract

一種記憶體裝置及其管理方法被提出。記憶體裝置包括控制器以及至少一記憶體通道。記憶體通道包括至少一記憶體晶片。至少一記憶體晶片共同透過中斷信號線以耦接至控制器，其中至少一記憶體晶片產生至少一區域中斷信號，並使至少一區域中斷信號執行邏輯運算以產生共同中斷信號。中斷信號線用以傳輸共同中斷信號至控制器。

Description

記憶體裝置及其管理方法

本發明是有關於一種記憶體裝置及其管理方法，且特別是有關於一種可減低控制器負載的記憶體裝置及其管理方法。

在現今的技術領中，固態硬碟已被廣泛的應用在多種不同的應用領域中。為了提升固態硬碟的表現度以及記憶容量，現今技術領域中，常在一個記憶通道中設置多個記憶體晶片。如論如何，要識別記憶通道中的每個記憶體晶片的閒置或忙碌狀態，不是一件簡單的事情。

在習知技術中，控制器可透過經常性的發送狀態讀取命令來對每個記憶體晶片進行其閒置或忙碌狀態的讀取動作。然而，針對每個記憶體晶片頻繁的進行閒置或忙碌狀態的讀取動作，常造成控制器的過載，並降低控制器的表現度，影響記體裝置整體的工作效能。

本發明提供多種種記憶體裝置及其管理方法，可有效減輕控制器的過載狀態。

本發明的記憶體裝置包括控制器以及至少一記憶體通道。記憶體通道包括至少一記憶體晶片。記憶體晶片共同透過中斷信號線以耦接至控制器，其中記憶體晶片產生至少一區域中斷信號，並使區域中斷信號執行邏輯運算以產生共同中斷信號。中斷信號線用以傳輸共同中斷信號至控制器。

本發明的另一記憶體裝置包括控制器以及至少一記憶體通道。控制器具有至少一命令佇列，其中至少一命令佇列記錄多個操作命令以及分別對應操作命令的多個操作完成時間。至少一記憶體通道耦接至至少一命令佇列，至少一記憶體通道包括至少一記憶體晶片。其中，控制器，基於被執行各操作命令，根據對應的各操作完成時間以在時間點傳送狀態讀取命令至對應的選中記憶體晶片。

本發明的記憶體裝置的管理方法包括：使至少一記憶體晶片共同透過中斷信號線以耦接至控制器；使記憶體晶片產生至少一區域中斷信號；使區域中斷信號執行邏輯運算以產生共同中斷信號；以及，透過中斷信號線以傳送共同中斷信號至控制器。

本發明的另一記憶體裝置的管理方法包括：設置至少一命令佇列以對應至少一記憶體通道，其中至少一記憶體通道包括至少一記憶體晶片；使至少一命令佇列記錄多個操作命令以及多個操作完成時間；以及，設置計時器，使計時器根據各操作完成時間進行計時，並藉以產生傳送狀態讀取命令至對應的選中記憶體晶片的時間點。

基於上述，本發明的各個記憶體晶片透過共同中斷信號來傳送其閒置或忙碌的狀態。在當共同中斷信號顯示有至少一記憶體晶片為閒置時，控制器再針對各個記憶體晶片的閒置或忙碌狀態進行詢問。如此一來，可有效降低控制器需針對多個記憶體晶片的閒置或忙碌的狀態一再進行詢問而產生的過載現象，提供記憶體裝置的工作效率。

請參照圖1A，圖1A繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置100包括控制器110以及由多個記憶體晶片121~12N所形成的一記憶體通道MC。記憶體晶片121~12N共同耦接至中斷信號線IRW，並透過中斷信號線IRW耦接至控制器110。記憶體晶片121~12N並共用資料匯流排DBUS以與控制器110進行通信。控制器110另透過多條晶片選擇信號線以分別傳送晶片選擇信號CS1~CSN至記憶體晶片121~12N。

在本實施例中，記憶體晶片121~12N的內部可分別產生多個區域中斷信號。記憶體晶片121~12N可分別使區域中斷信號被傳送至中斷信號線IRW上，並透過針對上述的區域中斷信號執行一邏輯運算來產生共同中斷信號IR。其中，記憶體晶片121~12N可透過線與（wired AND）的方式來耦接至中斷信號線IRW，因此，記憶體晶片121~12N可透過針對區域中斷信號執行及運算來產生共同中斷信號IR，並將共同中斷信號IR傳送至控制器110。

在本實施例中，共同中斷信號IR可用來顯示記憶體晶片121~12N的忙碌以及閒置狀態。在細節上，各記憶體晶片121~12N所產生的各區域中斷信號用以表示對應的各記憶體晶片121~12N的操作命令的完成狀態。其中，以記憶體晶片121為範例，當記憶體晶片121接收到操作命令時（例如資料存取命令），記憶體晶片121可進行忙碌狀態以執行資料存取動作。此時，記憶體晶片121可使所產生的區域中斷信號為邏輯1。並且，在當記憶體晶片121為已完成操作命令的閒置狀態時，記憶體晶片121可拉低所產生的區域中斷信號為邏輯0。而基於共同中斷信號IR是所有的區域中斷信號的及邏輯運算的結果，共同中斷信號IR可對應被拉低為邏輯0。相對的，若記憶體晶片121為未完成操作命令的忙碌狀態時，記憶體晶片121可維持所產生的區域中斷信號為邏輯1。

也就是說，在本實施例中，當共同中斷信號IR被拉低為邏輯0的事件發生時，控制器110可以得知記憶體晶片121~12N中的至少其中之一已完成所要執行的操作命令，並處於閒置狀態。

在另一方面，當控制器110偵測出共同中斷信號IR被拉低為邏輯0時，控制器110可針對記憶體晶片121~12N進行狀態查詢動作。其中，透過使晶片選擇信號CS1~CSN的其中之一被致能，控制器110可選擇記憶體晶片121~12N的其中之一以作為選中記憶體晶片（例如為記憶體晶片121），並透過資料匯流排DBUS傳送狀態讀取命令至記憶體晶片121，來讀取記憶體晶片121的閒置或忙碌狀態。

在當記憶體晶片121接收到狀態讀取命令時，若記憶體晶片121為已完成操作命令的閒置狀態時，則可透過資料匯流排DBUS傳送閒置資訊至控制器110；相反的，若記憶體晶片121為未完成操作命令的忙碌狀態時，則可透過資料匯流排DBUS傳送忙碌資訊至控制器110。另外，若記憶體晶片121為已完成操作命令的閒置狀態時，可根據所接收到狀態讀取命令，來清除其所產生的區域中斷信號，並使其所產生的區域中斷信號為邏輯1。

在本實施例中，控制器110可依序設定各個記憶體晶片121~12N為選中記憶體晶片，並依序地針對記憶體晶片121~12N發送狀態讀取命令，並藉以詢問所有的記憶體晶片121~12N的閒置或忙碌狀態。

此外，關於狀態讀取命令的發送時間點，控制器110可預估選中記憶體晶片完成操作命令所需的時間，基於操作命令發送至選中記憶體晶片的時間，來發送狀態讀取命令至選中記憶體晶片。如此一來，控制器110可以降低詢問記憶體晶片121~12N的閒置或忙碌狀態的次數，節省功率消耗。

在當所有的記憶體晶片121~12N所產生的區域中斷信號都被清除為邏輯1時，共同中斷信號IR可恢復為邏輯1。

在本實施例中，記憶體通道MC的數量可以為一個或多個，沒有固定的限制。記憶體通道MC中所包括的記憶體晶片121~12N則可以為單位元（SLC）或多位元（MLC）的反及式快閃（NAND Flash）記憶體晶片、反或式快閃記憶體、隨機存取記憶體等本領域所熟知的任意形式的記憶體晶片。

請參照圖1B，圖1B繪示本發明另一實施例的記憶體裝置的示意圖。與圖1A的記憶體裝置100不相同的，圖1B中的記憶體裝置100中的記憶體通道MC可由單一個記憶體晶片121來形成。記憶體通道MC透過中斷信號線IRW、資料匯流排DBUS以及晶片選擇信號線以耦接至控制器110。記憶體晶片121接收晶片選擇信號CS1。記憶體晶片121耦接中斷信號線IRW，傳輸區域中斷信號至中斷信號線IRW並透過使區域中斷信號與邏輯1執行邏輯運算來產生共同中斷信號IR。

以下請參照圖2A至圖2C，圖2A至圖2C繪示本發明實施例的記憶體裝置的動作波形圖。請同步參照圖1，在圖2A中，控制器110，透過資料流排DBUS，以提供為讀取命令的操作命令RDCMD至選中記憶體晶片。選中記憶體晶片在接收到操作命令RDCMD後，使其內部的就緒信號RDY被拉低為邏輯0，並在一個時間延遲tR後，在完成操作命令RDCMD後，使內部的就緒信號RDY被拉高為邏輯1。基於操作命令RDCMD已被完成，選中記憶體晶片可拉低其所產生的區域中斷信號，並進一步使共同中斷信號IR被拉低為邏輯0。

在圖2B中，在共同中斷信號IR為邏輯0的條件下，在時間循環CT為操作命令傳輸循環CMDIN時，控制器110透過資料匯流排DBUS傳送狀態讀取命令RSTA至選中記憶體晶片。若此時選中記憶體晶片為已完成操作命令的閒置狀態，選中記憶體晶片可在時間循環CT為資料輸出循環DOUT時，透過資料匯流排DBUS傳送為閒置狀態的閒置資訊STA至控制器110。並且，選中記憶體晶片可對應狀態讀取命令RSTA以清除所產生的區域中斷信號為邏輯1，並進一步使共同中斷信號轉態為邏輯1。

在圖2C中，在共同中斷信號IR為邏輯1的條件下，在時間循環CT為操作命令傳輸循環CMDIN時，控制器110透過資料匯流排DBUS傳送狀態讀取命令RSTA至選中記憶體晶片。若此時選中記憶體晶片為未完成操作命令的忙碌狀態，選中記憶體晶片可在時間循環CT為資料輸出循環DOUT時，透過資料匯流排DBUS傳送為忙碌狀態的忙碌資訊STB至控制器110。此時，共同中斷信號可維持為邏輯1。

以下請參照圖3，圖3繪示本發明實施例的記憶體裝置的記憶體晶片的閒置或忙碌狀態的記錄動作的流程圖。請搭配參照圖1，在步驟S310中，控制器110判斷是否有新的操作命令要被執行，若控制器110判斷出無新的操作命令要被執行，可結束此流程。若控制器110判斷出有新的操作命令要被執行，可執行步驟S320。在步驟S320中，控制器110針對對應操作命令的邏輯位址進行轉換，以獲得執行操作命令的記憶體晶片的實體位址。接著，在步驟S330中，控制器110可判斷對應操作命令的記憶體晶片是否為閒置狀態，若記憶體晶片非為閒置狀態，可結束此流程。相對的，若記憶體晶片為閒置狀態，可執行步驟S340。

在步驟S340中，控制器110發送操作命令至對應的記憶體晶片。並且在步驟S350中，控制器110可記錄此記憶體晶片為忙碌狀態，並可結束此流程。

以下則請參照圖4，圖4繪示本發明實施例的記憶體裝置的中斷事件的觸發動作的流程圖。同樣請搭配參照圖1，在步驟S410中，控制器110可判斷中斷信號IR是否在下降緣，若判斷結果為是，可執行步驟S430以觸發中斷事件。其中，當中斷信號IR第一次出現下降緣（由邏輯1轉態至邏輯0），控制器110可直接執行步驟S430以觸發中斷事件。

在中斷事件被觸發後，控制器110可發出狀態讀取命令至記憶體晶片121~12N。

另外，若步驟S410中的判斷結果為否，控制器110並可在記憶體晶片121~12N接收狀態讀取命令一預定時間後，判斷中斷信號IR是否保持在邏輯0。若中斷信號IR仍保持在邏輯0，控制器110可直接執行步驟S430以觸發中斷事件。若中斷信號IR並非保持在邏輯0，則可結束此流程。

請繼續參照圖5，圖5繪示本發明圖4實施例的中斷事件的動作流程圖。在當步驟S430被執行以觸發中斷事件後，可進入圖5的步驟流程。其中，控制器110在步驟S510中判斷中斷事件是否被觸發，若是則進入步驟S520，若否則結束此流程。接著，控制器110可選擇記憶體晶片121~12N的其中之一以作為選中記憶體晶片，並判斷選中記憶體晶片是否在忙碌中（步驟S520）。若判斷結果為是，控制器110可傳送狀態讀取命令至選中記憶體晶片（步驟S530），並在步驟S540中，進行記憶體晶片的閒置或忙碌狀態的更新動作。其中，透過傳送狀態讀取命令至選中記憶體晶片，可清除選中記憶體晶片所傳送的區域中斷信號，控制器110並可將選中記憶體晶片已為閒置的狀態，記錄至一查找資訊中。

若在步驟S520中，控制器110判斷的結果為否，則可執行步驟S560。

在本實施例中，查找資訊可以利用控制器110中的暫存器來記錄，或應用內建或外掛的記憶體來記錄，沒有一定的限制。

在步驟S550中，控制器110可根據最新的狀態資訊來執行記憶體晶片121~12N的操作策略。

在步驟S560中，控制器110可判斷選中記憶體晶片是否為最後一個記憶體晶片，若是則可執行步驟S570。若判斷結果為否，控制器110可選中下一個記憶體晶片，並重新執行步驟S520。

在步驟S570中，可設定一預設時間，並設定透過計時器以在預設時間後的時間點檢查共同中斷信號是否仍為邏輯0。

以下請參照圖6，圖6繪示本發明另一實施例的記憶體裝置的方塊圖。記憶體裝置600可以為一固態硬碟，並耦接至主機端601。記憶體裝置600包括控制器610以及記憶體通道MC1以及MC2。記憶體通道MC1具有記憶體晶片6211~621N，記憶體晶片6211~621N透過一共同中斷信號線以產生一共同中斷信號IR1。控制器610透過資料匯流排DBUS1以與記憶體晶片6211~621N進行資料傳輸動作，控制器610並透過晶片選擇信號CS11~CS1N以選擇記憶體晶片6211~621N的其中之一來進行操作。記憶體通道MC2具有記憶體晶片6221~622M，記憶體晶片6221~622M透過另一共同中斷信號線以產生共同中斷信號IR2。控制器610透過資料匯流排DBUS2以與記憶體晶片6221~622M進行資料傳輸動作，控制器610並透過晶片選擇信號CS21~CS2M以選擇記憶體晶片6221~622M的其中之一來進行操作。其中記憶體通道MC1中的記憶體晶片6211~621N的數量，與記憶體通道MC2中的記憶體晶片6221~622M的數量可以相同或不相同。

在本實施例中，控制器610包括多個處理器611、介面電路612、613、計時器614、快閃轉換層（Flash Translation Layer, FTL）615以及靜態記憶體616。處理器611耦接至介面電路612，並透過介面電路612耦接至主機端601。處理器611並耦接至介面電路613，並透過介面電路613耦接至記憶體通道MC1以及MC2。處理器611用以根據主機端601的需求，發送多個操作命令至記憶體通道MC1以及MC2，並對記憶體通道MC1以及MC2中的記憶體晶片6211~622M執行資料存取動作。

控制器610可用以執行如前述多個實施例的動作流程，並藉以記錄記憶體通道MC1以及MC2中的記憶體晶片6211~622M的閒置或忙碌狀態。

此外，計時器614耦接至處理器611。計時器614可根據一預設時間進行計時，並在預設時間後的時間點，檢查共中斷信號是否仍為邏輯0。

附帶一提的，控制器610中的處理器611可另耦接外掛的動態記憶體630，並應用動態記憶體630來進行暫存資料的存取動作。

關於記憶體裝置的動作方式，可參照圖7繪示的記憶體裝置的記憶體晶片的管理方法的波形圖。其中，請同步參照圖6，並以記憶體通道MC1中的記憶體晶片6211、6212為範例。其中記憶體晶片6211、6212分別產生區域中斷信號LIR1、LIR2。共同中斷信號IR1則為區域中斷信號LIR1、LIR2的及邏輯運算的結果。

在圖7中，在時間點0以及1，控制器610透過資料匯流排DBUS1依序發送操作命令CMD0至記憶體晶片6211以及CMD1至記憶體晶片6212。在時間點3，記憶體晶片6211已完成操作命令CMD0並使所產生的區域中斷信號LIR1被拉低為邏輯0。在此時，共同中斷信號IR1對應被拉低為邏輯0並產生下降緣。

接著，在時間點4，記憶體晶片6212已完成操作命令CMD1並使所產生的區域中斷信號LIR2被拉低為邏輯0。在此同時，控制器610透過資料匯流排DBUS1來針對記憶體晶片6211發送狀態讀取命令RSTA0。

由於在時間點4時，記憶體晶片6211已完成操作命令CMD0並為閒置狀態，記憶體晶片6211對應狀態讀取命令RSTA0來在時間點5清除所產生的區域中斷信號LIR1為邏輯1。在另一方面，在時間點5，基於記憶體晶片6211為閒置狀態，控制器610可再透過資料匯流排DBUS1以發送操作命令CMD0至記憶體晶片6211。

在時間點6，控制器610透過資料匯流排DBUS1以發送狀態讀取命令RSTA1至記憶體晶片6212。在時間點7，記憶體晶片6212對應狀態讀取命令RSTA1以清除所產生的區域中斷信號LIR2為邏輯1。共同中斷信號IR1也在時間點7轉態為邏輯1。值得一提的，控制器610可基於時間點6所發送的狀態讀取命令RSTA1，以在一個預設時間TD（例如等於2）後的時間點9以檢查共同中斷信號IR1是否為邏輯1。

在時間點7，控制器610發送操作命令CMD1至記憶體晶片6212。經過時間點8~10後，在時間點11，基於記憶體晶片6211已完成操作命令CMD1，區域中斷信號LIR2以及共同中斷信號IR1在時間點11同步變更為邏輯0。

接著，在時間點12以及13，控制器610依序發送狀態讀取命令RSTA0、RSTA1至記憶體晶片6211、6212。而在時間點14，基於記憶體晶片6211已完成在時間點5所接收的操作命令CMD0，因此記憶體晶片6211拉低所產生的區域中斷信號LIR1。

在此，控制器610可基於時間點13所發送的狀態讀取命令RSTA1，以在一個預設時間TD後的時間點16以檢查共同中斷信號IR1是否為邏輯1。由於此時共同中斷信號IR1並非為邏輯1，控制器610可在時間點16後的時間點17，發送狀態讀取命令RSTA0至記憶體晶片6211，並在時間點18清除記憶體晶片6211所產生的區域中斷信號LIR1為邏輯1，並對應使共同中斷信號IR1為邏輯1。

以下請參照圖8，圖8繪示本發明另一實施例的記憶體裝置的方塊圖。記憶體裝置800可以為一固態硬碟，並耦接至主機端801。記憶體裝置800包括控制器810以及記憶體通道MC1以及MC2。記憶體通道MC1具有記憶體晶片8211~821N。記憶體通道MC2具有記憶體晶片8221~822M。其中記憶體通道MC1中的記憶體晶片8211~821N的數量，與記憶體通道MC2中的記憶體晶片8221~822M的數量可以相同或不相同。

在本實施例中，控制器810包括多個處理器811、介面電路812、813、計時器814、快閃轉換層（Flash Translation Layer, FTL）815、靜態記憶體816以及命令佇列817、818。與圖6實施例不相同的，本實施例的記憶體裝置800中設置命令佇列817、818。命令佇列817、818可透過先進先出（First In First Out, FIFO）電路來實施。命令佇列817、818耦接在處理器811以及介面電路812間，並分別對應記憶體通道MC1以及MC2。

在本實施例中，處理器811將每一個操作命令以及操作命令的操作完成時間寫入至命令佇列817或818。每一個操作命令可以為讀出、寫入或是抹除操作命令。命令佇列817或818可透過介面電路812將操作命令以及操作完成時間發送至記憶體晶片8211~821N或記憶體晶片8221~822N。此外，介面電路812並將操作命令的操作完成時間寫入至計時器814。計時器814在完成操作完成時間的計時動作後通知介面電路812，並使介面電路812發送狀態讀取命令以讀取記憶體晶片8211~821N或記憶體晶片8221~822N的操作狀態。並在當操作命令已被完成後，處理器811可觸發中斷事件。

以下請參照圖9，圖9繪示本發明圖8實施例的記憶體裝置的動作流程圖。其中，在步驟S910中，控制器可判斷命令佇列中是否有任務存在（有無儲存操作命令），若命令佇列中沒有任務存在，可結束此流程。若命令佇列中有任務存在，控制器可執行步驟S920以判斷命令佇列中的操作命令所對應的記憶體晶片是否為閒置，若對應的記憶體晶片為閒置，可執行步驟S930；若對應的記憶體晶片為忙碌，可執行步驟S950。

在步驟S930中，控制器可將命令佇列中對應操作命令的操作完成時間讀出，並將其設定至計時器中。在步驟S940中，控制器可傳送操作命令至對應的記憶體晶片。

在步驟S950中，控制器判斷計時器是否完成計數動作，並在計時器完成計數動作後，判斷資料匯流排是否為空閒。在當資料匯流排為空閒時，傳送狀態讀取命令至對應的記憶體晶片。

在步驟S980中，控制器透過狀態讀取命令以檢查對應的記憶體晶片是否完成操作命令的狀態結果。在當操作命令未被完成時，重新執行步驟S970，並在當操作命令已被完成後，執行步驟S990。控制器可在步驟S990中觸發中斷事件。

在中斷事件被觸發後，控制器可判斷命令佇列所接收的操作命令是否皆操作完成，並可根據記憶體晶片的狀態資訊來執行相關的存取策略。

請參照圖10，圖10繪示本發明實施例的記憶體裝置的管理方法的流程圖。其中，在步驟S1010中，使至少一記憶體晶片共同透過中斷信號線以耦接至控制器。在步驟S1020中則使記憶體晶片產生至少一區域中斷信號。在步驟S1030中，記憶體晶片可透過線與（wired AND）的方式使區域中斷信號執行邏輯運算以產生共同中斷信號。在步驟S1040中，則透過中斷信號線以傳送共同中斷信號至控制器。

關於上述步驟的實施細節，在前述的實施例中已有詳細的說明，在此恕不多贅述。

請參照圖11，圖11繪示本發明實施例的記憶體裝置的管理方法的流程圖。其中，在步驟S1110中，設置至少一命令佇列以對應至少一記憶體通道，其中記憶體通道包括一個或多個記憶體晶片。在步驟S1120中則使至少一命令佇列記錄多個操作命令以及多個操作完成時間。在步驟S1130中則設置計時器，使計時器根據各操作完成時間進行計時，並藉以產生傳送狀態讀取命令至對應的選中記憶體晶片的時間點。

關於上述步驟的實施細節，在前述的實施例中已有詳細的說明，在此恕不多贅述。

綜上所述，在本發明實施例中，各記憶體晶片可透過拉低所產生的區域中斷信號以拉低中斷信號。控制器可對應中斷信號的拉低現象來執行詢問各記憶體晶片的閒置或忙碌狀態。如此一來，記憶體裝置可在合適的時間點詢問各記憶體晶片的閒置或忙碌狀態，可有效節省功率消耗，提升記憶體裝置的工作效能。

0~18:時間點

100、600、800:記憶體裝置

110、610、810:控制器

121~12N、6211~621N、6221~622M、8211~821N、8221~822M:記憶體晶片

611、811:處理器

612、613、812、812:介面電路

614、814:計時器

615、815:快閃轉換層

616、816:靜態記憶體

817、818:命令佇列

CMDIN:操作命令傳輸循環

CS1~CSN:晶片選擇信號

CT:時間循環

DBUS、DBUS1、DBUS2:資料匯流排

DOUT:資料輸出循環

IR:共同中斷信號

IRW:中斷信號線

LIR1、LIR2:區域中斷信號

MC、MC1、MC2:記憶體通道

RDCMD、CMD0、CMD1:操作命令

RDY:就緒信號

RSTA、RSTA0、RSTA1:狀態讀取命令

S310~S350、S410~S430、S510~S560、S910~S990、S1010~S1040、S1110~S1130:步驟

TD:預設時間

圖1A繪示本發明一實施例的記憶體裝置的示意圖。 圖1B繪示本發明另一實施例的記憶體裝置的示意圖。 圖2A至圖2C繪示本發明實施例的記憶體裝置的動作波形圖。 圖3繪示本發明實施例的記憶體裝置的記憶體晶片的閒置或忙碌狀態的記錄動作的流程圖。 圖4繪示本發明實施例的記憶體裝置的中斷事件的觸發動作的流程圖。 圖5繪示本發明圖4實施例的中斷事件的動作流程圖。 圖6繪示本發明另一實施例的記憶體裝置的方塊圖。 圖7繪示記憶體裝置的記憶體晶片的管理方法的波形圖。 圖8繪示本發明另一實施例的記憶體裝置的方塊圖。 圖9繪示本發明圖8實施例的記憶體裝置的動作流程圖。 圖10以及圖11分別繪示本發明不同實施例的記憶體裝置的管理方法的流程圖。

100:記憶體裝置

110:控制器

121~12N:記憶體晶片

MC:記憶體通道

IRW:中斷信號線

DBUS:資料匯流排

CS1~CSN:晶片選擇信號

IR:共同中斷信號

Claims (17)

1. 一種記憶體裝置，包括：一控制器；以及至少一記憶體通道，包括：至少一記憶體晶片，共同透過一中斷信號線以耦接至該控制器，其中該至少一記憶體晶片分別產生至少一區域中斷信號，並使該至少一區域中斷信號傳送至該中斷信號線上，並透過針對該至少一區域中斷信號執行一邏輯運算以產生一共同中斷信號，該中斷信號線用以傳輸該共同中斷信號至該控制器。
2. 如請求項1所述的記憶體裝置，其中各該至少一區域中斷信號用以表示對應的各該至少一記憶體晶片的操作命令的完成狀態。
3. 如請求項2所述的記憶體裝置，其中該邏輯運算為邏輯及運算，當各該至少一記憶體晶片已完成操作命令而為一閒置狀態時，對應的各該至少一區域中斷信號為邏輯0，當各該至少一記憶體晶片未完成操作命令而為一忙碌狀態時，對應的各該至少一區域中斷信號為邏輯1。
4. 如請求項3所述的記憶體裝置，其中當該至少一記憶體晶片均為該忙碌狀態時，該共同中斷信號為邏輯1。
5. 如請求項3所述的記憶體裝置，其中當該至少一記憶體晶片中的至少其中之一為該閒置狀態時，該共同中斷信號為邏輯0。
6. 如請求項1所述的記憶體裝置，其中該控制器更透過一資料匯流排以耦接至該至少一記憶體晶片，並透過至少一晶片選擇信號線以分別發送多個晶片選擇信號至該至少一記憶體晶片。
7. 如請求項6所述的記憶體裝置，其中當該共同中斷信號變更為一設定邏輯值時，該控制器透過該資料匯流排傳送一狀態讀取命令至一選中記憶體晶片。
8. 如請求項7所述的記憶體裝置，其中當該選中記憶體晶片為一閒置狀態時，該選中記憶體晶片對應該狀態讀取命令以回復一閒置資訊並清除對應的各該區域中斷信號。
9. 如請求項7所述的記憶體裝置，其中當該選中記憶體晶片為一忙碌狀態時，該選中記憶體晶片對應該狀態讀取命令以回復一忙碌資訊並維持對應的各該區域中斷信號不變。
10. 如請求項1所述的記憶體裝置，其中該控制器更記錄各該至少一記憶體晶片的閒置或忙碌狀態。
11. 一種記憶體裝置的管理方法，包括：使至少一記憶體晶片共同透過一中斷信號線以耦接至一控制器；使該至少一記憶體晶片產生至少一區域中斷信號；使該至少一區域中斷信號傳送至該中斷信號線上；透過針對該至少一區域中斷信號執行一邏輯運算以產生一共同中斷信號；以及 透過該中斷信號線以傳送該共同中斷信號至該控制器。
12. 如請求項11所述的記憶體裝置的管理方法，其中各該至少一區域中斷信號分別用以表示對應的各該至少一記憶體晶片的操作命令的完成狀態。
13. 如請求項11所述的記憶體裝置的管理方法，其中該邏輯運算為邏輯及運算，當各該至少一記憶體晶片已完成操作命令而為一閒置狀態時，使對應的各該至少一區域中斷信號為邏輯0；以及當各該至少一記憶體晶片未完成操作命令而為一忙碌狀態時，使對應的各該至少一區域中斷信號為邏輯1。
14. 如請求項13所述的記憶體裝置的管理方法，其中當該至少一記憶體晶片均為該忙碌狀態時，該共同中斷信號為邏輯1，當該至少一記憶體晶片中的至少其中之一為該閒置狀態時，該共同中斷信號為邏輯0。
15. 如請求項11所述的記憶體裝置的管理方法，更包括：當該共同中斷信號變更為一設定邏輯值時，透過一資料匯流排以搭配對應的一晶片選擇信號以根據一操作完成時間來傳送一狀態讀取命令至一選中記憶體晶片。
16. 如請求項15所述的記憶體裝置的管理方法，更包括： 當該選中記憶體晶片為一閒置狀態時，使該選中記憶體晶片對應該狀態讀取命令以回復一閒置資訊並清除對應的各該至少一區域中斷信號。
17. 如請求項15所述的記憶體裝置的管理方法，當該選中記憶體晶片為一忙碌狀態時，使該選中記憶體晶片對應該狀態讀取命令以回復一忙碌資訊並維持對應的各該至少一區域中斷信號不變。

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