TWI807275B - 用以管理快閃記憶體模組的方法、快閃記憶體控制器與電子裝置 - Google Patents

用以管理快閃記憶體模組的方法、快閃記憶體控制器與電子裝置 Download PDF

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Abstract

本發明揭露了一種用以管理一快閃記憶體模組的方法，其中，該方法包含以下步驟：將該快閃記憶體模組中的複數個區塊分為複數個分組；掃描每一分組的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。

Description

用以管理快閃記憶體模組的方法、快閃記憶體控制器與電子裝置
本發明係相關於一種快閃記憶體，尤指一種快閃記憶體模組管理方法以及相關的快閃記憶體控制器。
在快閃記憶體模組中，當資料被長時間儲存在一區塊時，資料可能會遭受一保存問題，也就是資料品質可能下降，並且快閃記憶體控制器需要使用複雜的解碼方法(例如軟解碼方法)或獨立磁盤冗餘陣列(Redundant Array of Independent Disks, RAID)資料復原來獲取資料，從而增加了讀取時間。為了避免此保存問題，快閃記憶體控制器需要定期掃描許多區塊，以確定是否有任何區塊遭受資料保存問題。然而，如果要掃描的區塊太多，則系統性能可能會嚴重下降；如果只掃描幾個區塊，則可能找不到具有資料保存問題的區塊。因此，如何提供一種能有效地判定具有資料保存問題的區塊的掃描方法，已成為一個重要的課題。
本發明之一目的在於提供一種用以管理一快閃記憶體模組的方法，可以對該快閃記憶體模組的區塊進行分組，以使該快閃記憶體模組能有效率地對區塊進行掃描，以解決上述的問題。
本發明一實施例揭示了一種用以管理一快閃記憶體模組的方法，該方法包含：將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊；掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
本發明另一實施例揭示了一種快閃記憶體控制器，其中該快閃記憶體控制器耦接至一快閃記憶體模組，以及該快閃記憶體控制器包含一記憶體以及一微處理器，該記憶體用以儲存一程式碼；以及該微處理器用來執行該程式碼以存取該快閃記憶體模組，其中該微處理器將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊；該微處理器掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；該微處理器僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及該微處理器透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
本發明又另一實施例揭示了一種電子裝置，該電子裝置包含一快閃記憶體模組以及一快閃記憶體控制器，該快閃記憶體控制器用以存取該快閃記憶體模組，其中該快閃記憶體控制器將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊；該快閃記憶體控制器掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；該快閃記憶體控制器僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及該快閃記憶體控制器透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
請參考第1圖，第1圖是本發明一實施例的一電子裝置10的示意圖，其中電子裝置10可包含一主機裝置(host device)50以及一記憶體裝置(memory device)100。主機裝置50 可包含至少一處理器(例如一個或多個處理器)，可被統稱為處理器52，且可進一步包含耦接至處理器52的一電源供應電路54，處理器52可用以控制主機裝置50的運作，而電源供應電路54可用來提供電源給處理器52與記憶體裝置100，並且輸出一個或多個驅動電壓至記憶體裝置100，記憶體裝置100可用以提供儲存空間給主機裝置50，並且從主機裝置50 取得該一個或多個驅動電壓作為記憶體裝置100的電源。主機裝置50的例子可包含(但不限於)：多功能行動電話（multifunctional mobile phone）、穿戴裝置、平板電腦（tablet）以及個人電腦（personal computer）諸如桌上型電腦及筆記型電腦。記憶體裝置100的例子可包含(但不限於)：固態硬碟(solid state drive, SSD)以及各種型式的嵌入式(embedded)記憶體裝置，例如符合快捷外設組件互聯 (Peripheral Component Interconnect Express, PCIe)標準的嵌入式記憶體裝置等等。依據本實施例，記憶體裝置100 可包含一快閃記憶體控制器(flash memory controller)110，且可另包含一快閃記憶體模組(flash memory module)120，其中快閃記憶體控制器110可用以控制記憶體裝置100的運作以及存取快閃記憶體模組120，以及快閃記憶體模組120係用以儲存資訊。快閃記憶體模組120可包含至少一快閃記憶體晶片，例如複數個快閃記憶體晶片122-1、122-2、…、122-N，其中「N」可表示大於1之正整數。
如第1圖所示，快閃記憶體控制器110 可包含一處理電路(例如一微處理器112)、一儲存單元(例如一唯讀記憶體(read-only memory, ROM)112M)、一控制邏輯電路114、一隨機存取記憶體(random access memory, RAM)116以及一傳輸介面電路118，其中上述元件可經由一匯流排(bus)彼此耦接。隨機存取記憶體116 係以一靜態隨機存取記憶體(Static RAM, SRAM)來實施，但本發明不限於此。隨機存取記憶體116可用以提供內部儲存空間給快閃記憶體控制器110，舉例來說，隨機存取記憶體116可用來作為一緩衝記憶體以緩衝資料。另外，本實施例的唯讀記憶體112M 可用以儲存一程式碼112C，且微處理器112 可用以執行程式碼112C以控制快閃記憶體模組120的存取。請注意，在某些例子中，程式碼112C可儲存在隨機存取記憶體116或任何型式的記憶體內。此外，控制邏輯電路114可用以控制快閃記憶體模組120，且控制邏輯電路114可包含一編碼器132、一解碼器134、一隨機化器（randomizer）136、一去隨機化器（de-randomizer）138以及其他電路。傳輸介面電路118可符合一特定通信標準(諸如串列高級技術附件(Serial Advanced Technology Attachment, SATA)標準、外設組件互聯(Peripheral Component Interconnect, PCI)標準、快捷外設組件互聯標準、通用快閃儲存(Universal Flash Storage, UFS)標準等等)，且可依據該特定通訊標準進行通訊，舉例來說，可以為了記憶體裝置100而和主機裝置50進行通訊，其中主機裝置50可包含符合該特定通訊標準之對應的傳輸介面電路，來和記憶體裝置100進行通訊。
在本實施例中，主機裝置50可將主機指令（host command）與對應的邏輯位址(logical address)傳送至快閃記憶體控制器110以存取記憶體裝置100，快閃記憶體控制器110 接收主機指令及邏輯位址，並將主機指令轉換成記憶體操作指令(可簡稱為操作指令)，並進一步以操作指令控制快閃記憶體模組120來對快閃記憶體模組120當中某些實體位址之記憶體單元（例如資料分頁）進行讀取、寫入(write)╱編程（program）等操作，其中實體位址對應於邏輯位址。當快閃記憶體控制器110對複數個快閃記憶體晶片122-1、122-2、…以及122-N中的任一快閃記憶體晶片122-n進行一抹除(erase)運作時(其中，「n」可以表示在區間[1, N]中的任一整數)，快閃記憶體晶片122-n的多個區塊(block)中的至少一區塊可被抹除，其中，該多個區塊中的每一區塊可包含多個分頁(例如資料分頁)，且一存取運作(例如讀取或寫入)可對一或多個分頁進行。
第2圖是依據本發明一實施例的一三維(three-dimensional, 3D)NAND型快閃記憶體的示意圖，舉例來說，前述的快閃記憶體晶片122-1、122-2、…以及122-N中的至少一者中的任一記憶體元件可基於第2圖所示的該三維 NAND快閃記憶體來實施，但本發明不限於此。
依據本實施例，該三維NAND型快閃記憶體可包含以一三維架構排列的複數個記憶體單元，諸如分別被排列於垂直Z軸的Nz層並且對齊分別對應於X軸、Y軸及Z軸的三個方向的(Nx * Ny * Nz)個記憶體單元{{M(1, 1, 1), …, M(Nx, 1, 1)}, {M(1, 2, 1), …, M(Nx, 2, 1)}, …, {M(1, Ny, 1), …, M(Nx, Ny, 1)}}、{{M(1, 1, 2), …, M(Nx, 1, 2)}, {M(1, 2, 2), …, M(Nx, 2, 2)}, …, {M(1, Ny, 2), …, M(Nx, Ny, 2)}}、…、以及{{M(1, 1, Nz), …, M(Nx, 1, Nz)}, {M(1, 2, Nz), …, M(Nx, 2, Nz)}, …, {M(1, Ny, Nz), …, M(Nx, Ny, Nz)}}，且可另包含用於進行選擇控制的複數個選擇電路(selector circuit)，諸如被排列於該Nz層上面的一上方層（upper layer）的(Nx * Ny)個上方選擇電路{MBLS(1, 1), …, MBLS(Nx, 1)}、{MBLS(1, 2), …, MBLS(Nx, 2)}、…及{MBLS(1, Ny), …, MBLS(Nx, Ny)}、以及被排列於該Nz層下面的一下方層（lower layer）的(Nx * Ny)個下方選擇電路{MSLS(1, 1), …, MSLS(Nx, 1)}、{MSLS(1, 2), …, MSLS(Nx, 2)}、…及{MSLS(1, Ny), …, MSLS(Nx, Ny)}。另外，該三維NAND型快閃記憶體可包含用於存取控制的複數條位元線（bit line）以及複數條字元線（word line），諸如被排列於該上方層上面的一頂部層（top layer）的Nx條位元線BL(1)、…及BL(Nx)、以及分別被排列於該Nz層的(Ny * Nz)條字元線{WL(1, 1), WL(2, 1), …, WL(Ny, 1)}、{WL(1, 2), WL(2, 2), …, WL(Ny, 2)}、…及{WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz)}。此外，該三維NAND型快閃記憶體可包含用於進行選取控制的複數條選擇線(selection line)，諸如被排列於該上方層的Ny條上方選擇線BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列於該下方層的Ny條下方選擇線SLS(1)、SLS(2)、…及SLS(Ny)，且可另包含用於提供多個參考位準的複數條源極線(source line)，諸如被排列於該下方層下面的一底部層（bottom layer）的Ny個源極線SL(1)、SL(2)、…及SL(Ny)。
如第2圖所示，該三維NAND型快閃記憶體可被區分成沿著Y軸分佈的Ny個電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)。為便於理解，電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有與一平面(planar)NAND快閃記憶體（其記憶體單元被排列於一單一層）類似的某些電氣特徵，因此可分別被視為多個虛擬二維（pseudo-2D）電路模組，但本發明不限於此。另外，電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一電路模組PS2D(ny)可包含Nx個次要（secondary）電路模組S(1, ny)、…及S(Nx, ny)，其中「ny」可表示區間[1, Ny]中之任一整數。例如，電路模組PS2D(1)可包含Nx個次要電路模組S(1, 1)、…及S(Nx, 1)，電路模組PS2D(2)可包含Nx個次要電路模組S(1, 2)、…及S(Nx, 2)，…，以及電路模組PS2D(Ny)可包含Nx個次要電路模組S(1, Ny)、…及S(Nx, Ny)。在電路模組PS2D(ny)中，次要電路模組S(1, ny)、…及S(Nx, ny)中的任一個次要電路模組S(nx, ny)可包含Nz個記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)，且可包含對應於記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)的一組選擇電路，諸如上方選擇電路MBLS(nx, ny)以及下方選擇電路MSLS(nx, ny)，其中「nx」可表示區間[1, Nx]中之任一整數。上方選擇電路MBLS(nx, ny)、下方選擇電路MSLS(nx, ny)以及記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)可由電晶體來實施，例如，上方選擇電路以及下方選擇電路MSLS(nx, ny)可由不具有任何浮動閘極（floating gate）的普通電晶體來實施，而記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)中之任一記憶體單元M(nx, ny, nz)可由一浮動閘極電晶體來實施，其中「nz」可表示區間[1, Nz]中之任一整數，但本發明不限於此。此外，在電路模組PS2D(ny)中的上方選擇電路MBLS(1, ny)、…及MBLS(Nx, ny)可依據對應的選擇線BLS(ny)上的選擇訊號來進行選擇，而在電路模組PS2D(ny)中的下方選擇電路MSLS(1, ny)、…及MSLS(Nx, ny)可依據對應的選擇線SLS(ny)上的選擇訊號來進行選擇。
在快閃記憶體模組120中，當快閃記憶體晶片122-1～122-N中任一者的區塊作為單階儲存單元(single-level cell, SLC)區塊時，該區塊內的每一實體分頁對應於一邏輯分頁，亦即該分頁的每個記憶體單元僅用以儲存一位元，其中一實體分頁可包含由一字元線所控制的多個電晶體(例如對應至字元線WL(1, Nz)的記憶體單元M(1, 1, Nz)～M(Nx, 1, Nz)形成一實體分頁)。當快閃記憶體晶片122-1～122-N中任一者的區塊作為多階儲存單元(multiple-level cell, MLC)區塊時，該區塊內的每一實體分頁對應於二個邏輯分頁，亦即該分頁的每個記憶體單元用以儲存二個位元。當快閃記憶體晶片122-1～122-N中任一者的區塊作為三階儲存單元(triple-level cell, TLC)區塊時，該區塊內的每一實體分頁對應於三個邏輯分頁，亦即該分頁的每個記憶體單元用以儲存三個位元。當快閃記憶體晶片122-1～122-N中任一者的區塊作為四階儲存單元(quad-level cell, QLC)區塊時，該區塊內的每一實體分頁對應於四個邏輯分頁，亦即該分頁的每個記憶體單元用以儲存四個位元。
第3圖是當一快閃記憶體控制器110寫入資料至快閃記憶體模組120的區塊時用來管理快閃記憶體模組120的方法的流程圖。在步驟300中，流程開始，並且快閃記憶體控制器110和快閃記憶體模組120從電源關閉狀態啟動電源。在步驟302中，快閃記憶體控制器302開始建立新的分組，其中該新的分組具有一分組索引(group index)，該分組索引是先前的分組索引加1。舉例來說，如果快閃記憶體控制器110之前已經建立了十個分組且該十個分組中最新的分組具有一分組索引「10」，則再新建立分組的分組索引是「11」。在步驟304，判斷微處理器112是否產生了用於儲存資料的新區塊（空白區塊），如果有產生新區塊，則流程進入步驟310；如果沒有產生新區塊，則流程進入步驟306。在步驟306中，判斷微處理器112是否從主機裝置50接收到關機通知，若是，則流程進入步驟308，使快閃記憶體控制器110和快閃記憶體模組120電源關閉，若否，則流程進入步驟304。
在步驟310中，微處理器112獲得一目前時間，其中該目前時間可以從主機裝置50獲得(例如2020/07/21，15:00)。在步驟312中，微處理器312判斷在步驟304中生成的新區塊是否為該分組的第一區塊，若是，則進入步驟318；若否，則流程進入步驟314。在步驟314，微處理器112獲得最後的寫入時間(即，該分組中區塊的最新寫入時間）。在步驟316，微處理器112計算該目前時間和該最後寫入時間之間的一時間間隔。在步驟318，微處理器112將該目前時間設為該最後寫入時間。
在步驟320中，微處理器112判斷該時間間隔是否大於一閾值，若是，則進入步驟324；若否，則流程進入步驟322。在步驟322中，微處理器112將在步驟304中產生的新區塊加入在步驟302中建立的分組中，然後流程重新回到步驟304。在步驟324，微處理器112建立一新的分組，其中該新的分組具有一分組索引且為先前分組索引加1。詳細來說，如果微處理器112在步驟302中建立具有分組索引為「 11」的分組，則微處理器112可以在步驟324中建立具有分組索引為「12」的一新的分組。
在步驟326中，微處理器112判斷該分組索引是否達到一分組上限(group limit)，若是，則進入步驟328；若否，則進入步驟322。舉例來說，假設分組上限為「50」，即處理器最多只能建立五十個分組，則微處理器112判斷在步驟324中建立的新分組是否具有一分組索引「50」。
在步驟328中，微處理器112刷新(refresh)屬於一些較舊分組的區塊。舉例來說，微處理器112可以選擇最舊的五個分組(即具有最早的寫入時間的分組)，並且微處理器112將屬於最舊的五個分組的區塊移動到新區塊中，並將這些新區塊加入分組索引為「50」的分組中(步驟330)。在步驟328和步驟330中刷新區塊之後，微處理器112可以重新配置分組索引，例如，將具有分組索引「5」的分組修改為具有分組索引「1」的分組，且將具有分組索引「6」的分組修改為具有分組索引「2」的分組，依此類推。
在步驟322或步驟330之後，使用在步驟304中建立的區塊來儲存由快閃記憶體控制器110提供的資料。一旦該區塊內的所有資料頁均被寫入，微處理器112就配置新的區塊以儲存後續資料，且流程從步驟310重新開始。
在第3圖所示的流程中的分組建立期間，分組信息和時間信息可以被記錄在隨機存取記憶體116或外部動態隨機存取記憶體（DRAM）所儲存的一信息表中。第4圖是顯示依據本發明一實施例的不同分組的一信息表400。如第4圖所示，信息表400包括許多分組，其中分組＃1包含區塊B1、B3、B7、...、B155和對應的寫入時間，分組＃2包含區塊B257、B258、...、B300和對應的寫入時間，並且分組＃3包含區塊B6、B8、…、B400和對應的寫入時間。需注意的是，屬於具有較小分組索引的分組的區塊的寫入時間早於屬於具有較大分組索引的分組的區塊的寫入時間。舉例來說，分組＃1中的每個區塊B1、B3、B7、...、B155的寫入時間早於分組＃2中的每個區塊B257、B258、...、B300的寫入時間，並且分組＃2中的每個區塊B257、B258、...、B300的寫入時間早於分組＃3中每個區塊B6、B8、...、B400的寫入時間。另外，在每個分組中，會根據寫入時間對記錄的區塊進行排序，例如，在分組＃1中的區塊之中具有最早的寫入時間的區塊B1可被配置為具有該分組＃1的一索引「1」，在分組＃2中的區塊中具有最早的寫入時間的區塊B257可被配置為具有分組＃2的一索引「1」，並且在分組＃3中的區塊之中具有最早寫入時間的區塊B6可被配置為具有分組＃3的一索引「1」。
另外，屬於同一分組的所有區塊可以是相同類型的區塊，或者屬於同一分組的區塊也可以包含不同類型的區塊。舉例來說，屬於分組＃1的區塊B1、B3、B7、…、B155中的每個區塊可以是TLC區塊（或QLC區塊）；或者屬於分組＃1的區塊B1、B3、B7、…、B155可以包含TLC / QLC區塊和SLC區塊。
在第3圖所示的實施例中，可以認為屬於同一分組的區塊具有較接近的寫入時間，並且本實施例的分組方法可有效地檢測快閃記憶體模組120內的區塊的資料保存問題。為了確保屬於同一分組的區塊具有較接近的寫入時間，不同的電源循環(power cycle)必須屬於不同的分組，其中一電源循環係指示從一開啟電源事件到一關閉電源事件的一時段；以及當一個新的區塊的寫入時間比前一個區塊的寫入時間晚得多時，便建立一個新的分組。具體而言，參考第5圖，在時間t1時，快閃記憶體控制器110和快閃記憶體模組120被開啟電源，快閃記憶體控制器110的微處理器112建立分組＃10，並且快閃記憶體控制器110依序地將資料寫入區塊B1~B8(區塊B8屬於分組＃10)。然後，在時間t2時，快閃記憶體控制器110從主機裝置50接收關機通知，並且快閃記憶體控制器110和快閃記憶體模組120被關閉電源。在時間t3時，快閃記憶體控制器110和快閃記憶體模組120從關閉電源狀態開啟電源，快閃記憶體控制器110的微處理器112建立分組＃11，並且快閃記憶體控制器110依序地將資料寫入到屬於分組＃11的區塊B9和區塊B10。在本實施例中，假設快閃記憶體控制器110在時間t4時開始將資料寫入區塊B10，並且快閃記憶體控制器110很長時間沒有創建新的區塊(例如，快閃記憶體控制器110緩慢地將資料寫入區塊B10)。然後，快閃記憶體控制器110在時間t5時創建用於儲存資料的區塊B11，如果時間t5與時間t4之間的時間間隔大於一閾值TH，則微處理器112建立新的分組＃12，並且快閃記憶體控制器110 依序地將資料寫入屬於分組＃12的區塊B11和區塊B12。在本實施例中，閾值TH可以由工程師基於快閃記憶體模組120的應用或品質來決定，例如，閾值TH可以是一天、幾天或一周。
第6圖是依據本發明另一實施例的一種用來管理快閃記憶體模組120的方法的流程圖。在步驟600中，流程開始，並且記錄分組信息的信息表已經儲存在隨機存取記憶體116或外部動態隨機存取記憶體中。在步驟602中，微處理器112參考該信息表以選取出最早的分組。以第4圖為例，具有最早寫入時間的分組＃1被選取為最早的分組。在步驟604中，微處理器112從所選分組中選取一目標區塊，其中該目標區塊可以是屬於所選分組的所有區塊之中具有最早的寫入時間的最早區塊，或者目標區塊可以是屬於所選分組的特定區塊之中具有最早寫入時間的最早區塊。舉例來說，如果屬於所選分組的所有區塊都是相同類型的區塊，例如TLC區塊，則微處理器112可以直接選取所選分組內的最早區塊（即具有最早的寫入時間的區塊）來作為目標區塊。如果屬於所選分組的區塊包含不同類型的區塊，例如TLC / QLC區塊和SLC區塊，由於SLC區塊比較不受資料保存問題的影響，即便一個或多個SLC區塊的寫入時間比最早的TLC / QLC區塊的寫入時間更早，微處理器112仍可以選取最早的TLC區塊或QLC區塊來作為目標區塊。
在步驟606中，微處理器112掃描目標區塊以確定目標區塊的品質。具體而言，微處理器112可以藉由使用解碼器134讀取目標區塊的一或多個資料頁，且微處理器112可以參考由解碼器134提供的解碼信息來判斷目標區塊的品質，其中，解碼信息可以是一錯誤位元數，一閾值電壓偏移信息或是可以顯示出目標區塊品質的任何其他指標。
在步驟608，微處理器112依據目標區塊的品質來決定是否需要刷新目標區塊。如果品質夠好，則微處理器112判斷不需要刷新目標區塊，並且流程進入步驟612；如果品質不夠好，則微處理器112判斷目標區塊需要刷新，則流程進入步驟610。
在步驟610，微處理器112標記目前所選的分組。在步驟612中，微處理器112不標記目前所選的分組，並且微處理器112判斷目前所選的分組是否為信息表400中所記錄的最後分組，若是，則流程進入步驟616以完成流程；若否，則流程進入步驟614以選擇下一個分組（例如，第4圖所示的分組＃2）。
在第4圖所示的實施例中，由於屬於同一分組的區塊具有較接近的寫入時間，因此微處理器112僅掃描每個分組內的目標區塊（例如最舊的區塊）以確定該組是否存在品質問題，而不會掃描該分組中的其他區塊，以免影響系統性能。
另外，由於屬於不同分組的區塊可能在諸如不同溫度的不同環境下寫入，因此與屬於較早的分組的區塊相比，屬於較晚的分組的區塊品質可能較差。例如，如果在較高溫度下寫入屬於分組＃2的區塊，則這些區塊的品質可能比屬於分組＃1的區塊的品質差，因此，第6圖所示的流程需要掃描每個分組的目標區塊。
第6圖中所示的流程用於判斷具有較差品質的區塊的分組，其中被標記的分組會被第7圖中所示之後續的詳細掃描程序所處理，而沒有被標記的分組則不需要執行後續的詳細掃描程序。第7圖是依據本發明另一實施例的一種用來管理快閃記憶體模組120的方法的流程圖。在步驟700中，流程開始，並且一個或多個分組已在第6圖所示的流程中被標記。在步驟702中，微處理器112選擇一標記分組(marked group)，例如，第4圖所示的分組＃1。在步驟704，微處理器112掃描屬於所選之標記分組中至少一部分的區塊，以決定哪個區塊需要刷新。舉例來說，微處理器112可以掃描屬於所選之標記分組的所有區塊，並且標記品質較差且差過一度(degree)的一或多個區塊，其中被標記的區塊會被判定為需要刷新。在另一個例子中，微處理器112可以使用二分搜尋(binary search)來掃描屬於所選之標記分組中一部分的區塊，並且標記品質較差且差過一度的一或多個區塊，其中被標記的區塊會被判定為需要刷新。
在步驟706中，微處理器112判斷目前所選的標記分組是否為最後的標記分組，若是，則流程進入步驟710，結束流程；若否，則流程進入步驟708以選擇下一個標記分組（例如，第4圖所示的分組＃2）。
在快閃記憶體控制器110的背景(background)操作中，第7圖所示的流程所決定的標記區塊會被刷新以將有效資料移動到其他的區塊，例如，如果快閃記憶體控制器110處於空閒狀態(即，不執行讀/寫操作)，則微處理器112便可以開始刷新這些標記區塊。
簡而言之，在本發明快閃記憶體模組的管理方法中，複數個區塊會在被快閃記憶體控制器寫入時進行分組，屬於同一分組的區塊具有較接近的寫入時間，並且微處理器僅需要掃描幾個區塊來判斷哪些區塊需要刷新，因此，由於僅掃描幾個區塊即可判斷哪些區塊需要刷新，所以本發明的方法有效率而不會影響系統性能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置 50:主機裝置 52:處理器 54:電源供應電路 100:記憶體裝置 110:記憶體控制器 112:微處理器 112C:程式碼 112M:唯讀記憶體 114:控制邏輯電路 116:隨機存取記憶體 118:傳輸介面電路 120:快閃記憶體模組 122-1,122-2,122-N:快閃記憶體晶片 132:編碼器 134:解碼器 136:隨機化器 138:去隨機化器 300,302,304,306,308,310,312,314,316,318,320,322,324,326,328,330,600,602,604,606,608,610,612,614,616,700,702,704,706,708,710:步驟 400:信息表 M(1,1,1),M(2,1,1),M(Nx,1,1),M(1,2,1),M(Nx,2,1),M(1,Ny,1),M(Nx,Ny,1),M(1,1,2),M(2,1,2),M(Nx,1,2),M(1,2,2),M(Nx,2,2),M(1,Ny,2),M(Nx,Ny,2),M(1,1,Nz),M(Nx,1,Nz),M(1,2,Nz),M(Nx,2,Nz),M(1,Ny,Nz),M(Nx,Ny,Nz),M(nx,ny,nz):記憶體單元 MBLS(1,1),MBLS(Nx,1),MBLS(1,2),MBLS(Nx,2),MBLS(1,Ny),MBLS(Nx,Ny):上方選擇電路 MSLS(1,1),MSLS(Nx,1),MSLS(1,2),MSLS(Nx,2),MSLS(1,Ny),MSLS(Nx,Ny):下方選擇電路 BL(1),BL(Nx):位元線 WL(1,1),WL(2,1),WL(Ny,1),WL(1,2),WL(2,2),WL(Ny,2),WL(1,Nz),WL(2,Nz),WL(Ny,Nz):字元線 BLS(1),BLS(2),BLS(Ny):上方選擇線 SLS(1),SLS(2),SLS(Ny):下方選擇線 SL(1),SL(2),SL(Ny):源極線 PS2D(1),PS2D(2),PS2D(Ny):電路模組 S(1,1),S(Nx,1),S(1,2),S(Nx,2),S(1,Ny),S(Nx,Ny):次要電路模組 t1~t5:時間 B1~B12:區塊 TH:閾值
第1圖是依據本發明一實施例的一電子裝置的示意圖。 第2圖是依據本發明一實施例的一三維NAND型快閃記憶體的示意圖。 第3圖是一種當一快閃記憶體控制器寫入資料至一區塊時用來管理該快閃記憶體模組的方法的流程圖。 第4圖是顯示依據本發明一實施例的不同分組的信息表。 第5圖是依據本發明一實施例的將區塊進行分組的時間圖。 第6圖是依據本發明另一實施例的一種用來管理該快閃記憶體模組的方法的流程圖。 第7圖是依據本發明另一實施例的一種用來管理該快閃記憶體模組的方法的流程圖。
10:電子裝置
50:主機裝置
52:處理器
54:電源供應電路
100:記憶體裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯電路
132:編碼器
134:解碼器
136:隨機化器
138:去隨機化器
116:隨機存取記憶體
118:傳輸介面電路
120:快閃記憶體模組
122-1,122-2,122-N:快閃記憶體晶片

Claims (18)

  1. 一種用以管理一快閃記憶體模組的方法，包含： 將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊； 掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組； 僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及 透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
  2. 如申請專利範圍第1項所述之方法，其中將該快閃記憶體模組中的該複數個區塊分為該複數個分組的步驟包含： 依據一快閃記憶體控制器的電源啟動事件及電源關閉事件來將該複數個區塊進行分組，以使不同的電源循環對應到不同的分組，其中，一電源循環係指示從一個電源啟動事件到一後續電源關閉事件的時段。
  3. 如申請專利範圍第1項所述之方法，其中將該快閃記憶體模組中的該複數個區塊分為該複數個分組的步驟包含： 依據該複數個區塊的寫入時間來將該複數個區塊進行分組，以使依序寫入且所分別具有之寫入時間之間的時間間隔大於一閾值的兩個區塊分別對應於不同的分組。
  4. 如申請專利範圍第1項所述之方法，其中掃描每一分組內的該目標區塊的步驟包含： 選擇該分組中寫入時間最早的一特定區塊作為該目標區塊。
  5. 如申請專利範圍第1項所述之方法，其中該複數個區塊包含具有第一類型的區塊的一第一區塊組和具有第二類型的區塊的一第二區塊組，且掃描每一分組內的該目標區塊的步驟包含： 從該第一區塊組中選取具有最早寫入時間的一特定區塊作為該目標區塊。
  6. 如申請專利範圍第5項所述之方法，其中具有第一類型的區塊是三階儲存單元(triple level cell, TLC)的區塊或四階儲存單元(quadruple level cell, QLC)的區塊。
  7. 一種快閃記憶體控制器，其中該快閃記憶體控制器耦接至一快閃記憶體模組，以及該快閃記憶體控制器包含： 一記憶體，用來儲存一程式碼；以及 一微處理器，用來執行該程式碼以存取該快閃記憶體模組； 其中該微處理器將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊；該微處理器掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；該微處理器僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及該微處理器透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
  8. 如申請專利範圍第7項所述之快閃記憶體控制器，其中該微處理器依據該快閃記憶體控制器的電源啟動事件及電源關閉事件來將該複數個區塊進行分組，以使不同的電源循環對應到不同的分組，其中，一電源循環係指示從一個電源啟動事件到一後續電源關閉事件的時段。
  9. 如申請專利範圍第7項所述之快閃記憶體控制器，其中該微處理器依據該複數個區塊的寫入時間來將該複數個區塊進行分組，以使依序寫入且所分別具有之寫入時間之間的時間間隔大於一閾值的兩個區塊對應於不同的分組。
  10. 如申請專利範圍第7項所述之快閃記憶體控制器，其中該微處理器選擇該分組中寫入時間最早的一特定區塊作為該目標區塊。
  11. 如申請專利範圍第7項所述之快閃記憶體控制器，其中該複數個區塊包含具有第一類型的區塊的一第一區塊組和具有第二類型的區塊的一第二區塊組，且該微處理器從該第一區塊組中選取具有最早寫入時間的一特定區塊作為該目標區塊。
  12. 如申請專利範圍第11項所述之快閃記憶體控制器，其中具有第一類型的區塊是三階儲存單元(triple level cell, TLC)的區塊或四階儲存單元(quadruple level cell, QLC)的區塊。
  13. 一種電子裝置，包含： 一快閃記憶體模組；以及 一快閃記憶體控制器，用以存取該快閃記憶體模組； 其中該快閃記憶體控制器將該快閃記憶體模組中的複數個區塊分為複數個分組，其中每一分組中包含至少一區塊；該快閃記憶體控制器掃描每一分組內的一目標區塊，而不掃描該分組內的所有區塊，以決定是否需要刷新該分組中至少一部分的區塊，其中，將判定該至少一部分的區塊需要刷新的該分組標記為一標記分組；該快閃記憶體控制器僅掃描該標記分組的該至少一部分的區塊，而不掃描未標記的分組，以決定需要刷新哪個區塊，其中，將判定需要刷新的區塊標記為一標記區塊；以及該快閃記憶體控制器透過將該標記區塊的有效資料移動到至少一個空白區塊來刷新該標記區塊。
  14. 如申請專利範圍第13項所述之電子裝置，其中該快閃記憶體控制器依據該快閃記憶體控制器的電源啟動事件及電源關閉事件來將該複數個區塊進行分組，以使不同的電源循環對應到不同的分組，其中，一電源循環係指示從一個電源啟動事件到一後續電源關閉事件的時段。
  15. 如申請專利範圍第13項所述之電子裝置，其中該快閃記憶體控制器依據該複數個區塊的寫入時間來將該複數個區塊進行分組，以使依序寫入且所分別具有之寫入時間之間的時間間隔大於一閾值的兩個區塊對應於不同的分組。
  16. 如申請專利範圍第13項所述之電子裝置，其中該快閃記憶體控制器選擇該分組中寫入時間最早的一特定區塊作為該目標區塊。
  17. 如申請專利範圍第13項所述之電子裝置，其中該複數個區塊包含具有第一類型的區塊的一第一區塊組和具有第二類型的區塊的一第二區塊組，且該快閃記憶體控制器從該第一區塊組中選取具有最早寫入時間的一特定區塊作為該目標區塊。
  18. 如申請專利範圍第17項所述之電子裝置，其中具有第一類型的區塊是三階儲存單元(triple level cell, TLC)的區塊或四階儲存單元(quadruple level cell, QLC)的區塊。
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