TWI798817B - Integrated circuit - Google Patents
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Abstract
Description
本發明是有關於一種可執行挖礦演算法的積體電路。 The invention relates to an integrated circuit capable of executing a mining algorithm.
區塊鏈技術可以說是網路時代以來,最具顛覆性的創新技術。除了利用密碼學來加密在網路上傳送的資料,區塊鏈技術更透過數學所建構的分散式演算法,讓網路上的資訊安全及資訊信任問題以極低的成本獲得解決,並可在毋需第三方介入的前提下讓使用者達成對於資料價值的共識。因此區塊鏈的底層技術,可視為一個去中心化的分散式資料庫。也就是說每一個區塊鏈上的資料都分別儲存在不同的雲端系統上,核算與儲存都是分散式的,每個節點都需要自我驗證、傳遞和管理,讓參與者不用依靠額外的管理機構和硬體設備,且可透過集體參與者的維護讓區塊鏈內部的資料更可靠。在區塊鏈的發展過程當中,網路上不斷產生許多種新型態的虛擬數位加密貨幣,而挖礦(mining)則是參與者在網路上透過各自的運算資源計算出與每個區塊產生的運算節點匹配的答案,並在花費最少時間內得到網路節點透過工作量證明機制(Proof of Work,POW)的驗證即可成立交易。 Blockchain technology can be said to be the most disruptive innovative technology since the Internet age. In addition to using cryptography to encrypt data transmitted on the Internet, blockchain technology also uses decentralized algorithms constructed by mathematics to solve the problems of information security and information trust on the Internet at a very low cost, and can be solved in no time. Under the premise of third-party intervention, users can reach a consensus on the value of data. Therefore, the underlying technology of the blockchain can be regarded as a decentralized distributed database. That is to say, the data on each blockchain is stored in different cloud systems, and the accounting and storage are distributed. Each node needs to self-verify, transfer and manage, so that participants do not need to rely on additional management Institutions and hardware equipment, and the data inside the blockchain can be made more reliable through the maintenance of collective participants. During the development of the blockchain, many new types of virtual digital cryptocurrencies are constantly being produced on the network, and mining (mining) is that the participants calculate and generate each block through their respective computing resources on the network. The matching answer of the computing node, and the verification of the network node through the proof of work mechanism (Proof of Work, POW) in the least time is required to establish the transaction.
挖礦所使用的硬體發展,從最早的中央處理器(Central Processing Unit,CPU)挖礦、圖形處理器(Graphics Processing Unit,GPU)挖礦,到現場可程式化邏輯閘陣列(Field Programmable Gate Array,FPGA)挖礦及特殊應用積體電路(Application Specific Integrated Circuit,ASIC)挖礦逐漸演進。早期,比特幣(Bitcoin)礦工都是透過CPU或GPU產品來挖礦。但由於挖礦是運算密集型應用,且隨著挖礦人數與裝置效能的不斷提升導致挖礦難度逐漸增加,現在使用CPU挖礦已無太大收益甚至可能導致虧損。 The development of hardware used in mining, from the earliest central processing unit (Central Processing Unit, CPU) mining, graphics processing unit (Graphics Processing Unit, GPU) mining, to field programmable logic gate array (Field Programmable Gate Array, FPGA) mining and Application Specific Integrated Circuit (ASIC) mining are gradually evolving. In the early days, Bitcoin (Bitcoin) miners used CPU or GPU products to mine. However, since mining is a computing-intensive application, and with the continuous improvement of the number of miners and device performance, the difficulty of mining has gradually increased. Currently, mining with a CPU has little benefit and may even lead to losses.
ASIC挖礦將大部分的計算直接透過電路完成,在設計電路時即將電路設計成可進行對應運算的模式,透過此種方式讓運算效能大幅度的增加與功耗減少,因此效益大幅超過CPU與GPU,也造成了挖礦硬體的中心化。對於使用ASIC晶片客製化挖礦,其演算法會根據不同的虛擬數位貨幣種類來設計最優化演算法以達到最高算力,但缺點為當單一貨幣種類價格崩跌時,此顆晶片將因挖礦效益不符預期而需要進行汰換,因此可能導致ASIC晶片開發損失的風險。 ASIC mining completes most of the calculations directly through the circuit. When designing the circuit, the circuit is designed to be able to perform corresponding calculations. Through this method, the computing performance is greatly increased and the power consumption is reduced. Therefore, the benefits are much higher than that of the CPU and GPUs also contribute to the centralization of mining hardware. For customized mining using ASIC chips, the algorithm will design the optimal algorithm according to different types of virtual digital currencies to achieve the highest computing power, but the disadvantage is that when the price of a single currency type collapses, the chip will be damaged due to The mining efficiency does not meet expectations and needs to be replaced, which may lead to the risk of ASIC chip development loss.
若使用FPGA來挖礦,速度相較於CPU與GPU會更快速。使用者可根據實際的需要將程式(挖礦演算法)寫入FPGA。因此,FPGA可以根據使用者的需要而改變挖礦演算法。 If FPGA is used for mining, the speed will be faster than CPU and GPU. Users can write programs (mining algorithms) into FPGA according to actual needs. Therefore, FPGA can change the mining algorithm according to the needs of users.
須注意的是,「先前技術」段落的內容是用來幫助了解本發明。在「先前技術」段落所揭露的部份內容(或全部內容)可能不是所屬技術領域中具有通常知識者所知道的習知技術。在「先 前技術」段落所揭露的內容,不代表該內容在本發明申請前已被所屬技術領域中具有通常知識者所知悉。 It should be noted that the content of the "Prior Art" paragraph is used to help understand the present invention. Some (or all) of the content disclosed in the "Prior Art" paragraph may not be the prior art known by those skilled in the art. in the "first The content disclosed in the paragraph "Prior Technology" does not mean that the content has been known to those with ordinary knowledge in the technical field before the application of the present invention.
本發明提供一種積體電路,以應用於區塊鏈技術。 The invention provides an integrated circuit to be applied to block chain technology.
本發明提供的一種積體電路,包括第一記憶體晶片以及第一現場可程式化邏輯陣列(Field Programmable Gate Array,FPGA)晶片。第一記憶體晶片包括記憶胞陣列。第一FPGA晶片電性連接至第一記憶體晶片。第一FPGA晶片包括記憶體控制器以及記憶胞陣列管理電路。記憶體控制器輸出用以存取所述第一記憶體晶片的存取命令訊號至記憶胞陣列管理電路,而記憶胞陣列管理電路則依據存取命令訊號發出管理訊號至第一記憶體晶片。 An integrated circuit provided by the present invention includes a first memory chip and a first field programmable logic array (Field Programmable Gate Array, FPGA) chip. The first memory chip includes a memory cell array. The first FPGA chip is electrically connected to the first memory chip. The first FPGA chip includes a memory controller and a memory cell array management circuit. The memory controller outputs an access command signal for accessing the first memory chip to the memory cell array management circuit, and the memory cell array management circuit sends a management signal to the first memory chip according to the access command signal.
基於上述,本發明諸實施例利用FPGA晶片的記憶胞陣列管理電路執行記憶體控制器所發出的存取命令訊號。FPGA晶片的記憶胞陣列管理電路可以依據存取命令訊號產生用以管理記憶胞陣列的管理訊號至第一記憶體晶片。演算法可根據實際應用被寫入FPGA晶片,而FPGA晶片基於演算法的運行而快速存取記憶體晶片。因此,所述積體電路可以應用於區塊鏈技術。 Based on the above, the embodiments of the present invention use the memory cell array management circuit of the FPGA chip to execute the access command signal sent by the memory controller. The memory cell array management circuit of the FPGA chip can generate a management signal for managing the memory cell array to the first memory chip according to the access command signal. The algorithm can be written into the FPGA chip according to the actual application, and the FPGA chip can quickly access the memory chip based on the operation of the algorithm. Therefore, the integrated circuit can be applied to blockchain technology.
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。 In order to make the above-mentioned features and advantages of the present invention more comprehensible, the following specific embodiments are described in detail together with the accompanying drawings.
100、200、300、500、700、800:積體電路 100, 200, 300, 500, 700, 800: integrated circuits
101、201、301、410、501、701、801:行位址訊號 101, 201, 301, 410, 501, 701, 801: row address signal
102、202、302、502、702、802、902、1102、1202:記憶體控制器 102, 202, 302, 502, 702, 802, 902, 1102, 1202: memory controller
103、203、503、703、803、903:記憶胞陣列管理電路 103, 203, 503, 703, 803, 903: memory cell array management circuit
104、204、304、504、704、804:存取命令訊號 104, 204, 304, 504, 704, 804: access command signal
105、205、305、405、505、606、705、805、1103A:記憶胞陣列 105, 205, 305, 405, 505, 606, 705, 805, 1103A: memory cell array
107、207、307:管理訊號 107, 207, 307: management signal
108、208、308、408、508、708、808:列位址訊號 108, 208, 308, 408, 508, 708, 808: column address signal
109、309、509、709、709A、709B、809、809A、809B:記憶庫選取訊號 109, 309, 509, 709, 709A, 709B, 809, 809A, 809B: memory bank selection signal
110、210、310、510、710、810、901、1002、1004:FPGA晶片 110, 210, 310, 510, 710, 810, 901, 1002, 1004: FPGA chips
120、220、320、400、520、720、820、900、1001、1003、 1103、1203:記憶體晶片 120, 220, 320, 400, 520, 720, 820, 900, 1001, 1003, 1103, 1203: memory chip
204a、304a、704a、804a:控制訊號 204a, 304a, 704a, 804a: control signal
204b、304b、504b、704b、804b:存取位址訊號 204b, 304b, 504b, 704b, 804b: access address signal
211、311、511、711、811:邏輯控制電路 211, 311, 511, 711, 811: logic control circuit
212、312、512、712、812:記憶胞陣列選取電路 212, 312, 512, 712, 812: memory cell array selection circuit
213、313、513、713、813:位址暫存器 213, 313, 513, 713, 813: address register
214、314、414、514、714:解碼電路 214, 314, 414, 514, 714: decoding circuit
415、515、715、815:列位址解碼電路 415, 515, 715, 815: column address decoding circuit
416、516、716、816:行位址解碼電路 416, 516, 716, 816: row address decoding circuit
417、517、717、817、908:輸入輸出電路 417, 517, 717, 817, 908: input and output circuits
418、518、718、818:驅動電路 418, 518, 718, 818: drive circuit
519、719、819:記憶庫選取電路 519, 719, 819: memory bank selection circuit
521、721、821:列位址選擇電路 521, 721, 821: column address selection circuit
522、722、822:刷新計數器 522, 722, 822: refresh counter
523、723、823:位址計數器 523, 723, 823: address counter
524:指令解碼電路 524: instruction decoding circuit
904:介面電路 904: interface circuit
905:區塊記憶體 905: block memory
906:演算法模組 906:Algorithm module
907:查詢表(LUT) 907:Look-up table (LUT)
909:內嵌演算法模組 909: Embedded algorithm module
1100、1200:記憶體晶圓 1100, 1200: memory wafer
1101、1201:FPGA晶圓 1101, 1201: FPGA wafer
1203A、1203B、1203C、1203D:記憶庫群組 1203A, 1203B, 1203C, 1203D: memory bank group
BL:位元線 BL: bit line
BP:微凸塊 BP: micro bump
BUS:匯流排 BUS: Bus
CAP:電容 CAP: Capacitance
DB:資料匯流排 DB: data bus
GIO:全域輸入輸出電路 GIO: global input and output circuit
LIO:本地輸入輸出電路 LIO: local input and output circuit
MC:記憶胞 MC: memory cell
SIN:寫入資料訊號 SIN: write data signal
SOUT:讀出資料訊號 SOUT: read data signal
SUB:封裝基板 SUB: package substrate
TR:電晶體 TR: Transistor
WF1:第一晶圓 WF1: first wafer
WF2:第二晶圓 WF2: second wafer
WF3:第三晶圓 WF3: third wafer
WF4:第四晶圓 WF4: fourth wafer
WL、WL’:字元線 WL, WL': character line
圖1是根據本發明的一實施例的一種積體電路的電路方塊(circuit block)示意圖。 FIG. 1 is a schematic diagram of a circuit block of an integrated circuit according to an embodiment of the present invention.
圖2是根據本發明的另一實施例的一種積體電路的電路方塊示意圖。 FIG. 2 is a schematic circuit block diagram of an integrated circuit according to another embodiment of the present invention.
圖3是根據本發明的又一實施例的一種積體電路的電路方塊示意圖。 FIG. 3 is a schematic circuit block diagram of an integrated circuit according to yet another embodiment of the present invention.
圖4是根據本發明的一實施例的記憶體晶片的電路方塊示意圖。 FIG. 4 is a schematic circuit block diagram of a memory chip according to an embodiment of the invention.
圖5是根據本發明的一實施例的一種積體電路的電路方塊示意圖。 FIG. 5 is a schematic circuit block diagram of an integrated circuit according to an embodiment of the invention.
圖6是根據本發明的一實施例的記憶庫的局部放大示意圖。 FIG. 6 is a partially enlarged schematic diagram of a memory bank according to an embodiment of the present invention.
圖7是根據本發明的一實施例的積體電路的電路方塊示意圖。 FIG. 7 is a schematic circuit block diagram of an integrated circuit according to an embodiment of the invention.
圖8是根據本發明的一實施例的積體電路的電路方塊示意圖。 FIG. 8 is a schematic circuit block diagram of an integrated circuit according to an embodiment of the invention.
圖9是根據本發明的一實施例的可程式化邏輯陣列晶片與記憶體晶片的部分連接架構示意圖(block diagram)。 FIG. 9 is a block diagram of a part of the connection structure between a programmable logic array chip and a memory chip according to an embodiment of the present invention.
圖10至圖14是根據本發明的不同實施例說明在積體電路中的可程式化邏輯陣列晶圓與記憶體晶圓的堆疊示意圖。 10 to 14 are schematic diagrams illustrating the stacking of a programmable logic array wafer and a memory wafer in an integrated circuit according to different embodiments of the present invention.
圖15是根據本發明的一實施例的積體電路中的輸入輸出電 路的配置方塊示意圖。 Fig. 15 is the input and output circuit in the integrated circuit according to an embodiment of the present invention Block diagram of road configuration.
圖16是根據本發明的一實施例的積體電路中的輸入輸出電路的配置方塊示意圖。 FIG. 16 is a schematic block diagram of the configuration of the input and output circuits in the integrated circuit according to an embodiment of the present invention.
本發明概念的特徵和實現所述特徵的方法可通過參考實施例的以下詳細描述和隨附圖式更容易地加以理解。下文中,將參考隨附圖式更詳細地描述實施例,在所述隨附圖式中,相同參考標號通篇指代相同元件。然而,本發明可以各種不同形式體現,且不應理解為受限於僅本文中說明的實施例。相反,將這些實施例作為實例來提供以使得本揭露將透徹且完整,且將向本領域的技術人員充分地傳達本發明的各方面和特徵。因此,可能並不描述對於本領域普通技術人員對本發明的方面和特徵的完整理解非必要的工藝、元件以及技術。除非另外指出,否則相同參考標號貫穿隨附圖式和書面描述表示相同元件,且因此將不重複其描述。在圖式中,為清楚起見,可能放大元件、層以及區域的相對大小。 Features of the inventive concept and methods of achieving the same can be more easily understood by referring to the following detailed description of the embodiments and the accompanying drawings. Hereinafter, embodiments will be described in more detail with reference to the accompanying drawings, in which like reference numerals refer to like elements throughout. However, the invention may be embodied in various different forms and should not be construed as limited to only the embodiments set forth herein. Rather, these embodiments are provided as examples so that this disclosure will be thorough and complete, and will fully convey the aspects and features of the invention to those skilled in the art. Accordingly, processes, elements and techniques that are not necessary for a person of ordinary skill in the art to fully understand the aspects and features of the invention may not be described. Unless otherwise indicated, like reference numerals denote like elements throughout the accompanying drawings and written description, and thus description thereof will not be repeated. In the drawings, the relative sizes of elements, layers and regions may be exaggerated for clarity.
在以下描述中,出於解釋的目的,闡述許多特定細節以提供對各種實施例的透徹理解。然而,顯而易知,可在沒有這些具體細節或有一或多種等效佈置的情況下實踐各種實施例。在其它情況下,以框圖的形式示出眾所周知的結構和裝置以便避免不必要地混淆各種實施例。 In the following description, for purposes of explanation, numerous specific details are set forth in order to provide a thorough understanding of various embodiments. It is evident, however, that various embodiments may be practiced without these specific details or with one or more equivalent arrangements. In other instances, well-known structures and devices are shown in block diagram form in order to avoid unnecessarily obscuring the various embodiments.
應理解,當將元件、層、區域或元件稱為在另一元件、 層、區域或元件“上”,“連接到”或“耦合到”另一元件、層、區域或元件時,其可直接在另一元件、層、區域或元件上,連接到或耦合到另一元件、層、區域或元件,或可存在一或多個介入元件、層、區域或元件。然而,“直接連接/直接耦合”是指一個元件直接連接或耦合另一元件而不具有中間元件。同時,可類似地理解描述元件之間的關係的其它表達,如“在...之間”、“緊接在...之間”或“鄰近於”和“緊鄰”。另外,還將理解,當元件或層稱為在兩個元件或兩個層“之間”時,其可以是在兩個元件或兩個層之間的僅元件或層,或也可存在一或多個介入元件或介入層。 It will be understood that when an element, layer, region or element is referred to as being on another element, When a layer, region or element is "on," "connected to" or "coupled to" another element, layer, region or element, it can be directly on, connected to or coupled to another element, layer, region or element. An element, layer, region or element, or one or more intervening elements, layers, regions or elements may be present. However, "directly connected/directly coupled" means that one element is directly connected or coupled to another element without intervening elements. Meanwhile, other expressions describing the relationship between elements, such as "between", "immediately between", or "adjacent to" and "immediately adjacent to", may be similarly understood. In addition, it will also be understood that when an element or layer is referred to as being "between" two elements or layers, it can be the only element or layer between the two elements or layers, or there may also be a or multiple intervening elements or intervening layers.
本文中使用的術語僅用於描述特定實施例的目的,且並不希望限制本發明。如本文中所使用,除非上下文另作明確指示,否則單數形式“一(a/an)”也意欲包含複數形式。將進一步理解,術語“包括(comprises/comprising)”、“具有(have/having)”、“包含(includes/including)”當在本說明書中使用時,表示所陳述特徵、整體、步驟、操作、元件和/或元件的存在,但不排除一或多個其它特徵、整體、步驟、操作、元件、元件和/或其群組的存在或增加。如本文中所使用,術語“和/或”包含相關聯的所列項中的一或多個的任何和所有組合。 The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular form "a/an" is intended to include the plural unless the context clearly dictates otherwise. It will be further understood that the terms "comprises/comprising", "have/having" and "includes/including" when used in this specification mean stated features, integers, steps, operations, The presence of an element and/or an element does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, elements and/or groups thereof. As used herein, the term "and/or" includes any and all combinations of one or more of the associated listed items.
如本文中所使用,術語“大體上”、“約”、“大致”以及類似術語用作近似的術語且不用作程度的術語,且意圖考慮將由本領域普通技術人員識別的測量值或計算值中的固有偏差。 考慮到所討論的測量和與特定量的測量相關聯的誤差(即,測量系統的限制),如本文中所使用,“約”或“大致”包含所陳述值且意指在由本領域的普通技術人員確定的特定值的偏差的可接受範圍內。舉例來說,“約”可意味著在一或多個標準差內,或在所陳述值的±30%、20%、10%、5%內。另此外,當描述本發明的實施例時,使用“可”是指“本發明的一或多個實施例”。如本文中所使用,術語“使用(use)”、“正使用(using)”、“被使用(used)”可分別視為與術語“利用(utilize)”、“正利用(utilizing)”、“被利用(utilized)”同義。此外,術語“示範性”意欲指代實例或說明。 As used herein, the terms "substantially," "about," "approximately," and similar terms are used as terms of approximation and not as terms of degree, and are intended to take into account measured or calculated values that would be recognized by one of ordinary skill in the art inherent bias in . As used herein, "about" or "approximately" is inclusive of the stated value and means a value as determined by an ordinary within an acceptable range of deviation from a specific value as determined by a skilled artisan. For example, "about" can mean within one or more standard deviations, or within ±30%, 20%, 10%, 5% of the stated value. Additionally, the use of "may" when describing embodiments of the invention means "one or more embodiments of the invention." As used herein, the terms "use", "using", and "used" may be considered in contrast to the terms "utilize", "utilizing", "Utilized" is synonymous. Additionally, the term "exemplary" is intended to mean an example or illustration.
當某一實施例可以不同方式實施時,特定處理次序可與所描述次序不同地執行。舉例來說,兩個連續描述的工藝可實質上同時執行或以與所描述次序相反的次序執行。 When an embodiment can be implemented differently, a particular order of processing may be executed differently than that described. For example, two consecutively described processes may be performed substantially simultaneously or in an order reverse to the described order.
在本文中參考作為實施例和/或中間結構的示意說明的截面圖示來描述各種實施例。因而,應預期到作為例如製造技術和/或公差的結果而與圖示的形狀的差異。此外,出於描述根據本揭露的概念的實施例的目的,本文中所揭露的特定結構或功能性描述僅為說明性的。因此,本文中所揭露的實施例不應理解為受限於區域的特定圖示形狀,而是包含由(例如)製造引起的形狀偏差。舉例來說,圖解說明為矩形的植入區域通常將具有圓形或彎曲特徵和/或植入物濃度在其邊緣上的梯度,而不是從植入區域到非植入區域的二元變化。同樣地,通過植入形成的埋入區域可在 埋入區域與發生植入所在的表面之間的區域中產生一些植入。因此,圖式中所說明的區域本質上是示意性的且其形狀並不意圖說明裝置的區域的實際形狀且並不意圖為限制性的。 Various embodiments are described herein with reference to cross-sectional illustrations that are schematic illustrations of embodiments and/or intermediate structures. As such, variations from the illustrated shapes as a result, for example, of manufacturing techniques and/or tolerances are to be expected. Furthermore, for the purpose of describing embodiments according to the concepts of the present disclosure, specific structural or functional descriptions disclosed herein are merely illustrative. Thus, embodiments disclosed herein should not be construed as limited to the particular illustrated shapes of regions but are to include deviations in shapes that result, for example, from manufacturing. For example, an implanted region illustrated as a rectangle will, typically, have rounded or curved features and/or a gradient of implant concentration across its edges rather than a binary change from implanted to non-implanted region. Likewise, buried regions formed by implantation can be Some implantation occurs in the region between the buried region and the surface where the implantation takes place. Thus, the regions illustrated in the figures are schematic in nature and their shapes are not intended to illustrate the actual shape of a region of a device and are not intended to be limiting.
本文中所描述的根據本發明實施例的電子或電子裝置和/或任何其它相關裝置或元件可利用任一適合的硬體、韌體(例如專用積體電路)、軟體或軟體、韌體以及硬體的組合實施。舉例來說,這些裝置的各種元件可形成於一個積體電路(integrated circuit;IC)晶片上或在獨立IC晶片上。此外,這些裝置的各種元件可實施於柔性印刷電路膜、帶載封裝(tape carrier package;TCP)、印刷電路板(printed circuit board;PCB)上,或形成於一個襯底上。此外,這些裝置的各種元件可以是在一或多個計算裝置中在一或多個處理器上運行、執行電腦程式指令以及與其它系統元件交互以用於執行本文中所描述的各種功能的進程或執行緒。電腦程式指令儲存於可使用例如隨機存取記憶體(random access memory;RAM)的標準記憶體裝置在計算裝置中實施的記憶體中。電腦程式指令也可儲存在例如CD-ROM、快閃記憶體驅動器或類似物的其它非暫時性電腦可讀媒體中。此外,本領域的技術人員應認識到可將各種計算裝置的功能組合或集成到單個計算裝置中,或可將特定計算裝置的功能分佈於一或多個其它計算裝置上而不脫離本發明的示範性實施例的精神和範圍。 Electronic or electronic devices according to embodiments of the present invention described herein and/or any other related devices or components may utilize any suitable hardware, firmware (such as application specific integrated circuits), software or software, firmware and Composite implementation of hardware. For example, the various elements of these devices may be formed on one integrated circuit (IC) die or on separate IC dies. In addition, various elements of these devices may be implemented on flexible printed circuit films, tape carrier packages (TCP), printed circuit boards (PCB), or formed on one substrate. In addition, the various elements of these devices may be processes running on one or more processors in one or more computing devices, executing computer program instructions, and interacting with other system elements for performing the various functions described herein or threads of execution. Computer program instructions are stored in memory that can be implemented in a computing device using standard memory devices such as random access memory (RAM). Computer program instructions may also be stored on other non-transitory computer readable media such as CD-ROMs, flash memory drives, or the like. Furthermore, those skilled in the art will recognize that the functionality of various computing devices may be combined or integrated into a single computing device, or that the functionality of a particular computing device may be distributed among one or more other computing devices without departing from the principles of the present invention. spirit and scope of the exemplary embodiments.
除非另外定義,否則本文中所使用的所有術語(包含技術和科學術語)具有本發明所屬領域的普通技術人員所通常理解 的相同意義。將進一步理解,術語(例如常用詞典中所定義的那些術語)應解釋為具有與其在相關技術的上下文和/或本說明書中的含義一致的含義,且不應在理想化或過分形式化的意義上進行解釋,除非在本文中這樣明確地定義。 Unless otherwise defined, all terms (including technical and scientific terms) used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs of the same meaning. It will be further understood that terms (such as those defined in commonly used dictionaries) should be interpreted as having meanings consistent with their meanings in the context of the relevant art and/or in this specification, and should not be interpreted in an idealized or overly formalized sense unless otherwise expressly defined herein.
圖1是根據本發明的一實施例的一種積體電路100的電路方塊(circuit block)示意圖。圖1所示積體電路100至少包括記憶體晶片120和現場可程式化邏輯陣列(Field Programmable Gate Array,FPGA)晶片110。依照設計需求,在一些應用例中,記憶體晶片120包括至少一記憶胞陣列(memory cell array)105。記憶胞陣列105的數量可以依照實際設計來決定。在一些實施例中,記憶胞陣列105可以包括多個動態隨機存取記憶體(dynamic random access memory,DRAM)胞。一個(或多個)記憶胞陣列105可以被定義為一個記憶庫(memory bank)。
FIG. 1 is a schematic diagram of a circuit block of an
FPGA晶片110電性連接至記憶體晶片120。FPGA晶片110至少包括記憶體控制器(memory controller)102以及記憶胞陣列管理電路103。基於FPGA晶片110所運行的演算法的需求,記憶體控制器102輸出用以存取記憶體晶片120的存取命令訊號104至記憶胞陣列管理電路103。記憶胞陣列管理電路103用於管理記憶體晶片120的記憶胞陣列105。依據記憶體控制器102輸出的存取命令訊號104,記憶胞陣列管理電路103發出至少一管理訊號107至記憶體晶片120。本實施例並不限制管理訊號107的具體內容。舉例來說,依照實際設計,管理訊號107可以包括記憶庫
選取訊號109、列位址(row address)訊號108以及行位址(column address)訊號101。記憶庫選取訊號109用於選取記憶庫108。
The
圖2是根據本發明的另一實施例的一種積體電路200的電路方塊示意圖。所述積體電路200包括記憶體晶片220和FPGA晶片210。在圖2所示應用例中,記憶體晶片220包括記憶胞陣列205以及解碼電路214,而FPGA晶片210包括記憶體控制器202以及記憶胞陣列管理電路203。圖2所示積體電路200、FPGA晶片210、記憶體控制器202、記憶胞陣列管理電路203、記憶體晶片220和記憶胞陣列205可以參照圖1所示積體電路100、FPGA晶片110、記憶體控制器102、記憶胞陣列管理電路103、記憶體晶片120和記憶胞陣列105的相關說明加以類推,故不再贅述。
FIG. 2 is a schematic circuit block diagram of an
在圖2所示應用例中,存取命令訊號204包括控制訊號204a以及存取位址訊號204b,以及記憶胞陣列管理電路203包括邏輯控制電路211、記憶胞陣列選取電路212以及位址暫存器213。位址暫存器213電性連接至記憶體控制器202。記憶胞陣列選取電路212電性連接至位址暫存器213。基於FPGA晶片210所運行的演算法的需求,可程式化的記憶體控制器202利用硬體線路控制(hardwired control)或微程式控制(micro-programmed control)產生用以存取記憶體晶片220的控制訊號204a至記憶胞陣列管理電路203的邏輯控制電路211,以及輸出存取位址訊號204b至位址暫存器213。
In the application example shown in FIG. 2, the
位址暫存器213電性連接至記憶體控制器202,以接收在
存取命令訊號204中的存取位址訊號204b。位址暫存器213可以供存取位址訊號204b所對應的存取位址資訊給邏輯控制電路211與記憶胞陣列選取電路212。邏輯控制電路211可以解碼所述存取命令訊號204。邏輯控制電路211電性連接至記憶體控制器202,以接收記憶體控制器202所輸出的控制訊號204a(存取命令訊號204)。邏輯控制電路211將在存取命令訊號204中的控制訊號204a進行解碼而產生解碼結果,並將解碼結果傳送至記憶胞陣列選取電路212。
The
記憶胞陣列選取電路212電性連接至位址暫存器213,以接收存取位址訊號204b所對應的存取位址資訊。記憶胞陣列選取電路212依據邏輯控制電路211的解碼結果以及參考位址暫存器213所提供的存取位址資訊輸出至少一管理訊號207至記憶體晶片220中的解碼電路214。在圖2所示實施例中,所述管理訊號207可以包括列位址訊號208以及行位址訊號201。圖2所示列位址訊號208以及行位址訊號201可以參照圖1所示列位址訊號108以及行位址訊號101的相關說明加以類推。或者,圖1所示列位址訊號108以及行位址訊號101可以參照圖2所示列位址訊號208以及行位址訊號201的相關說明加以類推。由於邏輯控制電路211、記憶胞陣列選取電路212與參考位址暫存器213是配置於FPGA晶片210中,因此可提升記憶體控制器202對記憶胞陣列205的存取速度。
The memory cell
在圖2所示實施例中,解碼電路,電性連接至記憶胞陣
列205的至少一字元線(word line)以及至少一位元線(bit line)。解碼電路214接收列位址訊號208以及行位址訊號201,並且將所接收的列位址訊號208以及行位址訊號201進行位址解碼,再根據解碼結果驅動記憶胞陣列205的字元線以及位元線以進行資料存取。舉例來說,在一些應用例中,解碼電路214可以藉由驅動字元線以及位元線將來自於資料匯流排DB的資料寫入記憶胞陣列205。或是在另一些應用例中,解碼電路214可以藉由驅動字元線以及位元線將記憶胞陣列205的資料讀出至資料匯流排DB。
In the embodiment shown in Figure 2, the decoding circuit is electrically connected to the memory cell array
At least one word line and at least one bit line of
圖3是根據本發明的另一實施例的一種積體電路300的電路方塊示意圖。所述積體電路300至少包括一記憶體晶片320和FPGA晶片310。在圖3所示實施例中,記憶體晶片320包括多個記憶胞陣列305以及解碼電路314,其中這些記憶胞陣列305可以被定義為多個記憶庫。在圖3所實施例中,FPGA晶片310包括記憶體控制器302以及記憶胞陣列管理電路303,而記憶胞陣列管理電路303包括邏輯控制電路311、位址暫存器313以及記憶胞陣列選取電路312。圖3所示積體電路300、FPGA晶片310、記憶體控制器302、記憶胞陣列管理電路303、邏輯控制電路311、記憶胞陣列選取電路312、位址暫存器313、記憶體晶片320、記憶胞陣列305和解碼電路314可以參照圖2所示積體電路200、FPGA晶片210、記憶體控制器202、記憶胞陣列管理電路203、邏輯控制電路211、記憶胞陣列選取電路212、位址暫存器213、記憶體晶片220、記憶胞陣列205和解碼電路214的相關說明加以
類推,故不再贅述。
FIG. 3 is a schematic circuit block diagram of an
記憶體控制器302產生用以存取記憶體晶片320的存取命令304(控制訊號304a以及存取位址訊號304b)至邏輯控制電路311與位址暫存器313。邏輯控制電路311將控制訊號304a進行解碼而產生解碼結果。依據邏輯控制電路311所提供的解碼結果以及位址暫存器313所提供的存取位址資訊,記憶胞陣列選取電路312輸出管理訊號307至記憶體晶片320中的解碼電路314。在圖3所示實施例中,管理訊號307包括列位址訊號308、行位址訊號301以及記憶庫選取訊號309。圖3所示列位址訊號308與行位址訊號301可以參照圖1所示列位址訊號108與行位址訊號101的相關說明加以類推,或參照圖2所示列位址訊號208與行位址訊號201的相關說明加以類推。或者,圖1所示列位址訊號108以及行位址訊號101可以參照圖3所示列位址訊號308以及行位址訊號301的相關說明加以類推。圖3所示記憶庫選取訊號309可以參照圖1所示記憶庫選取訊號109的相關說明加以類推。或者,圖1所示記憶庫選取訊號109可以參照圖3所示記憶庫選取訊號309的相關說明加以類推。
The
在圖3所示實施例中,解碼電路314將列位址訊號308、位址訊號301以及記憶庫選取訊號309進行位址解碼,再根據解碼結果驅動記憶胞陣列305的字元線以及位元線以進行資料存取。舉例來說,在一些應用例中,解碼電路314可以依據記憶庫選取訊號309從多個記憶庫(記憶胞陣列305)中選擇一個,然後藉由
驅動字元線以及位元線將來自於資料匯流排DB的資料寫入被選擇的記憶庫(記憶胞陣列305)。或是在另一些應用例中,解碼電路314可以藉由驅動字元線以及位元線將被選擇的記憶庫(記憶胞陣列305)的資料讀出至資料匯流排DB。
In the embodiment shown in FIG. 3, the
圖4是根據本發明的一實施例的記憶體晶片400的電路方塊示意圖。圖4所示記憶體晶片400包括記憶胞陣列405以及解碼電路414。解碼電路414電性連接到記憶胞陣列405的至少一字元線WL以及至少一位元線BL。解碼電路414可以解碼FPGA晶片的記憶胞陣列管理電路(未繪示於圖4)所輸出的至少一列位址訊號408與至少一行位址訊號410,以驅動記憶胞陣列405的至少一字元線WL以及至少一位元線BL。所述記憶胞陣列管理電路可以參照記憶胞陣列管理電路103、203或303的相關說明,所述列位址訊號408可以參照列位址訊號108、208或308的相關說明,以及所述行位址訊號410可以參照行位址訊號101、201或301的相關說明,故不再贅述。
FIG. 4 is a schematic circuit block diagram of a
解碼電路414包括列位址解碼電路415、行位址解碼電路416、驅動電路418以及輸入輸出電路417。列位址解碼電路415電性連接至記憶胞陣列管理電路(未繪示於圖4),以接收列位址訊號408。列位址解碼電路415解碼列位址訊號408而驅動記憶胞陣列405的至少一字元線WL。行位址解碼電路416電性連接至記憶胞陣列管理電路(未繪示於圖4),以接收行位址訊號410。行位址解碼電路416解碼行位址訊號410而產生至少一行解碼結
果。
The
驅動電路418電性連接至行位址解碼電路416,以接收所述行解碼結果。驅動電路418可以依據所述行解碼結果驅動記憶胞陣列405的至少一位元線BL。輸入輸出電路417電性連接至驅動電路418,以提供寫入資料訊號SIN(或是接收讀出資料訊號SOUT)。輸入輸出電路417還通過資料匯流排DB電性連接至記憶體控制器(未繪示於圖4)。所述記憶體控制器可以參照記憶體控制器102、202或302的相關說明,故不再贅述。舉例來說,輸入輸出電路417可以將資料匯流排DB所傳入的寫入資料訊號SIN傳送至驅動電路418。以及(或是),驅動電路418可以通過多個位元線BL而從記憶胞陣列405讀取出資料,然後驅動電路418可以將所取的資料作為讀出資料訊號SOUT提供給輸入輸出電路417。因此,輸入輸出電路417可以將驅動電路418的讀出資料訊號SOUT傳送至資料匯流排DB。
The driving
圖5是根據本發明的一實施例的一種積體電路500的電路方塊示意圖。所述積體電路500至少包括記憶體晶片520和FPGA晶片510。在圖5所示實施例中,記憶體晶片520包括至少一記憶胞陣列505以及一解碼電路514,其中記憶胞陣列505可以被定義為至少一個記憶庫。在圖5所示實施例中,FPGA晶片510包括記憶體控制器502以及記憶胞陣列管理電路503,而記憶胞陣列管理電路503包括邏輯控制電路511、位址暫存器513以及記憶胞陣列選取電路512。圖5所示積體電路500、FPGA晶片510、
記憶體控制器502、記憶胞陣列管理電路503、邏輯控制電路511、記憶胞陣列選取電路512、位址暫存器513、記憶體晶片520、記憶胞陣列505和解碼電路514可以參照圖2所示積體電路200、FPGA晶片210、記憶體控制器202、記憶胞陣列管理電路203、邏輯控制電路211、記憶胞陣列選取電路212、位址暫存器213、記憶體晶片220、記憶胞陣列205和解碼電路214的相關說明加以類推,或是參照圖3所示積體電路300、FPGA晶片310、記憶體控制器302、記憶胞陣列管理電路303、邏輯控制電路311、記憶胞陣列選取電路312、位址暫存器313、記憶體晶片320、記憶胞陣列305和解碼電路314的相關說明加以類推,故不再贅述。
FIG. 5 is a schematic circuit block diagram of an
記憶體控制器502產生用以存取記憶體晶片520的存取命令訊號504至邏輯控制電路511與位址暫存器513。在圖5所示實施例中,存取命令訊號504包括時脈訊號(clock signal)CLK、時脈致能訊號(clock enable signal)CKE、晶片選取訊號(chip selection signal)CS、寫入致能訊號(write enable)WE、行位址選取訊號(column array selection signal)CAS、列位址選取訊號(row array selection signal)RAS以及存取位址訊號504b。存取命令訊號504的種類和數目可根據設計要求修改或增加其他訊號而不限於此。依照實際設計,存取命令訊號104、204或304可以參照存取命令訊號504的相關說明,以及(或是)控制訊號204a或304a可以參照時脈訊號CLK、時脈致能訊號CKE、晶片選取訊號CS、寫入致能訊號WE、行位址選取訊號CAS與列位址選取訊
號RAS的相關說明。
The
在圖5所示實施例中,邏輯控制電路511包括指令解碼電路524。指令解碼電路524對記憶體控制器502所提供的存取命令訊號504以及位址暫存器513所提供的存取位址資訊進行解碼而產生解碼結果,並將解碼結果傳送至記憶胞陣列選取電路512。
In the embodiment shown in FIG. 5 , the
在圖5所示實施例中,記憶胞陣列選取電路512包括列位址選擇(row address mux)電路521、刷新計數器(refresh counter)522以及位址計數器(address counter)523。刷新計數器522依據指令解碼電路524輸出之解碼結果產生刷新計數資訊並傳送至列位址選擇電路521。根據位址暫存器513所提供的存取位址資訊及刷新計數器522所提供的刷新計數資訊,列位址選擇電路521可以輸出列位址訊號508至記憶體晶片520中的列解碼電路515。列解碼電路515可以參照列解碼電路415的相關說明,以及(或是)列解碼電路415可以參照列解碼電路515的相關說明。
In the embodiment shown in FIG. 5 , the memory cell
位址計數器523根據位址暫存器513所提供的存取位址資訊產生行位址訊號501,並且將行位址訊號501傳送至解碼電路514中的行位址解碼器516。行位址解碼器516可以參照行位址解碼器416的相關說明,以及(或是)行位址解碼器416可以參照行位址解碼器516的相關說明。
The
在圖5所示實施例中,解碼電路514還包括輸入輸出電路517、驅動電路518以及記憶庫選取電路519。記憶庫選取電路519接收位址暫存器513所提供的記憶庫選取訊號509,並輸出記
憶庫選取資訊到列位址解碼電路515以及行位址解碼電路516。列位址解碼電路515根據列位址選擇電路521所提供的列位址訊號508以及記憶庫選取電路519所提供的記憶庫選取資訊進行位址解碼,並根據解碼結果驅動記憶胞陣列505的字元線WL。行位址解碼電路516根據位址計數器523所提供的行位址訊號501以及記憶庫選取電路519所提供的記憶庫選取資訊進行位址解碼,並將解碼結果傳送至驅動電路518。驅動電路518根據行位址解碼電路516所提供的解碼結果驅動記憶胞陣列505的位元線BL,以進行資料的存取。
In the embodiment shown in FIG. 5 , the
在圖5所示實施例中,輸入輸出電路517與記憶體控制器502藉由資料匯流排DB相互傳送資料。輸入輸出電路517與驅動電路518可以參照輸入輸出電路417與驅動電路418的相關說明,故不再贅述。
In the embodiment shown in FIG. 5 , the I/
圖6是根據本發明的一示例性實施例的記憶胞陣列606的局部放大示意圖。其中記憶胞陣列606可包括:多條字元線WL、多條位元線BL以及多個記憶胞MC。每一個記憶胞MC可包括電晶體TR及電容器CAP。圖6所示記憶胞MC亦被稱為一電晶體一電容器(one transistor,one capacitor,1T1C)式記憶胞。在另一些實施例中,每一個記憶胞MC可以包括三個電晶體及一個電容器,亦即所謂三電晶體一電容器(three transistor,one capacitor,3T1C)式記憶胞。記憶胞MC的設計可以隨實際應用而不限於此。
FIG. 6 is a partially enlarged schematic diagram of a
在圖6所示實施例中,記憶胞MC中的電晶體TR的閘極 電性耦接至字元線WL,電晶體TR的汲極(或源極)電性耦接至位元線BL,而電晶體TR的源極(或汲極)電性耦接至電容器CAP的第一端。電容CAP的第二端則電性耦接至另一字元線WL’。 In the embodiment shown in Fig. 6, the gate electrode of the transistor TR in the memory cell MC Electrically coupled to the word line WL, the drain (or source) of the transistor TR is electrically coupled to the bit line BL, and the source (or drain) of the transistor TR is electrically coupled to the capacitor CAP the first end of . The second end of the capacitor CAP is electrically coupled to another word line WL'.
圖7是根據本發明的另一實施例的積體電路700的電路方塊示意圖。圖7所示積體電路700至少包括記憶體晶片720和FPGA晶片710。在圖7所示實施例中,記憶體晶片720包括至少一記憶胞陣列705以及一解碼電路714,其中記憶胞陣列705可以被定義為至少一個記憶庫。在圖7所示實施例中,FPGA晶片710包括記憶體控制器702以及記憶胞陣列管理電路703,而記憶胞陣列管理電路703包括邏輯控制電路711、位址暫存器713以及記憶胞陣列選取電路712。圖7所示積體電路700、FPGA晶片710、記憶體控制器702、記憶胞陣列管理電路703、邏輯控制電路711、記憶胞陣列選取電路712、位址暫存器713、記憶體晶片720、記憶胞陣列705和解碼電路714可以參照圖2所示積體電路200、FPGA晶片210、記憶體控制器202、記憶胞陣列管理電路203、邏輯控制電路211、記憶胞陣列選取電路212、位址暫存器213、記憶體晶片220、記憶胞陣列205和解碼電路214的相關說明加以類推,或是參照圖3所示積體電路300、FPGA晶片310、記憶體控制器302、記憶胞陣列管理電路303、邏輯控制電路311、記憶胞陣列選取電路312、位址暫存器313、記憶體晶片320、記憶胞陣列305和解碼電路314的相關說明加以類推,或是參照圖5所示積體電路500、FPGA晶片510、記憶體控制器502、記憶胞陣
列管理電路503、邏輯控制電路511、記憶胞陣列選取電路512、位址暫存器513、記憶體晶片520、記憶胞陣列505和解碼電路514的相關說明加以類推,故不再贅述。
FIG. 7 is a schematic circuit block diagram of an
記憶體控制器702產生用以存取記憶體晶片720的存取命令訊號704至邏輯控制電路711與位址暫存器713。在圖7所示實施例中,存取命令訊號704包括控制訊號704a以及存取位址訊號704b。存取命令訊號704可以參照存取命令訊號104、204或304的相關說明加以類推,控制訊號704a可以參照控制訊號204a或304a的相關說明加以類推,而存取位址訊號704b可以參照存取位址訊號204b或304b的相關說明加以類推,故不再贅述。依照實際設計,控制訊號704a可以參照圖5所示時脈訊號CLK、時脈致能訊號CKE、晶片選取訊號CS、寫入致能訊號WE、行位址選取訊號CAS與列位址選取訊號RAS的相關說明。
The
在圖7所示實施例中,解碼電路714包括行位址解碼電路716、輸入輸出電路717以及驅動電路718。在圖7所示實施例中,記憶胞陣列選取電路712包括列位址選擇電路721、刷新計數器722、位址計數器723、列位址解碼電路715以及記憶庫選取電路719。圖7所示列位址選擇電路721、刷新計數器722、位址計數器723、列位址解碼電路715、記憶庫選取電路719、行位址解碼電路716、輸入輸出電路717以及驅動電路718可以參照圖5所示列位址選擇電路521、刷新計數器522、位址計數器523、列位址解碼電路515、記憶庫選取電路519、行位址解碼電路516、
輸入輸出電路517以及驅動電路518的相關說明加以類推,故不再贅述。在圖7所示實施例中,在FPGA晶片710中的記憶庫選取電路719接收位址暫存器713所提供的記憶庫選取訊號709,並輸出記憶庫選取訊號709A到列位址解碼電路715,以及輸出記憶庫選取訊號709B到在記憶體晶片720中的行位址解碼電路716。列位址解碼電路715再根據列位址選擇電路721所提供的列位址訊號708以及記憶庫選取電路719所提供的記憶庫選取訊號709A進行位址解碼,並根據解碼結果驅動記憶胞陣列705的字元線,以進行資料的存取。
In the embodiment shown in FIG. 7 , the
由於列位址解碼電路715被整合至FPGA晶片710中,因此FPGA晶片710可以快速存取記憶體晶片720的記憶胞陣列705。
Since the column
圖8是根據本發明的又一實施例的積體電路800的電路方塊示意圖。所述積體電路800至少包括記憶體晶片820和FPGA晶片810。在圖8所示實施例中,記憶體晶片820包括至少一記憶胞陣列805,其中記憶胞陣列805可以被定義為至少一記憶庫。在圖8所示實施例中,FPGA晶片810包括記憶體控制器802以及記憶胞陣列管理電路803,而記憶胞陣列管理電路803包括邏輯控制電路811、位址暫存器813以及記憶胞陣列選取電路812。圖8所示積體電路800、FPGA晶片810、記憶體控制器802、記憶胞陣列管理電路803、邏輯控制電路811、記憶胞陣列選取電路812、位址暫存器813、記憶體晶片820和記憶胞陣列805可以參照圖2
所示積體電路200、FPGA晶片210、記憶體控制器202、記憶胞陣列管理電路203、邏輯控制電路211、記憶胞陣列選取電路212、位址暫存器213、記憶體晶片220和記憶胞陣列205的相關說明加以類推,或是參照圖3所示積體電路300、FPGA晶片310、記憶體控制器302、記憶胞陣列管理電路303、邏輯控制電路311、記憶胞陣列選取電路312、位址暫存器313、記憶體晶片320和記憶胞陣列305的相關說明加以類推,或是參照圖5所示積體電路500、FPGA晶片510、記憶體控制器502、記憶胞陣列管理電路503、邏輯控制電路511、記憶胞陣列選取電路512、位址暫存器513、記憶體晶片520和記憶胞陣列505的相關說明加以類推,故不再贅述。
FIG. 8 is a schematic circuit block diagram of an
記憶體控制器802產生用以存取記憶體晶片820的存取命令訊號804至邏輯控制電路811與位址暫存器813。在圖8所示實施例中,存取命令訊號804包括控制訊號804a以及存取位址訊號804b。存取命令訊號804可以參照存取命令訊號104、204或304的相關說明加以類推,控制訊號804a可以參照控制訊號204a或304a的相關說明加以類推,而存取位址訊號804b可以參照存取位址訊號204b或304b的相關說明加以類推,故不再贅述。依照實際設計,控制訊號804a可以參照圖5所示時脈訊號CLK、時脈致能訊號CKE、晶片選取訊號CS、寫入致能訊號WE、行位址選取訊號CAS與列位址選取訊號RAS的相關說明。
The
在圖8所示實施例中,記憶胞陣列選取電路812包括列
位址選擇電路821、刷新計數器822、位址計數器823、至少一列位址解碼電路815、至少一行位址解碼電路816、輸入輸出電路817、驅動電路818以及記憶庫選取電路819。圖8所示列位址選擇電路821、刷新計數器822、位址計數器823、列位址解碼電路815、行位址解碼電路816、輸入輸出電路817、驅動電路818以及記憶庫選取電路819可以參照圖5所示列位址選擇電路521、刷新計數器522、位址計數器523、列位址解碼電路515、行位址解碼電路516、輸入輸出電路517、驅動電路518以及記憶庫選取電路519的相關說明加以類推,故不再贅述。
In the embodiment shown in FIG. 8, the memory cell
在圖8所示實施例中,記憶庫選取電路819接收位址暫存器813所提供的記憶庫選取訊號809,並輸出記憶庫選取訊號809A到列位址解碼電路815,以及輸出記憶庫選取訊號809B到行位址解碼電路816。在FPGA晶片810中的列位址解碼電路815根據列位址選擇電路821所提供的列位址訊號808以及記憶庫選取電路819所提供的記憶庫選取訊號809A進行位址解碼,並根據解碼結果驅動在記憶體晶片820中的記憶胞陣列805的字元線WL。
In the embodiment shown in FIG. 8, the memory
此外,在FPGA晶片810中的位址計數器823根據位址暫存器813所提供的存取位址資訊產生行位址訊號810至行位址解碼器816。行位址解碼電路816根據位址計數器823所提供的行位址訊號810以及記憶庫選取電路819所提供的記憶庫選取訊號809B進行位址解碼,並將解碼結果傳送至驅動電路818。在FPGA
晶片810中的驅動電路818根據解碼結果驅動在記憶體晶片820中的記憶胞陣列805的位元線BL,以進行資料的存取。
In addition, the
在圖8所示實施例中,由於列位址解碼電路815、行位址解碼電路816、輸入輸出電路817與驅動電路818已整合至FPGA晶片810中,則記憶體晶片820乃是由單純的DRAM陣列(記憶胞陣列805)所構成,因此可節省記憶體晶片820的製造複雜度及製程成本。此外,FPGA晶片810可以直接驅動記憶體晶片820的記憶胞陣列805的字元線WL與位元線BL。在一些應用例中,字元線WL與位元線BL可經由驅動電路818控制或由FPGA晶片810控制。
In the embodiment shown in FIG. 8, since the column
圖9是根據本發明的一實施例的FPGA晶片901與記憶體晶片900的部分連接架構示意圖。圖9所示FPGA晶片901可以參照FPGA晶片110、210、310、510、710以及(或是)810的相關說明加以類推。或者,FPGA晶片110、210、310、510、710以及810的任一個可以參照FPGA晶片901的相關說明加以類推。圖9所示記憶體晶片900可以參照記憶體晶片120、220、320、400、520、720以及(或是)820的相關說明加以類推。或者,記憶體晶片120、220、320、400、520、720以及820的任一個可以參照記憶體晶片900的相關說明加以類推。
FIG. 9 is a schematic diagram of a partial connection structure of an
在圖9所示實施例中,積體電路可以是內嵌了DRAM的FPGA(DRAM embedded FPGA,deFPGA)。圖9所示積體電路包括FPGA晶片901與記憶體晶片900。FPGA晶片901包括內嵌演
算法模組909、可調式演算法模組、矽智財核(intellectual property core或IP core)、介面電路904、匯流排(BUS)、進階精簡指令集機器(Advanced RISC Machine,ARM)、靜態隨機存取記憶體(static random access memory,SRAM)、輸入輸出電路908以及記憶胞陣列管理電路903。依照設計需求,在圖9所示實施例中,所述可調式演算法模組可包括記憶體控制器902、區塊記憶體905、演算法模組906、以及查找表(look up table,LUT)907。其中,記憶體晶片900透過形成矽通孔(through silicon via,TSV)結構等相關製程互連技術與FPGA晶片901的記憶胞陣列管理電路903互相電性耦接。
In the embodiment shown in FIG. 9 , the integrated circuit may be a DRAM embedded FPGA (DRAM embedded FPGA, deFPGA). The integrated circuit shown in FIG. 9 includes an
圖9所示記憶體控制器902可以參照記憶體控制器102、202、302、502、702以及(或是)802的相關說明加以類推。或者,記憶體控制器102、202、302、502、702以及802的任一個可以參照記憶體控制器902的相關說明加以類推。圖9所示記憶胞陣列管理電路903可以參照記憶胞陣列管理電路103、203、303、503、703以及(或是)803的相關說明加以類推。或者,記憶胞陣列管理電路103、203、303、503、703以及803的任一個可以參照記憶胞陣列管理電路903的相關說明加以類推。
The
在一些應用例中,所述嵌入式的記憶體晶片900的介面的時脈可藉由增加位元線的寬度來節省功耗。在一些應用例中,記憶胞陣列管理電路903可以彈性調整及控制所述嵌入式的記憶體晶片900,以同時兼顧操作速度與頻寬。在一些應用例中,FPGA
晶片901可同時(並行)控制嵌入式的記憶體晶片900中的任意記憶胞,而不受共用界面頻寬的限制。
In some application examples, the clock pulse of the interface of the embedded
在一些應用例中,FPGA晶片901可以經由程式化硬體設計以執行至少一種演算法(例如挖礦演算法)。在一些應用例中,FPGA晶片901包含用來執行至少一種挖礦演算法的硬體,例如內嵌演算法模組909。舉例來說,內嵌演算法模組909可以執行挖礦應用的底層演算法,例如哈希演算法(Hash algorithm)以及(或是)其他演算法。內嵌演算法模組909的數量可以依照實際設計來決定,而不同的內嵌演算法模組909可以視應用需求執行不同挖礦演算法,以兼顧挖礦速度與頻寬。在一些應用例中,內嵌演算法模組909的挖礦演算法可以是利用不同雜湊函數(hash function)所建構出的底層演算法,例如SHA、SHA256及Ethereum等常用挖礦演算法硬體。其中,Ethereum所使用的挖礦演算法為Dagger-Hashimoto演算法,其挖礦的效率與處理器的效能無關,而與記憶體的頻寬成正相關。所述的頻寬可定義為匯流排寬度乘以匯流排頻率再乘以一個時脈周期內所交換的封包個數(亦即:頻寬=匯流排寬度*匯流排頻率*一個時脈周期內所交換的封包個數)。在一些應用例中,FPGA晶片901的頻寬至少是傳統雙倍資料率(double data rate,DDR)動態隨機存取記憶體15倍以上。
In some application examples, the
在一些實施例中,此底層演算法硬體設計可以被配置於IP核中。演算法模組906可直接調用IP核去執行底層演算法。使用者不需要另外開發底層演算法,也不需要在FPGA上額外燒錄
(programming)底層演算法,因此可減少開發挖礦演算法硬體的時間。演算法模組906可直接調用內嵌演算法模組909以及(或是IP核去執行底層演算法,提升挖礦的效率。
In some embodiments, this underlying algorithm hardware design can be configured in an IP core. The
在一些應用例中,演算法模組906的數量可以依照實際設計來決定。每一個演算法模組906可以執行一或多個挖礦演算法,而不同的演算法模組906可以用來執行不同挖礦演算法。在一些應用例中,挖礦演算法硬體可以視使用者不同挖礦需求自行開發。此外,本實施例並不限制挖礦演算法硬體的種類、實施及執行細節。在本發明的一實施例中,根據使用者的需要而設計的挖礦硬體碼可以被燒錄(programming)入圖9所示演算法模組906,以執行挖礦演算法。在一實施例中,在FPGA晶片901配置有多種挖礦演算法(多個演算法模組906)的情況下,圖9所示積體電路可以依照應用需求隨時切換成不同幣別的挖礦演算法而不需要汰換整組積體電路,因此可以降低晶片開發損失風險並確保其挖礦效益。
In some application examples, the number of
在圖9所示實施例中,介面電路904作為FPGA晶片901內部界面溝通使用。依照實際設計,介面電路904可以包括高級可擴展介面(Advanced eXtensible Interface,AXI)匯流排或是其他介面電路。區塊記憶體905作為FPGA晶片901內部資料暫存使用。LUT 907作為FPGA晶片901內部查找表使用。在一些應用例中,所述輸入輸出電路908包括低速輸入輸出(low speed I/O)電路,作為FPGA晶片901對外溝通的介面電路。舉例來說,在
演算法模組906執行挖礦演算法後,輸入輸出電路908可以將演算法模組906的運算結果傳輸給外部電路(未繪示)。其中,FPGA晶片901中所內建的ARM可作為獨立作業系統執行挖礦運算的工作,無須連上外部電腦進行挖礦。
In the embodiment shown in FIG. 9 , the interface circuit 904 is used as the internal interface of the
圖10至圖14是根據本發明的不同實施例說明在積體電路中的FPGA晶圓與記憶體晶圓的堆疊示意圖。所述記憶體晶圓意指,多個記憶體晶片1001(例如DRAM晶片)被形成於所述記憶體晶圓(第一晶圓)。所述FPGA晶圓意指,多個FPGA晶片1002被形成於所述FPGA晶圓(第二晶圓)。圖10至圖14所示記憶體晶片(例如1001以及/或是1003)可以參照記憶體晶片120、220、320、400、520、720、820以及(或是)900的相關說明加以類推。或者,記憶體晶片120、220、320、400、520、720、820以及900的任一個可以參照圖10至圖14所示記憶體晶片1001以及(或是)1003的相關說明加以類推。圖10至圖14所示FPGA晶片(例如1002以及/或是1004)可以參照FPGA晶片110、210、310、510、710、810以及(或是)901的相關說明加以類推。或者,FPGA晶片110、210、310、510、710、810以及901的任一個可以參照圖10至圖14所示FPGA晶片1002以及(或是)1004的相關說明加以類推。所述記憶體晶圓與所述FPGA晶圓可以藉由晶圓鍵合(wafer bonding)技術相互電性接合。
10 to 14 are schematic diagrams illustrating stacking of FPGA wafers and memory wafers in integrated circuits according to different embodiments of the present invention. The memory wafer means that a plurality of memory chips 1001 (eg, DRAM chips) are formed on the memory wafer (first wafer). The FPGA wafer means that a plurality of
如圖10所示實施例,多個記憶體晶片1001(例如DRAM晶片)被形成於第一晶圓WF1,而可執行挖礦硬體演算法的FPGA
晶片1002被形成於第二晶圓WF2。在一些實施例中,第一晶圓WF1藉由異質晶圓鍵合(wafer bonding)技術先與第二晶圓WF2接合。然後,第一晶圓WF1再藉由連接結構,例如是微凸塊(micro bump)BP,與封裝基板SUB互相電性連接。因此,第一晶圓WF1堆疊於封裝基板SUB上,而第二晶圓WF2堆疊於第一晶圓WF1上。
In the embodiment shown in Figure 10, a plurality of memory chips 1001 (such as DRAM chips) are formed on the first wafer WF1, and the FPGA that can execute the mining
在另一些實施例中,第一晶圓WF1藉由連接結構,例如是微凸塊BP,先堆疊於封裝基板SUB上。然後,第二晶圓WF2再堆疊於第一晶圓WF1上。 In some other embodiments, the first wafer WF1 is firstly stacked on the package substrate SUB through a connecting structure, such as a micro bump BP. Then, the second wafer WF2 is stacked on the first wafer WF1 again.
如圖11所示實施例,多個記憶體晶片1001形成於第一晶圓WF1,以及多個記憶體晶片1003形成於第三晶圓WF3。可執行挖礦硬體演算法的多個FPGA晶片1002被形成於第二晶圓WF2。
In the embodiment shown in FIG. 11 , a plurality of
在一些實施例中,第一晶圓WF1藉由異質晶圓鍵合技術先與第二晶圓WF2接合,接著第三晶圓WF3也藉由異質晶圓鍵合技術堆疊於第二晶圓WF2上。然後,接合後的晶圓總成再藉由連接結構,例如是微凸塊BP,與封裝基板SUB互相電性連接。因此,第一晶圓WF1堆疊於封裝基板SUB上,第二晶圓WF2堆疊於第一晶圓WF1上,而第三晶圓WF3堆疊於第二晶圓WF2上。 In some embodiments, the first wafer WF1 is first bonded to the second wafer WF2 by heterogeneous wafer bonding technology, and then the third wafer WF3 is also stacked on the second wafer WF2 by heterogeneous wafer bonding technology. superior. Then, the bonded wafer assembly is electrically connected to the packaging substrate SUB through a connecting structure, such as a micro bump BP. Therefore, the first wafer WF1 is stacked on the packaging substrate SUB, the second wafer WF2 is stacked on the first wafer WF1, and the third wafer WF3 is stacked on the second wafer WF2.
在另一些實施例中,第一晶圓WF1藉由連接結構,例如是微凸塊BP,堆疊於封裝基板SUB上,第二晶圓WF2接著堆疊於第一晶圓WF1上。接下來,第三晶圓WF3再堆疊於第二晶圓 WF2上。 In some other embodiments, the first wafer WF1 is stacked on the package substrate SUB through a connecting structure, such as micro bumps BP, and the second wafer WF2 is then stacked on the first wafer WF1. Next, the third wafer WF3 is stacked on the second wafer on WF2.
在圖11所示實施例中,具有FPGA晶片1002的第二晶圓WF2可以同時存取具有記憶體晶片1003的第三晶圓WF3以及具有記憶體晶片1001第一晶圓WF1。因此,圖11所示FPGA晶片1002可以達到兩倍的記憶體存取頻寬。
In the embodiment shown in FIG. 11 , the second wafer WF2 with the
如圖12所示實施例,多個記憶體晶片1001(例如DRAM晶片)被形成於第一晶圓WF1,而可執行挖礦硬體演算法的FPGA晶片1002被形成於第二晶圓WF2。在一些實施例中,第一晶圓WF1藉由異質晶圓鍵合技術先與第二晶圓WF2接合。然後,第二晶圓WF2再藉由連接結構,例如是微凸塊BP,與封裝基板SUB互相電性連接。因此,第二晶圓WF2堆疊於封裝基板SUB上,而第一晶圓WF1堆疊於第二晶圓WF2上。
In the embodiment shown in FIG. 12 , a plurality of memory chips 1001 (such as DRAM chips) are formed on a first wafer WF1, and
如圖13所示實施例,多個記憶體晶片1001形成於第一晶圓WF1,以及多個記憶體晶片1003形成於第三晶圓WF3。可執行挖礦硬體演算法的多個FPGA晶片1002被形成於第二晶圓WF2。
In the embodiment shown in FIG. 13 , a plurality of
在一些實施例中,第一晶圓WF1藉由異質晶圓鍵合技術先與第二晶圓WF2接合,接著第三晶圓WF3也藉由異質晶圓鍵合技術堆疊於第一晶圓WF1上。然後,接合後的晶圓總成再藉由連接結構,例如是微凸塊BP,與封裝基板SUB互相電性連接。因此,第二晶圓WF2堆疊於封裝基板SUB上,第一晶圓WF1堆疊於第二晶圓WF2上,而第三晶圓WF3堆疊於第一晶圓WF1上。 In some embodiments, the first wafer WF1 is first bonded to the second wafer WF2 by heterogeneous wafer bonding technology, and then the third wafer WF3 is also stacked on the first wafer WF1 by heterogeneous wafer bonding technology. superior. Then, the bonded wafer assembly is electrically connected to the packaging substrate SUB through a connecting structure, such as a micro bump BP. Therefore, the second wafer WF2 is stacked on the packaging substrate SUB, the first wafer WF1 is stacked on the second wafer WF2 , and the third wafer WF3 is stacked on the first wafer WF1 .
如圖14所示實施例,多個記憶體晶片1001形成於第一晶圓WF1,以及多個記憶體晶片1003形成於第三晶圓WF3。此外,可執行挖礦硬體演算法的多個FPGA晶片1002形成於第二晶圓WF2,以及多個FPGA晶片1004形成於第四晶圓WF4。
In the embodiment shown in FIG. 14 , a plurality of
在一些實施例中,第一晶圓WF1藉由異質晶圓鍵合技術先與第二晶圓WF2接合,接著第四晶圓WF4也藉由異質晶圓鍵合技術堆疊於第一晶圓WF1上,然後第三晶圓WF3再藉由異質晶圓鍵合技術堆疊於第四晶圓WF4上。然後,接合後的晶圓總成再藉由連接結構,例如是微凸塊BP,與封裝基板SUB互相電性連接。因此,第二晶圓WF2堆疊於封裝基板SUB上,第一晶圓WF1堆疊於第二晶圓WF2上,第四晶圓WF4堆疊於第一晶圓WF1上,而第三晶圓WF3堆疊於第四晶圓WF4上。 In some embodiments, the first wafer WF1 is first bonded to the second wafer WF2 by heterogeneous wafer bonding technology, and then the fourth wafer WF4 is also stacked on the first wafer WF1 by heterogeneous wafer bonding technology. Then, the third wafer WF3 is stacked on the fourth wafer WF4 by heterogeneous wafer bonding technology. Then, the bonded wafer assembly is electrically connected to the packaging substrate SUB through a connecting structure, such as a micro bump BP. Therefore, the second wafer WF2 is stacked on the packaging substrate SUB, the first wafer WF1 is stacked on the second wafer WF2, the fourth wafer WF4 is stacked on the first wafer WF1, and the third wafer WF3 is stacked on the on the fourth wafer WF4.
在圖14所示實施例中,具有FPGA晶片1002的第二晶圓WF2和具有FPGA晶片1004的第四晶圓WF4可以存取具有記憶體晶片1003的第三晶圓WF3以及具有記憶體晶片1001第一晶圓WF1。
In the embodiment shown in Figure 14, the second wafer WF2 with
圖15是根據本發明的一實施例的積體電路中的輸入輸出電路配置的方塊示意圖。所述積體電路包括記憶體晶圓1100以及FPGA晶圓1101。所述FPGA晶圓1101包括至少一FPGA晶片(未示出)以及至少一記憶體控制器1202。所述記憶體晶圓1100包括多個記憶體晶片1103、多個本地輸入輸出電路LIO以及一全域輸入輸出電路GIO。所述記憶體晶片1103包括多個記憶胞陣列
1103A。
FIG. 15 is a schematic block diagram of an input-output circuit configuration in an integrated circuit according to an embodiment of the present invention. The integrated circuit includes a
在一些應用例中,本地輸入輸出電路LIO自每一記憶體晶片1103中的記憶庫存取資訊。全域輸入輸出電路GIO彙集每一本地輸入輸出電路LIO的存取資訊,再經由共用的資料匯流排DB將存取資訊傳送至FPGA晶圓1101中的記憶體控制器1102。在一些應用例中,至少有數千個共用的資料匯流排DB可提供給記憶體控制器1102使用。在一些應用例中,由記憶體控制器1102來負責控制記憶體晶片1103的讀取,並可共用一組DDR通訊界面。
In some applications, the local I/O circuit LIO retrieves information from memory banks in each
圖15所示記憶體控制器1102可以參照記憶體控制器102、202、302、502、702、802以及(或是)902的相關說明加以類推。或者,記憶體控制器102、202、302、502、702、802以及902的任一個可以參照記憶體控制器1102的相關說明加以類推。圖15所示本地輸入輸出電路LIO以及(或是)全域輸入輸出電路GIO可以參照輸入輸出電路417、517、717以及(或是)817的相關說明加以類推。或者,輸入輸出電路417、517、717以及817的任一個可以參照本地輸入輸出電路LIO以及(或是)全域輸入輸出電路GIO的相關說明加以類推。
The
圖16是根據本發明的一實施例的積體電路中的輸入輸出電路配置的方塊示意圖。所述積體電路包括記憶體晶圓1200以及FPGA晶圓1201。所述FPGA晶圓1201包括至少FPGA晶片(未示出)、記憶體控制器1202以及全域輸入輸出電路GIO。所述記憶體晶圓1200包括多個記憶體晶片1203以及多個本地輸入輸出
電路LIO。
FIG. 16 is a schematic block diagram of an input-output circuit configuration in an integrated circuit according to an embodiment of the present invention. The integrated circuit includes a
在圖16所示實施例中,每一本地輸入輸出電路LIO自對應記憶體晶片1203中的記憶庫存取資訊,並透過個別的資料匯流排DB將每一本地輸入輸出電路LIO的存取資訊傳輸至FPGA晶圓1201中的全域輸入輸出電路GIO。全域輸入輸出電路GIO彙集每一本地輸入輸出電路LIO的存取資訊再經由內部資料線將存取資訊傳送至FPGA晶圓1201中的記憶體控制器1202。圖16所示記憶體控制器1202可以參照記憶體控制器102、202、302、502、702、802以及(或是)902的相關說明加以類推。或者,記憶體控制器102、202、302、502、702、802以及902的任一個可以參照記憶體控制器1202的相關說明加以類推。圖16所示本地輸入輸出電路LIO以及(或是)全域輸入輸出電路GIO可以參照輸入輸出電路417、517、717以及(或是)817的相關說明加以類推。或者,輸入輸出電路417、517、717以及817的任一個可以參照圖16所示本地輸入輸出電路LIO以及(或是)全域輸入輸出電路GIO的相關說明加以類推。
In the embodiment shown in FIG. 16, each local input and output circuit LIO accesses information from the memory bank in the
由於記憶體晶圓1200中不同的記憶庫群組1203A、1203B、1203C、1203D可將各自的資料線利用專屬的資料匯流排DB電性連接到FPGA晶圓1101的全域輸入輸出電路GIO以進行溝通與存取資訊,因此FPGA晶片可以針對實際操作需求個別控制記憶庫群組1203A、1203B、1203C、1203D的存取,而可以增加資料傳輸頻寬。
Since the different
綜上所述,本發明諸實施例所述可執行挖礦演算法的積體電路可以根據實際操作需要而彈性變更挖礦硬體碼。舉例來說,使用者可以根據需求隨時在FPGA晶片901上的演算法模組905變更或切換成適用於不同幣別(例如:比特幣、乙太幣、萊特幣等等)的挖礦演算法硬體而不需要汰換整組ASIC晶片,因此可以降低晶片開發損失風險並確保其挖礦效益。本發明諸實施例所述之輸入輸出電路可以形成於FPGA晶片內,也可以視使用者需求利用資料匯流排外接一輸入輸出電路,以增加資料傳輸頻寬,且可節省FPGA晶片的面積。
To sum up, the integrated circuit capable of executing the mining algorithm described in the various embodiments of the present invention can flexibly change the mining hardware code according to actual operation needs. For example, the user can change or switch the
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。 Although the present invention has been disclosed above with the embodiments, it is not intended to limit the present invention. Anyone with ordinary knowledge in the technical field may make some changes and modifications without departing from the spirit and scope of the present invention. The scope of protection of the present invention should be defined by the scope of the appended patent application.
100:積體電路 100: integrated circuit
101:行位址訊號 101: row address signal
102:記憶體控制器 102: Memory controller
103:記憶胞陣列管理電路 103: Memory cell array management circuit
104:存取命令訊號 104: access command signal
105:記憶胞陣列 105: memory cell array
107:管理訊號 107:Manage Signals
108:列位址訊號 108: column address signal
109:記憶庫選擇訊號 109: Memory bank selection signal
110:現場可程式化邏輯陣列晶片 110: Field programmable logic array chip
120:記憶體晶片 120: memory chip
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110133344A TWI798817B (en) | 2021-09-08 | 2021-09-08 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110133344A TWI798817B (en) | 2021-09-08 | 2021-09-08 | Integrated circuit |
Publications (2)
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TW202312005A TW202312005A (en) | 2023-03-16 |
TWI798817B true TWI798817B (en) | 2023-04-11 |
Family
ID=86690577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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TW110133344A TWI798817B (en) | 2021-09-08 | 2021-09-08 | Integrated circuit |
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Country | Link |
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TW (1) | TWI798817B (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9244867B1 (en) * | 2011-06-01 | 2016-01-26 | Altera Corporation | Memory controller interface with adjustable port widths |
US10642612B2 (en) * | 2017-11-15 | 2020-05-05 | Samsung Electronics Co., Ltd. | Memory device performing parallel arithmetic processing and memory module including the same |
TW202115565A (en) * | 2019-09-17 | 2021-04-16 | 美商美光科技公司 | Accelerator chip connecting a system on a chip and a memory chip |
-
2021
- 2021-09-08 TW TW110133344A patent/TWI798817B/en active
Patent Citations (3)
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