TWI789050B - 記憶體裝置及其運算方法 - Google Patents

Abstract

本揭示提供一種記憶體裝置及其運算方法，其中運算方法包括以下步驟。經由記憶體陣列的多條第一字元線分別接收模型運算的多個輸入值。經由多條第二字元線分別接收此些輸入值的反向邏輯值。經由多條第一位元線分別接收此些輸入值。經由多條第二位元線分別接收此些反向邏輯值。根據各輸入值與各反向邏輯值執行邏輯互斥反或(XNOR)運算以得到第一運算結果，並乘上模型運算的自乘係數之一者或交互係數之一者以得到多個輸出值。經由多條共源線分別輸出此些輸出值。

Description

記憶體裝置及其運算方法

本揭示係關於一種半導體裝置以及利用半導體裝置執行的運算方法，特別有關於一種記憶體裝置以及利用記憶體裝置處理模型運算的運算方法。

在科技蓬勃發展的今日，日常生活與大數據息息相關；並可根據大數據中的各項參數來建構模型，進而利用模型運算以提供目標問題的解決方案。例如，針對於常見的旅遊路線規劃的目標問題，可利用模型運算以定位出最短的旅遊路線。

另一方面，在電子或半導體的技術領域，亦常利用模型運算以調整電子裝置或半導體元件的製程參數或條件因子。然而，複雜的電子裝置或半導體元件涉及大量的參數或因子，因而需要執行複雜的模型運算，導致模型運算耗時、耗能或耗費硬體成本。因此，本技術領域相關產業的技術人員係致力於更有效率執行模型運算的技術方案。

本揭示提供一種記憶體裝置，包括一記憶體陣列以 用於處理一模型運算，模型運算具有多個輸入值、多個自乘係數、多個交互係數及多個輸出值。記憶體陣列包括多條第一字元線及多條第二字元線、多條第一位元線及多條第二位元線、多條共源線以及多個記憶胞。記憶胞經由第一字元線分別接收輸入值，經由第二字元線分別接收輸入值的反向邏輯值，經由第一位元線分別接收輸入值，經由第二位元線分別接收反向邏輯值，且經由共源線分別輸出此些輸出值。各記憶胞根據各輸入值與各反向邏輯值執行邏輯互斥反或(XNOR)運算以得到第一運算結果，並將第一運算結果乘上自乘係數之一者或交互係數之一者以得到輸出值。

本揭示另提供一種運算方法，包括以下步驟。經由一記憶體陣列的多條第一字元線分別接收模型運算的輸入值。經由記憶體陣列的多條第二字元線分別接收輸入值的反向邏輯值。經由記憶體陣列的多條第一位元線分別接收此些輸入值。經由記憶體陣列的多條第二位元線分別接收此些反向邏輯值。根據各輸入值與各反向邏輯值執行邏輯互斥反或(XNOR)運算以得到第一運算結果。第一運算結果乘上模型運算的多個自乘係數之一者或模型運算的多個交互係數之一者以得到模型運算的多個輸出值。經由記憶體陣列的多條共源線分別輸出此些輸出值。

透過閱讀以下圖式、詳細說明以及申請專利範圍，可見本揭示之其他方面以及優點。

30(1,1)~30(4,4),30(i,j):記憶胞

50(1,1)~50(5,4),50(i,j):記憶胞

70(1,1)~70(1,6):記憶胞

80(1,1)~80(1,8):記憶胞

100(1,1):記憶胞

110-1,110-N,902,904:記憶體子陣列

122,124,126,128,130:路由電路

200,202,204,206:組態

300:運算裝置

300B,500,700,800,900,1200:記憶體裝置

120-1,120-4,302,502,702,802,1002,1102:記憶體陣列

304,504:加總電路

310:自旋狀態運算器

320:更新電路

702,704,706,712,714,716,802:類比-數位轉換器

708,718:二位元平移器

710,720:一位元平移器

Ma:第一電晶體

Mb:第二電晶體

Ga:第一閘極

Da:第一汲極

Sa:第一源極

Gb:第二閘極

Db:第二汲極

Sb:第二源極

V_tha:第一臨界電壓

V_thb:第一臨界電壓

V_Ga:第一閘極電壓

V_Da:第一汲極電壓

I_Sa:第一源極電流

V_Gb:第二閘極電壓

V_Db:第二汲極電壓

I_Sb:第二源極電流

I_S:共源極電流

WL1a~WL5a,WLia:第一字元線

WL1b~WL5b,WLib:第二字元線

BL1a~BL4a,BLja:第一位元線

BL1b~BL4b,BLjb:第二位元線

SL1~SL4,SLj:共源線

SL1-1,SL1-2,SL1-3:共源線

SL2-1,SL2-2,SL2-3:共源線

SA1~SA4,SAj:感應放大器

H₁~H₄,H_j:總輸出值

H:能量

H_min:最低能量

H_th:閥值

SP_IN(σ_j):控制訊號

σ₁~σ₄,σ_N,σ_i,σ_j:輸入值

σ₁’~σ₄’,σ_i’,σ_j’:反向邏輯值

Pa_ij,Pb_ij,P_ij:輸出值

h₁,h₂,h₃,h₄,h_i:自乘係數

h₁(1):第一位元

h₁(2):第二位元

h₁(3):第三位元

h₁(8):第八位元

h₁ ⁺:第一成分

h₁ ^-:第二成分

J₁₂,J₁₃,J₁₄,J₂₃,J₂₄,J₃₄,J_ij:交互係數

J₁₂(1):第一位元

J₁₂(2):第二位元

J₁₂(3):第三位元

J₁₉ ⁺:第一成分

J₁₉ ^-:第二成分

T1:第一時間

T2:第二時間

S110~S210,S161,S162,S161B,S162B,S163B:步驟

第1A、1B圖繪示具有輸入值的易辛模型的示意圖。

第2A圖繪示利用易辛模型計算能量的示意圖。

第2B圖繪示利用易辛模型運算以模擬量子退火的示意圖。

第3A圖繪示本揭示之用於處理易辛模型運算的運算裝置的方塊圖。

第3B圖繪示本揭示一實施例之用於處理易辛模型運算的記憶體裝置的電路圖。

第3C圖繪示第圖之記憶體陣列的其中一個記憶胞的電路圖。

第3D圖繪示第3B圖之記憶體陣列的另一個記憶胞的電路圖。

第4A圖繪示第3B圖之記憶體裝置處理易辛模型運算的簡化示意圖。

第4B、4C圖繪示第3B圖之記憶體裝置處理易辛模型運算的一個運算實施例。

第5A圖繪示本揭示另一實施例之用於處理易辛模型運算的記憶體裝置的電路圖。

第5B圖繪示第5A圖的記憶體裝置處理易辛模型運算的簡化示意圖。

第6A、6B圖繪示第5A圖的記憶體裝置處理易辛模型運算的一個運算實施例。

第7圖繪示本揭示又一實施例之用於處理易辛模型運算的記 憶體裝置的電路圖。

第8圖繪示本揭示再一實施例之用於處理易辛模型運算的記憶體裝置的電路圖。

第9圖繪示本揭示更一實施例之用於處理易辛模型運算的記憶體裝置的電路圖。

第10圖繪示本揭示另一實施例之用於處理易辛模型運算的記憶體陣列的電路圖。

第11圖繪示本揭示又一實施例之用於處理易辛模型運算的記憶體陣列的電路圖。

第12圖繪示本揭示再一實施例之用於處理易辛模型運算的記憶體裝置的電路圖。

第13A~13D圖繪示第3B圖之記憶體裝置處理易辛模型運算的運算方法的流程圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，此部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

第1A、1B圖繪示具有自旋狀態(spin state)的易辛模型(Ising model)的示意圖。請先參見第1A圖，易辛模型例如 具有兩個輸入值σ₁、σ₂，其中第一個輸入值σ₁為易辛模型的第一個自旋狀態，第二個輸入值σ₂為第二個自旋狀態。第一個輸入值σ₁為邏輯值「1」表示自旋狀態為「正方向自旋」(第1A圖中的向上箭號)，第二個輸入值σ₂為邏輯值「0」則表示自旋狀態為「反方向自旋」(第1A圖中的向下箭號)。第一個輸入值σ₁具有自乘係數h₁，第二個輸入值σ₂具有自乘係數h₂，並且兩個輸入值σ₁、σ₂之間具有交互係數J₁₂。

再者，參見第1B圖，以具有三個輸入值σ₁、σ₂及σ₃的易辛模型為例，輸入值σ₁、σ₂、σ₃的邏輯值例如為「1、0、0」。輸入值σ₁、σ₂、σ₃分別具有自乘係數h₁、h₂、h₃；並且，輸入值σ₁、σ₂之間具有交互係數J₁₂，輸入值σ₁、σ₃之間具有交互係數J₁₃，輸入值σ₂、σ₃之間具有交互係數J₂₃。

第2A圖繪示利用易辛模型計算能量的示意圖。請參見第2A圖，易辛模型可用於計算成本函數(cost function)並且定位出成本函數的最小值。例如，易辛模型以特定材料(例如磁性材料)的能量H作為成本函數並定位出最低能量H_min。以第1A圖之具有兩個輸入值σ₁、σ₂的易辛模型為例，根據式(1)所示之易辛模型運算，可計算出不同邏輯值的輸入值σ₁、σ₂對應於不同數值的能量H：H=Σ _i=1~2 h _i σ _i +Σ _i<j J _ij (σ _i ＊σ _j )=h₁σ₁+h₂σ₂+J₁₂(σ₁*σ₂) (1)

式(1)中的運算符號「*」表示邏輯互斥反或(XNOR)運算。若輸入值σ_i、σ_j為相同的邏輯值(例如為「1、1」或「0、0」)，則邏輯「XNOR」運算的結果為「1」。若輸入值σ_i、σ_j為相異的邏輯值(例如為「1、0」或「0、1」)，則邏輯「XNOR」運算的結果為「0」。在第2A圖所示的實施例中，根據式(1)的運算可定位出輸入值σ₁、σ₂為邏輯值「1、1」時此材料具有最低能量H_min。類似的，若易辛模型具有三個輸入值σ₁、σ₂、σ₃，可根據式(2)之易辛模型計算能量H：H=h₁σ₁+h₂σ₂+h₃σ₃+J₁₂(σ₁*σ₂)+J₁₃(σ₁*σ₃)+J₂₃(σ₂*σ₃) (2)

第2B圖繪示利用易辛模型運算以模擬量子退火(quantum annealing)的示意圖。請參見第2B圖，運算裝置(例如：互補金氧半導體(CMOS)的半導體裝置)可執行易辛模型的運算來模擬量子退火以定位出成本函數(能量H)的最小值(最低能量H_min)。第2B圖的實施例的易辛模型運算例如具有N個輸入值σ₁、σ₂、...、σ_N，並且不同邏輯值的輸入值σ₁、σ₂、...、σ_N對應至不同的組態(configuration)200、202、204及206，等等。其中，組態200表示輸入值σ₁、σ₂、...、σ_N為邏輯值「0、1、...、1」，組態204表示輸入值σ₁、σ₂、...、σ_N為邏輯值「1、1、...、0」，等等。易辛模型運算的移動路徑如下：可由組態200移動至組態202再移動至組態204，而後定位出組態204具有最低能量H_min。 另一方面，量子退火運算係由組態206移動至組態204而定位出最低能量H_min。由上，運算裝置執行易辛模型運算的結果相同於量子退火運算的結果。

第3A圖繪示本揭示之用於處理易辛模型運算的運算裝置300的方塊圖。請參見第3A圖，運算裝置300包括自旋狀態運算器(spin operator)310及更新電路320。自旋狀態運算器310例如執行四個輸入值σ₁~σ₄的易辛模型運算以計算出對應的總輸出值H₁~H₄，可表示為式(3)：H_j=h _j σ _j +Σ _i，i<j J _ij (σ _i ＊σ _j ) j=1、2、3、4 (3)

而後，更新電路320可根據多數決(majority vote)法則將總輸出值H₁~H₄的每一者與閥值H_th進行比較，若第j個總輸出值H_j大於閥值H_th，則更新電路320回傳控制訊號SP_IN(σ_j)至自旋狀態運算器310以更新第j個輸入值σ_j；例如，將輸入值σ_j由邏輯值「1」翻轉(flip)為邏輯值「0」。而後，自旋狀態運算器310根據更新後的輸入值σ_j以及其他保持原本邏輯值的輸入值再次執行易辛模型運算，並由更新電路320判斷是否需要再次更新，直到定位出最低能量H_min。

在本揭示的技術方案中，可利用半導體之記憶體裝置來實現自旋狀態運算器310以處理易辛模型運算。第3B圖繪示本揭示一實施例之用於處理易辛模型運算的記憶體裝置300B的電路圖。本實施例的記憶體裝置300B例如用於處理具有四個 輸入值σ₁~σ₄(即，四個自旋狀態)的易辛模型。請參見第3B圖，記憶體裝置300B包括記憶體陣列302、感應放大器(sensing amplifier)SA1~SA4及加總電路304。記憶體陣列302包括多個記憶胞(memory cell)30(1,1)~30(4,4)、四條第一字元線(word line)WL1a~WL4a、四條第二字元線WL1b~WL4b、四條第一位元線(bit line)BL1a~BL4a、四條第二位元線BL1b~BL4b以及四條共源線(common source line)SL1~SL4。此些記憶胞30(1,1)~30(4,4)的每一者皆包括兩個電晶體，並且連接於第一字元線WL1a~WL4a、第二字元線WL1b~WL4b、第一位元線BL1a~BL4a、第二位元線BL1b~BL4b及共源線SL1~SL4的其中一者。

第3C圖繪示第3B圖之記憶體陣列302的記憶胞30(3,4)的電路圖，同時參見第3B、3C圖，記憶胞30(3,4)包括第一電晶體Ma與第二電晶體Mb。第一電晶體Ma的第一閘極Ga連接於第三條第一字元線WL3a，第一汲極Da連接於第四條第一位元線BL4a，並且第一源極Sa連接於第四條共源線SL4。類似的，第二電晶體Mb的第二閘極Gb連接於第三條第二字元線WL3b，第二汲極Db連接於第四條第二位元線BL4b，並且第二源極Sb連接於第四條共源線SL4。在本實施例中，第一電晶體Ma的第一源極Sa與第二電晶體Mb的第二源極Sb以共源極(common source)的連接方式直接的相互連接。

第3D圖繪示第3B圖之記憶體陣列302的記憶胞30(i,j)的電路圖，同時參見第3B、3D圖，在操作上，記憶胞30(i，j)的第一電晶體Ma的第一閘極Ga經由第i條第一字元線WLia接收第一閘極電壓V_Ga，第一汲極Da經由第j條第一位元線BLja接收第一汲極電壓V_Da，並且第一源極Sa輸出第一源極電流I_Sa至第j條共源線SLj。類似的，記憶胞30(i,j)的第二電晶體Mb的第二閘極Gb經由第i條第二字元線WLib接收第二閘極電壓V_Gb，第二汲極Db經由第j條第二位元線BLjb接收第二汲極電壓V_Db，並且第二源極Sb輸出第二源極電流I_Sb至第j條共源線SLj。並且，記憶胞30(i,j)的第一源極電流I_Sa與第二源極電流I_Sb加總成為共源極電流I_S而輸出於共源線SLj。

並且，第一電晶體Ma具有第一臨界電壓V_tha。第一電晶體Ma的第一閘極電壓V_Ga、第一汲極電壓V_Da與第一源極電流I_Sa之間的關係可表示如式(4)：

根據式(4)，若第一閘極電壓V_Ga為較高的電壓值(例如為1.8V)而高於第一臨界電壓V_tha(例如為0.6V)而能夠開啟第一電晶體Ma的通道(channel)，並且第一汲極電壓V_Da亦為較高的電壓值(例如為1.5V)而能夠驅動汲極-源極電流，則能夠產生第一源極電流I_Sa。第一源極電流I_Sa正相關於第一閘極電壓V_Ga及第一臨界電壓V_tha的差值與第一汲極電壓V_Da的乘積。

以邏輯運算的角度而言，可將第一閘極電壓V_Ga對應於易辛模型的輸入值σ_i，其中引數「i」表示第i個輸入值σ_i(即，易辛模型的第i個自旋狀態)。此引數「i」亦表示記憶胞30(i,j)連接於第i條第一字元線WLia。例如，記憶胞30(3，4)的第一閘極電壓V_Ga對應於易辛模型的第三個輸入值σ₃，且記憶胞30(3，4)的第一電晶體Ma連接於第三條第一字元線WL3a。若第一閘極電壓V_Ga為較高的電壓值(例如為1.8V)而高於第一臨界電壓V_tha(例如為0.6V)，則第一閘極電壓V_Ga所對應的輸入值σ_i為邏輯值「1」。若第一閘極電壓V_Ga為較低的電壓值(例如為0.3V)而低於第一臨界電壓V_tha，則對應的輸入值σ_i為邏輯值「0」。

類似的，第一汲極電壓V_Da對應於輸入值σ_j，其中引數「j」表示第j個輸入值σ_j(即，易辛模型的第j個自旋狀態)此引數「j」亦表示記憶胞30(i,j)連接於第j條第一位元線BLja。若引數「j」等於引數「i」，則輸入值σ_j相同於輸入值σ_i，係為相同的自旋狀態。若第一汲極電壓V_Da為較高的電壓值(例如為1.5V)則對應的輸入值σ_j=「1」。若第一汲極電壓V_Da為較低的電壓值(例如為0.2V)則對應的輸入值σ_j=「0」。並且，亦將第一源極電流I_Sa對應於邏輯值「1」或「0」的輸出值Pa_ij。

根據式(4)，若第一閘極電壓V_Ga為較高的電壓值(輸入值σ_i=「1」)且第一汲極電壓V_Da亦為較高的電壓值(輸入值σ_j=「1」)則能夠產生第一源極電流I_Sa(輸出值Pa_ij=「1」)。以邏輯 運算的角度而言，輸出值Pa_ij為輸入值σ_i與輸入值σ_j的邏輯及(AND)運算的結果，可表示為式(5)：Pa_ij=σ_i AND σ_j (5)

此外，若第一電晶體Ma為浮動閘極(floating gate)電晶體，則第一臨界電壓V_tha是可調整的。若第一臨界電壓V_tha調整為較低的電壓值(例如為0.2V)，則輸入值σ_i、輸入值σ_j及輸出值Pa_ij之間的關係仍保持為式(5)。相對地，若第一臨界電壓V_tha調整為較高的電壓值(例如為2.0V)，則無論第一閘極電壓V_Ga為較高的電壓值(例如為1.8V)或較低的電壓值(例如0.3V)都無法開啟第一電晶體Ma的通道因而無法產生第一源極電流I_Sa，因此輸出值Pa_ij恆為邏輯值「0」。由上，可將第一臨界電壓V_tha對應於易辛模型的其中一個交互係數J_ij，若第一臨界電壓V_tha調整為較低的電壓值(例如0.2V)則對應於交互係數J_ij=「1」，若第一臨界電壓V_tha調整為較高的電壓值(例如2.0V)則對應於交互係數J_ij=「0」。並且，若將引數「i」、「j」對調，交互係數J_ij仍相等於交互係數J_ji。將第一臨界電壓V_tha的因素納入考量，則輸入值σ_i、輸入值σ_j及輸出值Pa_ij之間的關係可表示為式(6)：Pa_ij=J _ij×(σ_i AND σ_j) (6)

另一方面，若施加的第一閘極電壓V_Ga為較高的電壓值(例如2.0V)，相應的，第二電晶體Mb施加的第二閘極電壓 V_Gb則為較低的電壓值(例如0.3V)。以邏輯運算的角度而言，第二電晶體Mb的第二閘極電壓V_Gb對應於輸入值σ_i的反向邏輯值σ_i’。

類似的，第二電晶體Mb被施加的第二汲極電壓V_Db對應於輸入值σ_j的反向邏輯值σ_j’。並且，亦將第二電晶體Mb的第二臨界電壓V_thb對應於交互係數J_ij，且第二源極電流I_Sb對應於輸出值Pb_ij。則輸出值Pb_ij為反向邏輯值σ_i’與反向邏輯值σ_j’的邏輯(AND)運算的結果再乘上交互係數J_ij，如式(7)所示：Pb_ij=J _ij×(σ_i’AND σ_j’) (7)

並且，記憶胞30(i,j)所輸出的共源極電流I_S對應的輸出值P_ij為第一電晶體Ma的輸出值Pa_ij及第二電晶體Mb的輸出值Pb_ij的總和。輸出值P_ij可表示為式(8)：P_ij=Pa_ij+Pb_ij=J _ij×(σ_i AND σ_j)+J _ij×(σ_i’AND σ_j’)=J _ij×(σ_i XNOR σ_j)=J _ij×(σ_i*σ_j) (8)

由上，記憶胞30(i,j)在共源線SLj的輸出值P_ij為輸入值σ_i與輸入值σ_j的邏輯「XNOR」運算的結果與交互係數J_ij的乘積。也就是說，記憶胞30(i,j)的第一電晶體Ma執行輸入值σ_i與輸入值σ_j的邏輯「AND」運算，第二電晶體Mb執行反向邏輯值σ_i’與反向邏輯值σ_j’的邏輯「AND」運算，共源線SLj對於 第一電晶體Ma的邏輯「AND」運算的結果與第二電晶體Mb的邏輯「AND」運算的結果進行邏輯「OR」運算。記憶胞30(i,j)執行兩次的邏輯「AND」運算與一次的邏輯「OR」運算而達成一次的邏輯「XNOR」運算。

並且，交互係數J_ij不局限於數位的邏輯「1」或邏輯「0」，交互係數J_ij亦可具有類比的數值。如表一所示，若第一臨界電壓V_tha及第二臨界電壓V_thb設定為零(0V)與高電壓值(例如2.0V)之間的任意電壓值，則對應之交互係數J_ij為數值「0」與數值「1」之間的類比數值。

上文係說明單一的記憶胞30(i,j)對於一組輸入值σ_i、σ_j執行一次自旋狀態運算，以下係說明整個記憶體陣列302對於四個輸入值σ₁、σ₂、σ₃、σ₄的整體運算。請再次參見第3B圖，共源線SL1~SL4分別連接於感應放大器SA1~SA4。以第一個感應放大器SA1為例，感應放大器SA1可對於第一條共源線SL1的所有記憶胞輸出的共源極電流進行加總，以將共源線SL1的所 有輸出值加總成為總輸出值H₁。感應放大器SA1~SA4並連接於加總電路304以將共源線SL1~SL4各自的總輸出值H₁~H₄加總為能量H。能量H表示為式(9)：H=Σ _i=1~4,i<j [J _ij ×(σ _i ＊σ _j )] (9)

式(9)的能量H暫且尚未包括記憶體陣列302之對角線位址的記憶胞30(1,1)、30(2,2)、30(3,3)、30(4,4)的運算結果。對於對角線位址的此些記憶胞而言，以記憶胞30(1,1)為例，其經由第一字元線WL1a接收的輸入值σ₁與經由第一位元線BL1a接收的輸入值σ₁是相同的。在本實施例中，對角線位址的記憶胞30(1,1)、30(2,2)、30(3,3)、30(4,4)不對於輸入值σ₁~σ₄進行邏輯「XNOR」運算，而是進行邏輯「AND」運算。再次參見第3D圖，例如，可將記憶胞30(i,j)(其中i=j)的第二電晶體Mb的第二臨界電壓V_thb設定為較高的電壓值(例如為2.0V)使得第二電晶體Mb的通道恆為關閉，以使第二電晶體Mb的第二源極電流I_Sb恆為零，因而第二電晶體Mb的輸出值Pb_ii恆為邏輯值「0」。此時，記憶胞30(i,j)(其中i=j)的輸出值P_ii僅包含第一電晶體Ma的輸出值Pa_ii，可表示為式(10)：P_ii=Pa_ii+Pb_ii=Pa_ii=h _i×(σ_i AND σ_i)=h _i×σ_i (10)

在式(10)中，對角線位址的記憶胞30(i,j)(其中i=j)的運算係數並非交互係數J_ij而是自乘係數h_i。根據式(9)及式(10)，記憶體陣列302的全部記憶胞30(1,1)~30(4,4)的運算結果的總和為能量H，可表示為式(11)：H=Σ _i=1~4(h _i ×σ _i )+Σ _i=1~4,i<j [J _ij ×(σ _i ＊σ _j )] (11)

根據式(11)，記憶體裝置300B計算出的能量H符合易辛模型運算的能量H。第4A圖繪示第3B圖的記憶體裝置300B處理易辛模型運算的簡化示意圖，第4A圖僅繪示出第一字元線WL1a~WL4a以及第一位元線BL1a~BL4a而省略繪示第二字元線及第二位元線。如第4A圖所示，記憶體裝置300B經由四條第一字元線WL1a~WL4a分別接收四個輸入值σ₁~σ₄，並經由四條第一位元線BL1a~BL4a分別接收四個輸入值σ₁~σ₄。位於記憶體陣列的對角線位址的記憶胞的運算係數為自乘係數h₁、h₂、h₃、h₄。對角線位址以外的其他記憶胞而言，位於記憶體陣列的第一列位址的運算係數為交互係數J₁₂、J₁₃、J₁₄，第二列位址的運算係數為交互係數J₁₂、J₂₃、J₂₄，第三列位址的運算係數為交互係數J₁₃、J₂₃、J₃₄，第四列位址的運算係數為交互係數J₁₄、J₂₄、J₃₄。本實施例之記憶體裝置300B可充分使用對角線位址的記憶胞進行運算。

第4B、4C圖繪示第3B圖的記憶體裝置300B處理易辛模型運算的一個運算實施例，第13A、13B、13C圖繪示第 3B圖之記憶體裝置300B處理易辛模型運算的運算方法的流程圖。同時參見第4B圖與第13A、13B圖(並輔助參見第3D圖)，首先，在步驟S110，在第一時間T1，經由記憶體陣列302的多條第一字元線WL1a~WL4a分別接收易辛模型運算的多個輸入值σ₁~σ₄。在本實施例中，輸入值σ₁~σ₄分別為「1、1、0、1」。更具體而言，係經由第i條第一字元線WLia施加第一閘極電壓V_Ga於記憶胞30(i,j)的第一電晶體Ma，第一閘極電壓V_Ga對應於第i條第一字元線WLia接收的輸入值σ_i。例如，經由第三條第一字元線WL3a施加第一閘極電壓V_Ga於記憶胞30(3，1)的第一電晶體Ma，第三條第一字元線WL3a施加第一閘極電壓V_Ga對應於第三個輸入值σ₃=「0」。

而後，在步驟S120，經由第二字元線WL1b~WL4b分別接收輸入值σ₁~σ₄的反向邏輯值σ₁’~σ₄’(第4B圖中未顯示)。例如，可經由第三條第二字元線WL3b施加第二閘極電壓V_Gb於記憶胞30(3，1)的第二電晶體Mb，所施加的第二閘極電壓V_Gb對應於第三條第二字元線WL3b接收的反向邏輯值σ₃’。

接著，在步驟S130，經由第一位元線BL1a~BL4a分別接收輸入值σ₁~σ₄。更具體而言，係經由第j條第一位元線BLja施加第一汲極電壓V_Da於記憶胞30(i,j)的第一電晶體Ma。第一汲極電壓V_Da對應於第j條第一位元線BLja接收的輸入值σ_j。

接著，在步驟S140，經由第二位元線BL1b~BL4b分別接收輸入值σ₁~σ₄的反向邏輯值σ₁’~σ₄’(第4B圖中未顯示)。 例如，可經由第一條第二位元線BL1b以施加第二汲極電壓V_Db於記憶胞30(3,1)的第二電晶體Mb，所施加的第二汲極電壓V_Db對應於第一條第二位元線BL1b接收的反向邏輯值σ₁’。

接著，在步驟S150，各記憶胞30(1,1)~30(4,4)根據各輸入值σ₁~σ₄與各反向邏輯值σ₁’~σ₄’執行邏輯「XNOR」運算以得到第一運算結果。接著，在步驟S160，各記憶胞30(1,1)~30(4,4)將第一運算結果乘上易辛模型的自乘係數h₁~h₄之一者或乘上交互係數J₁₂~J₃₄之一者，以得到易辛模型的的多個輸出值P_ij。

請同時參見第13C圖，本實施例的步驟S160更包括步驟S161~S162。在步驟S161，調整對角線位址的記憶胞30(1,1)、30(3,3)、30(4,4)的第一臨界電壓V_tha與第二臨界電壓V_thb以對應於自乘係數h₁、h₃、h₄皆為「1」。在第4B圖中，記憶胞30(1,1)、30(3,3)、30(4,4)下方標示為「0 1」表示將第一臨界電壓V_tha設定為較高的電壓值且將將第二臨界電壓V_thb設定為較低的電壓值。

接著，在步驟S162，調整對角線位址以外的記憶胞30(1,2)、30(1,3)、30(1,4)、30(2,4)、30(3,1)、30(4,2)的第一臨界電壓V_tha與第二臨界電壓V_thb以對應於交互係數J₁₂、J₁₃、J₁₄、J₂₄、J₃₁、J₄₂皆為「1」。在第4B圖中，記憶胞30(1,2)、30(1,3)、30(1,4)、30(2,4)、30(3,1)、30(4,2)的第一電晶體Ma與第二電晶體Mb下方標示為「1 1」表示將第一臨界電壓V_tha與第二臨界電壓V_thb都設定為較低的電壓值。

再參見第13B圖，而後，在步驟S170，經由記憶體陣列302的共源線SL1~SL4分別輸出此些輸出值P_ij。例如，第j條共源線SLj的第一源極電流I_Sa與第二源極電流I_Sb加總成為一共源極電流I_S對應於輸出值P_ij。

而後，在步驟S180，經由感應放大器SA1~SA4將共源線SL1~SL4的此些輸出值P_ij加總成為總輸出值H₁~H₄，可表示為式(12)~式(15)：H₁=h₁σ₁+J₁₃(σ₃*σ₁)=1+0=1 (12)

H₂=J₁₂(σ₁*σ₂)+J₂₄(σ₄*σ₂)=1+1=2 (13)

H₃=J₁₃(σ₁*σ₃)+h₃σ₃=0+0=0 (14)

H₄=J₁₄(σ₁*σ₄)+J₂₄(σ₂*σ₄)+h₄σ₄=1+1+1=3 (15)

由上，在第一時間T1的總輸出值H₁~H₄的總和為能量H=6。而後，在步驟S190，設定一閥值H_th(例如設定為「2」)，並且比較各總輸出值H₁~H₄與閥值H_th。

而後，在步驟S200，若判斷第j條共源線SLj的總輸出值H_j大於閥值H_th，則進行步驟S210以更新第j條第一位元線BLja接收的輸入值σ_j。例如，第四條共源線SL4的總輸出值H₄(數值為「3」)大於閥值H_th，則將第四個輸入值σ₄由邏輯值「1」更新為邏輯值「0」。

接著，參見第4C圖，在第二時間T2，根據更新後的輸入值σ₄=「0」重新執行步驟S110至步驟S200。在第二時間 T2重新執行的步驟S180中，總輸出值H₁~H₄可表示為式(16)~式(19)：H₁=h₁σ₁+J₁₃(σ₃*σ₁)=1+0=1 (16)

H₂=J₁₂(σ₁*σ₂)+J₂₄(σ₄*σ₂)=1+0=1 (17)

H₃=J₁₃(σ₁*σ₃)+h₃σ₃=0+0=0 (18)

H₄=J₁₄(σ₁*σ₄)+J₂₄(σ₂*σ₄)+h₄σ₄=0+0+0=0 (19)

由上，在第二時間T2的總輸出值H₁~H₄的總和為能量H=2；能量H有降低的趨勢，據此可定位出最低能量H_min。

第5A圖繪示本揭示另一實施例之用於處理易辛模型運算的記憶體裝置500的電路圖，第5B圖繪示第5A圖的記憶體裝置500處理易辛模型運算的簡化示意圖。先請參見第5A圖，本實施例之記憶體裝置500類似於第3B圖之記憶體裝置300B，差異處在於：本實施例之記憶體陣列502更包括第五條第一字元線WL5a及第五條第二字元線WL5b，並且記憶體陣列502的第一條第一字元線WL1a不接收輸入值σ₁而是恆為接收邏輯值「1」。據此，本實施例之記憶體陣列502向下平移一組字元線而接收輸入值，例如，第二條第一字元線WL2a至第五條第一字元線WL5a分別接收第一個輸入值σ₁至第四個輸入值σ₄。對應的，第二條第二字元線WL2b至第五條第二字元線WL5b分別接收反向邏輯值σ₁’~σ₄’。

接著請參見第5B圖，位於記憶體裝置500的第一列位址的記憶胞50(1,1)、50(1,2)、50(1,3)、50(1,4)的第一臨 界電壓V_tha與第二臨界電壓V_thb對應於自乘係數h₁~h₄。並且，此些記憶胞50(1,1)、50(1,2)、50(1,3)、50(1,4)分別執行輸入值σ₁~σ₄與恆定的邏輯值「1」的邏輯「XNOR」運算並乘上自乘係數h₁~h₄。另一方面，位於記憶體裝置500的第二列位址至第五列位址的記憶胞50(2,2)~50(5,3)則對於輸入值σ₁~σ₄進行邏輯「XNOR」運算並乘上交互係數J₁₂~J₃₄。至於平移後的對角線位址的記憶胞50(2,1)、50(3,2)、50(4,3)、50(5,4)的運算係數設定為「0」，因而記憶胞的輸出值恆為「0」。換言之，本實施例的記憶體裝置500不利用平移後的對角線位址的記憶胞50(2,1)、50(3,2)、50(4,3)、50(5,4)進行運算。

再參見第5A圖，本實施例的記憶體裝置500經由加總電路504將共源線SL1~SL4的感應放大器SA1~SA4的總輸出值H₁~H₄加總為能量H。本實施例的記憶體裝置500計算的能量H相等於第3B圖的記憶體裝置300B所得到的能量H(如式(11)所示)。

以下請參見第6A、6B圖，其繪示第5A圖的記憶體裝置500處理易辛模型運算的一個運算實施例，並同時參見第13A、13B、13D圖的運算方法。記憶體裝置500的運算實施例及運算方法類似於第4B、4C圖的記憶體裝置300B，差異處在於記憶體裝置500執行第13D圖的步驟S161B~S163B。

首先參見第6A圖，並參見第13D圖的步驟S161B，調整記憶體裝置500的記憶體陣列502的第一列位址的記憶胞 50(1,1)、50(1,3)、50(1,4)的第一臨界電壓V_tha與第二臨界電壓V_thb以對應於自乘係數h₁、h₃、h₄皆為「1」。

而後，在步驟S162B，調整第一列位址以外的記憶胞50(2,2)、50(2,3)、50(2,4)、50(3,4)、50(4,1)、50(5,2)的第一臨界電壓V_tha與第二臨界電壓V_thb以對應於交互係數J₁₂、J₁₃、J₁₄、J₂₄、J₁₃、J₂₄皆為「1」。

而後，在步驟S163B，在第一列位址以外的記憶胞之中，平移後的對角線位址的記憶胞50(i,i-1)的共源極電流為零。由上，在第一時間T1，記憶體陣列502的感應放大器SA1~SA4的總輸出值H₁~H₄可表示為式(20)~式(23)：H₁=h₁σ₁+J₁₃(σ₃*σ₁)=1+0=1 (20)

H₂=J₁₂(σ₁*σ₂)+J₂₄(σ₄*σ₂)=1+1=2 (21)

H₃=h₃σ₃+J₁₃(σ₁*σ₃)=0+0=0 (22)

H₄=h₄σ₄+J₁₄(σ₁*σ₄)+J₂₄(σ₂*σ₄)=1+1+1=3 (23)

在第一時間T1的總輸出值H₁~H₄的總和為能量H=6。而後，執行第13B圖的步驟S200，判斷第四條共源線SL4的總輸出值H₄(數值為「3」)大於閥值H_th(數值為「2」)，因此進行第13B圖的步驟S210以將第四條第一位元線BL4a接收的第四個輸入值σ₄(即，第四個自旋狀態)由邏輯值「1」更新為邏輯值「0」。

接著，參見第6B圖，在第二時間T2，根據更新後的輸入值σ₄=「0」重新執行第13A、13B圖的步驟S110至步驟S200。在第二時間T2重新執行的步驟S180中，總輸出值H₁~H₄可表示為式(24)~式(27)：H₁=h₁σ₁+J₁₃(σ₃*σ₁)=1+0=1 (24)

H₂=J₁₂(σ₁*σ₂)+J₂₄(σ₄*σ₂)=1+0=1 (25)

H₃=h₃σ₃+J₁₃σ₁*σ₃=0+0=0 (26)

H₄=h₄σ₄+J₁₄σ₁*σ₄+J₂₄σ₂*σ₄=0+0+0=0 (27)

在第二時間T2的總輸出值H₁~H₄的總和為能量H=2，能量H有降低的趨勢。據此可定位出最低能量H_min。

第7圖繪示本揭示又一實施例之用於處理易辛模型運算的記憶體裝置700的電路圖。請參見第7圖，在記憶體裝置700之記憶體陣列730中，以三個記憶胞為一個群組以運算同一個輸入值σ_i。例如，同一個群組的記憶胞70(1,1)、記憶胞70(1,2)及記憶胞70(1,3)分別經由第一位元線BL1a-1、第一位元線BL1a-2及第一位元線BL1a-3接收輸入值σ₁，並分別經由第二位元線BL1b-1、第二位元線BL1b-2及第二位元線BL1b-3接收反向邏輯值σ₁’(圖中未顯示)。並且，以二元編碼(binary coding)方式將自乘係數h₁編碼成第一位元h₁(1)、第二位元h₁(2)及第三位元h₁(3)而對應至八階的數值。可調整記憶胞70(1,1)的第一臨界電壓V_tha與第二臨界電壓V_thb(圖中未顯示)以設定第一位元 h₁(1)(即，最高位元「MSB」)。同樣的，可調整記憶胞70(1,2)的第一臨界電壓V_tha與第二臨界電壓V_thb以設定第二位元h₁(2)，調整記憶胞70(1,3)的第一臨界電壓V_tha與第二臨界電壓V_thb以設定第三位元h₁(3)(即，最低位元「LSB」)。若第一位元h₁(1)、第二位元h₁(2)及第三位元h₁(3)設定為「0、0、0」則自乘係數h₁為第一階的數值(例如為「0」)，若第一位元h₁(1)、第二位元h₁(2)及第三位元h₁(3)設定為「1、1、1」則自乘係數h₁為第八階的數值(例如為「7」)。

並且，記憶胞70(1,1)的共源線SL1-1連接於類比-數位轉換器(ADC)702，以將記憶胞70(1,1)輸出的共源極電流的類比訊號轉換為數位訊號。並且，類比-數位轉換器702更連接於二位元平移器(2-bit shifter)708以將數位訊號向高位元平移兩個位元。類似的，記憶胞70(1,2)的共源線SL1-2亦連接於類比-數位轉換器704以將共源極電流的類比訊號轉換為數位訊號，並經由一位元平移器710向高位元平移一個位元。此外，記憶胞70(1,3)的共源線SL1-3的類比-數位轉換器706輸出的數位訊號則不進行位元平移。二位元平移器708、一位元平移器710及類比-數位轉換器706的輸出可整合為總輸出值H₁=h₁σ₁。

類似的，另一個群組的記憶胞70(1,4)、記憶胞70(1,5)及記憶胞70(1,6)共同對應於交互係數J₁₂，交互係數J₁₂可編碼為第一位元J₁₂(1)、第二位元J₁₂(2)及第三位元J₁₂(3)。可調整記憶胞70(1,4)、記憶胞70(1,5)及記憶胞70(1,6)的第一 臨界電壓V_tha與第二臨界電壓V_thb以分別設定第一位元J₁₂(1)、第二位元J₁₂(2)及第三位元J₁₂(3)。經由類比-數位轉換器712、714及716、二位元平移器718及一位元平移器720以將共源線SL2-1、SL2-2及SL2-3輸出之類比的共源極電流轉換為數位訊號，並整合為總輸出值H₂=J₁₂σ₁*σ₂。

第8圖繪示本揭示再一實施例之用於處理易辛模型運算的記憶體裝置800的電路圖。參見第8圖，記憶體裝置800對於自乘係數h₁採用一元編碼(unary coding)編碼為第一位元h₁(1)至第八位元h₁(8)。同一個群組的八個記憶胞80(1,1)~80(1,8)對應至同一個自乘係數h₁，可調整記憶胞80(1,1)~80(1,8)的第一臨界電壓V_tha與第二臨界電壓V_thb而分別設定自乘係數h₁的第一位元h₁(1)至第八位元h₁(8)。並且，記憶胞80(1,1)~80(1,8)經由第一位元線BL1a-1~BL1a-8接收同一個輸入值σ₁。再者，記憶胞80(1,1)~80(1,8)的共源線SL1-1~SL1-8各自輸出的共源極電流進行加總，並經由類比-數位轉換器802轉換為數位訊號以得到輸出值H₁=h₁σ₁。

第9圖繪示本揭示另一實施例之用於處理易辛模型運算的記憶體裝置900的電路圖，第9圖的易辛模型例如具有九個輸入值σ₁~σ₉。記憶體裝置900以兩個記憶體子陣列902、904來執行易辛模型運算。其中，記憶體子陣列902的第一行位址的記憶胞92(1,1)~92(9,1)的第一臨界電壓V_tha與第二臨界電壓V_thb對應於自乘係數h₁的第一成分h₁ ⁺。另一方面，記憶體子陣 列904的第一行位址的記憶胞94(1,1)~94(9,1)的第一臨界電壓V_tha與第二臨界電壓V_thb對應於自乘係數h₁的第二成分h₁ ^-。可將第一成分h₁ ⁺與第二成分h₁ ^-組成自乘係數h₁=h₁ ⁺-h₁ ^-。

類似的，記憶體子陣列902的第九行位址的記憶胞92(1,9)~92(9,9)的第一臨界電壓V_tha與第二臨界電壓V_thb對應於交互係數J₁₉的第一成分J₁₉ ⁺。記憶體子陣列904的第九行位址的記憶胞94(1,9)~94(9,9)的第一臨界電壓V_tha與第二臨界電壓V_thb對應於交互係數J₁₉的第二成分J₁₉ ^-。可將第一成分J₁₉ ⁺與第二成分J₁₉ ^-組成交互係數J₁₉=J₁₉ ⁺-J₁₉ ^-。

第10圖繪示本揭示另一實施例之用於處理易辛模型運算的記憶體陣列1002的電路圖。參見第10圖，本實施例之記憶體陣列1002為平面(planar)的反或(NOR)形式記憶體陣列。記憶體陣列1002的同一個記憶胞的兩個電晶體各自的源極無需以共源極方式直接的相互連接。例如，以記憶胞100(1,1)為例，第一電晶體Ma的第一源極Sa無需以共源極方式直接連接於第二電晶體Mb的第二源極Sb，兩者僅需連接於共源線SL1即可。記憶胞100(1,1)對於輸入值σ₁的運算結果經由共源線SL1輸出為總輸出值H₁。

第11圖繪示本揭示又一實施例之用於處理易辛模型運算的記憶體陣列1102的電路圖。參見第11圖，本實施例之記憶體陣列1102為三維立體堆疊的及(AND)形式記憶體陣列。記憶體陣列1102包括多個立體堆疊的記憶體子陣列 110-1~110-N。每個憶體子陣列110-1~110-N可各自處理易辛模型運算。

第12圖繪示本揭示再一實施例之用於處理易辛模型運算的記憶體裝置1200的電路圖。參見第12圖，本實施例之記憶體裝置1200的輸入值可經由路由電路(routing circuit)而傳送分佈至多個記憶體陣列。例如，記憶體陣列120-1的輸入值σ₁可依序經由路由電路122、124、126、128、130傳送至記憶體陣列120-4。

根據以上所述之各實施例之記憶體裝置300B~1200以及對應的運算方法，本揭示的技術方案藉由半導體之記憶體裝置300B~1200處理易辛模型運算，可對於多個輸入值σ_i、多個自乘係數h_i與交互係數J_ij進行運算而得到能量H。並且，配合多數決法則的更新機制以定位出易辛模型的最低能量H_min。 本揭示的技術方案可藉由半導體之記憶體裝置300B~1200模擬量子退火運算而快速計算出能量H，且得到最佳解決方案(最低能量H_min)的輸入值σ_i。

雖然本揭示已以較佳實施例及範例詳細揭露如上，可理解的是，此些範例意指說明而非限制之意義。可預期的是，所屬技術領域中具有通常知識者可想到多種修改及組合，其多種修改及組合落在本發明之精神以及後附之申請專利範圍之範圍內。

300B:記憶體裝置

302:記憶體陣列

304:加總電路

30(1,1),30(2,2),30(3,3),30(3,4),30(4,4):記憶胞

Ma:第一電晶體

Mb:第二電晶體

WL1a~WL4a:第一字元線

WL1b~WL4b:第二字元線

BL1a~BL4a:第一位元線

BL1b~BL4b:第二位元線

SL1~SL4:共源線

SA1~SA4:感應放大器

H₁~H₄:總輸出值

H:能量

σ₁~σ₄:輸入值

σ₁’~σ₄’:反向邏輯值

Claims (10)

1. 一種記憶體裝置，包括：一記憶體陣列，用於處理一模型運算，該模型運算具有複數個輸入值、複數個自乘係數、複數個交互係數及複數個輸出值，該記憶體陣列包括：複數條第一字元線及複數條第二字元線；複數條第一位元線及複數條第二位元線；複數條共源線；以及複數個記憶胞，該些記憶胞經由該些第一字元線分別接收該些輸入值，經由該些第二字元線分別接收該些輸入值的反向邏輯值，經由該些第一位元線分別接收該些輸入值，經由該些第二位元線分別接收該些反向邏輯值，且經由該些共源線分別輸出該些輸出值，其中各該記憶胞根據各該輸入值與各該反向邏輯值執行一邏輯互斥反或(XNOR)運算以得到一第一運算結果，並將各該第一運算結果乘上該些自乘係數之一者或該些交互係數之一者以得到各該輸出值。
2. 如請求項1所述之記憶體裝置，其中各該記憶胞包括：一第一電晶體，該第一電晶體之一閘極連接於該些第一字元線之第i條第一字元線而被施加一第一閘極電壓，該第一電晶體之 一汲極連接於該些第一位元線之第j條第一位元線而被施加一第一汲極電壓，該第一電晶體之一源極連接於該些共源線之第j條共源線以輸出一第一源極電流；以及一第二電晶體，該第二電晶體之一閘極連接於該些第二字元線之第i條第二字元線而被施加一第二閘極電壓，該第二電晶體之一汲極連接於該些第二位元線之第j條第二位元線而被施加一第二汲極電壓，該第二電晶體之一源極連接於該第j條共源線以輸出一第二源極電流，該第二源極電流與該第一源極電流加總成為一共源極電流，其中該第一閘極電壓對應於該些輸入值的第i個輸入值，該第二閘極電壓對應於該第i個輸入值的反向邏輯值，該第一汲極電壓對應於該些輸入值的第j個輸入值，該第二汲極電壓對應於該第j個輸入值的反向邏輯值，且該共源極電流對應於該第j條共源線輸出的該輸出值。
3. 如請求項2所述之記憶體裝置，其中若i等於j，則該第i條第一字元線接收的該第i個輸入值等於該第j條第一位元線接收的該第j個輸入值，該第i個輸入值係為複數個自旋狀態之第i個自旋狀態。
4. 如請求項3所述之記憶體裝置，其中該第一電晶體具有一第一臨界電壓，該第二電晶體具有一第二臨界電壓，若 i等於j，則該第一臨界電壓與該第二臨界電壓對應於該些自乘係數之一者。
5. 如請求項4所述之記憶體裝置，其中若i不等於j，則該第一臨界電壓與該第二臨界電壓對應於該些交互係數之一者。
6. 一種記憶體裝置的運算方法，包括：經由一記憶體陣列的複數條第一字元線分別接收一模型運算的複數個輸入值；經由該記憶體陣列的複數條第二字元線分別接收該些輸入值的反向邏輯值；經由該記憶體陣列的複數條第一位元線分別接收該些輸入值；經由該記憶體陣列的複數條第二位元線分別接收該些反向邏輯值；根據各該輸入值與各該反向邏輯值執行一邏輯互斥反或(XNOR)運算以得到一第一運算結果；將各該第一運算結果乘上該模型運算的複數個自乘係數之一者或該模型運算的複數個交互係數之一者以得到該模型運算的複數個輸出值；以及經由該記憶體陣列的複數條共源線分別輸出該些輸出值。
7. 如請求項6所述之運算方法，其中該記憶體陣列包括複數個記憶胞，各該記憶胞包括一第一電晶體及一第二電晶體，該運算方法包括：經由該些第一字元線之第i條第一字元線施加一第一閘極電壓於該第一電晶體之一閘極，該第一閘極電壓對應於該些輸入值的第i個輸入值；經由該些第一位元線之第j條第一位元線施加一第一汲極電壓於該第一電晶體之一汲極，該第一汲極電壓對應於該些輸入值的第j個輸入值；經由該些共源線之第j條共源線輸出該第一電晶體之一源極提供之一第一源極電流；經由該些第二字元線之第i條第二字元線以施加一第二閘極電壓於該第二電晶體之一閘極，該第二閘極電壓對應於該第i個輸入值的反向邏輯值；經由該些第二位元線之第j條第二位元線以施加一第二汲極電壓於該第二電晶體之一汲極，該第二汲極電壓對應於該第j個輸入值的反向邏輯值；經由該些共源線之第j條共源線輸出該第二電晶體之一源極提供之一第二源極電流；以及將該第二源極電流與該第一源極電流加總成為一共源極電流，該共源極電流對應於該第j條共源線輸出的該輸出值。
8. 如請求項7所述之運算方法，其中若i等於j則該第i條第一字元線接收的該第i個輸入值等於該第j條第一位元線接收的該第j個輸入值，該第i個輸入值係為複數個自旋狀態之第i個自旋狀態。
9. 如請求項8所述之運算方法，更包括：調整該第一電晶體之一第一臨界電壓；以及調整該第二電晶體之一第二臨界電壓，其中若i等於j，則該第一臨界電壓與該第二臨界電壓對應於該些自乘係數之一者。
10. 如請求項9所述之運算方法，其中若i不等於j，則該第一臨界電壓與該第二臨界電壓對應於該些交互係數之一者。

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