TWI749642B - Semiconductor structure - Google Patents
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- TWI749642B TWI749642B TW109124186A TW109124186A TWI749642B TW I749642 B TWI749642 B TW I749642B TW 109124186 A TW109124186 A TW 109124186A TW 109124186 A TW109124186 A TW 109124186A TW I749642 B TWI749642 B TW I749642B
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Abstract
Description
本發明是有關於一種半導體結構,且特別是有關於一種三維半導體結構。 The present invention relates to a semiconductor structure, and particularly relates to a three-dimensional semiconductor structure.
隨著半導體技術的發展,各式半導體元件不斷推陳出新。半導體元件經過適當地安排後可以實現各種電性功能。現今各種電子產品皆已大量應用各種半導體元件。 With the development of semiconductor technology, various types of semiconductor components are constantly being introduced. After proper arrangement, the semiconductor components can realize various electrical functions. Nowadays, various electronic products have applied various semiconductor components in large quantities.
其中隨著電子產品追求「輕、薄、短、小」的趨勢下,如何將半導體元件的體積縮小,提升半導體元件的晶片性能,已成為半導體產業一項重要研究發展方向。 Among them, with the trend of electronic products pursuing "light, thin, short, and small", how to reduce the size of semiconductor components and improve the chip performance of semiconductor components has become an important research and development direction of the semiconductor industry.
本發明係有關於一種半導體結構。藉由設置互補式金屬氧化物半導體結構(包括階梯解碼器)於記憶胞堆疊之下,能夠有效減小記憶體裝置之尺寸,進一步降低製造成本,從而提升晶片性能。再者,藉由使局部位元線與局部源極線係交替排列且 分別連接至位元線電晶體與源極線電晶體,能夠有效減少局部位元線與局部源極線的電阻電容延遲時間(RC delay time)。 The present invention relates to a semiconductor structure. By arranging a complementary metal oxide semiconductor structure (including a ladder decoder) under the memory cell stack, the size of the memory device can be effectively reduced, the manufacturing cost can be further reduced, and the chip performance can be improved. Furthermore, by alternately arranging the local bit lines and the local source lines and Connecting to the bit line transistor and the source line transistor respectively can effectively reduce the RC delay time of the local bit line and the local source line.
根據本發明之一方面,提出一種半導體結構。半導體結構包括一記憶胞堆疊以及一互補式金屬氧化物半導體結構。互補式金屬氧化物半導體結構位於記憶胞堆疊的下方,且互補式金屬氧化物半導體結構包括一源極線電晶體與一位元線電晶體。 According to one aspect of the present invention, a semiconductor structure is provided. The semiconductor structure includes a memory cell stack and a complementary metal oxide semiconductor structure. The complementary metal oxide semiconductor structure is located under the memory cell stack, and the complementary metal oxide semiconductor structure includes a source wire transistor and a bit wire transistor.
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式詳細說明如下: In order to have a better understanding of the above and other aspects of the present invention, the following specific examples are given in conjunction with the accompanying drawings to describe in detail as follows:
10,20,30,40,50:半導體結構 10, 20, 30, 40, 50: semiconductor structure
100:階梯解碼器 100: Ladder decoder
110:局部驅動器 110: local drive
120:位準偏移器 120: level shifter
130:其他電路 130: other circuits
200:源極線電晶體 200: source line transistor
300:位元線電晶體 300: bit line transistor
400:階梯區 400: step area
500,500_1,500_2...~500_K-1,500_K:記憶胞堆疊 500,500_1,500_2...~500_K-1,500_K: memory cell stacking
600:絕緣堆疊 600: Insulation stack
700:總體位元線 700: Overall bit line
800:總體源極線 800: overall source line
910:第一柱元件 910: The first column element
920:第二柱元件 920: second column element
930:第三柱元件 930: third column element
940:第四柱元件 940: Fourth column element
1000:感測放大器 1000: Sense amplifier
1100:通孔 1100: Through hole
1200:第一金屬層 1200: the first metal layer
1300:第二金屬層 1300: second metal layer
1400:局部位元線 1400: local bit line
1500:局部源極線 1500: local source line
1600:記憶胞 1600: memory cell
WL0,WL1,...WLj-1,WLj:字元線 WL 0 ,WL 1 ,...WL j-1 ,WL j : character line
第1A圖繪示依照本發明的第一實施例的半導體結構的部分上視圖;第1B圖繪示第1A圖的半導體結構的立體示意圖;第1C圖繪示第1A圖的半導體結構的階梯解碼器與記憶胞堆疊的佈局視圖;第2A圖繪示依照本發明的第二實施例的半導體結構的部份上視圖;第2B圖繪示第2A圖的半導體結構的局部放大圖;第2C圖繪示第2A圖的半導體結構的立體示意圖;第3圖繪示依照本發明的第三實施例的半導體結構的局部位元線、局部源極線、總體位元線與總體源極線的佈局視圖; 第4圖繪示依照本發明的第四實施例的半導體結構的局部位元線、局部源極線、總體位元線與總體源極線的佈局視圖;第5圖繪示依照本發明的第五實施例的半導體結構的局部位元線、局部源極線與總體位元線的佈局視圖。 Fig. 1A shows a partial top view of the semiconductor structure according to the first embodiment of the present invention; Fig. 1B shows a three-dimensional schematic diagram of the semiconductor structure of Fig. 1A; Fig. 1C shows the ladder decoding of the semiconductor structure of Fig. 1A A layout view of a stack of a device and a memory cell; Fig. 2A shows a partial top view of the semiconductor structure according to the second embodiment of the present invention; Fig. 2B shows a partial enlarged view of the semiconductor structure of Fig. 2A; Fig. 2C Shows a three-dimensional schematic diagram of the semiconductor structure of FIG. 2A; FIG. 3 shows the layout of local bit lines, local source lines, global bit lines, and global source lines of the semiconductor structure according to the third embodiment of the present invention view; Figure 4 shows a layout view of the local bit lines, local source lines, global bit lines, and global source lines of the semiconductor structure according to the fourth embodiment of the present invention; The layout view of the local bit lines, the local source lines, and the overall bit lines of the semiconductor structure of the fifth embodiment.
在下文的詳細描述中,為了便於解釋,係提供各種的特定細節以整體理解本揭露之實施例。然而,應理解的是,一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下,為了簡化圖式,已知的結構及元件係以示意圖表示。 In the following detailed description, for the convenience of explanation, various specific details are provided to understand the embodiments of the present disclosure as a whole. However, it should be understood that one or more embodiments can be implemented without employing these specific details. In other cases, in order to simplify the drawings, the known structures and elements are shown in schematic diagrams.
另外,說明書與請求項中所使用的序數例如「第一」、「第二」、「第三」等之用詞,以修飾請求項之元件,其本身並不意含及代表此元件有任何之前的序數,也不代表某一元件與另一元件的順序、或是製造方法上的順序,此些序數的使用僅用來使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚區分。 In addition, the ordinal numbers used in the description and the request, such as the terms "first", "second", "third", etc., are used to modify the elements of the request, and they do not imply or represent any previous The ordinal number does not represent the order of a component and another component, or the order of the manufacturing method. The use of these ordinal numbers is only used to make a component with a certain name and another component with the same name can be made Make a clear distinction.
第1A圖繪示依照本發明的第一實施例的半導體結構10的部分上視圖。第1B圖繪示第1A圖的半導體結構10的立體示意圖。
FIG. 1A shows a partial top view of the
請同時參照第1A及1B圖,半導體結構10包括互補式金屬氧化物半導體結構(包括源極線電晶體200、位元線電晶
體300與階梯解碼器100)、記憶胞堆疊500與絕緣堆疊600。
Please refer to FIGS. 1A and 1B at the same time, the
一實施例中,互補式金屬氧化物半導體結構位於記憶胞堆疊500的下方。記憶胞堆疊500在縱方向(例如Z方向)上重疊於其中一部分的互補式金屬氧化物半導體結構,並與另一部分的互補式金屬氧化物半導體結構錯開。
In one embodiment, the complementary metal oxide semiconductor structure is located under the
一實施例中,源極線電晶體200與位元線電晶體300設置於記憶胞堆疊500的相對兩側。換言之,在縱方向(例如Z方向)上,記憶胞堆疊500並未重疊源極線電晶體200與位元線電晶體300。源極線電晶體200與位元線電晶體300可沿著X方向延伸。舉例而言,源極線電晶體200與位元線電晶體300可以是背對背金屬氧化物半導體場效電晶體(back-to-back MOSFET transistor),然本發明並不限於此。
In one embodiment, the
一實施例中,階梯解碼器100位於記憶胞堆疊500的下方。換言之,在縱方向(例如Z方向)上,階梯解碼器100至少部分重疊記憶胞堆疊500。一般來說,相較於互補式金屬氧化物半導體結構之中的其他元件而言,階梯解碼器100佔有較大的空間。因此,藉由將階梯解碼器100設置於記憶胞堆疊500的下方,將有利於小尺寸的半導體結構10製成。此外,記憶胞堆疊500可包括多個陣列區塊(array block),多個陣列區塊可組成一陣列片(array tile),且每個陣列片可具有設置於下方的一階梯解碼器100並可獨立操作及控制每個陣列區塊。由於每個陣列區塊屬於較小的單元,其本身具有輕盈的電阻電容延遲時間,因此可
進行高速的操作。
In one embodiment, the
相較於互補式金屬氧化物半導體結構是位於記憶胞堆疊的周邊區域而非位於記憶胞堆疊之下的比較例而言,在本發明的半導體結構10中,互補式金屬氧化物半導體結構是設置於記憶胞堆疊500之下,故能夠有效減小記憶體裝置之尺寸,進一步降低製造成本,從而提升晶片性能。
Compared with the comparative example in which the complementary metal oxide semiconductor structure is located in the peripheral area of the memory cell stack instead of under the memory cell stack, in the
一實施例中,絕緣堆疊600位於源極線電晶體200與位元線電晶體300的上方。換言之,在縱方向(例如Z方向)上,源極線電晶體200與位元線電晶體300至少部分重疊絕緣堆疊600。
In one embodiment, the insulating
一實施例中,記憶胞堆疊500可包括交替堆疊的導電層與絕緣層。記憶胞堆疊500例如是三維及閘型記憶體陣列(3D-AND type memory array),然本發明並不以此為限。
In an embodiment, the
一實施例中,記憶胞堆疊500包括階梯區400。在縱方向(例如Z方向)上,階梯解碼器100至少部分重疊階梯區400。
In one embodiment, the
請參照第1B圖,半導體結構10可更包括總體位元線700、總體源極線(亦可稱作共同源極線)800、第一柱元件910、第二柱元件920、第三柱元件930、第四柱元件940、局部位元線1400與局部源極線1500。
Referring to FIG. 1B, the
一實施例中,絕緣堆疊600係相鄰於記憶胞堆疊500。記憶胞堆疊500與絕緣堆疊600可交替排列,然本發明並不限於
此。舉例而言,記憶胞堆疊500與絕緣堆疊600可沿著Y方向上排列。
In one embodiment, the insulating
一實施例中,絕緣堆疊600可包括交替堆疊的兩種介電層,例如氧化物層與氮化物層。舉例而言,絕緣堆疊600可包括交替堆疊的二氧化矽(SiO2)層以及四氮化三矽(Si3N4)層,然本發明並不限於此。
In an embodiment, the insulating
一實施例中,局部位元線1400與局部源極線1500位於記憶胞堆疊500與絕緣堆疊600的上方,並分別電性連接於記憶胞堆疊500中之記憶胞串列的源極或汲極。局部位元線1400與局部源極線1500的延伸方向可平行於記憶胞堆疊500與絕緣堆疊600的延伸方向。局部位元線1400與局部源極線1500係沿著Y方向上延伸。舉例而言,局部位元線1400與局部源極線1500可以交替排列,然本發明並不限於此。局部位元線1400與局部源極線1500可包括合適的導電材料,例如銅(Cu)或鎢(W)。
In one embodiment, the
一實施例中,總體位元線700與總體源極線800位於記憶胞堆疊500與絕緣堆疊600的上方。舉例而言,總體位元線700與總體源極線800可位於局部位元線1400與局部源極線1500的上方。總體位元線700與總體源極線800的延伸方向可平行於記憶胞堆疊500與絕緣堆疊600的延伸方向。總體位元線700與總體源極線800係沿著Y方向上延伸。總體位元線700與總體源極線800可包括合適的導電材料,例如鋁銅合金(AlCu alloy)。
In one embodiment, the
一實施例中,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940穿過絕緣堆疊600。第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940係在縱方向(例如Z方向)上延伸。第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940可包括合適的導電材料,例如鎢(W)。
In an embodiment, the
一實施例中,局部位元線1400藉由第一柱元件910電性連接至位元線電晶體300,位元線電晶體300藉由第二柱元件920電性連接至總體位元線700。根據本實施例,局部位元線1400連接第一柱元件910,第一柱元件910連接位元線電晶體300,位元線電晶體300連接第二柱元件920,且第二柱元件920連接總體位元線700。
In one embodiment, the
一實施例中,局部源極線1500藉由第三柱元件930電性連接至源極線電晶體200,源極線電晶體200藉由第四柱元件940電性連接至總體源極線800。根據本實施例,局部源極線1500連接第三柱元件930,第三柱元件930連接源極線電晶體200,源極線電晶體200連接第四柱元件940,且第四柱元件940連接總體源極線800。
In one embodiment, the
藉由使局部位元線1400與局部源極線1500交替排列且分別連接至位元線電晶體300與源極線電晶體200,能夠有效減少局部位元線1400與局部源極線1500的電阻電容延遲時間。
By alternately arranging the
第1C圖繪示第1A圖的半導體結構10的階梯解碼器100與記憶胞堆疊500_1,500_2...500_K-1,500_K的佈局視圖。
FIG. 1C shows a layout view of the
請參照第1C圖,半導體結構10更包括多個階梯解碼器100與記憶胞堆疊500_1,500_2...500_K-1,500_K。
Please refer to FIG. 1C, the
一實施例中,多個階梯解碼器100分別位於記憶胞堆疊500_1、記憶胞堆疊500_2...、記憶胞堆疊500_K-1與記憶胞堆疊500_K的下方。換言之,在縱方向上,多個階梯解碼器100可分別至少部分重疊記憶胞堆疊500_1、記憶胞堆疊500_2...、記憶胞堆疊500_K-1與記憶胞堆疊500_K。
In one embodiment, a plurality of
一實施例中,階梯解碼器100包括局部驅動器110、位準偏移器(level shifter)120與其他電路130。
In one embodiment, the
舉例而言,局部驅動器110可包括NMOS、PMOS、互補式金屬氧化物半導體反相器(CMOS inverter)、二極體或雙極性電晶體(BJT)。
For example, the
舉例而言,其他電路130可包括泵激電路(pumping circuit)、解碼電路(decoding circuit)或控制電路。
For example, the
第2A圖繪示依照本發明的第二實施例的半導體結構20的部份上視圖。第2B圖繪示第2A圖的半導體結構20的局部放大圖。第2C圖繪示第2A圖的半導體結構20的立體示意圖。
FIG. 2A shows a partial top view of the
請同時參照第2A、2B及2C圖,半導體結構20包括互補式金屬氧化物半導體結構(包括源極線電晶體200與位元線電晶體300)、記憶胞堆疊500、絕緣堆疊600、總體位元線700、總體源極線800、第一柱元件910、第二柱元件920、第三柱元件930、第四柱元件940、通孔1100、第一金屬層1200與第二金屬層1300。
Please refer to FIGS. 2A, 2B, and 2C at the same time, the
第二實施例之半導體結構20和第一實施例之半導體結構10類似,其主要差異在於,源極線電晶體200係相鄰於位元線電晶體300。
The
一實施例中,源極線電晶體200與位元線電晶體300係沿著第一方向延伸,第一金屬層1200係沿著第二方向延伸,此第一方向係相異於此第二方向。另一實施例中,此第一方向可定義為實質上平行於記憶胞堆疊500的延伸方向,此第二方向可定義為實質上垂直於記憶胞堆疊500的延伸方向。換言之,第一方向可實質上垂直於第二方向。
In one embodiment, the
一實施例中,記憶胞堆疊500係沿著第一方向延伸,總體位元線700、總體源極線800與第一金屬層1200係沿著第二方向延伸,此第一方向係相異於此第二方向。另一實施例中,此第二方向可定義為實質上垂直於記憶胞堆疊500的延伸方向。換言之,第一方向可實質上垂直於第二方向。
In one embodiment, the
一實施例中,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940是在縱方向上延伸,此縱方向
可定義為源極線電晶體200的頂表面的法線方向,此縱方向亦可定義為位元線電晶體300的頂表面的法線方向。
In an embodiment, the
一實施例中,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940位於第一金屬層1200的上方。另一實施例中,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940位於第一金屬層1200與第二金屬層1300的上方。又一實施例中,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940位於局部位元線1400與位元線電晶體300之間,第一柱元件910、第二柱元件920、第三柱元件930與第四柱元件940位於局部源極線1500與源極線電晶體200之間。
In an embodiment, the
一實施例中,第一金屬層1200位於源極線電晶體200與位元線電晶體300的上方。第一金屬層1200可包括合適的導電材料,例如鎢(W)。
In one embodiment, the
一實施例中,第二金屬層1300位於第一金屬層1200的上方。另一實施例中,第二金屬層1300位於第一金屬層1200以及第二柱元件920之間,或位於第一金屬層1200以及第四柱元件940之間。第二金屬層1300可包括合適的導電材料,例如鎢(W)。
In one embodiment, the
一實施例中,通孔1100位於總體位元線700與第二柱元件920之間。另一實施例中,通孔1100位於總體源極線800與第四柱元件940之間。通孔1100可包括合適的導電材料,
例如鎢(W)。
In an embodiment, the through
一實施例中,局部位元線1400藉由第一柱元件910電性連接至該位元線電晶體300。亦即,第一柱元件910可將局部位元線1400中的訊號傳遞至位元線電晶體300。另一實施例中,第一柱元件910可直接接觸局部位元線1400或位元線電晶體300的其中之一。又一實施例中,第一柱元件910可直接接觸局部位元線1400以及位元線電晶體300。換言之,第一柱元件910可作為局部位元線1400以及位元線電晶體300之間的連接導體,然本發明並不限於此。
In one embodiment, the
一實施例中,位元線電晶體300藉由第一金屬層1200、第二金屬層1300、第二柱元件920與通孔1100電性連接至總體位元線700。亦即,流入位元線電晶體300中的訊號可依序經由第一金屬層1200、第二金屬層1300、第二柱元件920與通孔1100傳遞至總體位元線700。
In one embodiment, the
一實施例中,局部源極線1500藉由第三柱元件930電性連接至源極線電晶體200。亦即,第三柱元件930可將局部源極線1500中的訊號傳遞至源極線電晶體200。另一實施例中,第三柱元件930可直接接觸局部源極線1500或源極線電晶體200的其中之一。又一實施例中,第三柱元件930可直接接觸局部源極線1500以及源極線電晶體200。換言之,第三柱元件930可作為局部源極線1500以及源極線電晶體200之間的連接導體,然本發明並不限於此。
In one embodiment, the
一實施例中,源極線電晶體200藉由第一金屬層1200、第二金屬層1300、第四柱元件940與通孔1100電性連接至總體源極線800。亦即,流入源極線電晶體200中的訊號可依序經由第一金屬層1200、第二金屬層1300、第四柱元件940與通孔1100傳遞至總體源極線800。
In one embodiment, the
請參照第2C圖,總體位元線700與總體源極線800可交替排列,然本發明並不限於此。
Referring to FIG. 2C, the
第3圖繪示依照本發明的第三實施例的半導體結構30的局部位元線1400、局部源極線1500、總體位元線700與總體源極線800的佈局視圖。
FIG. 3 shows a layout view of the
請參照第3圖,半導體結構30包括多個局部位元線1400、多個局部源極線1500、互補式金屬氧化物半導體結構(包括源極線電晶體200、位元線電晶體300與階梯解碼器100)、總體位元線700、總體源極線800與感測放大器1000。
Referring to FIG. 3, the
一實施例中,階梯解碼器100係位於記憶胞堆疊500(未繪示)的下方。換言之,在縱方向上,階梯解碼器100至少部分重疊記憶胞堆疊500。
In one embodiment, the
一實施例中,多個局部位元線1400、多個局部源極線1500、總體位元線700與總體源極線800位於記憶胞堆疊500(未繪示)的上方,總體位元線700與總體源極線800位於多個局
部位元線1400與多個局部源極線1500的上方。
In one embodiment, a plurality of
一實施例中,多個局部源極線1500係電性連接至多個源極線電晶體200,此些源極線電晶體200係電性連接至總體源極線800。多個局部位元線1400係電性連接至多個位元線電晶體300,此些位元線電晶體300係電性連接至該總體位元線700。另一實施例中,電性連接至總體源極線800之局部源極線1500的數量是大於電性連接至總體位元線700之局部位元線1400的數量。舉例而言,電性連接至總體源極線800之局部源極線1500的數量是電性連接至總體位元線700之局部位元線1400的數量的2倍,然本發明並不限於此。
In one embodiment, the multiple
一實施例中,總體位元線700係電性連接至感測放大器1000。
In one embodiment, the
根據本實施例,由於電性連接至總體源極線之局部源極線的數量是大於電性連接至總體位元線之局部位元線的數量可具有降低電阻、降低短路機率、減少線路(wiring)之使用等優點。 According to this embodiment, since the number of local source lines that are electrically connected to the overall source line is greater than the number of local bit lines that are electrically connected to the overall bit line, the resistance can be reduced, the probability of short circuits is reduced, and the number of lines ( Wiring) and other advantages.
第4圖繪示依照本發明的第四實施例的半導體結構40的局部位元線1400、局部源極線1500、總體位元線700與總體源極線800的佈局視圖。
FIG. 4 shows a layout view of the
請參照第4圖,半導體結構40包括多個局部位元線
1400、多個局部源極線1500、互補式金屬氧化物半導體結構(包括源極線電晶體200、位元線電晶體300與階梯解碼器100)、總體位元線700、總體源極線800與感測放大器1000。
Please refer to FIG. 4, the
第四實施例之半導體結構40和第三實施例之半導體結構30類似,其主要差異在於,電性連接至總體源極線800之局部源極線1500的數量是等於電性連接至總體位元線700之局部位元線1400的數量。
The
一實施例中,總體源極線800係連接至頁面緩衝電路(page buffer circuit)。
In one embodiment, the
根據本實施例,由於電性連接至總體源極線之局部源極線的數量是等於電性連接至總體位元線之局部位元線的數量,可提升陣列操作彈性(array operation flexibility),且能夠避免電流擁擠效應(current crowding effect)。 According to this embodiment, since the number of local source lines electrically connected to the overall source line is equal to the number of local bit lines electrically connected to the overall bit line, the array operation flexibility can be improved, And can avoid the current crowding effect (current crowding effect).
第5圖繪示依照本發明的第五實施例的半導體結構50的局部位元線1400、局部源極線1500與總體位元線700的佈局視圖。
FIG. 5 shows a layout view of the
請參照第5圖,半導體結構50包括互補式金屬氧化物半導體結構(包括源極線電晶體200與位元線電晶體300)、總體位元線700、局部位元線1400、局部源極線1500與記憶胞堆疊500。記憶胞堆疊500包括多個記憶胞串列及多個字元線
WL0,WL1,...WLj-1,WLj。記憶胞串列與字元線WL0,WL1,...WLj-1,WLj的每個交叉點係形成多個記憶胞1600。局部位元線1400與局部源極線1500可分別電性連接於記憶胞1600的源極或汲極。
Referring to FIG. 5, the
一實施例中,多個局部位元線1400係分別電性連接至多個位元線電晶體300,此些位元線電晶體300係電性連接至總體位元線700。
In one embodiment, the multiple
一實施例中,多個局部源極線1500係分別電性連接至多個源極線電晶體200,此些源極線電晶體200透過局部佈線(local routing)進行接地。
In one embodiment, the plurality of
根據上述實施例,本發明提供一種半導體結構。半導體結構包括一記憶胞堆疊以及一互補式金屬氧化物半導體結構。互補式金屬氧化物半導體結構位於記憶胞堆疊的下方,且互補式金屬氧化物半導體結構包括一源極線電晶體與一位元線電晶體。 According to the above-mentioned embodiments, the present invention provides a semiconductor structure. The semiconductor structure includes a memory cell stack and a complementary metal oxide semiconductor structure. The complementary metal oxide semiconductor structure is located under the memory cell stack, and the complementary metal oxide semiconductor structure includes a source wire transistor and a bit wire transistor.
相較於互補式金屬氧化物半導體結構是位於記憶胞堆疊的周邊區域而非位於記憶胞堆疊之下的比較例而言,本發明的半導體結構藉由設置互補式金屬氧化物半導體結構於記憶胞堆疊之下,能夠有效減小記憶體裝置之尺寸,進一步降低製造成本,從而提升晶片性能。再者,藉由使局部位元線與局部源極線係交替排列且分別連接至位元線電晶體與源極線電晶體,能夠有效減少局部位元線與局部源極線的電阻電容延遲時間。 Compared with the comparative example in which the complementary metal oxide semiconductor structure is located in the peripheral area of the memory cell stack instead of under the memory cell stack, the semiconductor structure of the present invention is provided by the complementary metal oxide semiconductor structure in the memory cell. Under the stack, the size of the memory device can be effectively reduced, the manufacturing cost is further reduced, and the chip performance is improved. Furthermore, by alternately arranging the local bit lines and the local source lines and connecting them to the bit line transistors and the source line transistors respectively, the resistance and capacitance delays of the local bit lines and the local source lines can be effectively reduced. time.
綜上所述,雖然本發明已以實施例揭露如上,然其 並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。 In summary, although the present invention has been disclosed as above in embodiments, its It is not intended to limit the present invention. Those with ordinary knowledge in the technical field of the present invention can make various changes and modifications without departing from the spirit and scope of the present invention. Therefore, the scope of protection of the present invention shall be subject to those defined by the attached patent scope.
200:源極線電晶體 200: source line transistor
300:位元線電晶體 300: bit line transistor
910:第一柱元件 910: The first column element
920:第二柱元件 920: second column element
930:第三柱元件 930: third column element
940:第四柱元件 940: Fourth column element
1200:第一金屬層 1200: the first metal layer
1300:第二金屬層 1300: second metal layer
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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TWI749642B true TWI749642B (en) | 2021-12-11 |
TW202205632A TW202205632A (en) | 2022-02-01 |
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