TWI748550B - 組態可靠命令的方法及裝置以及電腦程式產品 - Google Patents

Abstract

本發明涉及一種組態可靠命令的方法、裝置以及電腦程式產品，該方法由閃存控制器執行，包含：發送致能訊號給輸出裝置；從輸出裝置讀取相應於閃存模組的可靠命令的操作碼；以及取得可靠命令的操作碼後，停止發送致能訊號給輸出裝置。通過以上所述動態地取得連接閃存模組所定義的可靠命令的操作碼的機制，可讓閃存控制器更有彈性的適配新生產廠商或新技術世代的閃存模組。

Description

組態可靠命令的方法及裝置以及電腦程式產品

本發明涉及儲存裝置，尤指一種組態可靠命令的方法、裝置以及電腦程式產品。

閃存通常分為NOR閃存與NAND閃存。NOR閃存為隨機存取裝置，中央處理器（Host）可於位址腳位上提供任何存取NOR閃存的位址，並及時地從NOR閃存的資料腳位上獲得儲存於該位址上的資料。相反地，NAND閃存並非隨機存取，而是序列存取。NAND閃存無法像NOR閃存一樣，可以存取任何隨機位址，中央處理器反而需要寫入序列的位元組（Bytes）的值到NAND閃存中，用於定義請求命令（Command）的類型（如，讀取、寫入、抹除等），以及用在此命令上的位址。位址可指向一個頁面（閃存中寫入操作的最小資料塊）或一個區塊（閃存中抹除操作的最小資料塊）。

NAND閃存包含閃存模組和閃存控制器，閃存控制器用於接收中央處理器發出的主機命令，並且依據主機命令中攜帶的位址等參數從閃存模組讀取指定的資料，寫入指定的資料到閃存模組，或者抹除指定的資料。閃存控制器可操作不同廠商製造的閃存模組，並且不同廠商定義的可靠命令（Reliable Command）的操作碼都不相同。甚至，相同廠商為不同世代的閃存模組定義的可靠命令的操作碼也都不同。NAND閃存上電後，閃存控制器首先需要知道連接閃存模組所定義的可靠命令的操作碼才能繼續後續操作。因此，本發明提出一種組態可靠命令的方法、裝置以及電腦程式產品，用於動態地取得連接閃存模組所定義的可靠命令的操作碼。

有鑑於此，如何減輕或消除上述相關領域的缺失，實為有待解決的問題。

本說明書涉及一種組態可靠命令的方法，由閃存控制器，包含：發送致能訊號給輸出裝置；從輸出裝置讀取相應於閃存模組的可靠命令的操作碼；以及取得可靠命令的操作碼後，停止發送致能訊號給輸出裝置。

本說明書另涉及一種電腦程式產品，用於組態可靠命令，包含程式碼，其中，當程式碼被閃存控制器的處理單元載入並執行時實現如上所述的方法。

本說明書更另涉及一種組態可靠命令的裝置，包含閃存控制器和輸出裝置。閃存控制器及輸出裝置設置在印刷電路板上，以及輸出裝置通過印刷電路板的電路耦接閃存控制器。輸出裝置包含多個閘，每個閘的輸入端通過第一導線連接到印刷電路板中的電源層或接地層，每個閘的輸出端通過第二導線連接到閃存控制器的一個相應資料接腳，以及每個閘被閃存控制器發出的致能訊號所致能。

上述實施例的優點之一，通過以上所述動態地取得連接閃存模組所定義的可靠命令的操作碼的機制，可讓閃存控制器更有彈性的適配新生產廠商或新技術世代的閃存模組。

本發明的其他優點將搭配以下的說明和圖式進行更詳細的解說。

以下說明為完成發明的較佳實現方式，其目的在於描述本發明的基本精神，但並不用以限定本發明。實際的發明內容必須參考之後的權利要求範圍。

必須了解的是，使用於本說明書中的「包含」、「包括」等詞，用以表示存在特定的技術特徵、數值、方法步驟、操作處理、元件以及/或組件，但並不排除可加上更多的技術特徵、數值、方法步驟、操作處理、元件、組件，或以上的任意組合。

於權利要求中使用如「第一」、「第二」、「第三」等詞是用來修飾權利要求中的元件，並非用來表示之間具有優先順序，前置關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。

必須了解的是，當元件描述為「連接」或「耦接」至另一元件時，可以是直接連結、或耦接至其他元件，可能出現中間元件。相反地，當元件描述為「直接連接」或「直接耦接」至另一元件時，其中不存在任何中間元件。使用來描述元件之間關係的其他語詞也可類似方式解讀，例如「介於」相對於「直接介於」，或者是「鄰接」相對於「直接鄰接」等等。

參考圖1。電子裝置10包含主機端（Host Side）110、閃存控制器130及閃存模組150，並且閃存控制器130及閃存模組150可合稱為裝置端（Device Side）。電子裝置10可實施於個人電腦、筆記型電腦（Laptop PC）、平板電腦、手機、數位相機、數位攝影機等電子產品之中。主機端110與閃存控制器130的主機介面（Host Interface）131可以通用序列匯流排（Universal Serial Bus，USB）、先進技術附著（advanced technology attachment，ATA）、序列先進技術附著（serial advanced technology attachment，SATA）、快速周邊元件互聯（peripheral component interconnect express，PCI-E）、通用快閃記憶儲存（Universal Flash Storage，UFS）、嵌入式多媒體卡（Embedded Multi-Media Card，eMMC）等通訊協定彼此溝通。閃存控制器130的閃存介面（Flash Interface）139與閃存模組150可以雙倍資料率（Double Data Rate，DDR）通訊協定彼此溝通，例如，開放NAND快閃介面（Open NAND Flash Interface，ONFI）、雙倍資料率開關（DDR Toggle）或其他通訊協定。閃存控制器130包含處理單元134，可使用多種方式實施，如使用通用硬體（例如，單一處理器、具平行處理能力的多處理器、圖形處理器或其他具運算能力的處理器），並且在執行軟體以及/或韌體指令時，提供之後描述的功能。處理單元134通過主機介面131接收主機命令，例如讀取命令（Read Command）、寫入命令（Write Command）、抹除命令（Erase Command）等，排程並執行這些命令。閃存控制器130另包含唯讀記憶體（Random Access Memory， RAM）135，用於儲存開機程式碼（Bootcode），是裝置端開機時第一個執行的程式碼。閃存控制器130另包含隨機存取記憶體（Random Access Memory， RAM）136，可實施為動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）或上述兩者的結合，用於配置空間作為資料緩衝區，儲存從主機端110讀取並即將寫入閃存模組150的主機資料，以及從閃存模組150讀取並即將輸出給主機端110的主機資料。隨機存取記憶體136另可儲存執行過程中需要的資料，例如，變數、資料表、主機-閃存對照表（Host-to-Flash H2F Table）、閃存-主機對照表（Flash-to-Host F2H Table）等。閃存介面139包含NAND閃存控制器（NAND Flash Controller NFC），提供存取閃存模組150時需要的功能，例如命令序列器（Command Sequencer）、低密度奇偶校驗（Low Density Parity Check LDPC）等。

閃存控制器130中可配置匯流排架構（Bus Architecture）132，用於讓元件之間彼此耦接以傳遞資料、位址、控制訊號等，這些元件包含主機介面131、處理單元134、ROM 135、RAM 136、通用輸入輸出（General-Purpose Input/Output，GPIO）介面137、直接記憶體存取（Direct Memory Access，DMA）控制器138、閃存介面139等。DMA控制器138可依據處理單元134的指令，通過匯流排架構132在元件間遷移資料，例如，將主機介面131或閃存介面139中特定資料緩存器（Data Buffer）的資料搬到RAM 136中的特定位址，將RAM 136中特定位址的資料搬到主機介面131或閃存介面139中的特定資料緩存器等。

閃存模組150提供大量的儲存空間，通常是數百個千兆位元組（Gigabytes，GB），甚至是數個兆兆位元組（Terabytes，TB），用於儲存大量的主機資料，例如高解析度圖片、影片等。閃存模組150中包含控制電路以及記憶體陣列，記憶體陣列中的記憶單元可在抹除後組態為單層式單元（Single Level Cells，SLCs）、多層式單元（Multiple Level Cells，MLCs）、三層式單元（Triple Level Cells，TLCs）、四層式單元（Quad-Level Cells，QLCs）或上述的任意組合。處理單元134通過閃存介面139寫入主機資料到閃存模組150中的指定位址（目的位址），以及從閃存模組150中的指定位址（來源位址）讀取主機資料。閃存介面139使用數個電子訊號來協調閃存控制器130與閃存模組150間的資料與命令傳遞，包含資料線（Data Line）、時脈訊號（Clock Signal）與控制訊號（Control Signal）。資料線可用於傳遞命令、位址、讀出及寫入的資料；控制訊號線可用於傳遞晶片致能（Chip Enable，CE）、位址提取致能（Address Latch Enable，ALE）、命令提取致能（Command Latch Enable，CLE）、寫入致能（Write Enable，WE）等控制訊號。

參考圖2，閃存模組150中的介面151可包含四個輸出入通道（I/O channels，以下簡稱通道）CH#0至CH#3，每個通道連接四個NAND閃存單元，例如，通道CH#0連接NAND閃存單元153#0、153#4、153#8及153#12。每個NAND閃存單元可封裝為獨立的芯片（die）。閃存介面139可通過介面151發出致能訊號CE#0至CE#3中的一個來致能NAND閃存單元153#0至153#3、153#4至153#7、153#8至153#11、或153#12至153#15，接著以並行的方式從致能的NAND閃存單元讀取主機資料，或者寫入主機資料至致能的NAND閃存單元。

當閃存控制器130及閃存模組150設置在母板（Motherboard）後，還需要完成開卡流程（Card-initialization Process）才能夠將裝置端出廠並提供給客戶。在生產裝置端時，主機端110是一部開卡主機。當客戶將裝置端設置於電子裝置之中並開始使用，主機端110可以是個人電腦、筆記型電腦（Laptop PC）、平板電腦、手機、數位相機、數位攝影機等電子產品。參考圖3所示的閃存裝置運行方法的流程圖，由閃存控制器130的處理單元134實施，詳細說明如下：

步驟S312：裝置端上電後，從ROM 135載入開機程式碼到RAM 136。當處理單元134執行開機程式碼時，可完成如下所述步驟S314、S320、S332至S338、S342的操作。

步驟S314：取得閃存模組150的閃存供應商識別碼（Flash Vendor ID）。閃存模組150由一個閃存供應商製造，例如英特爾（Intel）、美光（Micron）、東芝（Toshiba）、海力士（Hynix）等，符合一個技術世代的規範。處理單元134可驅動閃存介面139以發出讀取識別碼命令（Read ID Command）”90h”和位址”00h”給閃存模組150，用於從閃存模組150取得閃存供應商識別碼。

步驟S316：取得閃存模組150的可靠命令的操作碼。在這裡需要注意的是，用來驅動不同閃存供應商所製作的不同世代的閃存模組的可靠命令的操作碼，大多不相同。可靠命令用來指示閃存模組使用單層式單元模式來存取資料。

步驟S320：判斷裝置端是否需要開卡。如果是，代表此裝置端還沒有完成開卡操作（也就是還在生產線上），流程繼續進行步驟S332的處理。否則，代表此裝置端已經完成開卡操作（也就是已經離開工廠進入正常使用狀態），流程繼續進行步驟S342的處理。

步驟S332：回覆首個訊息（Very First Message）給主機端110，用於通知此裝置端已經物理性連接上主機端110。

步驟S334：根據主機端110發出的一系列供應商命令（Vendor Command），初始化閃存模組150。

處理單元134可通過閃存介面139對閃存模組150進行一連串的測試，用於找出壞塊（Bad Blocks）、壞行（Bad Columns）等，並據以產生壞塊表、壞行表等。處理單元134可依據偵測到的壞行數量等參數來計算每個實體頁面能夠用於儲存錯誤檢查校驗碼（Error Check and Correction，ECC Code）的長度，依據壞行表及錯誤檢查校驗碼的長度等資訊計算每一個實體頁面中每一個區段（Sector）的起始位置，並據以產生區段起始表。處理單元134可依據壞塊數目、壞行數目、ECC長度等資訊計算閃存模組150能夠儲存的邏輯區塊位址數目（Logical Address Block，LBA Quantity）。處理單元134可將以上所述的資料表、變數等資訊儲存在RAM 136。所屬技術領域人員理解以上所述的資料表、變數等資訊是系統內程式碼（In-System Programming，ISP Code，又可稱為韌體）將來執行時需要參考的系統資訊。

步驟S336：將初始化結果（含ISP程式碼）寫入閃存模組150。處理單元134可驅動閃存介面139，將如步驟S334所述暫存在RAM 136中的資訊寫入到閃存模組150中預先設置的系統塊（System Block）。處理單元134另可從指定位置下載適當的ISP程式碼，並驅動閃存介面139寫入ISP程式碼到閃存模組150中的指定位址。ISP程式碼包含各種操作，用於執行從主機端110發出的主機命令。主機命令為由標準制定組織所規範的命令，例如主機讀取、寫入、抹除命令等。

步驟S338：回覆開卡完成訊息給主機端110。

步驟S332至步驟S338中的操作可統稱為開卡操作。

步驟S342：從閃存模組150的指定位址載入ISP程式碼到RAM 136。當處理單元134執行ISP程式碼時，可完成如下所述步驟S344的操作。

步驟S344：不斷執行主機端110發送的主機命令和背景操作，直到裝置端斷電為止。背景操作包含垃圾回收（Garbage Collection，GC）、損耗平均（Wear Leveling）、讀取刷新（Read Refresh）、讀取再生（Read Reclaim）等處理。

步驟S342至步驟S344中的操作可統稱為正常模式操作。

在步驟S336中，處理單元134必須使用SLC模式來寫入初始化結果到閃存模組150中的指定位址。關於SLC模式的寫入操作，參考圖4。波型410顯示耦接於閃存模組150及閃存介面139間的資料線DQ[7:0]的時脈類型，依序說明如下：1個”CMD”時脈指出從閃存介面139傳送的可靠命令，1個”CMD”時脈指出從閃存介面139傳送的主要命令，5個”Addr”時脈指出從閃存介面139傳送想要寫入閃存模組150的實體位址，再以1個”CMD”時脈指出從閃存介面139傳送的確認（Confirm）命令，最後，”D _IN”表示從閃存介面139輸出的資料。波型420為波型410的示範SLC模式的資料寫入操作，可靠命令為”E6h”，主要命令為”80h”，確認命令為”10h”。

在步驟S342中，處理單元134必須使用SLC模式從閃存模組150讀取ISP程式碼和其需要參考的系統資訊。關於SLC模式的讀取操作，參考圖5。波型510顯示耦接於閃存模組150及閃存介面139間的資料線DQ[7:0]的時脈類型，依序說明如下：1個”CMD”時脈指出從閃存介面139傳送的可靠命令，1個”CMD”時脈指出從閃存介面139傳送的主要命令，5個”Addr”時脈指出從閃存介面139傳送的想要從閃存模組150讀取的實體位址，再以1個”CMD”時脈指出從閃存介面139傳送的確認命令，最後，”D _OUT”表示從閃存模組150輸出的資料。波型520為波型510的示範SLC模式的資料讀取操作，可靠命令為”E6h”，主要命令為”00h”，確認命令為”30h”。

為了取得對應於閃存模組150的可靠命令的操作碼，在步驟S316的一些實施方式中，閃存控制器130的製造商可將不同閃存供應商製造的不同世代的閃存模組所對應的可靠命令的操作碼嵌入開機程式碼的邏輯中，使得開機程式碼能夠依據步驟S314取得的閃存供應商識別碼和其他資訊來取得對應於閃存模組150的可靠命令的操作碼。可靠命令的操作碼可以一個位元組表示，例如，”0xDA”、”0x3B”、”0xA2”、”0xE6”等。然而，當新的閃存供應商或新的世代的閃存模組所對應可靠命令的操作碼沒有記載在開機程式碼的邏輯時，這些閃存控制器130就不能和新的閃存模組搭載在一起，造成生產沒有彈性。

為了解決如上所述實施方式的問題，一些實施例提出一種硬體解決方案。裝置端包含印刷電路板（Printed Circuit Board，PCB），印刷電路板上設置閃存控制器130、閃存模組150和輸出裝置170，閃存控制器130、閃存模組150和輸出裝置170通過印刷電路板中的電路互相連接。參考圖6，輸出裝置170包含多個閘（Gates）G7～G0，每個閘的輸入端通過導線連接到印刷電路板中的電源層（Power Plane，以Vcc表示）或接地層（Ground Plane，以GND表示），並且每個閘的輸出端通過導線連接到閃存控制器130的一個相應資料接腳（Data Pin）。例如，閘G0的輸出端通過導線連接到接腳D0，閘G1的輸出端通過導線連接到接腳D1，依此類推。閘G7～G0可以用切換器（Switches）、D型正反器（D Flip-Flop）等電路實施。閃存控制器130可通過GPIO接腳發出致能訊號（Enabling Signal，以EN表示）給輸出裝置170中所有的閘G7～G0，使得每個閘致能時可輸出相應訊號給閃存控制器130。當閘不被致能時，閘處於高阻抗狀態（High Impedance State）且不能輸出任何訊號。當一個閘的輸入端連接到電源層並且被致能時，輸出邏輯”1”至閃存控制器130的相應資料輸入端。當一個閘的輸入端連接到接地層並且被致能時，輸出邏輯”0”至閃存控制器130的相應資料輸入端。在這裡需要注意的是，印刷電路板的生產廠商會將輸出裝置170中的每一個閘的輸入端通過導線連接到電源層或接地層，並且在印刷電路板製作完成後，所有閘的輸入端和印刷電路板層（PCB planes）之間的連接關係就不能改變。這些閘的輸入端和印刷電路板的電源層與接地層的連接關係相應於閃存模組150需要的可靠命令的操作碼，例如“0xE6”。換句話說，當輸出裝置170被致能時，閘G7～G0會分別輸出“b11100110”到閃存控制器130的資料接腳D7～D0。閃存控制器130的資料接腳D7～D0也會通過印刷電路板的導線分別連接到閃存模組150的資料接腳D7～D0。

雖然圖6的輸出裝置170的實施例描述了8位元的資料輸入和輸出，但是所屬技術領域人員可依據系統的需要將輸出裝置170擴充為16位元、32位元或其他位元數目的資料輸入和輸出，本發明並不因此受限。雖然圖6的閘G7～G0為拉低動作（Low Active）的閘，但是所屬技術領域人員可依據系統的需要將閘G7～G0設計為拉高動作（High Active）的閘，本發明並不因此受限。

為了搭配如上所述的硬體解決方案，開機程式碼可做一些改變。參考圖7所示的可靠命令操作碼的取得方法的流程圖，此方法由處理單元134載入及執行開機程式碼時實施。圖7所示的方法相應於圖6中的步驟S316，包含為了搭配硬體解決方案的操作細節，詳細說明如下：

步驟S710：驅動GPIO介面137發送致能訊號EN給輸出裝置170。

步驟S720：通過閃存介面139的資料線從輸出裝置170讀取可靠命令的操作碼OPC。

步驟S730：儲存可靠命令的操作碼至RAM 136，使得在步驟S336和步驟S342中讀取和寫資料時能夠根據RAM 136中儲存的操作碼發出可靠命令給閃存模組150。

步驟S740：取得可靠命令的操作碼OPC後，驅動GPIO介面137停止發送致能訊號EN給輸出裝置170，用於釋放資料線的控制權，使得這些資料線可用來在閃存控制器130和閃存模組150之間傳遞命令、位址、資料等。

為了解決如上所述實施方式的問題，另一些實施例提出一種通訊協議的解決方案。在步驟S314中，讀取識別碼命令原用來請求閃存模組150提供閃存供應商識別碼以取得閃存模組150的製造廠商、技術世代等資訊。在新的解決方案中，閃存模組150收到讀取識別碼命令後會回覆8個位元組的資料，其中的6個位元組紀錄閃存供應商識別碼，但有2個位元組是保留的。閃存模組150可在保留位元組中寫入可靠命令的操作碼，也就是說，閃存模組150將可靠命令的操作碼附加在閃存供應商識別碼之後，一起回覆給閃存控制器130。

為了搭配如上所述的通訊協議解決方案，開機程式碼可做一些改變。參考圖8所示的可靠命令操作碼的取得方法的流程圖，此方法由處理單元134載入及執行開機程式碼時實施。圖8所示的方法相應於圖6中的步驟S316，包含為了搭配通訊協議解決方案的操作細節，詳細說明如下：

步驟S810：從讀取識別碼命令的回覆資料中的保留位元組解析出可靠命令的操作碼OPC。

步驟S820：儲存可靠命令的操作碼至RAM 136，使得在步驟S336和步驟S342中讀取和寫資料時能夠根據RAM 136中儲存的操作碼發出可靠命令給閃存模組150。

本發明所述的方法中的全部或部分步驟可以計算機指令實現，例如儲存裝置中的韌體轉換層（Firmware Translation Layer，FTL）、特定硬體的驅動程式等。此外，也可實現於其他類型程式。所屬技術領域具有通常知識者可將本發明實施例的方法撰寫成計算機指令，為求簡潔不再加以描述。依據本發明實施例方法實施的計算機指令可儲存於適當的電腦可讀取媒體，例如DVD、CD-ROM、USB碟、硬碟，亦可置於可通過網路（例如，網際網路，或其他適當載具）存取的網路伺服器。

雖然圖1、圖2、圖6中包含了以上描述的元件，但不排除在不違反發明的精神下，使用更多其他的附加元件，已達成更佳的技術效果。此外，雖然圖3、圖7、圖8的流程圖採用指定的順序來執行，但是在不違反發明精神的情況下，熟習此技藝人士可以在達到相同效果的前提下，修改這些步驟間的順序，所以，本發明並不侷限於僅使用如上所述的順序。此外，熟習此技藝人士亦可以將若干步驟整合為一個步驟，或者是除了這些步驟外，循序或平行地執行更多步驟，本發明亦不因此而侷限。

雖然本發明使用以上實施例進行說明，但需要注意的是，這些描述並非用以限縮本發明。相反地，此發明涵蓋了熟習此技藝人士顯而易見的修改與相似設置。所以，申請權利要求範圍須以最寬廣的方式解釋來包含所有顯而易見的修改與相似設置。

10:電子裝置 110:主機端 130:閃存控制器 131:主機介面 132:匯流排 134:處理單元 135:唯讀記憶體 136:隨機存取記憶體 137:通用輸入輸出介面 138:直接記憶體存取控制器 139:閃存介面 150:閃存模組 151:介面 170:輸出裝置 EN:致能訊號 OPC:可靠命令的操作碼 153#0~153#15:NAND閃存單元 CH#0~CH#3:通道 CE#0~CE#3:致能訊號 S312~S344:方法步驟 410,420,510,520:波形 422,522:可靠命令 424:讀取操作的主要命令 426:讀取操作的確認命令 524:寫入操作的主要命令 526:寫入操作的確認命令 D0~D7:資料接腳 G0~G7:閘 Vcc:電源層 GND:接地層 S710~S740:方法步驟 S810~S820:方法步驟

圖1為依據本發明實施例的電子裝置的系統架構圖。

圖2為依據本發明實施例的閃存模組的示意圖。

圖3為依據本發明實施例的閃存裝置運行的方法流程圖。

圖4為範例的單層式單元模式的資料寫入時序圖。

圖5為範例的單層式單元模式的資料讀取時序圖。

圖6為依據本發明實施例的閃存控制器、閃存模組和輸出裝置的示意圖。

圖7為依據本發明實施例的搭配硬體解決方案的可靠命令操作碼的取得方法流程圖。

圖8為依據本發明實施例的搭配通訊協議解決方案的可靠命令操作碼的取得方法流程圖。

S710~S730:方法步驟

Claims (10)

1. 一種組態可靠命令的方法，由一閃存控制器執行，上述方法包含： 發送一致能訊號給一輸出裝置，其中，上述閃存控制器和上述輸出裝置設置在一印刷電路板上，並且以上述印刷電路板中的導線彼此耦接； 從上述輸出裝置讀取相應於一閃存模組的一可靠命令的一操作碼，其中，上述閃存模組設置在上述印刷電路板上，並且以上述印刷電路板的電路耦接至上述閃存控制器，上述可靠命令指示上述閃存模組使用一單層式單元模式來存取資料；以及 取得上述可靠命令的上述操作碼後，停止發送上述致能訊號給上述輸出裝置。
2. 如請求項1所述的組態可靠命令的方法，其中，上述致能訊號是通過一通用輸入輸出介面發送給上述輸出裝置。
3. 如請求項1所述的組態可靠命令的方法，包含： 發出上述操作碼給上述閃存模組，用於指示上述閃存模組使用上述單層式單元模式寫入一系統內程式碼和上述系統內程式碼執行時需要參考的系統資訊。
4. 如請求項1所述的組態可靠命令的方法，包含： 發出上述操作碼給上述閃存模組，用於指示上述閃存模組使用上述單層式單元模式讀取一系統內程式碼和上述系統內程式碼執行時需要參考的系統資訊。
5. 如請求項1所述的組態可靠命令的方法，其中，上述輸出裝置包含：多個閘， 其中，每個上述閘的一輸入端通過一第一導線連接到上述印刷電路板中的一電源層或一接地層，每個上述閘的一輸出端通過一第二導線連接到上述閃存控制器的一個相應資料接腳，以及每個上述閘被上述致能訊號所致能。
6. 如請求項5所述的組態可靠命令的方法，其中，每個上述閘的上述輸入端通過上述第一導線連接到上述印刷電路板中的上述電源層且被致能時，輸出邏輯”1”至上述閃存控制器的相應資料輸入端；每個上述閘的上述輸入端通過上述第一導線連接到上述印刷電路板中的上述接地層且被致能時，輸出邏輯”0”至上述閃存控制器的相應資料輸入端；以及每個上述閘不被致能時，處於高阻抗狀態且不能輸出資料。
7. 一種電腦程式產品，用於組態可靠命令，包含一程式碼，其中，當上述程式碼被一閃存控制器的一處理單元載入並執行時，實現如請求項1至6中任一項所述的組態可靠命令的方法。
8. 一種組態可靠命令的裝置，包含： 一閃存控制器，設置在一印刷電路板上；以及 一輸出裝置，設置在上述印刷電路板上並通過上述印刷電路板的電路耦接上述閃存控制器，包含多個閘， 其中，每個上述閘的一輸入端通過一第一導線連接到上述印刷電路板中的一電源層或一接地層，每個上述閘的一輸出端通過一第二導線連接到上述閃存控制器的一個相應資料接腳，以及每個上述閘被上述閃存控制器發出的一致能訊號所致能。
9. 如請求項8所述的組態可靠命令的裝置，其中，每個上述閘的上述輸入端通過上述第一導線連接到上述印刷電路板中的上述電源層且被致能時，輸出邏輯”1”至上述閃存控制器的相應資料輸入端；每個上述閘的上述輸入端通過上述第一導線連接到上述印刷電路板中的上述接地層且被致能時，輸出邏輯”0”至上述閃存控制器的相應資料輸入端；以及每個上述閘不被致能時，處於高阻抗狀態且不能輸出資料。
10. 如請求項9所述的組態可靠命令的裝置，包含： 一閃存模組，設置在上述印刷電路板上並通過上述印刷電路板的電路耦接上述閃存控制器， 其中，上述閘的上述輸入端和上述印刷電路板的上述電源層與上述接地層的連接關係相應於上述閃存模組需要的上述可靠命令的上述操作碼。

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