TWI720832B - Structure and method for testing semiconductor devices - Google Patents
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- TWI720832B TWI720832B TW109106929A TW109106929A TWI720832B TW I720832 B TWI720832 B TW I720832B TW 109106929 A TW109106929 A TW 109106929A TW 109106929 A TW109106929 A TW 109106929A TW I720832 B TWI720832 B TW I720832B
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Abstract
Description
本發明係關於半導體測裝置的測試結構及方法。 The present invention relates to a test structure and method of a semiconductor test device.
隨著技術發展,半導體裝置由於尺寸縮小、功能增加及電路變多而使得其設計及製造變得更加複雜。因此需要許多製造程序以實現這些微小及高效的半導體裝置。目前針對修改測試及製造半導體裝置之結構及方法一直存在大量需求,以便改良裝置的穩定性並減少製造成本及處理時間。 With the development of technology, the design and manufacture of semiconductor devices have become more complicated due to shrinking sizes, increasing functions, and more circuits. Therefore, many manufacturing processes are required to realize these tiny and efficient semiconductor devices. At present, there has been a large demand for modifying the structure and method of testing and manufacturing semiconductor devices in order to improve the stability of the device and reduce the manufacturing cost and processing time.
根據本發明的一實施例,一種測試半導體裝置的方法包括:傳送時脈訊號至第一晶圓的第一暫存器以及第二晶圓的第二暫存器;在該時脈訊號的第一邊緣時,經由該第一暫存器傳送測試訊號至第一待測物;經由該第一晶圓的第一墊傳送第一量測訊號;在該時脈訊號的第二邊緣時,經由該第二暫存器傳送該測試訊號至第二待測物;及經由該第二晶圓的第二墊傳送第二量測訊號,其中該第一墊及該第二墊在垂直方向上對齊。 According to an embodiment of the present invention, a method for testing a semiconductor device includes: transmitting a clock signal to a first register of a first wafer and a second register of a second wafer; At one edge, the test signal is sent to the first DUT through the first register; the first measurement signal is sent through the first pad of the first wafer; at the second edge of the clock signal, the first measurement signal is sent through The second register transmits the test signal to the second object under test; and transmits the second measurement signal through the second pad of the second wafer, wherein the first pad and the second pad are aligned in the vertical direction .
根據本發明的一實施例,一種測試半導體裝置的方法,包 括:傳送時脈訊號至第一晶圓的第一暫存器及第二晶圓的第二暫存器,其中該第一晶圓另包含第一待測物,該第二晶圓另包含第二待測物,並且該第一晶圓與該第二晶圓形成晶圓堆棧;將測試訊號傳送至該第二暫存器;將該測試訊號在該時脈訊號的第一時間經由該第二暫存器傳送至該第二待測物及該第一暫存器;及在該時脈訊號的第二時間將該測試訊號經由該第一暫存器傳送至該第一待測物,其中該第二時間晚於該第一時間。 According to an embodiment of the present invention, a method for testing a semiconductor device includes Including: a first register for transmitting a clock signal to a first wafer and a second register for a second wafer, wherein the first wafer further includes a first object to be tested, and the second wafer further includes A second object to be tested, and the first wafer and the second wafer form a wafer stack; transmit a test signal to the second register; the test signal passes through the clock signal at the first time of the clock signal The second register is transmitted to the second DUT and the first register; and the test signal is transmitted to the first DUT via the first register at the second time of the clock signal , Wherein the second time is later than the first time.
根據本發明的一實施例,一種半導體結構包含第一晶圓及第二晶圓。第一晶圓包含多個第一半導體裝置以及第一分隔區域隔開該等第一半導體裝置,其中該第一分隔區域包含第一墊、第一待測物及第一電路,該第一電路經配置以根據一測試訊號測試該第一待測物,並且該第一墊經配置以傳送該第一待測物的第一量測訊號。第二晶圓包含多個第二半導體裝置以及第二分隔區域隔開該等第二半導體裝置,其中該第二分隔區域包含第二墊、第二待測物及第二電路,該第二電路經配置以根據該測試訊號測試該第二待測物,並且該第二墊經配置以傳送該第二待測物的第二量測訊號。該第一墊在垂直方向上對齊且電性連接該第二墊,該第一電路及該第二電路更經配置以在不同時間測試該第一待測物及該第二待測物。 According to an embodiment of the present invention, a semiconductor structure includes a first wafer and a second wafer. The first wafer includes a plurality of first semiconductor devices and a first separation region separates the first semiconductor devices, wherein the first separation region includes a first pad, a first DUT, and a first circuit, the first circuit It is configured to test the first object under test according to a test signal, and the first pad is configured to transmit a first measurement signal of the first object under test. The second wafer includes a plurality of second semiconductor devices and a second separation region separates the second semiconductor devices, wherein the second separation region includes a second pad, a second DUT, and a second circuit, the second circuit It is configured to test the second object under test according to the test signal, and the second pad is configured to transmit a second measurement signal of the second object under test. The first pad is aligned in a vertical direction and electrically connected to the second pad. The first circuit and the second circuit are further configured to test the first object under test and the second object under test at different times.
本發明之各種目的、特徵、態樣與優勢將可從本發明較佳實施例的實施方式、連同附圖而變得更明白,在附圖中的相同編號代表類似組件。 The various objects, features, aspects, and advantages of the present invention will become more apparent from the implementation of the preferred embodiments of the present invention together with the accompanying drawings. The same numbers in the accompanying drawings represent similar components.
100:晶圓堆棧 100: Wafer stack
100F:表面 100F: surface
101a、101b、101c、101d、101e:晶圓 101a, 101b, 101c, 101d, 101e: wafer
102:半導體裝置 102: Semiconductor device
104:切割道區域 104: Cutting track area
106:測試結構 106: test structure
112a、112b、112c、112d、112e:基板 112a, 112b, 112c, 112d, 112e: substrate
114a、114b、114c、114d、114e:前側互聯結構 114a, 114b, 114c, 114d, 114e: front side interconnection structure
116a、116b、116c、116d、116e:背側互聯結構 116a, 116b, 116c, 116d, 116e: backside interconnection structure
122、122a、122b:待測物 122, 122a, 122b: DUT
122-e1~122-eK、122-d1~122-dK:待測物 122-e1~122-eK, 122-d1~122-dK: DUT
124:導電層 124: conductive layer
124a:水平導電線 124a: Horizontal conductive thread
124b:垂直導電通路 124b: Vertical conductive path
126:接墊 126: Pad
126a:選擇接墊 126a: Select the pad
126b:量測接墊 126b: Measuring pad
200:測試系統 200: test system
204:選擇電路 204: Select Circuit
206:開關電路 206: switch circuit
208:待測物 208: DUT
210、220、230、240:導電層 210, 220, 230, 240: conductive layer
302-a1~302-aN:接墊 302-a1~302-aN: pad
302-b1~302-bN:接墊 302-b1~302-bN: pad
302-c1~302-cN:接墊 302-c1~302-cN: pad
302-d1~302-dN:接墊 302-d1~302-dN: pad
302-e1~302-eN:接墊 302-e1~302-eN: pad
304:導電結構 304: conductive structure
304-aN、304-bN:導電結構 304-aN, 304-bN: conductive structure
304-cN、304-dN:導電結構 304-cN, 304-dN: conductive structure
306:導電結構 306: conductive structure
306-a2~306-a(N-2):導電結構 306-a2~306-a(N-2): conductive structure
306-b2~306-b(N-2):導電結構 306-b2~306-b(N-2): conductive structure
306-c2~306-c(N-2):導電結構 306-c2~306-c(N-2): conductive structure
306-d2~306-d(N-2):導電結構 306-d2~306-d(N-2): conductive structure
308:導電結構 308: conductive structure
308-a1、308-c1:導電結構 308-a1, 308-c1: conductive structure
308-b(N-1)、308-d(N-1):導電結構 308-b(N-1), 308-d(N-1): conductive structure
400:測試電路 400: Test circuit
500、600、700:方法 500, 600, 700: method
502、504、506、508、510:步驟 502, 504, 506, 508, 510: steps
602、604、606、608:步驟 602, 604, 606, 608: steps
702、704、706、708、710:步驟 702, 704, 706, 708, 710: steps
712、714、716:步驟 712, 714, 716: steps
Clock:時脈訊號 Clock: Clock signal
Data:測試訊號 Data: Test signal
R11~R2K:暫存器 R11~R2K: register
L11~L2K:延遲單元 L11~L2K: Delay unit
T0~T10:時間 T0~T10: time
P1、P2、P3:接墊 P1, P2, P3: pads
V1:垂直導電通路 V1: Vertical conductive path
Z1:區域 Z1: zone
從下列實施方式、連同附圖將更瞭解本發明的態樣。應注意,根據業界的標準實務,各種特徵件並未按實際比例繪製。事實上,為了清楚說明,各種特徵件的尺寸可任意放大或縮小。 The aspect of the present invention will be better understood from the following embodiments and the accompanying drawings. It should be noted that according to industry standard practice, various features are not drawn to actual scale. In fact, for clear description, the size of various features can be enlarged or reduced arbitrarily.
圖1A是根據本發明實施例的晶圓堆棧示意圖。 FIG. 1A is a schematic diagram of a wafer stack according to an embodiment of the present invention.
圖1B是根據本發明實施例依照圖1A的測試結構的剖面圖。 FIG. 1B is a cross-sectional view of the test structure according to FIG. 1A according to an embodiment of the present invention.
圖2是根據本發明實施例之測試系統示意圖。 Fig. 2 is a schematic diagram of a testing system according to an embodiment of the present invention.
圖3是根據本發明實施例之晶圓堆棧示意圖。 FIG. 3 is a schematic diagram of a wafer stack according to an embodiment of the present invention.
圖4A是根據本發明實施例之測試電路示意圖。 Fig. 4A is a schematic diagram of a test circuit according to an embodiment of the present invention.
圖4B是根據本發明實施例之測試電路波形圖。 Fig. 4B is a waveform diagram of a test circuit according to an embodiment of the present invention.
圖5是根據本發明實施例之測試方法流程圖。 Fig. 5 is a flowchart of a testing method according to an embodiment of the present invention.
圖6是根據本發明實施例之測試方法流程圖。 Fig. 6 is a flowchart of a testing method according to an embodiment of the present invention.
圖7是根據本發明實施例之半導體裝置製造方法流程圖。 FIG. 7 is a flowchart of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
下述揭露提供用於實施所提供標的的不同特徵之許多不同的實施例或示例。為簡化本發明,下面說明組件和配置的特定示例。當然,這些僅為示例且並未受限。舉例而言,在下列說明中,形成一第一特徵件於一第二特徵件上或上方可包括第一和第二特徵件以直接接觸方式形成之實施例,且亦包括可以在第一和第二特徵之間形成附加特徵件,使得第一和第二特徵件可以未直接接觸的實施例。此外,本發明可能在各個示例中重複參考編號及/或字母。這是為了簡化和清晰之目的而重複,其本身並不代表所述各種實施例及/或配置之間的關係。 The following disclosure provides many different embodiments or examples for implementing different features of the provided subject matter. To simplify the present invention, specific examples of components and configurations are described below. Of course, these are only examples and not limited. For example, in the following description, forming a first feature on or above a second feature may include an embodiment in which the first and second features are formed in direct contact, and it also includes an embodiment where the first and second features are formed in direct contact. Additional features are formed between the second features, so that the first and second features can be embodiments that are not in direct contact. In addition, the present invention may repeat reference numbers and/or letters in each example. This is repeated for the purpose of simplification and clarity, and it does not represent the relationship between the various embodiments and/or configurations described above.
此外,本說明書使用的空間相對用語,例如「下方」、「在下方」、「低於」、「在上方」、「上方」等係為易於描述說明如圖式所述一元件或特徵件對另一元件或特徵件的關係。空間相對用語旨在涵蓋裝置在除圖式所描述方向以外、在使用或操作中的不同方向。該裝置可以以其他方向(旋轉90度或其他角度方向),而且在本說明書中使用的空 間相對用語可因此同樣被解釋。 In addition, the spatial relative terms used in this manual, such as "below", "below", "below", "above", "above", etc., are for easy description and explanation of a pair of elements or features as shown in the figure. The relationship of another element or feature. The relative terms of space are intended to cover different directions in use or operation of the device in addition to the directions described in the drawings. The device can be rotated in other directions (rotated by 90 degrees or other angle directions), and the space used in this manual The relative terms can therefore be interpreted in the same way.
儘管闡述本發明的廣泛範圍的數值範圍和參數是近似值,但是在具體實例中闡述的數值是盡可能精確提出。然而,任何數值本質上包含通常必然從各個測試測量中發現偏差導致的某些誤差。同時,如本說明書的使用,用語「約」、「實質」和「實質上」一般是表示在一特定數值或範圍的10%、5%、1%或0.5%內。或者,在為本領域中具有通常知識者所考慮時,用語「約」、「實質」和「實質上」是指在平均值的可接受標準誤差內。除了在操作/工作示例中,或者除非另有明確說明,否則本說明書所揭露的所有數值範圍、數量、數值和百分比(例如材料數量、持續時間、溫度、操作條件、數量比例等)在任何情況下都應理解為由用語「約」、「實質」或「實質上」所修飾。因此,除非有相反的教示,否則本發明和文後申請專利範圍中闡述的數值參數是可依需要而變化的近似值。最起碼,每個數值參數至少應根據所提出的有效數字的數量並且藉由應用普通的四捨五入技術來解釋。範圍在本說明書中可以表示為從一端點到另一端點或在兩端點之間。除非另有說明,否則本說明書揭露的所有範圍均包括端點。 Although the numerical ranges and parameters that illustrate the broad range of the present invention are approximate values, the numerical values set forth in the specific examples are presented as precisely as possible. However, any value essentially contains certain errors that are usually inevitably found in the various test and measurement deviations. At the same time, as used in this manual, the terms "about", "substantial" and "substantially" generally mean within 10%, 5%, 1% or 0.5% of a specific value or range. Or, when considered by those with ordinary knowledge in the field, the terms "about", "substantial" and "substantially" mean within the acceptable standard error of the average. Except in the operation/work examples, or unless otherwise clearly stated, all numerical ranges, quantities, numerical values and percentages (such as material quantity, duration, temperature, operating conditions, quantity ratios, etc.) disclosed in this specification are in any case The following should be understood as modified by the terms "about", "substantial" or "substantially". Therefore, unless there are teachings to the contrary, the numerical parameters described in the scope of the present invention and the following patent applications are approximate values that can be changed as needed. At the very least, each numerical parameter should at least be explained based on the number of significant figures presented and by applying ordinary rounding techniques. The range can be expressed in this specification as from one end point to the other end point or between the two end points. Unless otherwise stated, all ranges disclosed in this specification include endpoints.
在最新的半導體製造版圖中,三維積體電路(3D integrated circuit,3DIC)已被視為重要技術之一,藉由堆疊不同晶圓並將不同晶圓上的電子元件進行接合及封裝,可形成具有效能更高、耗電更少、且尺寸更小的電子封裝裝置。在包含三維積體電路在內的半導體裝置製造過程中,需要進行晶圓或晶片的測試,以確保製造的半導體裝置的良率符合預期。舉例而言,一種稱為晶圓驗收測試法(wafer acceptance test,WAT)的方法,在製造的晶圓上形成某些虛設結構並測試這些虛設結構以便早期發 現製作過程是否出現偏差。WAT方法可利用晶圓中用以隔開不同晶片的切割道,在其中形成做為測試圖案(test key)的虛設結構及相關線路,而各個測試圖案可且用於不同的測試目的,諸如形成電晶體裝置,並測試其中的電阻值或電流值。當使用WAT方法而在半導體裝置的製程早期階段偵測到測試圖案出現電路缺陷時,代表著在製造的晶片中其物理或電氣特性很可能也出現類似的缺陷或良率問題。經測試有缺陷的晶圓可接受進一步檢驗或修正,或從生產線上廢棄以節省製造成本及時間。 In the latest semiconductor manufacturing layout, 3D integrated circuit (3D integrated circuit, 3DIC) has been regarded as one of the important technologies. By stacking different wafers and bonding and packaging electronic components on different wafers, it can be formed The electronic packaging device has higher performance, less power consumption, and smaller size. During the manufacturing process of semiconductor devices including three-dimensional integrated circuits, wafers or wafers need to be tested to ensure that the yield of the manufactured semiconductor devices meets expectations. For example, a method called wafer acceptance test (wafer acceptance test, WAT) forms certain dummy structures on the manufactured wafer and tests these dummy structures for early development. Whether there is any deviation in the current production process. The WAT method can use the dicing lanes in the wafer to separate different chips to form dummy structures and related circuits as test keys. Each test pattern can be used for different test purposes, such as forming Transistor device, and test the resistance or current value. When the WAT method is used to detect circuit defects in the test pattern at the early stage of the manufacturing process of the semiconductor device, it means that the physical or electrical characteristics of the manufactured wafer are likely to have similar defects or yield problems. The tested defective wafers can be further inspected or corrected, or discarded from the production line to save manufacturing cost and time.
雖然晶圓驗收測試法已用在二維積體電路的測試流程中,目前的測試方法及電路仍無法以有效率的方式完成三維積體電路的測試。例如在形成一堆棧的晶圓中,上下相疊的晶圓所形成的測試圖案,其作為訊號輸出入端點的測試接墊必須在垂直方向上彼此錯開,才能透過形成導電通路電性連接到這些測試接墊,而對位於下方的晶圓進行個別的測試。然而這將會大幅增加測試結構占用晶圓的面積,而使晶圓製造的成本上升。 Although the wafer acceptance test method has been used in the test process of the two-dimensional integrated circuit, the current test method and circuit still cannot complete the test of the three-dimensional integrated circuit in an efficient manner. For example, in the formation of a stack of wafers, the test patterns formed by the wafers stacked on top of each other must be staggered in the vertical direction for the test pads of the signal input and output terminals to be electrically connected to each other through the formation of conductive paths. These test pads perform individual tests on the wafers underneath. However, this will greatly increase the area of the wafer occupied by the test structure, and increase the cost of wafer manufacturing.
本公開內容的實施例是有關一種用於測試半導體裝置的結構及方法。藉由本公開內容所討論的測試結構及測試方法,可以在上下相疊的晶圓中電性連接並存取到上下(亦即在垂直方向上)重疊的測試接墊,並從測試接墊接收個別晶圓裡個別待測物的量測結果。由於不同晶圓的測試接墊可以上下重疊,因此測試結構所佔用的晶圓面積不會隨著堆疊的晶圓數目而增加,因而能使晶圓有效的製造面積最大化,而能提高生產效率並降低生產成本。 The embodiments of the present disclosure are related to a structure and method for testing semiconductor devices. With the test structure and test method discussed in the present disclosure, it is possible to electrically connect and access the upper and lower (that is, in the vertical direction) overlapping test pads in the upper and lower wafers, and receive from the test pads Measurement results of individual DUTs on individual wafers. Since the test pads of different wafers can overlap up and down, the wafer area occupied by the test structure will not increase with the number of stacked wafers, thus maximizing the effective manufacturing area of the wafers and improving production efficiency And reduce production costs.
圖1A是根據本發明實施例的晶圓堆棧100示意圖。晶圓堆棧100係由多片晶圓101,例如晶圓101a、101b及101c,所堆疊而成。在
一些實施例中,晶圓101係用於形成本發明實施例的測試結構或測試電路。以下對每一片晶圓101a、101b或101c的說明將以對晶圓101的說明進行而不另外個別敘述。如圖1A所示,晶圓101係半導體晶圓,其可包含諸如矽的半導體材料。在一實施例中,晶圓101包含其他半導體材料,諸如矽鍺、碳化矽、砷化鎵或其他類似者。晶圓101可由晶圓載台或吸盤固持。
FIG. 1A is a schematic diagram of a
晶圓101的每一者定義裝置區域,其中裝置區域用於製造一或多個半導體裝置102,其中裝置區域可以矩陣的型態配置在晶圓101上。半導體裝置102中之每一者可包含形成於晶圓101表面之各種功能組件。舉例而言,這些功能組件可以是電晶體、二極體、電容器或導電互連件。圖1A中繪示之半導體裝置102可包含完成或未完成之半導體電路。在相鄰的半導體裝置102之間可定義間隔區域或切割道區域104,用於隔開不同的半導體裝置102。切割道區域104可形成為彼此相交並以行及列排列之格狀結構。在對晶圓101或晶圓堆棧100進行切割以產生個別的半導體裝置102時,可利用切割刀或雷射沿著切割道區域104進行分割動作。在完成半導體裝置102之製造及測試製程之後,透過移除切割道區域104而將半導體裝置102單粒化為個別晶粒。在一些實施例中,在單粒化製程中,切割道區域104部分或完全被移除。
Each of the wafer 101 defines a device area, where the device area is used to manufacture one or
在一實施例中,測試結構106形成於晶圓101之切割道區域104中。在一實施例中,測試結構106形成為一獨立式電路且與半導體裝置102實體分離及電性分離。測試結構106的設計可用於判定及反應在晶圓101上所製造的半導體裝置102之組件其幾何圖案精確度及電性效能。在一實施例中,測試結構106所包含的測試圖案其形狀及結構可用於判斷
是否在晶圓101上所製造的半導體裝置102符合設計要求。
In one embodiment, the
在一實施例中,測試結構106至少包含待測物、接墊及導電通路等構件,並且經配置以接受測試訊號並將測試訊號經由導電通路傳輸至待測物的輸入端,並由待測物的輸出端傳輸代表測試結果的量測訊號經由導電通路及接墊傳輸至外部的測試儀器,以檢測待測物的功能是否符合預期。測試結構106的詳細構造及功能將在後續段落說明。在一實施例中,在形成半導體裝置102的半導體製程中,同時在切割道區域104中形成測試結構106。在一實施例中,形成測試結構106的製程與形成半導體裝置102的製程是相同製程。由於用於半導體裝置102及測試結構106之形成方式及參數可以是相同的,因此在測試結構106中所發現的缺陷也有可能出現在半導體裝置102中。因此,在進行一全面測試之前,測試結構106適合作為監測製程是否妥善的指標。
In one embodiment, the
在一些實施例中,首在晶圓101a、101b及101c上形成各自的半導體裝置102、切割道區域104,以及在切割道區域中的測試結構106。這些不同晶圓101a、101b及101c的布局可以彼此相同,因此當多片晶圓101a、101b及101c上下相疊用以形成半導體堆棧100時,其各自的半導體裝置102及切割道區域104也可彼此上下對齊。在一些實施例中,不同晶圓101a、101b及101c中的測試結構106可以不同。在一些實施例中,不同晶圓101a、101b及101c中的測試結構106經由通路彼此電性連接。
In some embodiments, the
圖1B是根據本發明實施例依照圖1A的測試結構106沿著剖面線AA的剖面圖。圖1B係顯示晶圓堆棧100在切割道區域104的放大圖示。在所繪示的實施例中,晶圓堆棧100由多片(例如五片)晶圓101(例如晶圓101a、101b、101c、101d及101e)上下相疊組成。在一些實施例中,
每一片晶圓101在切割道區域104在垂直方向上包含基板112、前側互連結構114及背側互連結構116。雖然半導體裝置102沒有繪示在圖1B中,然而每一片晶圓101的切割道區域104及半導體裝置102係共用其中的基板112、前側互連結構114及背側互連結構116。在一些實施例中,某些晶圓101僅包含前側互連結構114或僅包含背側互連結構116。在功能上,測試結構106至少包含設置於基板112、前側互連結構114及背側互連結構116中的電路結構或測試圖案,例如包括待測物122、導電層124、接墊126及矽通路132。
FIG. 1B is a cross-sectional view of the
基板112包含半導體材料,例如塊狀矽。在某些實施例中,基板112用作中介層基板。在某些實施例中,基板112可包含其他半導體材料,例如矽鍺、碳化矽、砷化鎵等等。在某些實施例中,基板112係p型半導電基板(受體類型)或n型半導電基板(供體類型)。另一選擇為,基板112包含另一元素半導體,例如鍺;化合物半導體,包含砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦;合金半導體,包含SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP或GalnAsP;或其組合。在又一實施例中,基板112係絕緣體上覆半導體(SOI)。在其他實施例中,基板112可包含經摻雜磊晶層、梯度半導體層及/或覆疊不同類型之另一半導體層之半導體層,例如矽鍺層上之矽層。在一些實施例中,不同的晶圓101可以有不同的厚度,例如最下層的晶圓101e的厚度比上層的晶圓101a、101b、101c或101d的厚度還要大。
The substrate 112 includes a semiconductor material, such as bulk silicon. In some embodiments, the substrate 112 is used as an interposer substrate. In some embodiments, the substrate 112 may include other semiconductor materials, such as silicon germanium, silicon carbide, gallium arsenide, and so on. In some embodiments, the substrate 112 is a p-type semiconducting substrate (acceptor type) or an n-type semiconducting substrate (donor type). Another option is that the substrate 112 includes another elemental semiconductor, such as germanium; compound semiconductors, including gallium arsenide, gallium phosphide, indium phosphide, indium arsenide, or indium antimonide; alloy semiconductors, including SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GalnP, or GalnAsP; or a combination thereof. In another embodiment, the substrate 112 is a semiconductor on insulator (SOI). In other embodiments, the substrate 112 may include a doped epitaxial layer, a graded semiconductor layer, and/or a semiconductor layer laminated with another semiconductor layer of a different type, such as a silicon layer on a silicon germanium layer. In some embodiments, different wafers 101 may have different thicknesses. For example, the thickness of the
在一些實施例中,一或多個待測物(Device under test,DUT)122形成在基板112中。在圖1B中,待測物122是電晶體,其可能包含閘極、汲極、源極以及其他摻雜區域、導電通路或電介質層。然而,待
測物122也可能以其他形式的電路存在,例如電阻器、電感器、電容器,或其他適合的電路結構。在一些實施例中,待測物122包含特定的測試圖案,具有特定的尺寸及幾何結構,用於測試製造半導體裝置102的製程可靠度與精準度。
In some embodiments, one or more device under test (DUT) 122 is formed in the substrate 112. In FIG. 1B, the
前側互連結構114或背側互連結構116係用於將待測物114電性連接至同一晶圓101的其他裝置或結構,或用於電性連接上下相鄰的不同晶圓101中的裝置或結構。前側互連結構114可包含多個導電層124。每一導電層124包括導電材料,例如銅、鈦、鎢、鋁、銀、或其組合等。在一些實施例中,每一導電層124包括一多層結構,例如包含一層擴散阻障層以及一層導電填充層。每一導電層124可包含水平導電線124a或垂直導電通路124b,其中水平導電線124a透過至少一個垂直導電通路124b電性耦接至位於上方或下方的另一相鄰水平導電線124a。在本實施例中,前側互連結構114的水平導電線124a及垂直導電通路124b之數目及結構係為進行圖解說明而繪示。前側互連結構114可包含其他數目的導電層之及其他走線圖案。
The front-side interconnect structure 114 or the back-side interconnect structure 116 is used to electrically connect the DUT 114 to other devices or structures on the same wafer 101, or to electrically connect the components in different wafers 101 that are adjacent to each other. Device or structure. The front-side interconnect structure 114 may include a plurality of conductive layers 124. Each conductive layer 124 includes a conductive material, such as copper, titanium, tungsten, aluminum, silver, or a combination thereof. In some embodiments, each conductive layer 124 includes a multilayer structure, such as a diffusion barrier layer and a conductive filling layer. Each conductive layer 124 may include a horizontal
類似於前側互連結構114,背側互連結構116亦可包含多個導電層124。每一導電層124可包含水平導電線124a或垂直導電通路124b,其中水平導電線124a透過至少一個垂直導電通路124b電性耦接至位於上方或下方的另一相鄰水平導電線124a。在本實施例中,背側互連結構116的水平導電線124a及垂直導電通路124b之數目及結構係為進行圖解說明而繪示。背側互連結構116可包含其他數目的導電層之及其他走線圖案。
Similar to the front-side interconnect structure 114, the back-side interconnect structure 116 may also include a plurality of conductive layers 124. Each conductive layer 124 may include a horizontal
此外,前側互連結構114包含電介質層136,用以將導電層
124與其他組件電性絕緣。同理,背側互連結構116包含電介質層136,用以將導電層124與其他組件電性絕緣。在某些實施例中,電介質層136填充前側互連結構114或背側互連結構116之中不屬於導電層124的部分。在一些實施例中,電介質層136可由氧化物形成,例如無摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、氧化矽、氮化矽、氮氧化矽、低介電係數材料等等。低介電係數材料可具有低於3.8之介電常數(k)值,但電介質層136之介電材料亦可接近3.8。
In addition, the front-side interconnect structure 114 includes a
在一些實施例中,前側互連結構114包含測試結構106的接墊126。接墊126係由導電材料構成,且電性連接前側互連結構114的其他水平導電線124a或垂直導電通路124b。在一些實施例中,接墊126係前側互連結構114或背側互連結構116最外層的導電層124,用於與上下相鄰的晶圓101的前側互連結構114或背側互連結構116的接墊126進行電性連接。在一些實施例中,接墊126用於電性連接晶圓堆棧100之外的測試儀器,其包含測試探針,並用於將測試儀器所設定的預定待測物122的位址選擇訊號及對應的測試訊號傳送至測試結構106中,並用於將預定待測物122的測試結果藉由接觸其上的探針傳送至測試儀器。在一些實施例中,接墊126包含選擇接墊126a及量測接墊126b,其中選擇接墊126a係經配置將預定待測物的位址選擇訊號傳送至測試結構106中的選擇電路或開關電路(未繪示),而量測接墊126b經配置以將待測物122的測試結果經由前側互連結構114或後側互連結構116傳輸至測試儀器。
In some embodiments, the front-side interconnect structure 114 includes the pads 126 of the
在一些實施例中,晶圓101的基板112還包含矽通路132。矽通路132包含導電材料,例如例如銅、鈦、鎢、鋁、銀、或其組合等。在一些實施例中,每一矽通路132包括一多層結構,例如包含一層擴散阻
障層以及一層導電填充層。矽通路132通常延伸貫穿其所在的基板112,用以使基板112上方及下方的結構彼此電性連接。在一些實施例中,同一片晶圓101的前側互連結構114及背側互連結構116係經由基板中的矽通路132電性連接。在一些實施例中,上下相鄰的晶圓101的矽通路132係在垂直方向上重疊,例如晶圓101d的基板112d中的矽通路132係與晶圓101e的基板112e中的矽通路132在垂直方向上重疊,節省測試結構106所占用的切割道區域114的面積。在一些實施例中,上下相鄰的矽通路132及接墊126係在垂直方向上重疊,例如晶圓101d的基板112d中的矽通路132係與晶圓101d的背側互連結構116d的接墊126在垂直方向上重疊,也與晶圓101d的前側互連結構114d的接墊126在垂直方向上重疊,節省測試結構106所占用的切割道區域114的面積。
In some embodiments, the substrate 112 of the wafer 101 further includes a silicon via 132. The silicon via 132 includes conductive materials, such as copper, titanium, tungsten, aluminum, silver, or a combination thereof. In some embodiments, each silicon via 132 includes a multilayer structure, such as a layer of diffusion resistance.
Barrier layer and a conductive filling layer. The silicon via 132 generally extends through the substrate 112 on which it is located, and is used to electrically connect the structures above and below the substrate 112 to each other. In some embodiments, the front-side interconnect structure 114 and the back-side interconnect structure 116 of the same wafer 101 are electrically connected via
在一些實施例中,晶圓堆棧100係利用每一片晶圓101的接墊126彼此電性連接,以致所形成的測試結構106藉由前測互聯結構114、背測互聯結構116及矽通路132的電性連接得以跨越整個晶圓堆棧100。因此,測試儀器的位址選擇訊號或時脈訊號可經由晶圓堆棧100的表面層(例如晶圓101a的前側100F)傳輸至晶圓101a的接墊130,並通過不同晶圓101的前側互連結構114或背側互連結構116傳輸至各個晶圓101中的待測物122以進行測試。因此,在一些實施例中,上下相鄰的晶圓101的接墊126係在垂直方向上重疊,例如晶圓101d的背側互連結構116中的接墊126係與晶圓101e的前側互連結構114e的接墊126在垂直方向上重疊,以方便進行接墊126的接合,並能節省接墊126所占用的切割道區域114的面積。
In some embodiments, the
在一些實施例中,測試結構106還包含其他組件,例如選擇電路(未繪示)以及開關電路(未繪示),其中用以將位址選擇訊號傳輸到想
要的某片特定晶圓101的某個特定待測物122,而不至於同時傳輸到其它待測物122;或是設定接收從某片特定晶圓101的某個特定待測物122的某個輸出端傳輸的量測結果,而不至於接收到其它的待測物量測結果而造成量測結果混入不同待測物的訊號。選擇電路以及開關電路的相關細節在圖2相關敘述中會進行說明。
In some embodiments, the
圖2是根據本發明實施例之測試系統200示意圖。測試系統200係包含圖1A及圖1B的測試結構106。在一些實施例中,測試系統200包括接墊126、選擇電路204、開關電路206及待測物陣列208,其中接墊126包括選擇接墊126a及量測接墊126b,並且其相關內容已經於圖1B相關敘述中說明,因此不再重複。
FIG. 2 is a schematic diagram of a
選擇電路204經由導電層210(對應前側互連結構114或背側互連結構116中的導電層124)與選擇接墊126a電性相接。在一些實施例中,選擇電路204經配置以實現位址選擇電路或位址解碼電路,其經由位址選擇訊號提供預定待測物陣列208的位址。在一些實施例中,選擇電路204用於選擇量測接墊126b與預定的待測物陣列208之間的傳輸路徑,其中這些傳輸路徑可形成在導電層210中。在一些實施例中,選擇電路204係由電晶體或邏輯閘組成。在一些實施例中,選擇電路204包含暫存器或正反器,例如D型正反器,SR型正反器,多工器、解多工器、或其他類似者。上述選擇電路204的實現方式僅為例示,現存技術中其它可實現選址功能或位址解碼功能的電路亦可用於實現選擇電路204,而可視為本公開內容的範圍。
The
在一些實施例中,選擇電路還包含延遲單元或延遲電路(未繪示,可見於圖4A),用以延遲輸入的測試訊號或時脈訊號。延遲電路可
以電晶體或邏輯閘形成,例如利用一對反向閘組合成延遲電路。延遲電路可利用正反器或邏輯閘進行不同組合或串接而產生延遲信號的效果,使得不同的待測物陣列208可在同一時脈訊號的控制下,可在不同時間點接收測試訊號進行測試,而不致彼此干擾。在一些實施例中,選擇電路204的電晶體形成在各個晶圓101的基板112中。在一些實施例中,連接選擇電路204或連接選擇電路204與開關電路206或選擇接墊206a的線路形成在各個晶圓101的前側互連結構114或背側互連結構116的導電層124中。
In some embodiments, the selection circuit further includes a delay unit or a delay circuit (not shown, seen in FIG. 4A) for delaying the input test signal or clock signal. Delay circuit can be
It is formed by a transistor or a logic gate, for example, a delay circuit is combined with a pair of reverse gates. The delay circuit can use flip-flops or logic gates for different combinations or serial connections to produce the effect of delaying signals, so that
在一些實施例中,開關電路206經由導電層220與量測接墊126b相接,其中導電層220類似於圖1B的導電層124並可形成在各個晶圓101的前側互連結構114或背側互連結構116中。在一些實施例中,開關電路經由導電層230與待測物122A電性相接並經由導電層240與待測物122B電性相接,其中導電層230或240類似於圖1B的導電層124並可形成在各個晶圓101的前側互連結構114或背側互連結構116中。待測物陣列208中的待測物122A或122B類似於圖1B的待測物122並可形成在各個晶圓101的基板112中。在一些實施例中,開關電路206經配置以接收選擇電路204的位址選擇訊號而選擇預定的待測物122A或122B。在一些實施例中,開關電路206經配置以開啟或關閉待測物122A或122B的輸入端或輸出端與外界的連線。在一些實施例中,開關電路206係由電晶體或邏輯閘組成。在一些實施例中,開關電路206中的任一開關包含傳輸閘(transmission gate)或其他類似者。舉例而言,傳輸閘可由一個P型電晶體與一個N型電晶體構成,兩電晶體的閘極相接但接收相反向位準(即邏輯相異的電壓位準)的選擇訊號,兩電晶體的源極或汲極兩兩相接。將欲控制的測試訊號接至邏輯閘的源極或汲極的一端,並藉由將選擇電路204的開啟位準(例如邏輯高位
準)或關閉位準(例如邏輯低位準)控制傳輸閘的兩個電晶體閘極,可以決定測試訊號是否可由傳輸閘的源極通過至汲極,或從汲極通過至源極。上述傳輸閘的實現方式僅為例示,現存技術中其它可實現開關功能的電路亦可用於實現開關電路206的方式,而可視為本公開內容的範圍。在一些實施例中,開關電路206的電晶體形成在各個晶圓101的基板112中,而連接開關電路206的開關的導電線路透過配置導電層124的布局而形成在各個晶圓101的前側互連結構114或背側互連結構116中。
In some embodiments, the
待測物陣列208經由前側互連結構114或背側互連結構116中的導電層124與開關電路206a及206b電性相接。在一些實施例中,待測物陣列208中的待測物122A或122B包含半導體裝置102中相同或類似的元件或結構,例如電晶體、電容器、電阻器、電感器、摻雜區域、電介質層,或其他類似者。在一些實施例中,待測物122A或122B具有輸入端用於接收輸入的測試訊號以及與輸出端用於提供測試結果的量測訊號。舉例而言,待測物122A或122B的閘極與基極可作為輸入端,汲極或源極可做為輸出端。上述待測物122A或122B的實現方式僅為例示,現存技術中其它可作為待測物122A與122B的結構亦屬於本公開內容的範圍。在一些實施例中,待測物陣列208形成在各個晶圓101的基板112中。在其它實施例中,待測物陣列208形成在各個晶圓101的前側互連結構114或背側互連結構116中。
The
圖3是根據本發明實施例之晶圓堆棧100示意圖。參照圖1B與圖3,圖3僅繪示位於晶圓堆棧100的晶圓101的前側互聯結構114或背側互聯結構116的一部分,而繪示的部分互聯結構114包含最外層(可能是最上層或最下層)的導電層且包含接墊陣列。例如,部分互聯結構114a~114e
分別包含接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex(x=1~N代表接墊所在的位置或排序,N代表接墊總數),用於將測試訊號及時脈訊號傳輸至各自的晶圓101a~101e的待測物122,並且量測訊號可藉由接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex(x=1~N)傳輸至外部的測試儀器。為方便說明,某特定接墊302的標號後面加上的字母(以字母y作為通稱)及數字(以字母x作為通稱)標示分別表示其設置的晶圓101編號及對應接墊陣列302中的位置,例如接墊302-a1代表設置於晶圓101a且位於第一個位置(x=1)的接墊。
FIG. 3 is a schematic diagram of a
參照圖1B、圖2及圖3,接墊陣列302可包含選擇接墊126a及量測接墊126b。此外,如圖2所示,每一晶圓101可包含兩層的接墊陣列302分別設置在上下方的最外層導電層,然而為了便於說明,圖3僅繪示每一晶圓101的一層導電層及其接墊陣列302,並視需要加以說明。
1B, FIG. 2 and FIG. 3, the
在一些實施例中,接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex在各自的晶圓101a~101e中係以行或列的方式排列,例如在圖3的實施例中,接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex各自包含由N個接墊所組成的接墊列302-a1~302-aN、302-b1~302-bN、302-c1~302-cN、302-d1~302-dN及302-e1~302-eN。在一些實施例中,不同接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex中具有相同排序位置(亦即具有相同x值)的接墊,不論設置在前側互聯結構114或在背側互聯結構116中,在各自的晶圓101a~101e或其所處的前側互聯結構114及背側互聯結構116中的位置是相同的。在一實施例中,不同接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex中具有相同排序位置(亦即具有相同x值)的接墊在各自的晶圓101a~101e相對於晶圓面的中心點的座標是相
同的。在一些實施例中,不同接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex中相同排序位置(亦即具有相同x值)的接墊在垂直方向上彼此重疊。在一實施例中,每一前側互聯結構114中的接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex與相同晶圓101中的背側互聯結構116中的接墊陣列302-ax、302-bx、302-cx、302-dx及302-ex,其中具有相同排序位置(亦即具有相同x值)的一對接墊在垂直方向上彼此重疊。在本公開內容中,若有一個接墊若有至少20%的面積在垂直方向上與另一接墊完全重疊,則此兩接墊可稱為在垂直方向上重疊。在一些實施例中,一個接墊若有至少50%或至少80%的面積在垂直方向上與另一接墊完全重疊,則此兩接墊可稱為在垂直方向上重疊。由於堆疊的晶圓101a~101e的測試接墊可在垂直方向上重疊,不須完全錯開即可進行測試,因此接墊所佔用的面積可以固定,不會隨著堆疊晶圓的數目變多而增加,但個別晶圓中可供測試待測物的數目並沒有變少,還有可能更多。
In some embodiments, the pad arrays 302-ax, 302-bx, 302-cx, 302-dx, and 302-ex are arranged in rows or columns in the
在一些實施例中,上下堆疊的晶圓101a~101e在垂直方向上重疊的接墊302(對應圖1B及圖2的接墊126)彼此電性連接以組成如圖1B或圖2的測試結構106,而構成此等電性連接的結構在圖3中以導電結構304、306及308表示。在以下說明中,導電結構的標號(即304、306或308)後面加上的字母(以字母y作為通稱)及數字(以字母x作為通稱)標示分別表示其設置的晶圓101編號及對應接墊陣列302中的位置,例如導電結構304-a1代表設置於晶圓101a且對應接墊302位置x=1的導電結構。
In some embodiments, the vertically stacked pads 302 (corresponding to the pads 126 of FIG. 1B and FIG. 2) of the
在一實施例中,導電結構304、306及308可由圖1B的前側互連結構114或背側互連結構116中的導電層124以及基板112中的矽通路132所組成。在一實施例中,導電結構304、306及308可由多層水平導電
線124a和垂直導電通路124b,以及矽通路132相接而成。參照圖1B,尤須線所界定的矩形區域Z1包含上下堆疊的晶圓101d及101e的切割道區域104的一部分,而晶圓101d及晶圓101e各自包含接墊P1及P2,其中接墊P1及P2矽在垂直方向上重疊,其配置與圖3垂直方向上重疊的接墊302類似。由矩形區域Z1的例示線路,可見接墊P1(在此示例中,圖3的接墊陣列302係表示位於上方的最外層導電層的接墊)經由晶圓101d的前側互連結構114中多層的水平導電線124a和多層的垂直導電通路124b電性連接位於晶圓101d的基板112d中的矽通路V1,並且再經由晶圓101d的背側互連結構116中的垂直導電通路124b及接墊P3(在此示例中,圖3的接墊陣列302係表示位於下方的最外層導電層的接墊)電性連接至晶圓101e的前側互連結構114中的接墊P2。
In one embodiment, the
在一些實施例中,用於電性連接接墊P1及P2的互連結構的至少一部分(例如矽通路V1或垂直導電通路124b)與接墊P1及P2在垂直方向上重疊,如此可以減少互連結構的長度及其佔用切割道區域104的面積,以節省佈線空間並改善互連結構引起的電阻電容延遲(RC-delay)效應。在一些實施例中,同一片晶圓101中的接墊若有需要進行電性連接,可藉由晶圓101的前側互連結構114或背側互連結構116中的導電層124進行水平方向的電性連接。
In some embodiments, at least a part of the interconnect structure used to electrically connect the pads P1 and P2 (such as the silicon via V1 or the vertical conductive via 124b) overlaps the pads P1 and P2 in the vertical direction, which can reduce mutual The length of the connecting structure and the area occupied by the cutting
復參照圖3。在一實施例中,測試訊號及量測訊號係透過不同的接墊302進行傳輸,因此接墊302可因功能而區分為不同群組,而對應不同接墊群組的第一導電結構304、第二導電結構306及第三導電結構308其配置也可能不同。在一實施例中,測試用的控制訊號係透過第一接墊群組302-yN(y=a、b、c、d、e)傳輸至不同的晶圓101a~101e,第一接
墊群組302-yN可對應圖2的選擇接墊126a,用於接收時脈訊號、位址選擇訊號或電源參考電壓。時脈訊號、位址選擇訊號或電源參考電壓可透過第一接墊群組302-yN位於最上方的接墊(例如晶圓101a的接墊302-aN)接入晶圓堆棧100,再經由第一導電結構304-aN、304-bN、304-cN及304-dN傳輸至晶圓101b~101e,其中第一導電結構304-aN、304-bN、304-cN及304-dN對應圖2的導電層210,並可形成於晶圓101a、101b、101c、101d及101e中,視第一接墊群組302-yN中的接墊設於所在晶圓101的最上方導電層或最下方導電層而定。時脈訊號Clock的傳輸路徑(以點折線表示)首先從測試儀器傳輸至接墊302-aN而到達晶圓101a,並經由第一導電結構304-aN、304-bN、304-cN及304-dN分別到達晶圓101b~101e。在一實施例中,第一導電結構304對應圖2的導電層210,其用於電性連接第一接墊群組302-yN(y=a、b、c、d、e)而未出現在對應其它接墊302-yx(x=1~N-1)之處。在不考慮第一導電結構304-aN、304-bN、304-cN及304-dN所產生的時間延遲的情況下,時脈訊號可視為同時到達每個晶圓101a~101e。接著,時脈訊號藉由各個晶圓101的前側互連結構114或背側互連結構116的導電層124水平傳送至各個選擇電路以在預定的時間測試選擇預定的待測物122。
Refer to Figure 3 again. In one embodiment, the test signal and the measurement signal are transmitted through
在一實施例中,測試訊號Data係經由內建的訊號產生器(未繪示,可形成於例如晶圓101e的基板112e中)所產生,而測試結果所產生的量測訊號則由第二接墊群組302-yx(y=a、b、c、d、e;x=2~N-1)所組成,其可對應圖2的量測接墊126b。測試訊號Data的傳輸路徑(以虛線表示)首先從第一片待側的晶圓(例如晶圓101e)中發出,並按照時脈訊號不同週期依序到達晶圓101e中不同的待側物122。每當測試訊號Data(或位址
選擇訊號)開啟一個待測物時122時,所得到的量測訊號利用接墊302-ex(x=2~N-2)中的一或多個接墊傳輸至測試機台。不同的待測物122利用同一測試訊號Data在不同的時脈期間進行測試,並使用共同的量測接墊302-ex(x=2~N-2)傳輸量測訊號,直到晶圓101e中的最後一個待測物122完成測試。晶圓101e的接墊302-ex的量測訊號係經由第二導電結構306-dx、306-cx、306-bx及306-ax(x=2~N-2)及第二接墊群組302-dx、302-cx、302-bx及302-ax傳輸至測試機台。在一些實施例中,第二導電結構306-ax、306-bx、306-cx及306-dx係分別形成於晶圓101a~101e,視第二接墊群組302-dx、302-cx、302-bx及302-ax中的接墊設於所在晶圓101的最上方導電層或最下方導電層而定。在一實施例中,第二導電結構306對應圖2的導電層220,其用於電性連接第二接墊群組302-yx(y=a、b、c、d、e;x=2~N-2)而未出現在對應其它接墊302-yx(x=1、N-1、N)之處。
In one embodiment, the test signal Data is generated by a built-in signal generator (not shown, which can be formed in the
當晶圓101e中的最後一個待測物122進行測試或測試完成時,測試訊號Data在同時傳送至晶圓101d中,並在晶圓101d中進行與晶圓101e類似的測試流程。測試訊號Data按照時脈訊號不同週期依序到達晶圓101d中不同的待側物122。每當測試訊號Data(或位址選擇訊號)開啟一個待測物時122時,所得到的量測訊號利用接墊302-dx(x=2~N-2)中的一或多個接墊傳輸至測試機台。不同的待測物122利用同一測試訊號Data在不同的時脈期間進行測試,並使用共同的量測接墊302-dx(x=2~N-2)傳輸量測訊號,直到晶圓101d中的最後一個待測物122完成測試。晶圓101d的接墊302-dx的量測訊號係經由第二導電結構306-cx、306-bx及306-ax(x=2~N-2)及第二接墊群組302-cx、302-bx及302-ax傳輸至測試機台。
When the
在晶圓101d最後一個待測物122進行測試或測試完成時,
測試訊號Data會傳送至晶圓101c。上述的測試訊號Data傳輸順序或待測物122的測試順序僅為例示,測試訊號Data通過不同晶圓101a~101e的順序可依需求而更動。測試訊號Data在到達每一片晶圓101a~101e時,會將所有在同一片晶圓101中的待測物都測試完成後,才進行下一片晶圓101的測試,而同一片的晶圓101的不同待測物122測試時間係通過時脈訊號的週期加以區隔。如此可確保測試過程中不同晶圓101或不同待測物122可共用第二接墊群組302-yx(y=a、b、c、d、e;x=2~N-1)傳送量測訊號至測試儀器,而不會發生同時傳送量測訊號的狀況而產生訊號干擾。
When the
在一些實施例中,第三接墊群組與第三導電結構308電性連接而使測試訊號Data在上下相接的晶圓101之間傳送。舉例而言,測試訊號Data在到達晶圓101e最後一個待測物122進行測試時,也一併傳送至晶圓101d。在一實施例中,該測試訊號Data係先傳輸到晶圓101e上方的接墊302-e(N-1),其面向面向晶圓101d的面向晶圓101e的接墊的302-d(N-1)。由於接墊302-e(N-1)與接墊302-d(N-1)係透過接合而電性連接,因此測試訊號Data直接傳送至晶圓101d。在一實施例中,第三導電結構308-d(N-1)可對應圖2的導電層220並可形成在晶圓101d的前側互聯結構114或背側互聯結構116中。
In some embodiments, the third pad group is electrically connected to the third
當測試訊號Data到達晶圓101d的接墊302-d(N-1)後,利用前側互聯結構114或背側互聯結構116的傳輸路徑將測試訊號Data傳送至晶圓101d的第一個待測物122,並依序進行其他待測物的測試。當測試訊號Data在到達晶圓101d的最後一個待測物122時,也一併傳送至接墊302-d1。在一實施例中,接墊302-d1與接墊302-c1係直接接合或透過第三導電結構308-c1電性連接,使測試訊號Data可以從晶圓101d傳送至晶圓
101c,其中第三導電結構308-c1可對應圖2的導電層220並可形成在晶圓101c的前側互聯結構114或背側互聯結構116中。
When the test signal Data reaches the pad 302-d (N-1) of the
依照上述測試訊號Data的傳送方式,測試結構106經配置以在測試訊號Data接著在進行晶圓101c最後一個待測物122的測試時,同時將測試訊號Data傳送至接墊302-c(N-1)。接墊302-c(N-1)與302-b(N-1)係直接接合或透過第三導電結構308-b(N-1)電性連接,使測試訊號Data可以從晶圓101c傳送至晶圓101b,其中第三導電結構308-b(N-1)可對應圖2的導電層220並可形成在晶圓101c的前側互聯結構114或背側互聯結構116中。再者,接墊302-b1與接墊302-a1係直接接合或透過第三導電結構308-a1電性連接,使測試訊號Data可以從晶圓101b傳送至晶圓101a,其中第三導電結構308-a1可對應圖2的導電層220並可形成在晶圓101a的前側互聯結構114或背側互聯結構116中。最終,當測試訊號Data經由晶圓101a的最後一個待測物122輸出至接墊302-a(N-1)並傳送至測試機台,說明所有待測物122皆已完成測試。
According to the above-mentioned transmission method of the test signal Data, the
在一實施例中,第三導電結構308僅用於電性連接第三接墊群組302-yx(y=a、b、c、d、e;x=1,N-1)而未出現在對應其它接墊302-yx(x=2~N-2、N)之處。再者,第三導電結構308與第一導電結構304不同之處在於,第三導電結構308之每一者僅電性連接相鄰兩晶圓的重疊的兩接墊,而位於相同位置(由x代表)的第三導電結構308在相鄰的晶圓上不會連續出現,以確保測試訊號Data在到達第一片待測晶圓101時,會通過所有的待測物122之後才會繼續傳送到下一片待測的晶圓101。
In one embodiment, the third
上述的接墊群組分類僅為例示,本公開內容也可能有其他的接墊分群方式。 The above-mentioned pad group classification is only an example, and the present disclosure may also have other pad grouping methods.
圖4A是根據本發明實施例之測試電路400示意圖。測試電路400可形成在堆疊的晶圓101中,而圖4A僅繪示兩片相鄰的晶圓101d及101e作為例示,本公開內容的測試電路不限於圖4A的實施例。
FIG. 4A is a schematic diagram of a
如圖4A所示,晶圓101e的測試電路中包含待測物e1、122-e2、...122-eK(K代表待測物總數)以及選擇電路,其中選擇電路包含暫存器R11、R12...R1K用於將測試訊號Data分別傳送至對應的待測物122-e1~122-eK。晶圓101e的測試電路還包含多個延遲單元L11~L1K分別對應暫存器R11~R1K。在一實施例中,待測物122-e1~122-eK每一者包含一電晶體(類似圖2的待測物122A或122B),其具有閘極接收測試訊號Data。在一實施例中,暫存器R11~R1K包含D型正反器,其包含數據輸入端D、數據輸出端Q以及時脈輸入端Clk,其中暫存器R11~R1K串接,使得暫存器R12~R1K的數據輸入端D與前一級暫存器R11~R1(K-1)的數據輸出端Q相接。在一實施例中,連接暫存器R11~R1K及待測物122-e1~122-eK的線路可對應圖2的導電層210、230或240。
As shown in FIG. 4A, the test circuit of the
第一級的暫存器R11的數據輸入端D則由訊號產生器輸入測試訊號Data,其具有信號長度T_d。延遲單元L11~L1K進行串接,使得暫存器R11的時脈輸入端Clk係通過延遲單元L11接收測試儀器的時脈訊號Clock,其中時脈訊號Clock可經由圖3所示的第一接墊群組302yN及第一導電結構304傳輸,並具有周期T_c。在一實施例中,信號長度T_d大於周期T_c。
The data input terminal D of the first stage register R11 receives the test signal Data from the signal generator, which has a signal length T_d. The delay units L11~L1K are connected in series, so that the clock input terminal Clk of the register R11 receives the clock signal Clock of the test instrument through the delay unit L11, where the clock signal Clock can pass through the first pad shown in Figure 3 The group 302yN and the first
暫存器R12~R1K的每一者的時脈輸入端Clk係經由一對應的延遲單元L12~L1K與前一級延遲單元L11~L1K所傳輸的時脈訊號Clock相接。在一實施例中,暫存器R11~R1K每一者具有大致上相同的輸出延 遲時間TL1,而延遲單元L11~L1K每一者具有大致上相同的延遲時間TL2。在一實施例中,延遲時間TL1大於延遲時間TL2,使得串接的前後級暫存器可經由不同時脈的周期進行測試訊號Data的輸出。 The clock input Clk of each of the registers R12~R1K is connected to the clock signal Clock transmitted by the previous-stage delay units L11~L1K via a corresponding delay unit L12~L1K. In one embodiment, each of the registers R11~R1K has substantially the same output delay. The delay time TL1, and each of the delay units L11 to L1K has substantially the same delay time TL2. In one embodiment, the delay time TL1 is greater than the delay time TL2, so that the serially connected front and rear registers can output the test signal Data through different clock cycles.
晶圓101d的測試電路中包含待測物122-d1、122-d2、...122-dK以及選擇電路,其中選擇電路包含暫存器R21、R22...R2K用於將測試訊號Data分別傳送至對應的待測物122-d1~122-dK。晶圓101d的測試電路還包含多個延遲單元L21~L2K分別對應暫存器R21~R2K。在一實施例中,待測物122-d1~122-dK每一者包含一電晶體(類似圖2的待測物122A或122B),其具有閘極接收測試訊號Data。在一實施例中,暫存器R21~R2K包含D型正反器,其包含數據輸入端D、數據輸出端Q以及時脈輸入端Clk,其中暫存器R21~R2K串接,使得暫存器R22~R2K的數據輸入端D與前一級暫存器R21~R2(K-1)的數據輸出端Q相接。第一級的暫存器R21的數據輸入端D則與晶圓101e的暫存器R1K的數據輸出端Q相接,而最後一級的暫存器R2K的數據輸出端Q則與下一片晶圓101(例如晶圓101c,未顯示於圖4A)的暫存器的數據輸入端D相接。延遲單元L21~L2K進行串接,使得暫存器R21的時脈輸入端Clk係通過延遲單元L21接收測試儀器的時脈訊號Clock,而暫存器R22~R2K每一者的時脈輸入端Clk係經由一對應的延遲單元L22~L2K與前一級延遲單元L21~L2K所傳輸的時脈訊號Clock相接。
The test circuit of the
在一實施例中,連接暫存器R21~R2K及待測物122-d1~122-dK的線路可對應圖2的導電層210、230或240。在一實施例中,暫存器R21~R2K每一者具有大致上相同的輸出延遲時間TL1,而延遲單元L21~L2K每一者具有大致上相同的延遲時間TL2。在一實施例中,延遲時
間TL1大於延遲時間TL2,使得串接的前後級暫存器可經由不同時脈的周期進行測試訊號Data的輸出。
In one embodiment, the circuit connecting the registers R21 to R2K and the DUT 122-d1 to 122-dK may correspond to the
圖4B是根據本發明實施例之測試電路波形圖400。參照圖4A及圖4B,測試訊號Data經由訊號產生器在時間T0時產生並在時間T1時到達暫存器R11的數據輸入端D,而時脈訊號Clock在時間T0時產生並在時間T2時到達暫存器R11的時脈輸入端R11-Clk以及暫存器R21的時脈輸入端R21-Clk,其中時間T2為晚於時間T1。暫存器R11可根據時脈訊號Clock在觸發邊緣(例如上升邊緣或下降邊緣)而經過延遲時間TL1後將數據輸入端D的資料輸出至輸出端Q。在圖4B的實施例中,以時脈訊號Clock的上升邊緣(標示為上升箭頭W1、W2)作為觸發暫存器R11~R1K將信號輸出的觸發邊緣,其中Wi代表第i個週期的上升邊緣。 FIG. 4B is a waveform diagram 400 of a test circuit according to an embodiment of the present invention. 4A and 4B, the test signal Data is generated by the signal generator at time T0 and arrives at the data input terminal D of the register R11 at time T1, and the clock signal Clock is generated at time T0 and at time T2 It reaches the clock input terminal R11-Clk of the register R11 and the clock input terminal R21-Clk of the register R21, where the time T2 is later than the time T1. The register R11 can output the data of the data input terminal D to the output terminal Q after a delay time TL1 is passed on a trigger edge (such as a rising edge or a falling edge) according to the clock signal Clock. In the embodiment of FIG. 4B, the rising edge of the clock signal Clock (labeled as rising arrows W1 and W2) is used as the trigger edge for the signal output from the trigger registers R11~R1K, where Wi represents the rising edge of the i-th cycle .
暫存器R11收到時脈訊號Clock的上升邊緣W1後經過延遲時間TL1將測試訊號Data在時間T4輸出至數據輸出端R11-Q。參照圖4A,暫存器R11的數據輸出端R11-Q將測試訊號Data傳送至待測物122e-1以及下一級的暫存器R12-D。因此,在時間T4時,待測物122-e1的輸入端接收測試訊號Data(其例如用以對一電晶體的閘極及基極進行偏壓)並將量測訊號(例如汲極或源極的電壓值或電流值)藉由圖3的第二接墊群組302yx(x=2~N-2)及第二導電結構306傳送至測試儀器。由上述敘述可知,待測物122e-1係在上升邊緣W1所對應的第一個周期期間內進行測試。在一實施例中,當暫存器R11對待測物122-e1進行量測後,如圖2所示的選擇電路204或開關電路206將待測物122-e1關閉。在一實施例中,當暫存器R11對待測物122-e1完成量測,且經過時脈訊號的上升邊緣W2之後,如圖2所示的選擇電路204或開關電路206將待測物122-e1關閉。
After the register R11 receives the rising edge W1 of the clock signal Clock, the test signal Data is output to the data output terminal R11-Q at time T4 after a delay time TL1. 4A, the data output terminal R11-Q of the register R11 transmits the test signal Data to the DUT 122e-1 and the next-level register R12-D. Therefore, at time T4, the input terminal of the DUT 122-e1 receives the test signal Data (for example, used to bias the gate and base of a transistor) and measures the signal (for example, drain or source). The extreme voltage value or current value) is transmitted to the testing instrument through the second pad group 302yx (x=2~N-2) and the second
此外,在同一時間,對應暫存器R11的延遲單元L11將時脈訊號輸出至延遲單元L12並經延遲時間TL2後在時間T3到達暫存器R12的時脈輸入端R12-Clk。由於延遲時間TL1大於延遲時間TL2,所以時間T3早於時間T4,因而暫存器R12的數據輸出端R12-Q在時間T3並未輸出測試訊號Data。因此,在時間T4後,除了待測物122-e1以外,其他待測物(例如待測物122-e2~122-eK)並未接收到測試訊號Data,因此是關閉的。時脈訊號clock第二個上升邊緣W2在經過一個周期T_c在時間T5時到達暫存器R12的時脈輸入端R12-clk,此時暫存器R12收到時脈訊號Clock的上升邊緣W2後經過延遲時間TL1將測試訊號Data在時間T6輸出至數據輸出端R12-Q。 In addition, at the same time, the delay unit L11 corresponding to the register R11 outputs the clock signal to the delay unit L12 and reaches the clock input terminal R12-Clk of the register R12 at time T3 after the delay time TL2. Since the delay time TL1 is greater than the delay time TL2, the time T3 is earlier than the time T4, so the data output terminal R12-Q of the register R12 does not output the test signal Data at the time T3. Therefore, after the time T4, except for the test object 122-e1, the other test objects (for example, the test objects 122-e2~122-eK) have not received the test signal Data, so they are closed. The second rising edge W2 of the clock signal clock reaches the clock input terminal R12-clk of the register R12 at time T5 after a period T_c. At this time, the register R12 receives the rising edge W2 of the clock signal Clock After the delay time TL1, the test signal Data is output to the data output terminal R12-Q at time T6.
暫存器R12的數據輸出端R12-Q將測試訊號Data傳送至待測物122e-2以及下一級的暫存器R13-D。因此,在時間T6時,待測物122-e2的輸入端接收測試訊號Data(其例如用以對一電晶體的閘極及基極進行偏壓)並將量測訊號(例如汲極或源極的電壓值或電流值)藉由圖3的第二接墊群組302yx(x=2~N-2)及第二導電結構306傳送至測試儀器。由上述敘述可知,待測物122e-2係在上升邊緣W2所對應的第二個周期期間內進行測試。在一實施例中,當暫存器R12對待測物122-e2進行量測後,如圖2所示的選擇電路204或開關電路206將待測物122-e2關閉。在一實施例中,當暫存器R12對待測物122-e2完成量測,且經過時脈訊號的下一個上升邊緣(即在上升邊緣W2之後的第一個上升邊緣)之後,如圖2所示的選擇電路204或開關電路206將待測物122-e2關閉。
The data output terminal R12-Q of the register R12 transmits the test signal Data to the DUT 122e-2 and the register R13-D of the next stage. Therefore, at time T6, the input terminal of the DUT 122-e2 receives the test signal Data (for example, used to bias the gate and base of a transistor) and measures the signal (for example, drain or source). The extreme voltage value or current value) is transmitted to the testing instrument through the second pad group 302yx (x=2~N-2) and the second
上述對待測物122-e1及122-e2的測試流程延續至晶圓101e的最後一個暫存器R1K。在時間T7時,時脈訊號Clock第K個周期時時脈
訊號的第WK個上升邊緣到達時脈輸入端R1K-Clk,而在經過延遲時間TL1後,在時間T8時暫存器R1K將測試訊號Data輸出至數據輸出端R1K-Q並測試訊號Data接入接待測物122-eK而完成晶圓101e的測試。
The above-mentioned test process of the test objects 122-e1 and 122-e2 continues to the last register R1K of the
參照圖3及4A,暫存器R1K的數據輸出端R1K-Q還另外電性連接接墊302-e(N-1),並透過第三導電結構308-d(N-1)或晶圓101d的前側互連結構114d或背側互聯結構116d電性連接至暫存器R21的數據輸入端R21-D。因此,考慮線路傳輸的延遲時間可以忽略不計,則測試訊號Data到達數據輸出端R1K-Q的時間T8可視為到達數據輸入端R21-D的時間。由於時間T8晚於上升邊緣WK的到達時間T7,因而暫存器R21的數據輸出端R21-Q在時間T8並未輸出測試訊號Data。因此,在時間T8後,除了待測物122-eK以外,其他待測物(例如待測物122-d1~122-dK)並未接收到測試訊號Data,因此是關閉的。時脈訊號clock第(K+1)個上升邊緣W(K+1)在經過一個周期T_c在時間T9時到達暫存器R21的時脈輸入端R21-clk,此時暫存器R21收到時脈訊號Clock的上升邊緣W(K+1)後經過延遲時間TL1將測試訊號Data在時間T10輸出至數據輸出端R21-Q並傳送至待測物122-d1。
3 and 4A, the data output terminal R1K-Q of the register R1K is also electrically connected to the pad 302-e (N-1), and through the third conductive structure 308-d (N-1) or wafer The front-
圖5是根據本發明實施例之測試方法500流程圖。測試方法500的進行可參照圖3及圖4A、4B。測試方法500僅為例示,並可加入其他步驟或移除某些步驟,或者更動步驟之間的順序。在步驟502時,傳送時脈訊號(例如時脈訊號Clock)至第一晶圓(例如晶圓101e)的第一暫存器(例如暫存器R11)以及第二晶圓(例如晶圓101d)的第二暫存器(例如暫存器R21)。在一實施例中,該第一晶圓及該第二晶圓構成一晶圓堆棧。在步驟504時,在該時脈訊號的第一邊緣(例如上升邊緣W1)時,經由該第一暫
存器傳送測試訊號(例如測試訊號Data)至第一待測物(例如待測物122-e1)。
FIG. 5 is a flowchart of a
在一些實施例中,傳送時脈訊號至第一晶圓的第一暫存器以及第二晶圓的第二暫存器的步驟包括分別經由第一晶圓的第三墊(例如圖3的接墊302-eN)以及該第二晶圓的第四墊(例如圖3的接墊302-dN)傳送該時脈訊號至第一暫存器及第二暫存器,其中該第三墊及該第四墊在垂直方向上對齊。 In some embodiments, the step of transmitting the clock signal to the first register of the first wafer and the second register of the second wafer includes passing through the third pad of the first wafer (for example, the third pad of FIG. 3). The pad 302-eN) and the fourth pad of the second wafer (for example, the pad 302-dN of FIG. 3) transmit the clock signal to the first register and the second register, wherein the third pad And the fourth pad is aligned in the vertical direction.
在一些實施例中,該時脈訊號(例如圖4B的時脈訊號R1K-Clk)經過一延遲時間後(例如在時間T7時的邊緣WK)傳送至第一晶圓的第三暫存器(例如圖4A的暫存器R1K)。 In some embodiments, the clock signal (for example, the clock signal R1K-Clk in FIG. 4B) passes a delay time (for example, the edge WK at time T7) is transmitted to the third register ( For example, the register R1K in Figure 4A).
在一些實施例中,第二暫存器的數據輸入端(例如圖4A的暫存器R21的數據輸入端D)連接第三暫存器的數據輸出端(例如圖4A的暫存器R1K的數據輸出端Q)。 In some embodiments, the data input terminal of the second register (for example, the data input terminal D of the register R21 in FIG. 4A) is connected to the data output terminal of the third register (for example, the data input terminal of the register R1K in FIG. 4A). Data output terminal Q).
在步驟506時,經由該第一晶圓的第一墊(例如第二接墊群組302-e2~302-e(N-2))傳送第一量測訊號。在步驟508時,在該時脈訊號的第二邊緣(例如上升邊緣W(K+1))時,經由該第二暫存器傳送該測試訊號至第二待測物(例如待測物122-d1)。在步驟510時,經由該第二晶圓的第二墊(例如第二接墊群組302-d2~302-d(N-2))傳送第二量測訊號。該第一墊及該第二墊在垂直方向上對齊。
In
圖6是根據本發明實施例之測試方法600流程圖。測試方法600的進行可參照圖3及圖4A、4B。測試方法600僅為例示,並可加入其他步驟或移除某些步驟,或者更動步驟之間的順序。在步驟602時,傳送時脈訊號(例如時脈訊號Clock)至第一晶圓(例如晶圓101d)的第一暫存器
(例如暫存器R21)及第二晶圓(例如晶圓101e)的第二暫存器(例如暫存器R1K),其中該第一晶圓另包含第一待測物(例如待測物122-d1),該第二晶圓另包含第二待測物(例如待測物122-eK),並且該第一晶圓與該第二晶圓形成晶圓堆棧。在步驟604時,將測試訊號(例如測試訊號Data)傳送至該第二暫存器。在步驟606時,將該測試訊號在該時脈訊號的第一時間(例如圖4B的時間T8)經由該第二暫存器傳送至該第二待測物及該第一暫存器。在步驟608時,在該時脈訊號的第二時間(例如圖4B的時間T10)將該測試訊號經由該第一暫存器傳送至該第一待測物,其中該第二時間晚於該第一時間。
FIG. 6 is a flowchart of a
在一實施例中,將測試訊號在時脈訊號的第一時間經由第二暫存器傳送至第一暫存器的步驟包含將測試訊號經由第一暫存器(例如暫存器R21)的數據輸出端(Q)、第二晶圓的第三墊(例如圖3的接墊302-eN)以及第一晶圓的第四墊(例如圖3的接墊302-dN)傳送至第一暫存器,其中第三墊及第四墊在垂直方向上重疊。 In one embodiment, the step of transmitting the test signal to the first register via the second register at the first time of the clock signal includes sending the test signal via the first register (for example, register R21) The data output terminal (Q), the third pad of the second wafer (such as pad 302-eN in FIG. 3) and the fourth pad of the first wafer (such as pad 302-dN in FIG. 3) are transferred to the first The register, in which the third pad and the fourth pad overlap in the vertical direction.
圖7是根據本發明實施例之半導體裝置製造方法700流程圖。半導體裝置製造方法700的進行可參照圖1、圖3及圖4A、4B。半導體裝置製造方法700僅為例示,並可加入其他步驟或移除某些步驟,或者更動步驟之間的順序。在步驟702時,提供多個晶圓(例如圖1的晶圓101)。在步驟704時,在該等晶圓中定義每個晶圓的裝置區域及切割道區域(例如圖1的切割道區域104),並在裝置區域中形成半導體裝置(例如圖1的半導體裝置102)。在一實施例中,形成半導體裝置的製程包含顯影、曝光、離子佈植、蝕刻、研磨等。在步驟706時,在切割道區域中形成測試圖案(例如圖2、圖3及圖4的測試結構106)。在步驟708時,將該等晶圓形
成晶圓堆棧(例如圖1的晶圓堆棧100),並根據該等晶圓中的測試圖案形成測試結構(例如圖1的測試結構106)。在步驟710時,對該測試結構進行測試。在一實施例中,測試的方法係使用圖2、圖3、圖4A及圖4B所說明的測試方法)。在步驟712時,確認測試結果是否符合設計規範。若測試結果並未符合設計規範,則半導體裝置製造方法700往前至步驟714,對該晶圓堆棧中的半導體裝置進行改善或廢棄該晶圓堆棧。若測試結果符合設計規範,則半導體裝置製造往前至步驟716,對該晶圓堆棧進行切割。在一實施例中,在對該晶圓堆棧進行切割時,該測試結構的一部分或全部被移除。在該晶圓堆棧切割後,產生個別的半導體晶粒。在一實施例中,對該個別的半導體晶粒進行封裝。
FIG. 7 is a flowchart of a
在本公開內容一實施例中,一種測試半導體裝置的方法包括:傳送時脈訊號至第一晶圓的第一暫存器以及第二晶圓的第二暫存器;在該時脈訊號的第一邊緣時,經由該第一暫存器傳送測試訊號至第一待測物;經由該第一晶圓的第一墊傳送第一量測訊號;在該時脈訊號的第二邊緣時,經由該第二暫存器傳送該測試訊號至第二待測物;及經由該第二晶圓的第二墊傳送第二量測訊號,其中該第一墊及該第二墊在垂直方向上對齊。 In an embodiment of the present disclosure, a method for testing a semiconductor device includes: transmitting a clock signal to a first register of a first wafer and a second register of a second wafer; At the first edge, the test signal is transmitted to the first DUT through the first register; the first measurement signal is transmitted through the first pad of the first wafer; at the second edge of the clock signal, Transmit the test signal to the second DUT via the second register; and transmit the second measurement signal via the second pad of the second wafer, wherein the first pad and the second pad are in a vertical direction Aligned.
在本公開內容一實施例中,一種測試半導體裝置的方法包括:傳送時脈訊號至第一晶圓的第一暫存器及第二晶圓的第二暫存器,其中該第一晶圓另包含第一待測物,該第二晶圓另包含第二待測物,並且該第一晶圓與該第二晶圓形成晶圓堆棧;將測試訊號傳送至該第二暫存器;將該測試訊號在該時脈訊號的第一時間經由該第二暫存器傳送至該第二待測物及該第一暫存器;及在該時脈訊號的第二時間將該測試訊號經由該第 一暫存器傳送至該第一待測物,其中該第二時間晚於該第一時間。 In an embodiment of the present disclosure, a method for testing a semiconductor device includes: transmitting a clock signal to a first register of a first wafer and a second register of a second wafer, wherein the first wafer It also includes a first object to be tested, the second wafer also includes a second object to be tested, and the first wafer and the second wafer form a wafer stack; transmitting a test signal to the second register; Transmitting the test signal to the second DUT and the first register via the second register at the first time of the clock signal; and the test signal at the second time of the clock signal Through the A register is transmitted to the first DUT, wherein the second time is later than the first time.
在本公開內容一實施例中,一種半導體結構包含第一晶圓(例如圖1B的晶圓101e)及第二晶圓(例如圖1B的晶圓101d)。第一晶圓包含多個第一半導體裝置(例如圖1A的半導體裝置102)以及第一分隔區域(例如圖1A的分隔區域106)隔開該等第一半導體裝置,其中該第一分隔區域包含第一墊(例如圖1B的量測接墊126b)、第一待測物(例如圖1B的待測物122)及第一電路(例如圖2的選擇電路204或開關電路206),該第一電路經配置以根據一測試訊號測試該第一待測物,並且該第一墊經配置以傳送該第一待測物的第一量測訊號。第二晶圓包含多個第二半導體裝置(例如圖1A的半導體裝置102)以及第二分隔區域(例如圖1A的分隔區域106)隔開該等第二半導體裝置,其中該第二分隔區域包含第二墊(例如圖1B的量測接墊126b)、第二待測物(例如圖1B的待測物122)及第二電路(例如圖2的選擇電路204或開關電路206),該第二電路經配置以根據該測試訊號測試該第二待測物,並且該第二墊經配置以傳送該第二待測物的第二量測訊號。該第一墊在垂直方向上對齊且電性連接該第二墊,該第一電路及該第二電路更經配置以在不同時間測試該第一待測物及該第二待測物。
In an embodiment of the present disclosure, a semiconductor structure includes a first wafer (such as the
在一實施例中,第一電路還包含暫存器(例如圖4A的暫存器R11)接收該測試訊號,以及延遲單元(例如圖4A的延遲單元L11),其中該延遲單元經由第一晶圓的第三墊(例如圖3的接墊302-eN)接收時脈訊號並傳送該時脈訊號至該暫存器。 In one embodiment, the first circuit further includes a register (for example, register R11 in FIG. 4A) to receive the test signal, and a delay unit (for example, delay unit L11 in FIG. 4A), wherein the delay unit passes through the first crystal The third round pad (for example, pad 302-eN in FIG. 3) receives the clock signal and transmits the clock signal to the register.
前面描述數種實施例的特徵,因此熟習該項技藝者可更理解本發明之態樣。熟習該項技藝者應明白其可以直接使用本發明作為設計或修改其他製程或結構的基礎,以實現本說明書所導入實施例的相同目的 及/或實現相同優勢。熟習該項技藝者也應理解到這些等效架構並未悖離本發明的精神和範疇,且其可進行本說明書的各種變化、替換和替代例,而不悖離本發明之精神和範疇。 The features of several embodiments are described above, so those skilled in the art can better understand the aspect of the present invention. Those who are familiar with the art should understand that they can directly use the present invention as a basis for designing or modifying other processes or structures to achieve the same purpose of the embodiments introduced in this specification And/or achieve the same advantages. Those familiar with the art should also understand that these equivalent structures do not depart from the spirit and scope of the present invention, and that various changes, substitutions and substitutions can be made in this specification without departing from the spirit and scope of the present invention.
500:方法 500: method
502:步驟 502: Step
504:步驟 504: Step
506:步驟 506: step
508:步驟 508: step
510:步驟 510: Step
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