TWI702509B - 用於設計半導體元件的系統及方法 - Google Patents

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Abstract

一種設計半導體元件的方法包括：為多個單元中的每一 單元的佈局建立邊界條件，其中每一單元具有多個特徵，且邊界條件是基於每一特徵相對於對應單元的單元邊界的鄰近性而建立。所述方法包括基於用於製造半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所建立的邊界條件來判斷每一單元的佈局是否是可著色的。所述方法包括通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來形成所述半導體元件的所述層的佈局。所述方法包括報告半導體元件的所述層的佈局是可著色的，而不分析所述半導體元件的所述層的所述佈局。

Description

用於設計半導體元件的系統及方法
本發明實施例是有關於一種半導體製作製程，且特別是有關於一種用於設計半導體元件的系統。
在半導體製作製程中，當半導體元件的單個層中的多個特徵被定位成比圖案化解析度容許值(patterning resolution permits)更為靠近時，往往使用多個罩幕(mask)來對所述特徵進行圖案化。將所述半導體元件的所述單個層的所述特徵分隔成不同的罩幕，以使得每一罩幕包括被通過等於或大於圖案化解析度參數的距離所分隔開的多個特徵。在某些情形中，利用兩個罩幕的製程(process)被叫做雙重圖案化(double patterning)且利用三個罩幕的製程被叫做三重圖案化(triple patterning)。
在設計半導體元件的同時，設計者將以佈局圖案(layout pattern)來對半導體元件的特徵進行佈局。這些佈局圖案包括作為標準單元而儲存在單元庫(cell library)中的常用結構。單元庫是標準單元的資料庫，設計者可使用它來高效地將常用結構插進 佈局圖案中、同時避免為每一不同半導體元件的每一結構進行額外的設計工作。
在某些情形中，檢查這些標準單元，以基於用於形成半導體元件的單個層的罩幕的數目來判斷所述標準單元是否是可著色的。如果單元的特徵能夠被分隔成一定數量的罩幕、且每一罩幕使所述特徵的分隔距離(separation)維持大於或等於所述圖案化解析度參數，則所述單元是可著色的。例如，與雙重圖案化製程相容的標準單元被叫做2可著色的(2-colorable)，且與三重圖案化製程相容的標準單元被叫做3可著色的(3-colorable)。
本發明的用於設計半導體元件的系統包括非暫時性電腦可讀媒體以及處理器。非暫時性電腦可讀媒體用於儲存指令。處理器耦接至所述非暫時性電腦可讀媒體，其中所述處理器用以執行所述指令以：為多個單元中的每一單元的佈局建立邊界條件，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單元中的每一單元的所述佈局建立邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性(prosimity)；基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來判斷所述多個單元中的每一單元的所述佈局是否是可著色的；通過使所述多個單元中的第一單元貼靠所述多個單元中的第 二單元來形成所述半導體元件的所述層的佈局；以及，報告所述半導體元件的所述層的所述佈局是可著色的，而不分析所述半導體元件的所述層的所述佈局。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200:方法
110、120、120a、120b、130、140、210、220、230、240、250:操作
300:經分解的標準單元/標準單元
310:單元邊界
320a、320b:敏感區
330、330a、330b、330c、330d、330e、330f、330g、330h、 330i:特徵
340:鏈結
350:閾值線
400、400’:半導體元件
410a、410a’、410b、410b’:標準單元/單元
420a、420a’、420b、420b’:敏感區
430:鏈結
500:標準單元
510:錨節點
600、600’:衝突圖形
800:系統
802:硬體處理器/處理器
804:非暫時性電腦可讀儲存媒體/電腦可讀儲存媒體/儲存媒體/電腦可讀媒體
806:電腦程式碼
807:指令
808:匯流排
810:I/O介面
812:網路介面
814:網路
816:罩幕數目參數
818:G0間距參數
820:衝突規則檢查參數
822:單元庫參數
a:量
圖1是根據某些實施例的一種設計半導體元件的方法的流程圖。
圖2是根據某些實施例的一種基於風險因素來判斷標準單元是否是可著色的的方法的流程圖。
圖3是根據某些實施例的標準單元的平面圖。
圖4A是根據某些實施例的包括兩個貼靠的(abutting)標準單元的半導體元件的平面圖。
圖4B是根據某些實施例的包括兩個貼靠的標準單元的半導體元件的平面圖。
圖5是根據某些實施例的包括錨節點(anchor node)的標準單元的平面圖。
圖6A是根據某些實施例的圖3所示標準單元的衝突圖形(conflict graph)的平面圖。
圖6B是根據某些實施例的圖5所示標準單元的衝突圖形的 平面圖。
圖7A是根據某些實施例的圖3所示經分解標準單元的平面圖。
圖7B是根據某些實施例的圖5所示經分解標準單元的平面圖。
圖8是根據某些實施例的用於設計半導體元件的系統的示意圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖 中所示出的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1是根據某些實施例的一種設計半導體元件的方法100的流程圖。在操作110中，設計單個單元。在操作120期間分析此單個單元，以判斷所述單個單元當包含在半導體元件中時是否是n可著色的(n-colorable)，其中n是用於製作所述半導體元件的層的罩幕的數目。在方法100中，操作120包括兩個子操作。在操作120a中，在所述單個單元內建立邊界條件。在操作120b中，分析具有邊界條件的單個單元，以判斷所述單個單元內的特徵是否存在n圖案化衝突(n-patterning conflict)。如果確定具有邊界條件的單個單元沒有n圖案化的衝突(conflict for n-patterning)，則方法100進行至操作130。在操作130中，使用多個單個單元來設計所述半導體元件。這些單個單元中的至少兩個單個單元彼此貼靠(abut)，以使得所述單個單元中的每一者的單元邊界彼此接觸。在操作130後，在操作140中確定半導體元件的佈局為n可著色的，而不對n圖案化衝突進行附加的中間分析(intervening analysis)。如果確定具有邊界條件的單個單元包括n圖案化的衝突，則方法100從操作120返回至操作110，以修改所述單個單元的佈局。
通過在操作130之後避免對n圖案化衝突進行分析，方法100會提高設計所述半導體元件的效率。在缺少在方法100的操作120a中引入的邊界條件建立的方法中，在設計半導體元件的整個層之後使用附加的n圖案化分析。這樣一來，會為所述半導體元件的整個層創建更大且更複雜的衝突圖形。衝突圖形是半導體元件在與所述設計中的其他特徵相距G0間距距離內定位的特徵的視覺化表示形式。所述特徵被繪示為節點，所述節點通過鏈結(link)連接至處於G0間距內的其他特徵以製造半導體元件。衝突圖形用於說明進行所述n圖案化衝突分析。隨著包含在衝突圖形中的特徵的數目增加且隨著處於所述衝突圖形內的鏈結的數目增加，對佈局的分析及修改變得更複雜且更耗時。在某些情形中，對半導體元件的整個層的這種n圖案化分析將識別(identify)位於貼靠半導體元件佈局中的單元的單元邊界附近的多個特徵之間的衝突。通過在操作120a中引入邊界條件，方法100能夠在操作130後跳過額外的n圖案化分析，這使得設計半導體元件的效率提高。
在操作110中，設計具有預定功能的單個單元並產生所述單個單元的佈局。分析所述單個單元的佈局，以判斷所述單元的特徵是否是n可著色的。可著色的(colorable)是指單元的特徵被指派至在形成述半導體元件中的層時所使用的n個罩幕的能力。在所述佈局內將被指派至同一罩幕的特徵標記為具有同一顏色，以說明設計者創建所述單元。通過至少最小間距要求G0來分 隔具有同一顏色的特徵，以提高半導體元件的製造製程的精度(precision)。
在某些實施例中，在操作110中設計多個單元。在某些實施例中，在操作110中設計的每一單元均具有不同的功能。在某些實施例中，在操作110中設計的至少一個單元具有與在操作110中設計的至少另一單元相同的功能，但具有不同的佈局。在某些實施例中，所設計單元被儲存在單元庫中以便設計者隨後使用。
在某些實施例中，之前設計的單元在操作110中被導入至方法100中。在某些實施例中，之前設計的單元是從單元庫導入的。在某些實施例中，所述單元庫被設計用於在單元的特徵之間具有不同G0間距的不同製造製程。
在操作120中，分析來自操作110的一個或多個單元，以判斷在半導體元件中所述一個或多個單元是否是n可著色的。在操作110中的所述一個或多個單元的設計期間，在某些實施例中使所述單元經歷n圖案化分析。操作120在所述單元的單元邊界附近引入(introduce)邊界條件，以避免對所述半導體元件的整個層進行附加的n圖案化分析。
在操作120a中，基於以下風險引入邊界條件：在所述半導體元件的所述層的設計後，所述單元的邊界附近的特徵位於貼靠單元中的特徵的G0間距內。基於用於形成所述半導體元件的所述層的製程的G0間距在所述單元內定義敏感區(sensitive region)。所述敏感區用於定義與所述敏感區接觸(contact)或重 疊(overlap)的特徵的風險因素。在某些實施例中，所述風險因素是基於所述特徵與所述敏感區之間的重疊量來確定。
在操作120b中，對包含邊界條件的單元實行n圖案化衝突分析。所述n圖案化衝突分析用於減小以下風險：在所述半導體元件的所述層形成後，與所述單元中的敏感區重疊的特徵將處於貼靠單元中的特徵的G0間距內。
如果操作120b確定所述單元不是n可著色的，則方法100返回至操作110並修改所述單元。在某些實施例中，所述單元是基於來自設計者的指令進行修改。在某些實施例中，所述單元被修改成改變所述單元中的至少一個特徵相對於單元邊界的地點。在某些實施例中，所述單元被修改成改變所述單元中的至少一個特徵相對於所述單元中的另一特徵的地點。
如果操作120b確定所述單元是n可著色的，則方法100進行至操作130。
在操作130中，通過將不同單元連接於一起以實行所述半導體元件的所需功能來設計所述半導體元件的層。所述半導體元件的所述層的至少一個單元貼靠所述半導體元件的所述層的另一單元。在某些實施例中，各個貼靠單元被選擇成實行不同的功能。在某些實施例中，各個貼靠單元被選擇成實行同一功能。在某些實施例中，各個貼靠單元具有同一佈局。在某些實施例中，所述貼靠單元中的一者具有與所述貼靠單元中的另一者不同的佈局。在某些實施例中，一個單元貼靠多於一個其他單元。
在操作140中，報告所述半導體元件的所述層的佈局是n可著色的。在某些實施例中，將所述半導體元件的所述層的所述佈局輸出至設計者。在某些實施例中，使用所述半導體元件的所述層的所述佈局來產生指令，所述指令用於創建用於形成所述半導體元件的所述層的罩幕。
圖2是根據某些實施例的一種基於風險因素來判斷標準單元是否是可著色的方法200的流程圖。在操作210中，確定單個單元中的每一特徵的風險因素。所述風險因素是以下風險的量度：在所述半導體元件的層的設計後，所述特徵處於貼靠單元中的特徵的G0間距內。在操作220中，基於所述風險因素將錨節點插進所述單元的衝突圖形中。錨節點是虛擬節點，其類比所述貼靠單元的特徵處於所分析單元中的特徵的G0間距內的可能性。在操作230中，確定處於包括錨節點的衝突圖形內的節點的鏈結的數目。在操作240中，移除鏈結的數目小於n的節點，n是用於製造所述半導體元件的所述層的罩幕的數目。疊代地(iteratively)實行操作240直至操作240的疊代(iteration)移除零個節點為止。錨節點被定義為鏈結的數目等於n，以在操作240期間防止錨節點被移除。操作240產生經分解的(decomposed)衝突圖形。之所以稱所述衝突圖形為“經分解的”，是因為節點在操作240期間被移除。在操作250期間，分析所述經分解的衝突圖形，以判斷所述經分解的衝突圖形是否是n可著色的。
在操作210中，基於所述特徵相對於敏感區的位置來確 定所述單元中的每一特徵的風險因素。在某些實施例中，所述敏感區等於用於製造所述半導體元件的所述層的製程的G0間距的一半。兩個貼靠單元各自具有等於G0間距的一半的敏感區會使得所述貼靠單元的組合敏感區等於G0間距。在某些實施例中，所述敏感區等於或大於G0間距的一半，以減小以下風險：因製造變化(manufacturing variations)而形成特徵靠得過近的半導體元件。在某些實施例中，所述敏感區小於不具有高的特徵集中度(concentration of features)的單元的G0間距的一半。
所述敏感區鄰近所述單元邊界在整個所述單元周圍延伸。在某些實施例中，所述敏感區的寬度在所述單元的周邊周圍是恒定的。在某些實施例中，所述敏感區的寬度基於所述單元內的特徵集中度或用於形成所述半導體元件的所述層的製造製程而在所述單元內變化。
所述敏感區充當用於確定風險因素的參考點。例如，不與所述敏感區接觸或重疊的特徵在某些實施例中具有為零的風險因素。接觸所述敏感區的邊緣、但不與所述敏感區重疊的特徵在某些實施例中具有為一的風險因素。與所述敏感區重疊的特徵具有介於二至n範圍的風險因素，其中n是用於形成所述半導體元件的所述層的罩幕的數目。
基於重疊量來確定與所述敏感區重疊的特徵的風險因素。在某些實施例中，用於確定風險因素的閾值在所述敏感區內均勻地分佈。在某些實施例中，用於確定所述風險因素的閾值在 所述敏感區內不均勻地分佈。例如，在三重圖案化製程中(即，n=3)，為二的風險因素與為三的風險因素之間的閾值在某些實施例中是所述敏感區的中心線。在某些實施例中，為二的風險因素與為三的風險因素之間的閾值從所述敏感區的中心線發生位移。對於用於確定所述重疊特徵中每一重疊特徵的風險因素的閾值的放置而言所要考慮的因素包括G0間距、所述單元內的特徵的集中度、以及所述半導體元件的總體大小。隨著G0間距增加，所述風險因素的閾值在某些實施例中移動得更遠離所述單元邊界。隨著所述單元內的特徵的集中度增加，所述風險因素的閾值在某些實施例中移動得更遠離單元邊界。隨著所述半導體元件的總體大小增加，所述風險因素的閾值在某些實施例中移動得更靠近所述單元邊界。
在操作220中，基於所述風險因素將錨節點插進所述單元的衝突圖形中。如以上所述，所述衝突圖形包括所述單元中的各特徵中被定位成與所述單元的另一特徵相距G0間距內的每一特徵的節點、及位於彼此相距G0間距內的特徵之間的鏈結。添加所述錨節點來增加與所述單元的節點連接的鏈結的數目。附接至所述衝突圖形的每一節點的錨節點的數目等於此特徵的風險因素。例如，具有為零的風險因素的特徵的節點未添加有錨節點，而具有為三的風險因素的特徵的節點添加有三個錨節點。所述錨節點為不表示實際特徵的虛擬節點，但存在特徵位於與和錨節點連接的對應特徵相距G0間距內的可能性。
在操作230中，為包括所述錨節點的衝突圖形確定所述衝突圖形的每一節點的鏈結的數目。在所述衝突圖形內的節點的所述數目的鏈結中包含與錨節點連結的鏈結。然而，在某些實施例中，不確定每一錨節點的鏈結的數目。
在操作240中，以疊代的方式從所述衝突圖形移除節點，此節點所具有的鏈結的數目比用於形成所述半導體元件的所述層的罩幕的數目低。在某些實施例中，操作240被叫做衝突圖形的分解。美國申請第13/955,780號(美國專利授予前公開案第2015/0040083)中提供對衝突圖形的分解過程的詳細說明，所述美國申請的全文併入本文供參考。
操作240的疊代性質意味著隨著節點在操作240的第一疊代期間被移除，連結至所移除節點的節點的鏈結的數目也減少。這樣一來，由於連結至所述節點的鏈結的數目隨著更多的節點被移除而減少，因此在操作240的後續疊代期間可移除附加的節點。
進行操作240直至所有其餘節點的鏈結的數目均至少等於用於形成所述半導體元件的所述層的罩幕的數目為止；或直至所有節點被從所述衝突圖形移除為止。如果操作240使得所有節點被從所述衝突圖形移除，則確定所述單元是n可著色的。如果操作240未能移除所述衝突圖形的所有節點，則方法200進行至操作250。
在操作250中，分析所述經分解衝突圖形，以判斷所述 經分解衝突圖形是否是n可著色的。在某些實施例中，所述分析是基於規則的分析。在某些實施例中，所述分析是基於試探(heuristic-based)的分析。在某些實施例中，所述分析是由設計者手動實行。
基於規則的分析的實例包括將附接至節點的鏈結的數目與其中將所述節點作為一部分的回路(loop)的數目進行比較。在某些實施例中，基於規則的分析也考慮到其中將節點作為一部分的奇數回路(odd loop)的數目。奇數回路是衝突圖形內包括奇數數目的節點的回路。基於規則的分析的具體實例是：如果鏈結的數目等於回路的數目，則確定節點不是可著色的，除非與所述節點相關聯的奇數回路的數目小於或等於一、或者所述節點是輪圖形(wheel graph)的質心(centroid)，在所述輪圖表中，所述節點被奇數數目的節點圍繞。美國專利第9,122,838號中提供對經分解的衝突圖形的可著色性的基於規則的分析的實例的詳細說明，所述美國專利的全文併入本文供參考。
基於試探的分析的實例是將特徵的排列與之前所分析的特徵的排列進行比較。在某些實施例中，基於試探的分析著重於在判斷所述衝突圖形是否是n可著色的時具有最多數目的鏈結的節點。
手動分析的實例是由設計者進行試錯分析(trial and error analysis)。設計者對節點指派顏色並接著判斷顏色是否能夠被指派至所述經分解的衝突圖形的其餘節點，而不使任何鄰近的節點具 有同一顏色。
在某些實施例中，G0間距對於所述半導體元件的每一層均保持恒定。在某些實施例中，半導體元件的至少一個層包含與所述半導體元件的另一層不同的G0間距。在某些實施例中，用於形成所述半導體元件的每一層的罩幕的數目對於半導體元件的每一層均是恒定的。通過基於G0間距的變化調整所述單元的敏感區的寬度，方法100及方法200能夠與所述半導體元件內的不同層的不同G0間距一起使用。
在某些實施例中，利用與半導體元件的至少另一層不同的數目的罩幕來形成所述半導體元件的至少一個層。通過在所述方法內調整n的值，方法100及方法200能夠與用於形成半導體元件的層的不同數目的罩幕一起使用。
圖3至圖7B用於提供方法100或方法200在某些實施例中的實施形式的實例。針對三重圖案化(即，n等於三)來論述圖3至圖7B。然而，所屬領域中的普通技術人員將認識到，針對圖3至圖7B所論述的資訊適用於更高層級的圖案化製程(例如，n等於或大於四)。
圖3是根據某些實施例的標準單元300的平面圖。在某些實施例中，標準單元300被儲存在單元庫中。在某些實施例中，標準單元300是由設計者創建。在某些實施例中，標準單元300是儲存在單元庫中的單元的修改型式(modified version)。標準單元300包括定義所述標準單元的周邊的單元邊界310。標準單元 300還包括兩個敏感區320a及320b。標準單元300僅繪示沿所述標準單元的水平側的敏感區。然而，所屬領域中的普通技術人員將認識到，所述標準單元在某些實施例中包括沿所述標準單元的垂直側的敏感區。特徵330a至330i(統稱為特徵330)對應於標準單元300的用於使所述標準單元具有功能性的元件。鏈結340對被定位成彼此相距G0間距的特徵330進行連接。敏感區320b包括閾值線350，閾值線350用於確定與敏感區320b重疊的特徵330的風險因素。
單元邊界310定義標準單元300的外周邊。單元邊界310確定位於貼靠單元中的特徵能夠被定位成多麼靠近特徵330。
敏感區320a及320b在單元邊界310內沿標準單元300的水平側定位。敏感區320a及320b用於識別貼靠單元中的特徵與標準單元300內的特徵330相距G0間距內的風險。在某些實施例中，標準單元300還在沿單元邊界310內側的垂直側處包括敏感區。
在某些實施例中，敏感區320a的寬度等於敏感區320b的寬度。在某些實施例中，敏感區320a的寬度不同於敏感區320b的寬度。在某些實施例中，敏感區320a或敏感區320b中的至少一者具有與G0間距的一半相等的寬度。在某些實施例中，敏感區320a或敏感區320b中的至少一者具有與G0間距的一半不同的寬度。
特徵330表示標準單元300內用於實施所述標準單元的 功能的元件。為簡潔起見，特徵330被繪示成矩形形狀。在某些實施例中，特徵330包括非矩形形狀，例如橢圓形狀、多邊形形狀、曲線形狀、自由形式的形狀、或其他適合的形狀。在某些實施例中，特徵330包括內連結構、觸點結構、柵極結構、或其他適合的結構。
鏈結340對被定位成彼此相距G0間距內的特徵330進行連接。通過鏈結340連接的特徵330不能夠利用同一罩幕可靠地製造。例如，不能利用同一罩幕作為特徵330c來製造特徵330a，如由連接這兩個特徵的鏈結340所表示。
特徵330中的每一者的風險因素由從特徵的末端部(end)向單元邊界310延伸的虛線表示。末端部(end)與敏感區320a或320b間隔開的特徵330相對於標準單元300中的對應邊緣具有為零的風險因素。由於沒有特徵330與敏感區320a接觸或重疊，因此所有特徵330相對於標準單元300的頂部邊緣具有為零的風險因素。
閾值線350定位在敏感區320b的中心。在某些實施例中，閾值線350被定位成與敏感區320b的中心相比更靠近單元邊界310。在某些實施例中，閾值線350與敏感區320b的中心相比更遠離單元邊界310。閾值線350的地點是基於以下來確定：G0間距、用於形成標準單元300的罩幕的數目、或包括標準單元300的半導體元件的總體大小。
與敏感區320b重疊但不超過閾值線350的特徵具有為二 的風險因素。與敏感區320b重疊且超過閾值線350的特徵具有為三的風險因素。在某些實施例中，接觸閾值線350但不超過所述閾值線的特徵具有為二的風險因素。在某些實施例中，接觸閾值線350但不超過所述閾值線的特徵具有為三的風險因素。
特徵330b、特徵330e、及特徵330h接觸敏感區320b，但不與敏感區320b重疊。因此，特徵330b、特徵330e、及特徵330h相對於標準單元300的底部邊緣具有為一的風險因素。特徵330c與敏感區320b重疊，因此，特徵330c相對於標準單元300的底部邊緣具有為二或三(對於三重圖案化製程來說)的風險因素。由於特徵330c超過閾值線350，因此特徵330c具有為三的風險因素。特徵330f與敏感區320b重疊且接觸閾值線350。特徵330f在標準單元300中具有為三的風險因素。在某些實施例中，如上所述，特徵330f具有為二的風險因素。特徵330i與敏感區320b重疊，但不超過閾值線350。特徵330i具有為二的風險因素。
圖4A是根據某些實施例的包括兩個貼靠的標準單元410a及410b的半導體元件400的平面圖。單元410a包括與單元410b的敏感區420b貼靠的敏感區420。單元410a及410b的特徵與敏感區420a及420b重疊。單元410a的特徵與單元410b的特徵之間的鏈結430表示：無論單元410a或單元410b是否分別是n可著色的，單元410a及410b的貼靠表面附近的特徵的地點都會對半導體元件是否是n可著色的產生影響。
敏感區420a及420b的組合寬度等於G0間距。在某些實 施例中，敏感區420a的寬度等於敏感區420b的寬度。在某些實施例中，敏感區420a的寬度不同於敏感區420b的寬度。敏感區420a的寬度及敏感區420b的寬度是基於由用於形成單元410a及410b的特徵的製造製程所定義的最小分隔距離來確定。
方法100及方法200基於對分別包含邊界條件的單元410a及單元410b進行分析來幫助確保半導體元件400是n可著色的。
圖4B是根據某些實施例的包括兩個貼靠的標準單元410a’及410’的半導體元件400’的平面圖。單元410a’包括與單元410b’的敏感區420b’貼靠的敏感區420a’。單元410a’及410b’的特徵不與敏感區420a’及420b’重疊。半導體元件400’中缺少鏈結表示單元410a’及410b’的貼靠表面附近的特徵的地點不會對半導體元件是否是n可著色的產生影響。
敏感區420a’及420b’的組合寬度小於G0間距。半導體元件400’所包括的敏感區420a’及420b’的寬度分別為G0間距減去量a。在某些實施例中，敏感區420a’的寬度不同於敏感區420b’的寬度。敏感區420a’及420b’的組合寬度小於G0間距，原因是用於形成半導體元件400’的製造製程具有比用於形成半導體元件400的製造製程小的最小分隔距離。
在某些實施例中，半導體元件的第一層的製造製程不同於所述半導體元件的第二層的製造製程。例如，在某些實施例中，第一層的製造製程相似於半導體元件400，其中敏感區420a及 420b的組合寬度等於G0間距，且第二層的製造製程相似於半導體元件400’，其中敏感區420a’及420b’的組合寬度小於G0間距。
圖5是根據某些實施例的包括錨節點510的標準單元500的平面圖。標準單元500具有與標準單元300相同的結構，且另外包括錨節點510。圖5包括標準單元500的一部分的放大圖，以使包含於所述標準單元中的錨節點510清晰化。標準單元500的附加特徵也基於風險因素而連結至錨節點510；然而，為清晰起見，圖5中僅包括連結至特徵330f、330h、及330i的錨節點510。
如上所述，特徵330f具有為三的風險因素。特徵330f的所述風險因素使得特徵330f連結有三個錨節點510。特徵330h具有為一的風險因素，因此特徵330h連結有一個錨節點510。特徵330i具有為二的風險因素，因此特徵330i連結有兩個錨節點510。如上所述，錨節點510是虛擬節點，所述虛擬節點用於分解標準單元500的衝突圖形以判斷標準單元500是否是n可著色的。
圖6A是根據某些實施例的標準單元300(圖3)的衝突圖形600的平面圖。衝突圖形600包括對應於標準單元300的每一特徵330的節點。衝突圖形600的各節點通過與標準單元300的鏈結340對應的鏈結進行連接。
圖6B是根據某些實施例的標準單元500(圖5)的衝突圖形600’的平面圖。衝突圖形600’包括對應於標準單元500的每一特徵330的節點。另外，衝突圖形600’包括錨節點510，錨節點510基於與每一特徵相關聯的風險因素連結至各特徵330。衝突 圖形600’的節點通過與標準單元500的鏈結340對應的鏈結進行連接。
錨節點510所包括的連接至特徵330b的鏈結的數目從衝突圖形600中的一增加到衝突圖形600’中的二。相似地，連接至特徵330c的鏈結的數目從衝突圖形600中的四增加到衝突圖形600’中的七。鏈結的數目增加的另一實例是特徵330i，特徵330i具有的鏈結的數目從衝突圖形600中的一增加到衝突圖形600’中的三。作為特徵330i的鏈結的數目增加的結果，將不在三重圖案化製程(例如，n等於三的操作240(圖2))的衝突圖形600’的分解期間移除特徵330i。然而，對於衝突圖形600的分解來說，將在三重圖案化製程的分解期間移除特徵330i。
圖7A是根據某些實施例的經分解標準單元300的平面圖。對不包括錨節點的標準單元300進行分解會使得所有特徵被移除。在標準單元300的實例中，對於三重圖案化製程來說，特徵330a、330b、330d、330e、330g、330h、及330i在分解過程的第一次疊代中便被移除，原因是這些特徵的鏈結的數目小於三。通過在所述分解過程的第一次疊代中移除所述特徵，特徵330c及330f的鏈結的數目從四減小到零。因此，在分解過程的第二次疊代中，特徵330c及330f被移除。結果是所有特徵被移除且標準單元300被確定為3可著色的。然而，當標準單元300包含於半導體元件(例如，半導體元件400(圖4A))中時，標準單元300的特徵330有處於貼靠單元中各元件的最小間距內的風險。
圖7B是根據某些實施例的經分解的標準單元500的平面圖。對包括錨節點510的標準單元500進行分解會使得標準單元500的特徵330中的僅某些特徵330被移除。對標準單元500實行的三重圖案化製程的分解的第一次疊代會移除特徵330a、330b、330d、及330g，原因是這些特徵具有小於三個鏈結。在從標準單元500移除這些特徵後，所有其餘特徵具有三個或更多個鏈結，因此分解的後續疊代不會再移除其他特徵。
在標準單元500的分解後，對其餘特徵(即，特徵330c、330e、330f、330h、及330i)進行分析，以判斷這些特徵是否是3可著色的。其餘特徵是如以上針對操作250(圖2)所論述般進行分析。
通過使標準單元500中包括錨節點510，標準單元500能夠用於半導體元件中，而無需進行判斷所述半導體元件是否是可著色的這一額外處理步驟，原因是錨節點會慮及各貼靠單元的特徵之間的鏈結的風險。這樣一來，與未能慮及個別單元的邊界條件的半導體設計製程相比，慮及個別單元內的邊界條件的半導體設計製程的修改數目及複雜性減小。
圖8是根據某些實施例的用於設計半導體元件的系統800的示意圖。系統800包括硬體處理器802及編碼(即，儲存)有電腦程式碼806(即，一組可執行的指令)的非暫時性電腦可讀儲存媒體804。電腦可讀儲存媒體804還編碼有指令807，指令807用於與產生儲存陣列的製造機器進行介面。處理器802通過匯流 排808電性耦接(electrically coupled)至電腦可讀儲存媒體804。處理器802還通過匯流排808電性耦接至I/O介面(interface)810。網路介面812也通過匯流排808電連接至處理器802。網路介面812連接至網路814，因此處理器802及電腦可讀儲存媒體804能夠通過網路814連接至外部元件。處理器802用以執行在電腦可讀儲存媒體804中編碼的電腦程式碼806，以使得系統800能夠用於實行如在方法100或方法200中闡述的操作的一部分或全部。
在某些實施例中，處理器802是中央處理器(central processing unit，CPU)、多處理器(multi-processor)、分散式處理系統(distributed processing system)、應用專用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在某些實施例中，電腦可讀儲存媒體804是電子的、磁性的、光學的、電磁的、紅外的、及/或半導體系統(或者裝置或元件)。例如，電腦可讀儲存媒體804包括半導體或固態記憶體、磁帶、可換式電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁片、及/或光碟。在利用光碟的某些實施例中，電腦可讀儲存媒體804包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在某些實施例中，儲存媒體804儲存用以使系統800實 行方法100或方法200的電腦程式碼806。在某些實施例中，儲存媒體804還儲存實行方法100或200所需的資訊及在實行方法100或200期間產生的資訊，例如罩幕數目參數816、G0間距參數818、衝突規則檢查參數820、單元庫參數822、及/或用於實行方法100或200的操作的一組可執行指令。
在某些實施例中，儲存媒體804儲存用於與製造機器進行介面的指令807。指令807使得處理器802能夠產生所述製造機器可讀的製造指令，以在製造製程期間有效地實施方法100或方法200。
系統800包括I/O介面810。I/O介面810耦接至外部電路系統。在某些實施例中，I/O介面810包括用於向處理器802傳達資訊及命令的鍵盤、小鍵盤、滑鼠、軌跡球(trackball)、軌跡板(trackpad)、及/或游標方向鍵。
系統800還包括耦接至處理器802的網路介面812。網路介面812使得系統800能夠與連接有一個或多個其他電腦系統的網路814通信。網路介面812包括：無線網路介面，例如藍牙(BLUETOOTH)、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，例如乙太網(ETHERNET)、USB、或IEEE-1394。在某些實施例中，方法100或200是在兩個或更多個系統800中實施，且例如罩幕的數目、G0間距、衝突檢查規則、及單元庫等資訊通過網路814在不同的系統800之間進行交換。
系統800用以通過I/O介面810或網路介面812來接收與 罩幕的數目相關的資訊。所述資訊通過匯流排808傳輸至處理器802，以確定用於產生半導體元件的層的罩幕的數目。所述罩幕的數目被接著儲存在電腦可讀媒體804中作為罩幕數目參數816。系統800用以通過I/O介面810或網路介面812來接收與G0間距相關的資訊。所述資訊被儲存在電腦可讀媒體804中作為G0間距參數818。系統800用以通過I/O介面810或網路介面812來接收與衝突規則檢查相關的資訊。所述資訊被儲存在電腦可讀媒體804中作為衝突規則檢查參數820。系統800用以通過I/O介面810或網路介面812來接收與單元庫相關的資訊。所述資訊被儲存在電腦可讀媒體804中作為單元庫參數822。
本說明的一個方面涉及一種設計半導體元件的方法。所述方法包括：為多個單元中的每一單元的佈局建立邊界條件，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單元中的每一單元的所述佈局建立邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性。所述方法進一步包括基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來判斷所述多個單元中的每一單元的所述佈局是否是可著色的。所述方法進一步包括通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來形成所述半導體元件的所述層的佈局。所述方法進一步包括報告所述半導體元件的所述層的所述佈局是可著色的，而不分析所述半導體元件的所述層的所述佈 局。
在一些實施例中，所述建立所述邊界條件包括確定所述多個特徵中的每一特徵的風險因素。
在一些實施例中，確定所述風險因素包括確定所述多個特徵中的每一特徵的末端部相對於所述多個單元中的對應單元的敏感區的位置。
在一些實施例中，建立所述邊界條件包括基於所述所確定的風險因素將錨節點連結至所述多個特徵中的每一特徵。
在一些實施例中，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括產生衝突圖形，所述衝突圖形包括與所述多個特徵對應的節點及所述錨節點。
在一些實施例中，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括基於用於製造所述半導體元件的所述層的罩幕的數目來分解所述衝突圖形。
在一些實施例中，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括利用基於規則的分析或基於試探的分析來分析所述經分解的衝突圖形。
在一些實施例中，所述方法進一步包括如果確定所述單元是不可著色的，則修改所述多個單元中的單元。
在一些實施例中，所述方法進一步包括從單元庫接收所述多個單元。
在一些實施例中，建立所述邊界條件包括在所述多個單 元中的對應單元的敏感區中定義至少一條閾值線，並基於所述多個特徵中的每一特徵的末端部相對於所述至少一條閾值線的地點來確定所述多個特徵中的每一特徵的風險因素。
在一些實施例中，定義至少一條閾值線包括：如果用於製造所述半導體元件的所述層的所述罩幕的數目大於三，則在所述多個單元中的所述對應單元的所述敏感區中定義多條閾值線。
在一些實施例中，建立所述邊界條件包括鄰近所述多個單元中的每一單元的第一邊緣來定義第一敏感區。
在一些實施例中，在所述多個單元中的每一單元中定義所述第一敏感區包括定義具有與最小間距要求的一半相等的寬度的所述第一敏感區。
在一些實施例中，在所述多個單元中的每一單元中定義所述第一敏感區包括定義具有與最小間距要求的一半不同的寬度的所述第一敏感區。
在一些實施例中，建立所述邊界條件包括鄰近所述多個單元中的每一單元的第二邊緣來定義第二敏感區，且所述第二敏感區具有與所述第一敏感區的寬度不同的寬度。
本說明的另一方面涉及一種用於設計半導體元件的系統。所述系統包括：非暫時性電腦可讀媒體，用於儲存指令；以及處理器，連接至所述非暫時性電腦可讀媒體。所述處理器用以執行用於為多個單元中的每一單元的佈局建立邊界條件的指令，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單 元中的每一單元的所述佈局建立邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性。所述處理器進一步用以基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來執行用於判斷所述多個單元中的每一單元的所述佈局是否是可著色的指令。所述處理器進一步用以通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來執行用於形成所述半導體元件的所述層的佈局的指令。所述處理器進一步用以執行用於報告所述半導體元件的所述層的所述佈局是可著色的指令，而不分析所述半導體元件的所述層的所述佈局。
在一些實施例中，所述處理器進一步用以從單元庫檢索所述多個單元。
在一些實施例中，所述處理器進一步用以通過基於所述多個特徵中的每一特徵的末端部相對於所述多個單元中的對應單元的敏感區的位置確定所述多個特徵中的每一特徵的風險因素來建立所述邊界條件。
本說明的又一方面涉及一種用於半導體元件的標準單元。所述標準單元包括用於實行所述標準單元的功能性的多個特徵。所述標準單元進一步包括鄰近所述標準單元的第一邊緣的第一敏感區。所述標準單元進一步包括連結至所述多個特徵中的對應特徵的錨節點，其中連結至所述對應特徵中的每一特徵的錨節點的數目是基於所述對應特徵中的每一特徵的末端部相對於所述 第一敏感區的位置。
在一些實施例中，所述標準單元進一步包括與所述標準單元的第二邊緣鄰近的第二敏感區，其中所述第二敏感區的寬度不同於所述第一敏感區的寬度。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
210~250:操作

Claims (10)

  1. 一種設計半導體元件的方法，所述方法包括：為多個單元中的每一單元的佈局建立邊界條件，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單元中的每一單元的所述佈局建立所述邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性；基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來判斷所述多個單元中的每一單元的所述佈局是否是可著色的；通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來形成所述半導體元件的所述層的佈局；以及報告所述半導體元件的所述層的所述佈局是可著色的，而不分析所述半導體元件的所述層的所述佈局。
  2. 如申請專利範圍第1項所述的方法，其中所述建立所述邊界條件包括：確定所述多個特徵中的每一特徵的風險因素。
  3. 如申請專利範圍第2項所述的方法，確定所述風險因素包括：確定所述多個特徵中的每一特徵的末端部相對於所述多個單元中的對應單元的敏感區的位置。
  4. 如申請專利範圍第2項所述的方法，確定所述邊界條件包括：基於所述所確定的風險因素將錨節點連結至所述多個特徵中的每一特徵。
  5. 如申請專利範圍第4項所述的方法，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括：產生衝突圖形，所述衝突圖形包括與所述多個特徵對應的節點及所述錨節點。
  6. 如申請專利範圍第5項所述的方法，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括：基於用於製造所述半導體元件的所述層的罩幕的數目來分解所述衝突圖形。
  7. 如申請專利範圍第6項所述的方法，判斷所述多個單元中的每一單元的所述佈局是否是可著色的包括：利用基於規則的分析或基於試探的分析來分析所述經分解的衝突圖形。
  8. 一種用於設計半導體元件的系統，所述系統包括：非暫時性電腦可讀媒體，用於儲存指令；以及處理器，耦接至所述非暫時性電腦可讀媒體，其中所述處理器用以執行所述指令以： 為多個單元中的每一單元的佈局建立邊界條件，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單元中的每一單元的所述佈局建立所述邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性；基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來判斷所述多個單元中的每一單元的所述佈局是否是可著色的；通過使所述多個單元中的第一單元貼靠所述多個單元中的第二單元來形成所述半導體元件的所述層的佈局；以及報告所述半導體元件的所述層的所述佈局是可著色的，而不分析所述半導體元件的所述層的所述佈局。
  9. 如申請專利範圍第8項所述的系統，其中所述處理器進一步用以從單元庫檢索所述多個單元。
  10. 一種用於設計半導體元件的方法，所述方法包括：為多個單元中的每一單元的佈局建立邊界條件，其中所述多個單元中的每一單元具有多個特徵，且為所述多個單元中的每一單元的所述佈局建立所述邊界條件是基於所述多個特徵中的每一特徵相對於所述多個單元中的對應單元的單元邊界的鄰近性；基於用於製造所述半導體元件的層的罩幕的數目、對所述多個特徵的最小間距要求、以及所述所建立的邊界條件來判斷所述 多個單元中的每一單元的所述佈局是否是可著色的；使所述多個單元中的第一單元貼靠所述多個單元中的第二單元；以及製造包括所述第一單元與所述第二單元的所述半導體元件的層。
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