TWI691850B - 用於進行即時迴路內濾波的應用處理器、用於該應用處理器之方法以及包括該應用處理器的系統 - Google Patents

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Abstract

本發明提供一種應用處理器，其包括經組配以處理包括一第一處理單元及一第二處理單元之一第一圖像的一第一核心及經組配以處理包括一第三處理單元及一第四處理單元之一第二圖像的一第二核心，其中該第一核心及該第二核心經組配以並行地分別進行該第二處理單元及該第三處理單元的處理。

Description

用於進行即時迴路內濾波的應用處理器、用於該應用處理器之方法以及包括該應用處理器的系統 相關申請案
本申請案根據35U.S.C.§119主張2014年10月22日向印度專利局申請之印度臨時專利申請案第5269/CHE/2014號的優先權，該案之揭示內容以全文引用的方式併入本文中。
發明領域
例示性實施例係關於一種半導體裝置，且更明確而言係關於一種包括用於進行即時迴路內濾波之多個核心的應用處理器、用於該應用處理器之方法以及包括該應用處理器的系統。
發明背景
圖像中之切片及影像塊可減小熵編碼或熵解碼中之依賴性。然而，當圖像中之多個切片或影像塊由多個處理器並行地處理時，多個切片或影像塊的解塊操作可被 停止，直至鄰近於多個切片或影像塊之邊界的巨型區塊的處理操作結束。另外，多個處理器需要交換關於鄰近於多個切片或影像塊之邊界的巨型區塊之解塊操作的資訊。
亦即，當圖像中的多個經劃分區由多個處理器並行地處理時，解塊操作可歸因於由多個處理器處理的圖像中之多個經劃分區的依賴性及分佈而被停止或延遲。
發明概要
根據例示性實施例的態樣，提供一種包括經組配以處理包括第一處理單元及第二處理單元之第一圖像的第一核心及經組配以處理包括第三處理單元及第四處理單元之第二圖像的第二核心的應用處理器，其中第一核心及第二核心經組配以並行地分別進行第二處理單元及第三處理單元之處理。
第一核心可基於第一圖像之處理複雜度將第一圖像劃分成第一處理單元及第二處理單元，第二核心可基於第二圖像之處理複雜度將第二圖像劃分成第三處理單元及第四處理單元，且當第二處理單元中之切片的數目不同於第三處理單元中之切片的數目時，第一核心在第一時間段中完成第二處理單元的處理且第二核心在第一時間段中完成第三處理單元之處理。
第一核心可基於第一圖像之處理複雜度將第一圖像劃分成第一處理單元及第二處理單元，第二核心可基於第二圖像之處理複雜度將第二圖像劃分成第三處理單元 及第四處理單元，且當第二處理單元中之影像塊的數目不同於第三處理單元中之影像塊的數目時，第一核心在第一時間段中完成第二處理單元之處理且第二核心在第一時間段中完成第三處理單元之處理。
第一核心可包括符合H.264視訊寫碼標準的迴路內濾波器，且在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時第二核心處理第三處理單元。
第一核心可包括符合高效率視訊寫碼(HEVC)標準之迴路內濾波器，且在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時第二核心處理第三處理單元。
第一處理單元、第二處理單元、第三處理單元及第四處理單元中之每一者可包括至少一個切片。
第一處理單元、第二處理單元、第三處理單元及第四處理單元中的每一者可包括至少一個影像塊。
第一核心可體現於第一硬體編解碼器中且第二核心可體現於第二硬體編解碼器中。
第一核心及第二核心可體現於單一硬體編解碼器中。
第一核心可為中央處理單元(CPU)之第一核心且第二核心可為CPU之第二核心。
第三處理單元之處理可在來自第一處理單元之處理的處理時間的延遲之後進行。
根據另一例示性實施例的態樣，提供系統單晶片(SoC)，其包括：接收器介面，經組配以接收具有第一處理單元及第二處理單元之第一圖像及具有第三處理單元及第四處理單元之第二圖像；第一核心，經組配以處理第一圖像；以及第二核心，經組配以處理第二圖像，其中第一核心及第二核心經組配以並行地分別進行第二處理單元及第三處理單元的處理。
當第二處理單元中之切片的數目不同於第三處理單元中之切片的數目時，第一核心可在第一時間段中完成第二處理單元的處理且第二核心可在第一時間段中完成第三處理單元的處理。
當第二處理單元中之影像塊的數目不同於第三處理單元中之影像塊的數目時，第一核心可在第一時間段中完成第二處理單元的處理且第二核心可在第一時間段中完成第三處理單元的處理。
第一核心可包括符合H.264視訊寫碼標準的迴路內濾波器，且第二核心可在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時處理第三處理單元。
第一核心可包括符合高效率視訊寫碼(HEVC)標準之迴路內濾波器，且第二核心可在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時處理第三處理單元。
根據另一例示性實施例的態樣，提供資料處理系 統，其包括：接收器介面，經組配以接收具有第一處理單元及第二處理單元之第一圖像及具有第三處理單元及第四處理單元之第二圖像；第一核心，經組配以處理第一圖像；以及第二核心，經組配以處理第二圖像，其中第一核心及第二核心經組配以並行地分別進行第二處理單元及第三處理單元的處理。
當第二處理單元中之切片的數目不同於第三處理單元中之切片的數目時，第一核心可在第一時間段中完成第二處理單元的處理且第二核心可在第一時間段中完成第三處理單元的處理。
當第二處理單元中之影像塊的數目不同於第三處理單元中之影像塊的數目時，第一核心可在第一時間段中完成第二處理單元的處理且第二核心可在第一時間段中完成第三處理單元的處理。
第一核心可包括符合H.264視訊寫碼標準的迴路內濾波器，且第二核心可在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時處理第三處理單元。
第一核心可包括符合高效率視訊寫碼(HEVC)標準之迴路內濾波器，且第二核心可在第一核心處理第二處理單元並使用迴路內濾波器進行第二處理單元中之經處理區塊的迴路內濾波的同時處理第三處理單元。
接收器介面可為無線介面。
第三處理單元之處理可在來自第一處理單元之 處理的處理時間的延遲之後進行。
根據另一例示性實施例的態樣，提供一種用於處理視訊資料的方法，其包括：將視訊資料之第一圖像指派至第一核心並將視訊資料之第二圖像指派至第二核心；藉由第一核心處理第一圖像之第一處理單元；藉由第一核心處理第一圖像之第二處理單元；與藉由第一核心處理第二處理單元並行地，藉由第二核心處理第二圖像之第三處理單元；以及基於第一處理單元之處理結果進行經處理第一處理單元及經處理第二處理單元的迴路內濾波。
第一處理單元、第二處理單元及第三處理單元中的每一者可包括至少一個切片或影像塊。
視訊資料可包括奇數圖像及偶數圖像，且視訊資料之所有奇數圖像可經指派至第一核心，且視訊資料之所有偶數圖像可經指派至第二核心直至視訊資料之處理完成。
該方法可進一步包括將視訊資料之第三圖像指派至第三核心；以及與第二圖像之第三處理單元的處理並行地，藉由第三核心處理第三圖像之第四處理單元。
根據另一例示性實施例之態樣，提供一種應用處理器，其包括：第一核心；以及第二核心，其中第一核心處理第一圖像之第一區塊集合而第二核心不處理，且第一核心處理第一圖像之第二區塊集合而第二核心處理第二圖像之第一區塊集合。
第一核心可處理第一圖像之第二區塊集合且第 二核心可並行處理第二圖像之第一區塊集合。
第一核心可在第二核心開始處理第二圖像之第一區塊集合的同時開始處理第一圖像之第二區塊集合。
10、610、612、614、616、620、622、624、626、630、632、634、636、638、640、642、644、646、650、652、654、656、660、662、664、666‧‧‧圖像
100A、100B、100C‧‧‧資料處理系統
200A、200B、200C‧‧‧控制器
201‧‧‧匯流排
210A、210B‧‧‧中央處理單元(CPU)
220‧‧‧圖形處理單元(GPU)
230、230-1、230-2、230-N、231-1、231-2、231-N‧‧‧硬體編解碼器
240‧‧‧記憶體介面(I/F)
241‧‧‧第一記憶體介面
243‧‧‧第二記憶體介面
245‧‧‧第三記憶體介面
250‧‧‧攝影機介面(I/F)
260‧‧‧顯示介面(I/F)
270‧‧‧接收器介面(I/F)
301、303、305‧‧‧記憶體
400‧‧‧顯示器
500‧‧‧攝影機
610-1、612-1、614-1、616-1‧‧‧第一切片/第一處理單元
610-2、612-2、614-2、616-2‧‧‧第二切片/第二處理單元
700‧‧‧編碼器
701‧‧‧選擇電路
710‧‧‧預測器
712‧‧‧運動估計器
714、840‧‧‧運動補償器
720‧‧‧減法器
730‧‧‧變換器
740‧‧‧量化器
750、810‧‧‧熵編碼器
760、820‧‧‧反量化器
770、830‧‧‧反變換器
780、850‧‧‧加法器
790、860‧‧‧迴路內濾波器
800‧‧‧解碼器
S100、S110、S120、S130‧‧‧操作
EB、EBS‧‧‧經編碼位元串流
INV‧‧‧影像資料或視訊資料
SEL‧‧‧選擇信號
RV‧‧‧經重建構影像資料或經重建構視訊資料
以上及其他態樣將藉由參看附圖詳細地描述例示性實施例而變得更清楚，在該等附圖中：圖1為根據例示性實施例之資料處理系統的方塊圖；圖2為說明包括多個切片的圖像之概念圖；圖3為說明分別包括兩個切片的圖像序列之概念圖；圖4為說明由兩個核心處理展示於圖3中的圖像序列之程序的概念圖；圖5為說明分別包括兩個切片群組的圖像序列之概念圖；圖6為說明由兩個核心處理展示於圖5中的圖像序列之程序的概念圖；圖7為說明分別包括三個切片的圖像序列之概念圖；圖8為說明由三個核心處理展示於圖7中的圖像序列之程序的概念圖；圖9為說明根據例示性實施例的運動向量搜尋的概念圖；圖10為說明根據例示性實施例的圖像序列之概 念圖，圖像中的每一者包括兩個影像塊。
圖11為說明由兩個核心處理展示於圖10中的圖像序列之程序的概念圖。
圖12為說明圖像序列的概念圖，圖像中的每一者分別包括兩個影像塊；圖13為說明圖像序列的概念圖，圖像中的每一者分別包括四個影像塊；圖14為說明由兩個核心處理展示於圖13中的圖像序列之程序的概念圖；圖15為說明展示於圖1中的資料處理系統之硬體編解碼器的方塊圖；圖16為展示於圖15中之硬體編解碼器的編碼器之方塊圖；圖17為展示於圖15中之硬體編解碼器的解碼器之方塊圖；圖18為說明根據例示性實施例之資料處理系統的方塊圖；圖19為說明根據例示性實施例之資料處理系統的方塊圖；且圖20為說明根據例示性實施例的由展示於圖1、圖18及圖19中的資料處理系統處理視訊資料的方法之流程圖。
較佳實施例之詳細說明
現將在下文中參看隨附圖式來更充分地描述各種例示性實施例，在該等隨附圖式中展示例示性實施例。然而，本發明概念可以許多不同形式實施，且不應解釋為限於本文中所闡述的例示性實施例。實情為，提供此等例示性實施例使得本發明將透徹且完整，且將向熟習此項技術者充分傳達本發明概念之範疇。相同參考編號在整個說明書中可指示相同組件。在附圖中，出於清晰的目的，可能誇示層及區的厚度。
亦應理解，當層被稱作「在另一層或基板上」時，其可直接在另一層或基板上，或亦可存在介入層。相比之下，當元件被稱作「直接在」另一元件「上」時，不存在介入元件。
諸如「底下」、「以下」、「下部」、「以上」、「上部」及類似者的空間相對術語本文中出於易於描述而使用以描述如諸圖中所說明的一個元件或特徵對於另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中描繪之定向外的不同定向。舉例而言，若諸圖中之裝置翻轉，則描述為「在」其他元件或特徵「下方」或「底下」之元件將定向「在」其他元件或特徵「上方」。因此，例示性術語「在...下方」可涵蓋在...上方及在...下方之定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
除非本文另外指示或明顯與內容相矛盾，否則在描述例示性實施例之上下文中(尤其在以下申請專利範圍 之上下文中)所使用的術語「一」及「該」以及類似參照物應解釋為涵蓋單數與複數兩者。除非另外指出，否則術語「包含」、「具有」、「包括」及「含有」應理解為開放術語(亦即，意謂「包括(但不限於)」)。
除非另外界定，否則本文中所用的所有技術及科學術語具有與本發明概念所屬領域的一般熟習此項技術者通常所理解含義相同的含義。應注意，除非另外指定，否則本文中所提供的任何以及所有實例或例示性術語的使用僅僅意欲更好地闡明本發明概念而非限制本發明概念之範疇。另外，除非另外規定，否則不可過度解譯常用詞典中所定義之所有術語。
將參看透視圖、橫截面圖及/或平面圖來描述例示性實施例。因此，例示性視圖的輪廓可根據製造技術及/或容許度進行修正。亦即，例示性實施例並非意欲限制本發明概念的範疇，而是覆蓋可歸因於製造過程的改變引起的所有改變及修改。因此，展示於圖式中的區以示意性形式說明，且區的形狀借助於說明且並非作為限制來簡單地呈現。
將參看隨附圖式更全面地描述各種例示性實施例。
各種例示性實施例中之圖像或處理單元(亦即，待處理單元)可包括一或多個經劃分區，例如切片或影像塊。根據例示性實施例，圖像可由核心來處理。換言之，圖像中的所有經劃分區(例如，所有切片或所有影像塊)可由單一 核心處理。此處，處理可意謂編碼、解碼、包括迴路內濾波的編碼或包括迴路內濾波的解碼。
在各種例示性實施例中，圖像可經劃分成切片。切片界定一序列整數數目個巨型區塊(MB)或寫碼樹單元(CTU)分別用於AVC或HEVC。在用於HEVC之例示性實施例中，圖像亦可被劃分成影像塊。影像塊界定整數數目個CTU之矩形區，且可包括或含有於一個以上切片中的CTU。
在一些例示性實施例中，資料處理系統100A、100B或100C可以全高清晰度(FHD)TV或超高清晰度(UHD)TV來實施。另外，資料處理系統100A、100B或100C可與諸如H.264、高效率視訊寫碼(HEVC)等視訊寫碼標準相容。
在一些例示性實施例中，資料處理系統100A、100B或100C可實施於以下各者上：個人電腦(PC)、智慧型手機、平板PC、行動網際網路裝置(MID)、膝上型電腦、行動數位媒體播放器(M-DMP)或攜帶型媒體播放機(PMP)。
圖1為根據例示性實施例之資料處理系統的方塊圖。參看圖1，資料處理系統100A可包括控制器200A；多個記憶體301、303及305；及顯示器400。在一些例示性實施例中，資料處理系統100A可進一步包括攝影機500。
控制器200A可實施為積體電路(IC)、系統單晶片(SoC)、主機板、應用處理器(AP)或行動AP。
控制器200A可接收並編碼輸入之未經壓縮YUV/RGB資料或解碼經編碼位元串流，控制諸如多個記憶體301、303及305的讀取/寫入操作的操作，且傳輸顯示資料或視訊資料至顯示器400。另外，控制器200A可處理自攝影機500輸出的影像資料或視訊資料，且可將經處理影像資料或經處理視訊資料儲存於多個記憶體301、303及305中之至少一者中，及/或將經處理影像資料或經處理視訊資料傳輸至顯示器400。
控制器200A可包括中央處理單元(CPU)210A、圖形處理單元(GPU)220、多個硬體編解碼器230-1至230-N(N為等於或大於2的自然數)、記憶體介面(I/F)240、顯示介面(I/F)260及接收器介面(I/F)270。當資料處理系統100A進一步包括攝影機500時，控制器200A可進一步包括攝影機介面(I/F)250。
CPU 210A、GPU 220、多個硬體編解碼器230-1至230-N、記憶體介面240、顯示介面260及接收器介面270可經由匯流排201傳輸資料至彼此/自彼此接收資料。攝影機介面250可連接至其他組件(例如，210A及/或220)，且傳輸資料至其他組件/自其他組件接收資料。
CPU 210A可包括一或多個核心。CPU 210A可控制控制器200A之總體操作。舉例而言，CPU 210A可執行用於控制以下各者之操作的程式碼或應用程式：GPU 220、多個硬體編解碼器230-1至230-N、記憶體介面240、攝影機介面250、顯示介面260及/或接收器介面270。
GPU 220可處理2D或3D圖形資料。由GPU 220處理的圖形資料可儲存於多個記憶體301、303及305中之至少一者中，或可由顯示器400顯示。
多個硬體編解碼器230-1至230-N鑒於結構及操作可實質上相同。在一些例示性實施例中，多個硬體編解碼器230-1至230-N中之每一者可被稱作核心。多個硬體編解碼器230-1至230-N中之每一者可分別包括記憶體MEM1至MEMN中之一者。記憶體MEM1至MEMN中之每一者可儲存一或多個經編碼及/或經解碼圖像中之一者，及/或進行一或多個經編碼及/或經解碼圖像的迴路內濾波。
記憶體介面240可包括第一記憶體介面241、第二記憶體介面243及第三記憶體介面245。舉例而言，當多個記憶體301、303、305中之第一記憶體301為動態隨機存取記憶體(DRAM)時，第一記憶體介面241可為DRAM介面。當第二記憶體303為NAND快閃記憶體時，第二記憶體介面243可為NAND快閃介面。當第三記憶體305為嵌入式多媒體卡(eMMC)時，第三記憶體介面可為eMMC介面。為了圖1中之描述方便起見，說明三個記憶體介面241、243及245以及三個記憶體301、303及305；然而，此為僅一個實例，且記憶體之數目不受特別限制。因此，本發明概念之技術概念並不受記憶體介面及連接至記憶體介面之記憶體的數目限制。
顯示介面260可在CPU 210A、GPU 220或多個硬體編解碼器230-1至230-N中之每一者的控制下傳輸顯示資 料(例如，視訊資料)至顯示器400。在一些例示性實施例中，顯示介面260可體現為行動業界處理器介面MIPI®、嵌入式顯示埠(eDP)介面或高清晰度多媒體介面(HDMI)等的顯示器串列介面(DSI)。然而，此等介面僅為例示性的，且顯示介面260並不限於此。
接收器介面270可經由有線通訊網路或無線通訊網路來接收未經壓縮圖像資料(RGB/YUV)或/及經編碼位元串流。在一些例示性實施例中，接收器介面270可體現為通用串列匯流排介面(USB)、乙太網介面、藍芽介面、Wi-Fi介面或長期演進(LTETM)介面等。然而，此等介面僅為例示性的，且接收器介面270不限於此。
攝影機介面250可接收自攝影機500輸出的影像資料。在一些例示性實施例中，攝影機介面250可為MIPI®之攝影機串列介面(CSI)。然而，此介面僅為例示性的，且攝影機介面250不限於此。攝影機500可為包括CMOS影像感測器的攝影機模組。
圖2為說明包括多個切片之圖像的概念圖。
參看圖2，圖像10可包括多個切片SLICE1至SLICE3，且多個切片SLICE1至SLICE3中之每一者可包括多個區塊。舉例而言，如圖2的實例中所展示，SLICE1可包括區塊0至21，SLICE2可包括區塊22至39，且SLICE3可包括區塊40至63。包括於多個切片SLICE1至SLICE3中之每一者中的區塊之數目可彼此不同。替代地，包括於多個切片SLICE1至SLICE3中之每一者的區塊的數目對於每一切片 可相同。圖像10可為待編碼圖框、原始圖像、待編碼圖像的原始位元串流、待解碼圖框、經編碼圖像或經編碼位元串流EB。圖2展示具有64個區塊(亦即，區塊0至63)之圖像。然而，此僅為實例，且區塊之數目可比64更多或更少。
在H.264視訊寫碼標準中，區塊可為巨型區塊。在高效率視訊寫碼(HEVC)標準中，區塊可為寫碼樹單元(CTU)。在一些例示性實施例中，圖像10可為待編碼圖框、原始圖像、待編碼圖像之原始位元串流、待解碼圖框、經編碼圖像或經編碼位元串流EB等。
編碼器可編碼圖像中之區塊，且解碼器可依序自區塊0至區塊63解碼圖像中的區塊。
在處理第一切片SLICE1中之第一區塊0之後，編碼器或解碼器並不進行經處理第一區塊0邊緣的迴路內濾波，此是因為不存在在經處理第一區塊0之前的區塊。另一方面，在處理第一切片SLICE1中的第二區塊1之後，編碼器或解碼器可基於經處理第一區塊0之第一視訊資料及經處理第二區塊1之第二視訊資料而進行第一區塊0邊緣及第二區塊1的迴路內濾波。亦即，編碼器或解碼器可對區塊邊界進行迴路內濾波。此處，區塊邊界表示兩個區塊之間的邊界。
在處理了第二切片SLICE2中之第23經處理區塊22之後，編碼器或解碼器可基於區塊14、21及23的視訊資料而進行第二SLICE2中之第23經處理區塊22邊緣以及第一切片SLICE1中之前區塊14及21的迴路內濾波。亦即，編碼 器或解碼器可對切片邊界進行迴路內濾波。
在處理了第三切片SLICE3中之第41經編碼區塊40之後，編碼器或解碼器可基於第33區塊32之視訊資料而進行第三SLICE3中之第41經處理區塊40邊緣以及第一切片SLICE2中之前區塊32的迴路內濾波。亦即，編碼器或解碼器可對切片邊界進行迴路內濾波。換言之，當前經處理區塊之迴路內濾波可使用較高經處理區塊及鄰近於當前區塊的剩餘經處理區塊來進行。
根據例示性實施例，包括符合H.264之視訊寫碼標準的迴路內濾波的解碼器可針對每一區塊進行迴路內濾波。根據例示性實施例，包括符合HEVC之視訊寫碼標準的迴路內濾波的解碼器可針對每一區塊進行迴路內濾波。舉例而言，解碼器可進行區塊邊界上鄰近於當前經解碼區塊之多個區塊的迴路內濾波，或根據樣本適應性偏移(SAO)之視訊寫碼標準而進行當前經解碼區塊中所有像素的迴路內濾波。
根據H.264之視訊寫碼標準的迴路內濾波可基於運動向量、預測模式資訊及/或量化參數等來進行。根據HEVC之視訊寫碼標準的迴路內濾波可基於運動向量、預測模式資訊、量化參數及/或SAO濾波器的多個參數等而進行。預測模式可包括框內預測模式資訊或框間預測模式資訊。
圖3為說明分別包括兩個切片之圖像序列的概念圖。圖4為說明藉由兩個核心處理展示於圖3中之圖像序列的程序的概念圖。
參看圖1、圖3及圖4，控制器200A可包括兩個硬體編解碼器230-1及230-2。第一核心CORE0可為第一硬體編解碼器230-1，且第二核心CORE1可為第二硬體編解碼器230-2。參看圖2描述的編碼器或解碼器可包括於第一核心CORE0及第二核心CORE1中。
參看圖3，多個圖像610、612、614、......及616中的每一者可分別包括兩個切片610-1~610-2、612-1~612-2、614-1~614-2、......及616-1~616-2。多個圖像610、612、614、......、及616中之每一者可分別包括第一處理單元610-1、612-1、614-1、......、及616-1以及第二處理單元610-2、612-2、614-2、......、及616-2。當於本發明中使用時，「處理單元」表示待處理的資料單元。舉例而言，多個圖像610、612、614、......、及616中的每一者可意謂待編碼圖框、原始圖像、待編碼圖像之原始位元串流、待解碼圖框、經編碼圖像，或自接收器介面270接收的經編碼位元串流EB等。
在一些例示性實施例中，CPU 210A可控制接收器介面270，以使得奇數圖像可經指派至第一核心CORE0，且偶數圖像可經指派至第二核心CORE1。
在一些例示性實施例中，CPU 210A可控制第一核心CORE0及第二核心CORE1，以使得奇數圖像可經指派至第一核心CORE0，且偶數圖像可經指派至第二核心CORE1。
參看圖4，在第一時間段T1中，第一核心CORE0 可處理第一圖像610之第一切片610-1。第二圖像612之第一切片612-1可於在第一時間段T1中第一圖像610之第一切片610-1的處理已由第一核心CORE0完成之後在第二時間段T2中由第二核心CORE1處理。
在第二時間段T2中，第一核心CORE0可處理第一圖像610之第二切片610-2，且第二核心CORE1可處理第二圖像612之第一切片612-1。第一切片612-1及第二切片610-2的處理可在第二時間段T2中並行地進行。如本說明書中所使用，「處理......並行地進行」表示在處理中存在某重疊。因此，此處，「並行」表示，在第一切片612-1及第二切片610-2的處理中存在某重疊。亦即，雖然點線用於圖4、圖6、圖8、圖11、圖14中，但此等線僅出於易於描述而提供，且並不意欲表明用於處理之開始時間及結束時間準確地一致。舉例而言，圖4中之點線並非意欲表明，用於處理第一切片612-1及第二切片610-2的開始時間或結束時間準確地一致。然而，在一些例示性實施例中，開始時間可準確地一致，及/或結束時間可準確地一致。
另外，在第二時間段T2中，第一核心CORE0可基於第一圖像610中第一切片610-1之處理結果針對每一區塊對第一圖像610之第一切片610-1及第二切片610-2的邊界進行迴路內濾波。如參看圖2所描述，第一核心CORE0可使用鄰近於當前區塊的上部經處理區塊及左側經處理區塊中的至少一者來進行當前經處理區塊的迴路內濾波。亦即，第一核心CORE0可在第二時間段T2中進行第二切片610-2 的處理，及第一切片610-1及第二切片610-2的迴路內濾波，使得無額外時間用於迴路內濾波。
在第三時間段T3中，第一核心CORE0可處理第三圖像614之第一切片614-1，且第二核心CORE1可處理第二圖像612之第二切片612-2。第三圖像614之第一切片614-1及第二圖像612之第二切片612-2的處理可在第二時間段T3內並行地進行。
另外，在第三時間段T3中，第二核心CORE1可基於第二圖像612中第一切片612-1的處理結果針對每一區塊對第一切片612-1及第二切片612-2的邊界進行迴路內濾波。亦即，第二核心CORE1可在第三時間段T3中進行第二切片612-2之處理及第二圖像612的第一切片612-1及第二切片612-2的邊緣的迴路內濾波，使得無額外時間用於迴路內濾波。第二核心CORE1因此如圖4中所展示可具有1切片延遲。亦即，第二CORE1可在第一核心CORE0已結束第一圖像610之第一切片610-1的處理之後開始處理第二圖像612之第一切片612-1。
圖5為說明分別包括兩個切片群組之圖像序列的概念圖。圖6為說明由兩個核心處理展示於圖5中之圖像序列的程序的概念圖。
展示於圖1中的控制器200A可包括分別對應於第一核心CORE0及第二CORE1的兩個硬體編解碼器230-1及230-2。圖像序列可包括(例如)圖像620、622、624及626。
第一核心CORE0可基於處理複雜度或圖像620中 的多個經劃分區之大小而將圖像620劃分成第一處理單元及第二處理單元。在圖5及圖6中，第一處理單元可包括兩個切片SLICE1-1及SLICE1-2，且第二處理單元可包括三個切片SLICE1-3至SLICE1-5。在圖5中粗線上方展示第一處理單元，且在圖5中粗線下方展示第二處理單元。圖5展示第一處理單元中之每一者包括兩個切片，例如，第一圖像620包括具有SLICE1-1及SLICE1-2之第一處理單元。然而，此僅為一實例，且視多個經劃分區的複雜度或大小而定，第一處理單元可具有少於或多於兩個切片的多個切片。
第二核心CORE1可基於圖像622之處理複雜度而將圖像622劃分成第一處理單元及第二處理單元。在圖5及圖6中，第一處理單元可包括兩個切片SLICE2-1及SLICE2-2，且第二處理單元可包括三個切片SLICE2-3至SLICE2-5。
舉例而言，當圖像620、622、624及626並未劃分成多個切片或影像塊時，或當多個經劃分區(例如，切片或影像塊)具有不同處理複雜度時，有利的是基於處理複雜度界定針對多個核心CORE0及CORE1的並行處理的多個經劃分區。此處，第一核心CORE0及第二核心CORE1可劃分圖像620、622、624及626，並並行地處理多個經劃分區。處理複雜度由解碼時間及/或編碼時間及/或切片依據圖像的區塊的大小等來界定。
當m在圖5中為等於或大於4的自然數時，類似地，第一核心CORE0可基於圖像624的處理複雜度將圖像624劃分成第一處理單元，及第二處理單元。在圖5及圖6中，第 一處理單元可包括兩個切片SLICE3-1及SLICE3-2，且第二處理單元可包括三個切片SLICE1-3至SLICE1-5。
第二核心CORE1可基於圖像626之處理複雜度而將圖像626劃分成第一處理單元及第二處理單元。在圖5及圖6中，第一處理單元可包括兩個切片SLICEm-1及SLICEm-2，且第二處理單元可包括三個切片SLICEm-3及SLICEm-5。
儘管每一圖像620、622、624、......、或626分別對於兩個核心CORE0及CORE1說明為經劃分成第一處理單元及第二處理單元，但出於方便描述圖5及圖6，圖像中處理單元的數目可根據處理單元的核心之數目而發生變化。
舉例而言，用於由第一核心CORE0處理三個切片SLICE1-3至SLICE1-5的處理時間及用於由第二核心CORE1處理兩個切片SLICE2-1至SLICE2-2的處理時間可實質上相同。此處，「實質上相同」的含義可包括「相等、幾乎相同、近乎相同或具有可容許差異容限情況下相同」。
如圖5中所展示，每一圖像620、622、624、......、626可分別包括五個切片SLICE1-1至SLICE1-5、SLICE2-1至SLICE2-5、SLICE3-1至SLICE3-5、......、SLICEm-1至SLICEm-5。舉例而言，每一圖像620、622、624、......、626可為待編碼圖框、原始圖像、待編碼圖像之原始位元串流、待解碼圖框、經編碼圖像或經由接收器介面270接收的經編碼位元串流EB等。
轉至圖6，在第一時間段T11中，第一核心CORE0 可處理第一圖像620之第一切片SLICE1-1及第二切片SLICE1-2。在第一時間段T11中，第一核心CORE0可基於切片SLICE1-1的處理結果針對每一區塊對切片SLICE1-1及SLICE1-2的邊界進行迴路內濾波。
在第二時間段T12中，第一核心CORE0可處理第一圖像620之第三切片SLICE1-3至第五切片SLICE1-5，且第二核心CORE1可處理第二圖像622之第一切片SLICE2-1及第二切片SLICE2-2。第三切片SLICE1-3至第五切片SLICE1-5的處理及第一切片SLICE2-1及第二切片SLICE2-2的處理可在第二時間段T12內並行地進行。
在第二時間段T12中，第一核心CORE0可基於切片SLICE1-2的處理結果針對每一區塊對切片SLICE1-2及SLICE1-3的邊界進行迴路內濾波。在第二時間段T12中，第一核心CORE0可基於切片SLICE1-3的處理結果對每一區塊的切片SLICE1-3及SLICE1-4的邊界進行迴路內濾波，且可基於切片SLICE1-4的處理結果針對每一區塊對切片SLICE1-4及SLICE1-5的邊界進行迴路內濾波。另外，在第二時間段T12中，第二核心CORE1可基於切片SLICE2-1的處理結果針對每一區塊對切片SLICE2-1及SLICE2-2的邊界進行迴路內濾波。
亦即，在第二時間段T12中，第一核心CORE0可對三個切片SLICE1-3至SLICE1-5進行迴路內濾波，且第二CORE1可對兩個切片SLICE2-1及SLICE2-2進行迴路內濾波，使得無額外時間用於迴路內濾波，例如，無用於收集 在第一核心CORE0及第二核心CORE1上分散的切片的額外時間。
在第三時間段T13中，第一核心CORE0可處理第三圖像624之第一切片SLICE3-1及第二切片SLICE3-2。在第三時間段T31中，第一核心CORE0可基於切片SLICE3-1的處理結果針對每一區塊對切片SLICE3-1及SLICE3-2的邊界進行迴路內濾波。
在第三時間段T13中，第一核心CORE0可處理第三圖像624的第一切片SLICE3-1及第二切片SLICE3-2，且第二核心CORE1可處理第二圖像622的第三切片SLICE2-3至第五切片SLICE2-5。第三切片SLICE2-3至第五切片SLICE2-5的處理及第一切片SLICE3-1及第二切片SLICE3-2的處理可在第三時間段T13內並行地進行。
在第三時間段T13中，第一核心CORE0可基於切片SLICE3-1的處理結果針對每一區塊對切片SLICE3-1及SLICE3-2的邊界進行迴路內濾波。另外，在第三時間段T13中，第二核心CORE1可基於切片SLICE2-2的處理結果針對每一區塊對切片SLICE2-2及SLICE2-3之邊界進行迴路內濾波。在第三時段T13中，第二核心CORE1可基於切片SLICE2-3的處理結果針對每一區塊對切片SLICE2-3及SLICE2-4的邊界進行迴路內濾波，且可基於切片SLICE2-4之處理結果針對每一區塊對切片SLICE2-4及SLICE2-5的邊界進行迴路內濾波。
亦即，在第三時間段T13中，第一CORE0可進行 兩個切片SLICE3-1及SLICE3-2的迴路內濾波，且第二核心CORE1可執行三個切片SLICE2-3至SLICE2-5的迴路內濾波，使得無額外時間用於迴路內濾波，例如，無用於收集在第一核心CORE0及第二核心CORE1上分散的切片的額外時間。
圖7為說明分別包括三個切片之圖像序列的概念圖。圖8為說明由三個核心處理展示於圖5中之圖像序列的程序的概念圖。
展示於圖1中的控制器200A可包括可分別對應於第一核心CORE0、第二CORE1及第三核心CORE2之三個硬體編解碼器230-1、230-2及230-3。描述於圖2中之編碼器或/及解碼器可嵌入於核心CORE0、CORE1及CORE2中的每一者中。
如圖7中所展示，每一圖像630、632、634、636及638可分別包括三個切片。每一圖像630、632、634、636及638可包括第一處理單元、第二處理單元及第三處理單元。亦即，第一處理單元、第二處理單元及第三處理單元中的每一者可分別對應於三個切片中的一者。每一圖像630、632、634、636及638可為待編碼圖框、原始圖像、待編碼圖像之原始位元串流、待解碼圖框、經編碼圖像或經由接收器介面270接收的經編碼位元串流EB等。
轉向圖8，在第一時間段T21中，第一核心CORE0可處理第一圖像630之第一切片SLICE1-1。
在第二時間段T22中，第一核心CORE0可處理第 一圖像630之第二切片SLICE1-2，且第二核心CORE1可處理第二圖像632之第一切片SLICE2-1。第二切片SLICE1-2的處理及第一切片SLICE2-1的處理可在第二時間段T22中並行地進行。
在第二時間段T22中，第一核心CORE0可基於切片SLICE1-1之處理結果針對每一區塊對切片SLICE1-1及SLICE1-2的邊界進行迴路內濾波。
對於並行處理，一個(1)切片延遲可經指派至第二核心CORE1，且兩個(2)切片延遲可經指派至第三核心CORE2。
在第三時間段T23中，第一核心CORE0可處理第一圖像630之第三切片SLICE1-3，第二核心CORE1可處理第二圖像632之第二切片SLICE2-2，且第三核心CORE2可處理第三圖像634之第一切片SLICE3-1。
在第三時間段T23中，第三切片SLICE1-3的處理、第二切片SLICE2-2以及第一切片SLICE1-3的處理可在第三時間段T23中並行地進行。
在第三時間段T23中，第一核心CORE0可基於切片SLICE1-2之處理結果針對每一區塊對切片SLICE1-2及SLICE1-3的邊界進行迴路內濾波，且第二核心CORE1可基於切片SLICE2-1之處理結果針對每一區塊對切片SLICE2-1及SLICE2-2的邊界進行迴路內濾波。
在第四時間段T24中，第一核心CORE0可處理第四圖像636之第一切片SLICE4-1，第二核心CORE1可處理第 二圖像632之第三切片SLICE2-3，且第三核心CORE2可處理第三圖像634之第二切片SLICE3-2。亦即，一旦第一核心CORE0結束了第一圖像630之切片的處理，在第四圖像636的狀況下，第一核心CORE0在圖像序列上先於下一圖像。
在第四時間段T24中，第一切片SLICE4-1的處理、第三切片SLICE2-3的處理及第二切片SLICE3-2的處理可並行地進行。
在第四時間段T24中，第二核心CORE1可基於切片SLICE2-2的處理結果針對每一區塊對切片SLICE2-2及SLICE2-3的邊界進行迴路內濾波，且第三核心CORE2可基於切片SLICE3-1的處理結果針對每一區塊對切片SLICE3-1及SLICE3-2的邊界進行迴路內濾波。
在第五時間段T25中，核心CORE0、CORE1及CORE2中之每一核心的操作可繼續以類似於第一時間段T21至第四時間段T24中的操作的方式處理各別切片。
圖9為說明運動向量搜尋的概念圖。參看圖3、圖4及圖9，當當前處理切片為第三圖像614之第一切片614-1時，第一核心CORE0可搜尋經處理切片610-1、610-2及612-1以尋找最佳運動向量。舉例而言，隨著切片612-2及614-1中之每一者由不同核心CORE0及CORE1並行地處理，第一核心不可涉及第二圖像612的現正在處理的第二切片612-2。又，當切片612-1與612-2之間的邊緣可在處理切片614-1時在迴路內濾波操作下時切片614-1可不能夠涉及切片612-1之很少底部像素(在H264標準中，很少底部像素可為6個像 素)。
資料處理系統100A可編碼第三圖像614以藉由基於依賴性來判定匹配區塊(或參考區塊)的參考圖像及座標來避免或減小並行處理中切片SLICE2-2及SLICE3-1間的依賴性。舉例而言，當編碼第一切片614-1時，第一切片614-1中巨型區塊的運動向量可經判定以由使巨型區塊提及切片610-1、610-2及612-1中的一者而非第二切片612-2來避免依賴性，其中底部像素的某約束為由迴路內濾波操作進行處理。因此，並行處理上的依賴性可被減小。
資料處理系統100A可產生並提及運動約束切片群組以減小編碼切片時並行地處理的切片之間的依賴性。運動約束切片群組可包括限制參考圖像或由當前處理切片參考的先前圖像之參考區的資訊。運動約束切片群組可儲存於資料處理系統100A中的記憶體301、303或305，或核心230-1至230-N中每一者的記憶體中。
圖10為說明根據例示性實施例的圖像序列之概念圖，圖像中之每一者包括兩個影像塊。圖11為說明由兩個核心處理展示於圖10中的圖像序列之程序的概念圖。
展示於多個圖像640、642、644及646中之每一者中的箭頭說明處理方向或多個圖像640、642、644及646中多個影像塊的處理次序。
圖1中的控制器200A可包括兩個硬體編解碼器230-1及230-2。第一核心CORE0可為第一硬體編解碼器230-1，且第二核心CORE1可為第二硬體編解碼器230-2。 在一些例示性實施例中，圖像中的所有影像塊可由單一核心處理。
參看圖10，多個圖像640、642、644、646中之每一者可分別包括兩個影像塊TILE1-1及TILE1-2、TILE2-1及TILE2-2、TILE3-1及TILE3-2以及TILE4-1及TILE4-2。影像塊TILE1-1及TILE1-2、TILE2-1及TILE2-2、TILE3-1及TILE3-2以及TILE4-1及TILE4-2中的每一者可包括一或多個區塊。多個圖像640、642、644、646中之每一者可包括第一處理單元TILE1-1、TILE2-1、TILE3-1及TILE4-1，以及第二處理單元TILE2-1、TILE2-2、TILE3-2及TILE4-2。亦即，例如，圖像640之第一處理單元包括TILE1-1，且圖像640之第二處理單元包括TILE1-2。此處，多個圖像640、642、644、646中之每一者可為待編碼圖框、原始圖像、待編碼圖像之原始位元串流、待解碼圖框、經編碼圖像，或經由接收器介面270接收的經編碼位元串流EB等。
第一核心CORE0及第二核心CORE1的操作將參考圖1、圖2、圖10及圖11來描述。
在第一時間段T31中，第一核心CORE0可處理第一圖像640之第一影像塊TILE1-1。對於並行處理，影像塊延遲可被指派至第二核心CORE1。
在第二時間段T32中，第一核心CORE0可處理第一圖像640之第二影像塊TILE1-2，且第二核心CORE1可處理第二圖像642之第一影像塊TILE2-1。第一影像塊TILE2-1及第二影像塊TILE1-2的處理可在第二時間段T2中並行地 進行。如在上文所論述的狀況下，此處，「並行」表示，在第一影像塊TILE2-1及第二影像塊TILE1-2之處理中存在某重疊。亦即，雖然點線用於圖4、圖6、圖8、圖11、圖14中，但此等線僅出於易於描述而提供，且並不意欲表明用於處理之開始時間及結束時間準確地一致。舉例而言，圖11中的點線並非意欲表明，用於處理第一影像塊TILE2-1及第二影像塊TILE1-2的開始時間或結束時間準確地一致。然而，在一些例示性實施例中，開始時間可準確地一致，及/或結束時間可準確地一致。
另外，在第二時間段T32中，第一核心CORE0可基於第一圖像640中的第一影像塊TILE1-1之處理結果針對每一區塊對影像塊TILE1-1及TILE1-2的邊界進行迴路內濾波。亦即，在第二時間段T32中，第一CORE0可進行第二影像塊TILE1-2的處理及影像塊TILE1-1及TILE1-2的迴路內濾波，使得無額外時間用於迴路內濾波。
在第三時間段T33中，第一核心CORE0可處理第三圖像644之第一影像塊TILE3-1，且第二核心CORE1可處理第二圖像642之第二影像塊TILE2-2。第一影像塊TILE3-1及第二切片TILE2-2的處理可在第三時間段T33中並行地進行。
此外，在第三時間段T33中，第二核心CORE1可基於第二圖像642中之第一影像塊TILE2-1的處理結果針對每一區塊對影像塊TILE2-1及TILE2-2的邊界進行迴路內濾波。亦即，在第三時間段T33中，第二CORE1可進行第二影 像塊TILE2-2的處理及影像塊TILE2-1及TILE2-2的迴路內濾波，使得無額外時間用於迴路內濾波。
在第四時間段T34中，核心CORE0及CORE1中之每一核心可以與第三時間段T33中的操作類似的方式來繼續處理各別影像塊。
圖12為說明圖像序列的概念圖，圖像中的每一者分別包括使用水平分割而分割的兩個影像塊。
展示於多個圖像650、652、654及656中每一者中的箭頭說明多個圖像650、652、654及656中多個影像塊之處理方向或處理次序。
圖1中之控制器200A可包括兩個硬體編解碼器230-1及230-2。第一核心CORE0可為第一硬體編解碼器230-1，且第二核心CORE1可為第二硬體編解碼器230-2。第一核心CORE0及第二核心CORE1的操作將參看圖1、圖2、圖11及圖12描述。
參看圖12，多個圖像650、652、654、656中的每一者可分別包括兩個影像塊TILE1-1及TILE1-2、TILE2-1及TILE2-2、TILE3-1及TILE3-2以及TILE4-1及TILE4-2。影像塊TILE1-1及TILE1-2、TILE2-1及TILE2-2、TILE3-1及TILE3-2以及TILE4-1及TILE4-2中的每一者可包括一或多個區塊。多個圖像650、652、654、656中之每一者可分別包括第一處理單元TILE1-1、TILE2-1、TILE3-1及TILE4-1，且分別包括第二處理單元TILE2-1、TILE2-2、TILE3-2及TILE4-2。此處，多個圖像650、652、654、656中的每一者 可為待編碼圖框、原始圖像、待編碼圖像的原始位元串流、待解碼圖框、經編碼圖像，或經由接收器介面270接收的經編碼位元串流EB等。
在第一時間段T31中，第一核心CORE0可處理第一圖像650之第一影像塊TILE1-1。對於並行處理，影像塊延遲可被指派至第二核心CORE1。
在第二時間段T32中，第一核心CORE0可處理第一圖像650之第二影像塊TILE1-2，且第二核心CORE1可處理第二圖像652之第一影像塊TILE2-1。第一影像塊TILE2-1及第二影像塊TILE1-2之處理可在第二時間段T32中並行地進行。
另外，在第二時間段T32中，第一核心CORE0可基於第一圖像650中之第一影像塊TILE1-1的處理結果針對每一區塊對影像塊TILE1-1及TILE1-2的邊界進行迴路內濾波。亦即，在第二時間段T32中，第一CORE0可進行第二影像塊TILE1-2的處理及影像塊TILE1-1及TILE1-2的迴路內濾波，使得無額外時間用於迴路內濾波。
在第三時間段T33中，第一核心CORE0可處理第三圖像654之第一影像塊TILE3-1，且第二核心CORE1可處理第二圖像652之第二影像塊TILE2-2。第一影像塊TILE3-1及第二切片TILE2-2的處理可在第三時間段T33中並行地進行。
此外，在第三時間段T33中，第二核心CORE1可基於第二圖像652中之第一影像塊TILE2-1的處理結果針對 每一區塊對影像塊TILES2-1及TILE2-2的邊界進行迴路內濾波。亦即，在第三時間段T33中，第二CORE1可進行第二影像塊TILE2-2的處理及影像塊TILE2-1及TILE2-2之迴路內濾波，使得無額外時間用於迴路內濾波。
在第四時間段T34中，核心CORE0及CORE1中之每一核心可以與第三時間段T33中的操作類似的方式來繼續處理各別影像塊。
圖13為說明圖像序列的概念圖，圖像中的每一者包括分別具有水平分區及垂直分區兩者的四個影像塊。圖14為說明由兩個核心處理展示於圖13中的圖像序列之程序的概念圖。
展示於多個圖像660、662及664中之每一者中的箭頭說明多個圖像660、662及664中多個影像塊之處理方向或處理次序。
圖1中之控制器200A可包括兩個硬體編解碼器230-1及230-2。第一核心CORE0可為第一硬體編解碼器230-1，且第二核心CORE1可為第二硬體編解碼器230-2。在一些例示性實施例中，圖像中之所有影像塊可由單一核心處理。第一核心CORE0及第二核心CORE1之操作將參考圖1、圖2、圖13及圖14來描述。
參看圖13，多個圖像660、662及664中之每一者可分別包括四個影像塊TILE1-1至TILE1-4、TILE2-1至TILE2-4以及TILE3-1至TILE3-4。影像塊TILE1-1至TILE1-4、TILE2-1至TILE2-4以及TILE3-1至TILE3-4中的每一者可包 括一或多個區塊。多個圖像660、662及664中之每一者可包括分別具有兩個影像塊TILE1-1及TILE1-2、TILE2-1及TILE2-2以及TILE3-1及TILE3-2的第一處理單元，及分別具有兩個影像塊TILE1-3及ILE1-4、TILE2-3及TILE2-4以及TILE3-3及TILE3-4的第二處理單元。此處，多個圖像660、662及664中的每一者可為待編碼圖框、原始圖像、待編碼圖像的原始位元串流、待解碼圖框、經編碼圖像，或經由接收器介面270接收的經編碼位元串流EB等。
在第一時間段T51中，第一核心CORE0可基於第一影像塊TILE1-1之處理結果針對每一區塊來處理第一圖像660之第一影像塊TILE1-1及第二影像塊TILE1-2且對第一圖像660的影像塊TILE1-1及TILE1-2之邊界進行迴路內濾波。對於並行處理，兩個影像塊延遲可被指派至第二核心CORE1。
在第二時間段T52中，第一核心CORE0可處理第一圖像660之第三影像塊TILE1-3及第四影像塊TILE1-4，且第二核心CORE1可處理第二圖像662之第一影像塊TILE2-1及第二影像塊TILE2-2。第三影像塊TILE1-3及第四影像塊TILE1-4的處理以及第一影像塊TILE2-1及第二影像塊TILE2-2的處理可在第二時間段T52中並行地進行。如在上文所論述的狀況下，此處，「並行」表示在影像塊的處理中存在某重疊。亦即，雖然點線用於圖4、圖6、圖8、圖11、圖14中，但此等線僅出於易於描述而提供，且並不意欲表明用於處理之開始時間及結束時間準確地一致。然而，在 一些例示性實施例中，開始時間可準確地一致，及/或結束時間可準確地一致。
另外，在第二時間段T52中，第一核心CORE0可基於第一圖像660中的第一影像塊TILE1-1之處理結果針對每一區塊對影像塊TILE1-1及TILE1-3的邊界進行迴路內濾波。
此外，在第二時間段T52中，第一核心CORE0可基於第一圖像660中的第一影像塊TILE1-2之處理結果針對每一區塊對影像塊TILE1-2及TILE1-4的邊界進行迴路內濾波。
在第二時間段T52中，第一核心CORE0可基於第一圖像660中之第一影像塊TILE1-3之處理結果針對每一區塊對影像塊TILE1-3及TILE1-4的邊界進行迴路內濾波。
在第二時間段T52中，第二核心CORE1可基於第一影像塊TILE2-1之處理結果針對每一區塊對第二圖像662之TILE2-1及TILE2-2之邊界進行迴路內濾波。
亦即，對經處理影像塊之邊界的迴路內濾波在第二時段T52中進行，使得無額外時間用於迴路內濾波。
在第三時間段T53中，核心CORE0及CORE1可以與第二時間段T52中的操作類似之方式來繼續處理各別影像塊。
圖15為說明展示於圖1中之硬體編解碼器的方塊圖。
參看圖1及圖15，硬體編解碼器230-1可包括選擇 電路701、編碼器700、解碼器800及記憶體MEM1。
當選擇信號SEL具有第一位準(例如，低位準)時，選擇電路701可回應於選擇信號SEL輸出影像資料或視訊資料INV至編碼器700。當選擇信號SEL具有第二位準(例如，高位準)時，選擇電路701可回應於選擇信號SEL輸出經編碼位元串流EBS至解碼器800。
選擇信號SEL可由CPU210A提供。影像資料或視訊資料INV可經由攝影機介面250提供，且經編碼位元串流EB可經由接收器介面270或記憶體介面240來提供。
編碼器700可編碼來自選擇電路701之所輸出影像資料或輸出的視訊資料INV，且由經編碼位元串流輸出經編碼影像資料或經編碼視訊資料至解碼器800。
解碼器800可解碼自選擇電路701輸出的經編碼位元串流EBS或自編碼器700輸出的經編碼位元串流，且產生經重建構影像資料或經重建構視訊資料RV。經重建構影像資料或經重建構視訊資料RV可經由顯示介面260顯示於顯示器40上。
在一些例示性實施例中，編碼器700或解碼器800可將經重建構影像資料或經重建構視訊資料RV儲存於記憶體MEM1中。編碼器700或解碼器800可進行記憶體MEM1中所儲存的經重建影像資料或所儲存的經重建構視訊資料的迴路內濾波。
在一些例示性實施例中，編碼器700及解碼器800中之每一者可包括根據H.264視訊寫碼標準或HEVC視訊寫 碼標準或支援迴路內解塊濾波器的任何其他標準界定的迴路內濾波。
圖16為展示於圖15中之編碼器的方塊圖。
參看圖15及圖16，編碼器700可包括預測器710、減法器720、變換器730、量化器740、熵編碼器750、反量化器760、反變換器770、加法器780及迴路內濾波器790。
預測器710可包括運動估計器712及運動補償器714。預測器710可預測當前區塊，產生預測區塊並輸出所預測區塊。詳言之，預測器710可預測當前區塊中每一像素的像素值，且產生包括每一像素之所預測像素值的所預測區塊。當進行框間預測時，預測器710可包括運動估計器712及運動補償器714。運動估計器712可被稱作運動向量估計器。
運動估計器712或運動向量估計器712可藉由對應於當前區塊之區塊模式或預定義區塊模式的區塊基於至少一參考圖像估計當前區塊的運動向量，且判定當前區塊的運動向量。區塊大小可為16×16、16×8、8×16、8×8、8×4、4×8或4×4。
運動補償器714可基於自運動估計器712輸出的當前區塊之運動估計向量而產生所預測區塊，且輸出所預測區塊。亦即，運動補償器714可輸出由當前區塊定址之參考圖像中的區塊作為所預測區塊。
減法器720可自具有視訊資料INV的當前區塊減去所預測區塊，且產生殘餘區塊。減法器720可計算當前區 塊之每一像素與所預測區塊之每一像素之間的差異，且產生包括殘餘信號的殘餘區塊。
變換器730可將殘餘信號自時域變換至頻域，且量化器740可量化變換器730之輸出，且輸出經量化殘餘區塊。變換器730可將離散餘弦變換DCT用於將殘餘信號變換至頻域。經變換至頻域的殘餘信號可為變換係數。
熵編碼器750可編碼自量化器740輸出的經量化殘餘區塊，且輸出經編碼位元串流。
反變換器770可執行反量化殘餘區塊的反變換，且產生經重建構殘餘區塊。
加法器780可相加來自預測器710之所預測區塊與自反變換器770輸出的經重建構殘餘區塊，並重建構當前區塊。
迴路內濾波器790可進行經重建構當前區塊的迴路內濾波，且將經濾波當前區塊輸出至預測器710。
圖17為圖15中展示之解碼器的方塊圖。
參看圖15至圖17，解碼器800可包括熵解碼器810、反量化器820、反變換器830、加法器850及迴路內濾波器860。
熵解碼器810可解碼所接收編碼位元串流EBS或自編碼器700輸出的經編碼位元串流，且產生經量化殘餘區塊。
反量化器820可進行對自熵解碼器810輸出的經量化殘餘區塊的反量化，並產生反量化殘餘區塊。
反變換830可進行反量化殘餘區塊的反變換，且產生經重建殘餘區塊。
運動補償器840可基於包括於自迴路內濾波器860輸出的經重建區塊中之運動向量而預測當前區塊，且輸出經預測區塊。
加法器850可藉由相加自迴路內濾波器860輸出的經重建殘餘區塊與自運動補償器840輸出的經預測區塊而重建當前區塊，且輸出經重建當前區塊。
迴路內濾波器可進行經重建當前區塊之迴路內濾波，且輸出經重建當前區塊RV。亦即，迴路內濾波器可由區塊輸出經重建視訊資料RV。
在一些例示性實施例中，迴路內濾波器790及860可各自包括解塊濾波器及樣本適應性偏移(SAO)濾波器。
圖18為說明根據例示性實施例之資料處理系統的方塊圖。
參看圖18，資料處理系統100B可包括控制器200B、多個記憶體301、303及305，以及顯示器400。在一些例示性實施例中，資料處理系統100B可進一步包括攝影機500。
控制器200B可以積體電路(IC)、系統單晶片(SoC)、應用處理器(AP)及/或行動AP等來體現。
控制器200B可包括CPU 210A、GPU 220、多個硬體編解碼器230、記憶體介面(I/F)240、顯示介面(I/F)260及接收器介面(I/F)270。當資料處理系統100A進一步包括攝 影機500時，控制器200A可進一步包括攝影機介面(I/F)250。
展示於圖18中之控制器200B鑒於結構及操作等於或類似於展示於圖1中的控制器200A，除包括於硬體編解碼器中之多個編解碼器231-1至231-N以外。
多個編解碼器231-1至231-N中之每一者的操作可等於或類似於圖1中多個硬體編解碼器230-1至230-N中之每一者的操作。另外，多個編解碼器231-1至231-N中之每一者可具有對應於記憶體MEM1至MEMN中之每一者的記憶體。
多個編解碼器231-1至231-N中之每一者可包括參看圖15至圖17描述的組件701、700及800。描述於圖4至圖14中的第一核心CORE0、第二核心CORE1及第三核心CORE2可分別對應於第一核心231-1、第二核心231-2及第三核心231-3。
圖19為說明根據例示性實施例之資料處理系統的方塊圖。
參看圖19，資料處理系統100C可包括控制器200C、多個記憶體301、303及305，以及顯示器400。在一些例示性實施例中，資料處理系統100C可進一步包括攝影機500。
控制器200C可以積體電路(IC)、系統單晶片(SoC)、應用處理器(AP)及/或行動AP等來體現。
控制器200C可包括CPU 210B、GPU 220、多個 硬體編解碼器230、記憶體介面(I/F)240、顯示介面(I/F)260及接收器介面(I/F)270。當資料處理系統100C進一步包括攝影機500時，控制器200C可進一步包括攝影機介面(I/F)250。
展示於圖18中之控制器200C鑒於結構及操作等於或類似於展示於圖1中的控制器200A，除CPU 210B包括多個核心CORE1至COREN以外。
多個核心CORE1至COREN中之每一者的操作可等於或類似於圖1中多個硬體編解碼器230-1至230-N中之每一者的操作。另外，多個編解碼器231-1至231-N中之每一者可具有對應於記憶體MEM1至MEMN中之每一者的記憶體(例如，快取記憶體)。
多個核心CORE1至COREN中之每一者可執行軟體編解碼器。當N為3時，描述於圖4至圖14中的第一核心CORE0、第二核心CORE1及第三核心CORE2可分別對應於圖19中之第一核心CORE1、第二核心CORE2及第三核心CORE2。
由核心CORE1至COREN中之每一者執行的軟體編解碼器可進行編碼、解碼、包括迴路內濾波之編碼或包括參看圖4至圖14之迴路內濾波的解碼。
圖20為說明根據例示性實施例的由展示於圖1、圖18及圖19中的資料處理系統處理視訊資料的方法之流程圖。處理方法可為(例如)編碼或解碼。
參看圖1至圖20，在操作S100中，每一圖像被指 派至核心。舉例而言，視訊資料中之第一圖像、第二圖像及第三圖像中的每一者可被指派有用於處理視訊資料的第一核心及第二核心中之一者。第一圖像、第二圖像及第三圖像中之每一者可分別包括第一切片(或第一影像塊)及第二切片(或第二影像塊)。
在操作S110中，第一圖像中之第一切片(或第一影像塊)可由第一核心處理。在操作S120中，第二圖像中之第一切片(或第一影像塊)可在第一圖像之第二切片(或第二影像塊)由第一核心處理的同時由第二核心並行地處理。在操作S120中，第一核心可基於第一圖像之第一切片的處理結果進一步進行第一圖像之第一切片及第二切片的迴路內濾波。在操作S130中，第三圖像中之第一切片(或第一影像塊)可在第二圖像之第二切片(或第二影像塊)由第二核心處理的同時由第三核心並行地處理。在操作S130中，第二核心可基於第二圖像之第一切片的處理結果進一步進行第二圖像之第一切片及第二切片的迴路內濾波。
如上文所描述，描述於圖1至圖14以及圖18至圖20中之解碼視訊資料的方法可藉由將多個圖像中之每一者指派至多個核心中之每一者並由多個核心並行地處理多個圖像而類似地用於編碼視訊資料的方法。
儘管已參考本發明概念的例示性實施例描述了本發明概念，但一般熟習此項技術者應理解，可在不脫離如藉由以下申請專利範圍界定的本發明概念之精神及範疇的情況下，進行形式及細節的各種改變。
610、612、614、616:圖像
610-1、612-1、614-1、616-1:第一切片/第一處理單元
610-2、612-2、614-2、616-2:第二切片/第二處理單元

Claims (21)

  1. 一種應用處理器，其包含：一第一核心，其經組配以處理包括一第一處理單元及一第二處理單元之一第一圖像；以及一第二核心，其經組配以處理包括一第三處理單元及一第四處理單元之一第二圖像，其中該第一核心及該第二核心經組配以並行地分別進行該第二處理單元及該第三處理單元之處理；並且其中該第一核心經組配以基於該第一圖像之一處理複雜度將該第一圖像劃分成該第一處理單元及該第二處理單元，該第二核心經組配以基於該第二圖像之一處理複雜度將該第二圖像劃分成該第三處理單元及該第四處理單元，且當該第二處理單元中之切片的一數目不同於該第三處理單元中之切片的一數目時，該第一核心經組配以在一第一時間段中完成該第二處理單元之該處理且該第二核心經組配以在該第一時間段中完成該第三處理單元之該處理。
  2. 如請求項1之應用處理器，其中該第一核心經組配以基於該第一圖像之一處理複雜度將該第一圖像劃分成該第一處理單元及該第二處理單元，該第二核心經組配以基於該第二圖像之一處理複 雜度將該第二圖像劃分成該第三處理單元及該第四處理單元，且當該第二處理單元中之影像塊的一數目不同於該第三處理單元中之影像塊的一數目時，該第一核心經組配以在一第一時間段中完成該第二處理單元之該處理且該第二核心經組配以在該第一時間段中完成該第三處理單元之該處理。
  3. 如請求項1之應用處理器，其中該第一核心包含符合一H.264視訊寫碼標準之一迴路內濾波器，且其中該第二核心經組配以在該第一核心處理該第二處理單元並使用該迴路內濾波器進行該第二處理單元中之一經處理區塊的迴路內濾波的同時處理該第三處理單元。
  4. 如請求項1之應用處理器，其中該第一核心包含符合一高效率視訊寫碼(HEVC)標準之一迴路內濾波器，且其中該第二核心經組配以在該第一核心處理該第二處理單元並使用該迴路內濾波器進行該第二處理單元中之一經處理區塊的迴路內濾波的同時處理該第三處理單元。
  5. 如請求項1之應用處理器，其中該第一處理單元、該第二處理單元、該第三處理單元及該第四處理單元中的每一者包括至少一個切片。
  6. 如請求項1之應用處理器，其中該第一處理單元、該第二處理單元、該第三處理單元及該第四處理單元中的每 一者包括至少一個影像塊。
  7. 如請求項1之應用處理器，其中該第一核心係以一第一硬體編解碼器體現且該第二核心係以一第二硬體編解碼器體現。
  8. 如請求項1之應用處理器，其中該第一核心為一中央處理單元(CPU)之一第一核心且該第二核心為該CPU之一第二核心。
  9. 如請求項1之應用處理器，其中該第二核心經組配以在自藉由該第一核心處理該第一處理單元的一處理時間之一延遲之後進行該第三處理單元的處理。
  10. 如請求項1之應用處理器，其中該第二處理單元之該處理的一處理時間的一部分與該第三處理單元之該處理的一處理時間的一部分重疊。
  11. 一種系統單晶片，其包含：一接收器介面，其經組配以接收包括一第一處理單元及一第二處理單元之一第一圖像、及包括一第三處理單元及一第四處理單元之一第二圖像；一第一核心，其經組配以處理該第一圖像；以及一第二核心，其經組配以處理該第二圖像，其中該第一核心及該第二核心經組配以並行地分別進行該第二處理單元及該第三處理單元之處理；並且其中該第一核心經組配以基於該第一圖像之一處理複雜度將該第一圖像劃分成該第一處理單元及該第二處理單元， 該第二核心經組配以基於該第二圖像之一處理複雜度將該第二圖像劃分成該第三處理單元及該第四處理單元，且當該第二處理單元中之切片的一數目不同於該第三處理單元中之切片的一數目時，該第一核心經組配以在一第一時間段中完成該第二處理單元之該處理且該第二核心經組配以在該第一時間段中完成該第三處理單元之該處理。
  12. 如請求項11之系統單晶片，其中當該第二處理單元中之影像塊的一數目不同於該第三處理單元中之影像塊的一數目時，該第一核心經組配以在一第一時間段中完成該第二處理單元的該處理且該第二核心經組配以在該第一時間段中完成該第三處理單元的該處理。
  13. 如請求項11之系統單晶片，其中該第一核心包含符合一H.264視訊寫碼標準之一迴路內濾波器，且其中該第二核心經組配以在該第一核心處理該第二處理單元並使用該迴路內濾波器進行該第二處理單元中之一經處理區塊的迴路內濾波的同時處理該第三處理單元。
  14. 如請求項11之系統單晶片，其中該第一核心包括符合一高效率視訊寫碼(HEVC)標準之一迴路內濾波器，且其中該第二核心經組配以在該第一核心處理該第二處理單元並使用該迴路內濾波器進行該第二處理單元中之一經處理區塊的迴路內濾波的同時處理該第三 處理單元。
  15. 一種用於處理視訊資料之方法，其包含：將該視訊資料之一第一圖像指派至一第一核心及將該視訊資料之一第二圖像指派至一第二核心；藉由該第一核心處理該第一圖像之一第一處理單元；藉由該第一核心處理該第一圖像之一第二處理單元；與該藉由該第一核心處理該第二處理單元並行地藉由該第二核心處理該第二圖像之一第三處理單元；以及基於該第一處理單元之一處理結果進行該經處理第一處理單元及該經處理第二處理單元的迴路內濾波；並且其中該第一核心經組配以基於該第一圖像之一處理複雜度將該第一圖像劃分成該第一處理單元及該第二處理單元，該第二核心經組配以基於該第二圖像之一處理複雜度將該第二圖像劃分成該第三處理單元及一第四處理單元，且當該第二處理單元中之切片的一數目不同於該第三處理單元中之切片的一數目時，該第一核心經組配以在一第一時間段中完成該第二處理單元之該處理且該第二核心經組配以在該第一時間段中完成該第三處理 單元之該處理。
  16. 如請求項15之方法，其中該第一處理單元、該第二處理單元及該第三處理單元中的每一者包括至少一個切片或影像塊。
  17. 如請求項15之方法，其中該視訊資料包含奇數圖像及偶數圖像，該視訊資料之所有該等奇數圖像經指派至該第一核心，且該視訊資料之所有該等偶數圖像經指派至該第二核心直至該視訊資料之處理完成為止。
  18. 如請求項15之方法，其進一步包含：將該視訊資料之一第三圖像指派至一第三核心；以及與該處理該第二圖像之該第三處理單元並行地藉由該第三核心處理該第三圖像之一第五處理單元。
  19. 一種應用處理器，其包含：一第一核心；以及一第二核心，其中該第一核心在該第二核心不進行處理的同時處理一第一圖像之一第一區塊集合，且該第一核心在該第二核心處理一第二圖像之一第三區塊集合的同時處理該第一圖像之一第二區塊集合；並且其中該第一核心經組配以基於該第一圖像之一處理複雜度將該第一圖像劃分成該第一區塊集合及該第二區塊集合，該第二核心經組配以基於該第二圖像之一處理複 雜度將該第二圖像劃分成該第三區塊集合及一第四區塊集合，且當該第二區塊集合中之切片的一數目不同於該第三區塊集合中之切片的一數目時，該第一核心經組配以在一第一時間段中完成該第二區塊集合之該處理且該第二核心經組配以在該第一時間段中完成該第三區塊集合之該處理。
  20. 如請求項19之應用處理器，其中該第一核心處理該第一圖像之該第二區塊集合且該第二核心並行地處理該第二圖像之該第三區塊集合。
  21. 如請求項19之應用處理器，其中該第一核心在該第二核心開始處理該第二圖像之該第三區塊集合的同時開始處理該第一圖像之該第二區塊集合。
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