TWI661303B - 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置 - Google Patents

存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置 Download PDF

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Abstract

本發明揭露一種存取一快閃記憶體模組的方法，其包含有：建立一實體位址至邏輯位址對照表；建立一邏輯位址群組記錄表，其中該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態；接收一讀取命令以要求讀取該快閃記憶體模組中的一資料，其中該讀取命令包含了一特定邏輯位址；以及根據該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到該與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。

Description

存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
本發明有關於快閃記憶體，尤指一種存取快閃記憶體模組的方法及相關的快閃記憶體控制器。
在快閃記憶體控制器操作的過程中通常會在本身的緩衝記憶體中儲存一實體位址至邏輯位址對照表或是至少一個邏輯位址至實體位址對照表，而在快閃記憶體控制器接收到一讀取命令時可以從上述對照表搜尋出所需的實體位址。然而，隨著區塊的大小增加及所包含的資料頁也跟著變多的情形下，上述對照表的大小也會大幅增加，因此搜尋出所需之實體位址的時間也會增加許多，因此影響到快閃記憶體控制器的效能。
因此，本發明的目的之一在於提出一種存取快閃記憶體模組的方法，其可以在快閃記憶體控制器接收到讀取命令時有效率地搜尋出所需的實體位址，以改善快閃記憶體控制器的效能。
在本發明的一個實施例中，揭露了一種存取一快閃記憶體模組的方法，其包含有：建立一實體位址至邏輯位址對照表，其包含了連續的實體位址及其對應之邏輯位址；建立一邏輯位址群組記錄表，其中該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；接收一讀取命令以要求讀取該快閃記憶體模組中的一資料，其中該讀取命令包含了一特定邏輯位址；以及根據該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到該與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
在本發明的另一個實施例中，揭露了一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，且該快閃記憶體控制器包含有一唯讀記憶體、一微處理器以及一記憶體。該唯讀記憶體係用來儲存一程式碼；該微處理器係用來執行該程式碼以控制對該快閃記憶體模組之存取；以及該記憶體儲存了一實體位址至邏輯位址對照表以及一邏輯位址群組記錄表，其中該實體位址至邏輯位址對照表包含了連續的實體位址及其對應之邏輯位址，且該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；其中當該微處理器接收一讀取命令以要求讀取該快閃記憶體模組中的一資料時，該微處理器根據該讀取命令所包含之該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到該與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
在本發明的另一個實施例中，揭露了一種電子裝置，其包含有一快閃記憶體模組以及一快閃記憶體控制器，其中該快閃記憶體控制器係用來存取該快閃記憶體模組，並建立一實體位址至邏輯位址對照表以及一邏輯位址群組記錄表，其包含了連續的實體位址及其對應之邏輯位址，其中該實體位址至邏輯位址對照表包含了連續的實體位址及其對應之邏輯位址，且該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；其中當該快閃記憶體控制器接收一讀取命令以要求讀取該快閃記憶體模組中的一資料時，該快閃記憶體控制器根據該讀取命令所包含之該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到該與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
參考第1圖，第1圖為依據本發明一實施例之一種記憶裝置100的示意圖。記憶裝置100包含有一快閃記憶體（Flash Memory）模組120以及一快閃記憶體控制器110，且快閃記憶體控制器110用來存取快閃記憶體模組120。依據本實施例，快閃記憶體控制器110包含一微處理器112、一唯讀記憶體（Read Only Memory, ROM）112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取（Access）。控制邏輯114包含了一編碼器132以及一解碼器134，其中編碼器132用來對寫入到快閃記憶體模組120中的資料進行編碼以產生對應的校驗碼(或稱，錯誤更正碼(Error Correction Code)，ECC)，而解碼器134用來將從快閃記憶體模組120所讀出的資料進行解碼。
於典型狀況下，快閃記憶體模組120包含了多個快閃記憶體晶片，而每一個快閃記憶體晶片包含複數個區塊（Block），而該控制器（例如：透過微處理器112執行程式碼112C之快閃記憶體控制器110）對快閃記憶體模組120進行抹除資料運作係以區塊為單位來進行。另外，一區塊可記錄特定數量的資料頁（Page），其中該控制器（例如：透過微處理器112執行程式碼112C之記憶體控制器110）對快閃記憶體模組120進行寫入資料之運作係以資料頁為單位來進行寫入。在本實施例中，快閃記憶體模組120為一立體NAND型快閃記憶體(3D NAND-type flash)。
實作上，透過微處理器112執行程式碼112C之快閃記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體模組120之存取運作（尤其是對至少一區塊或至少一資料頁之存取運作）、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置（Host Device）130溝通。緩衝記憶體116係以隨機存取記憶體（Random Access Memory, RAM）來實施。例如，緩衝記憶體116可以是靜態隨機存取記憶體（Static RAM, SRAM），但本發明不限於此。
在一實施例中，記憶裝置100可以是可攜式記憶裝置（例如：符合SD/MMC、CF、MS、XD標準之記憶卡），且主裝置130為一可與記憶裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦…等等。而在另一實施例中，記憶裝置100可以是固態硬碟或符合通用快閃記憶體儲存(Universal Flash Storage，UFS)或嵌入式多媒體記憶卡(Embedded Multi Media Card，EMMC)規格之嵌入式儲存裝置，以設置在一電子裝置中，例如設置在手機、筆記型電腦、桌上型電腦之中，而此時主裝置130可以是該電子裝置的一處理器。
參考第2圖，其為根據本發明一實施例之存取快閃記憶體模組120的流程圖。在步驟200中，流程開始。在步驟200中，流程開始。在步驟202中，快閃記憶體控制器110接收來自主裝置130的至少一寫入命令，以將多筆資料寫入至快閃記憶體模組120的一區塊中。在本實施例中，參考第3圖，快閃記憶體模組120包含了多個快閃記憶體晶片310、320，每一個快閃記憶體晶片包含了多個區塊B0~B_M，而每一個區塊包含了N個資料頁P0~PN。在以下的說明中，快閃記憶體控制器110係將資料循序寫入到快閃記憶體晶片310的區塊B_0，然而，需注意的是，上述的“區塊”在實作上也可以是包含了多個晶片之位於不同平面(plane)的多個區塊(一般稱為“超級區塊”)，舉例來說，假設快閃記憶體晶片310、320均包含了兩個平面(plane)，而區塊B_0及B_M是位於不同的平面，則快閃記憶體晶片310的區塊B_0、B_M以及快閃記憶體晶片320的區塊B_0、B_M可以構成一個超級區塊。
在資料寫入至區塊B_0之前，微處理器112會建立一實體位址至邏輯位址對照表(以下稱P2L對照表)300，並儲存在緩衝記憶體116之中，其中P2L對照表300包含區塊B_0中的連續之資料頁的實體位址P0~PN，以及所對應之邏輯位址。詳細來說，快閃記憶體控制器110首先將來自主裝置130且具有邏輯位址LBA_5的資料寫入至資料頁P0中，接著，依序將來自主裝置130且具有邏輯位址LBA_500、LBA_350、LBA_6、LBA_7、LBA_100的資料分別寫入至資料頁P1~P5。此外，在區塊B_0的所有資料頁P0~PN都完成資料寫入之後，微處理器112可將P2L對照表300儲存至快閃記憶體模組120。需注意的是，在本實施例中，邏輯位址的序號代表著其順序，而連續的序號代表著連續的邏輯位址。
另一方面，微處理器112另外記錄了如第4圖所示之一邏輯位址群組記錄表400，並儲存在緩衝記憶體116中，其中邏輯位址群組記錄表400標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示P2L對照表300中是否有記錄位於該邏輯位址群組之中的任一邏輯位址。在本實施例中，參考第4圖，邏輯位址群組記錄表400至少包含了多個邏輯位址群組LBAG1~LBAG5，而每一個邏輯位址群組係包含了一邏輯位址範圍，例如邏輯位址群組LBAG1包含了邏輯位址 LBA_0~LBA_255、邏輯位址群組LBAG2包含了邏輯位址 LBA_256~LBA_511、邏輯位址群組LBAG3包含了邏輯位址 LBA_512~LBA_767、邏輯位址群組LBAG4包含了邏輯位址 LBA_768~LBA_1023、邏輯位址群組LBAG5包含了邏輯位址 LBA_1024~LBA_1279；此外，邏輯位址群組記錄表400係用一個位元來表示每一個邏輯位址群組的狀態，例如由於P2L對照表記錄了LBA_5~LBA_7、LBA_100、LBA_350、LBA_500，故邏輯位址群組LBAG1及LBAG2的狀態被設為數位值“1”；而由於P2L對照表並未包含邏輯位址LBA_512~LBA_1279，故邏輯位址群組LBAG3~LBAG5的狀態被設為數位值“0”。
需注意的是第4圖所示的邏輯位址群組記錄表400僅是一個範例說明，而非是作為本發明的限制。只要邏輯位址群組記錄表400可以用來表達P2L對照表300中是否有記錄位於各個邏輯位址群組之中的任一邏輯位址，其細節內容可以有不同的變化，而這些設計上的變化均應隸屬於本發明的範疇。
另外，在本實施例中，每一個邏輯位址群組LBAG1~LBAG5的邏輯位址範圍相同於在記憶裝置100中所使用之一邏輯位址至實體位址對照表(以下稱L2P對照表)的邏輯位址範圍。舉例來說，參考第5圖，其為多個L2P對照表的示意圖，其中每一個L2P對照表，例如圖示的510_1、510_2，包含了連續的邏輯位址及對應的實體位址。
在步驟204中，快閃記憶體控制器110接收到來自主裝置130的一讀取命令，以要求自快閃記憶體模組120中讀取具有一特定邏輯位址的資料。接著，在步驟206中，微處理器112判斷該特定邏輯位址所對應的一邏輯位址群組的狀態是否為數位值“1” ，若是，流程進入步驟208；若否，則流程進入步驟212。舉例來說，假設特定邏輯位址為LBA_30，則由於LBA_30位於具有狀態“1”的邏輯位址群組LBAG1，故流程會進入到步驟208；而假設特定邏輯位址為LBA_700，則由於LBA_700位於具有狀態“0”的邏輯位址群組LBAG3，故流程會進入到步驟212。
在步驟208中，微處理器112搜尋P2L對照表300，並判斷特定邏輯位址是否位於P2L對照表300中。若是，流程進入步驟210；若否，則流程進入步驟212。在步驟210中，微處理器112可以直接地從儲存在緩衝記憶體116中的P2L對照表300中來搜尋出特定邏輯位址所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中找到儲存在該實體位址的資料。
在步驟212中，由於特定邏輯位址所對應到的邏輯位址群組的狀態為“0”，因此代表著P2L對照表300中並未儲存有關於特定邏輯位址的資訊(亦即，區塊B_0未包含具有特定邏輯位址的資料)，因此，微處理器112便不需要對P2L對照表300進行搜尋的操作，而直接地判斷緩衝記憶體116上是否具有包含特定邏輯位址的L2P對照表。舉例來說，假設特定邏輯位址為LBA_700，則微處理器112判斷緩衝記憶體116中是否儲存具有LBA_512~LBA_767相關資訊的L2P對照表，若是，流程進入步驟214；若否，流程進步入步驟216。
在步驟214中，由於緩衝記憶體116儲存具有LBA_512~LBA_767相關資訊的L2P對照表，故微處理器112可以直接自此L2P對照表中讀取搜尋出特定邏輯位址LBA_700所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中讀取儲存在該實體位址的資料。
在步驟216中，由於緩衝記憶體116不具有LBA_512~LBA_767相關資訊的L2P對照表，故微處理器112自快閃記憶體模組120中讀取具有LBA_512~LBA_767相關資訊的L2P對照表並儲存到緩衝記憶體116中。接著，在步驟218中，微處理器112自載入的L2P對照表中讀取搜尋出特定邏輯位址LBA_700所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中讀取儲存在該實體位址的資料。
後續流程可以回到步驟202以繼續將資料寫入區塊B_0並同步建立/更新P2L對照表300與邏輯位址群組記錄表400，或是進入步驟204以接收下一個讀取命令。另外，若是快閃記憶體控制器110繼續對區塊B_0進行資料寫入，則由於所寫入的資料有可能是先前寫入資料的更新資料(亦即，具有相同的邏輯位址)，因此，為了避免後續的查找錯誤，一旦區塊B_0有資料寫入，先前因為讀取命令所載入的一或多個L2P對照表會被設為無效，亦即緩衝記憶體116中的L2P對照表會被標記為無效或是刪除。
參考以上的實施例所述，當微處理器112接收到讀取命令的時候，會直接參考儲存在緩衝記憶體116中的邏輯位址群組記錄表400來判斷讀取命令所包含的邏輯位址是否有可能包含在P2L對照表300中，而若是邏輯位址群組記錄表400指出讀取命令所包含的邏輯位址不存在於P2L對照表300時，微處理器112便不需要對P2L對照表300進行搜尋，而可以直接從緩衝記憶體116的L2P對照表、或是自快閃記憶體模組120所載入的L2P對照表來取得所需的實體位址。因此，本發明之實施例可以確實降低無效讀取P2L對照表的次數，故可以加速快閃記憶體控制器的讀取速度，增進系統效能。另一方面，由於邏輯位址群組記錄表400僅需要很少的記憶體空間，故不會對緩衝記憶體116有實質影響。
此外，在上述的實施例中，邏輯位址群組記錄表400係被使用在快閃記憶體控制器110接收到讀取命令的情形下，然而，在其他的實施例中，邏輯位址群組記錄表400亦可被用在其他任何需要搜尋P2L對照表300操作中。舉例來說，在某些情形下，由於P2L對照表300中具有最新的資訊，故微處理器112會需要使用P2L對照表300來更新自快閃記憶體模組120所載入的多個L2P對照表(例如第5圖的510_1及510_2)，而此時微處理器112便可以參考邏輯位址群組記錄表400來決定要對哪些L2P對照表進行更新操作(沒有被記錄在邏輯位址群組記錄表400的便不需要處理)，以避免進行無效的更新操作。具體來說，參考第6圖，其為根據本發明另一實施例之存取快閃記憶體模組120的流程圖。在步驟600中，流程開始。在步驟602中，快閃記憶體控制器110接收來自主裝置130的至少一寫入命令，以將多筆資料寫入至快閃記憶體模組120的一區塊中。在以下的說明中，快閃記憶體控制器110係將資料循序寫入到的3圖所示之快閃記憶體晶片310的區塊B_0。
另一方面，在資料寫入至區塊B_0之前，微處理器112會建立一P2L對照表，例如第3圖所示的P2L對照表300，並儲存在緩衝記憶體116之中；以及微處理器112另外記錄了如第4圖所示之邏輯位址群組記錄表400，並儲存在緩衝記憶體116中。
在步驟604中，快閃記憶體控制器110接收到來自主裝置130的一第一讀取命令，以要求自快閃記憶體模組120中讀取具有一第一邏輯位址的資料。接著，在步驟606中，微處理器112判斷緩衝記憶體116中是否儲存有包含該第一邏輯位址的一L2P對照表。具體來說，快閃記憶體模組120中會儲存有多個L2P對照表，而每一個L2P對照表都包含了一邏輯位址範圍的映射資訊，例如第一個L2P對照表用來儲存LBA_0~LBA_255所對應到之實體位址(需注意，不一定每一個邏輯位址相對應的實體位址都存在)、第二個L2P對照表用來儲存LBA_256~LBA_511所對應到之實體位址、第三個L2P對照表用來儲存LBA_512~LBA_767所對應到之實體位址、…以此類推。因此，在上述例子中，若是該第一邏輯位址為LBA_20，則微處理器112便判斷用來儲存LBA_0~LBA_255的第一個L2P對照表是否剛好位於緩衝記憶體116中，若是，流程進入步驟608；若否，則流程進入步驟610。以下以該第一邏輯位址為LBA_20來進行說明。
在步驟608中，若是第一個L2P對照表儲存在緩衝記憶體116中，微處理器112便可以直接地從儲存在緩衝記憶體116中的第一個L2P對照表來搜尋出第一邏輯位址LBA_20所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中找到儲存在該實體位址的資料。
在步驟610中，微處理器112搜尋P2L對照表300，並判斷第一邏輯位址LBA_20是否位於P2L對照表300中。若是，流程進入步驟214；若否，則流程進入步驟216。
在步驟614中，微處理器112可以直接地從儲存在緩衝記憶體116中的P2L對照表300中來搜尋出第一邏輯位址LBA_20所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中找到儲存在該實體位址的資料。
在步驟616中，由於第一邏輯位址LBA_20的相關資訊並未儲存在緩衝記憶體116之中，故微處理器112根據第一邏輯位址LBA_20，以自快閃記憶體模組120中讀取包含第一邏輯位址LBA_20的L2P對照表，在本實施例中，微處理器112從快閃記憶體模組120中讀取用來儲存LBA_0~LBA_255的第一個L2P對照表，並儲存到緩衝記憶體116中。
在步驟618中，微處理器112自讀取第一個L2P對照表中讀取搜尋出第一邏輯位址LBA_20所對應的實體位址，並根據所搜尋到的實體位址以自快閃記憶體模組120中讀取儲存在該實體位址的資料。此外，此時微處理器116會參考邏輯位址群組記錄表400來決定是否使用P2L對照表300來更新第一個L2P對照表，以使得第一個L2P對照表中所儲存的都是最新的資訊。具體來說，由於邏輯位址群組記錄表400所記錄之邏輯位址群組LBAG1的狀態被設為數位值“1”，因此，微處理器116便可以直接地使用P2L對照表300來更新第一個L2P對照表(例如第5圖所示的510_1)。參考第7圖，其為使用P2L對照表300來更新L2P對照表510_1的示意圖。在第7圖中，由於P2L對照表300中有4筆對應至邏輯位址範圍LBA_0~LBA_255中的資訊，故微處理器112將L2P對照表510_1中的邏輯位址LBA_5更新為對應到區塊B_0的資料頁P0、邏輯位址LBA_6更新為對應到區塊B_0的資料頁P3、邏輯位址LBA_7更新為對應到區塊B_0的資料頁P4、且邏輯位址LBA_100更新為對應到區塊B_0的資料頁P5。
需注意的是，當L2P對照表510_1從快閃記憶體模組120中讀取而尚未更新前，L2P對照表510_1可以並未包含邏輯位址LBA_5、LBA_6、LBA_7或是LBA_100的相對應實體位址，而此時微處理器將P2L對照表300中上述4筆資訊加入到L2P對照表510_1之中；或是L2P對照表510_1已經包含邏輯位址LBA_5、LBA_6、LBA_7或是LBA_100的相對應實體位址，而此時微處理器將P2L對照表300中上述4筆資訊來更新L2P對照表510_1中邏輯位址LBA_5、LBA_6、LBA_7或是LBA_100所對應的實體位址。
在另外一個例子中，假設流程再次回到步驟604，且快閃記憶體控制器110自主裝置130接收一第二讀取命令，以要求自快閃記憶體模組120中讀取具有一第二邏輯位址的資料。假設該第二邏輯位址為LBA_800，由於邏輯位址為LBA_800並未包含在P2L對照表300中，故流程會進入步驟616以自快閃記憶體模組120中讀取包含第二邏輯位址LBA_800的L2P對照表，例如，用來儲存LBA_768~LBA_1023的第四個L2P對照表，並儲存到緩衝記憶體116中。接著，微處理器112自第四個L2P對照表中搜尋出第二邏輯位址LBA_800所對應的實體位址，並根據所搜尋到的實體位址自快閃記憶體模組120中讀取儲存在該實體位址的資料。此外，此時微處理器116會參考邏輯位址群組記錄表400來決定是否使用P2L對照表300來更新第四個L2P對照表。具體來說，由於邏輯位址群組記錄表400所記錄之邏輯位址群組LBAG4的狀態被設為數位值“0”，因此，微處理器116便無需使用P2L對照表300來更新第四個L2P對照表，以避免進行無效的更新操作。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100 記憶裝置
110 快閃記憶體控制器
112 微處理器
112C 程式碼
112M 唯讀記憶體
114 控制邏輯
116 緩衝記憶體
118 介面邏輯
120 快閃記憶體模組
130 主裝置
132 編碼器
134 解碼器
200~218、600~618 步驟
300 實體位址至邏輯位址對照表
310、320 快閃記憶體晶片
400 邏輯位址群組記錄表
510_1~510_2 邏輯位址至實體位址對照表
B_0~B_M 區塊
P0~PN 資料頁
LBA_0~LBA_1279 邏輯位址
LBAG1~LBAG5 邏輯位址群組
第1圖為依據本發明一實施例之一種記憶裝置的示意圖。 第2圖為根據本發明一實施例之存取快閃記憶體模組的流程圖。 第3圖為實體位址至邏輯位址對照表的示意圖。 第4圖為邏輯位址群組記錄表的示意圖。 第5圖為邏輯位址至實體位址對照表的示意圖。 第6圖為根據本發明另一實施例之存取快閃記憶體模組的流程圖。 第7圖為本發明一實施例之使用實體位址至邏輯位址對照表來更新邏輯位址至實體位址對照表的示意圖。

Claims (20)

  1. 一種存取一快閃記憶體模組的方法，包含有：建立一實體位址至邏輯位址對照表，其包含了連續的實體位址及其對應之邏輯位址；建立一邏輯位址群組記錄表，其中該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；接收一讀取命令以要求讀取該快閃記憶體模組中的一資料，其中該讀取命令包含了一特定邏輯位址；以及根據該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  2. 如申請專利範圍第1項所述之方法，其中該邏輯位址群組記錄表係用一個位元來表示該邏輯位址群組的狀態，其中該位元的兩個數位值分別用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址。
  3. 如申請專利範圍第1項所述之方法，其中該每一個邏輯位址群組係包含了一邏輯位址範圍，且該邏輯位址範圍係相同於該快閃記憶體模組所使用之一邏輯位址至實體位址對照表的範圍。
  4. 如申請專利範圍第1項所述之方法，其中該特定邏輯位址所對應到之該特定邏輯位址群組以判斷是否搜尋該實體位址至邏輯位址對照表的步驟包含有：當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中有記錄位於該邏輯位址群組之中的任一邏輯位址時，直接搜尋該實體位址至邏輯位址對照表以判斷是否包含與該特定邏輯位址相關的資訊；以及當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中沒有記錄位於該邏輯位址群組之中的任一邏輯位址時，在不搜尋該實體位址至邏輯位址對照表的情形下，自一邏輯位址至實體位址對照表中取得與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  5. 如申請專利範圍第4項所述之方法，其中在不搜尋該實體位址至邏輯位址對照表的情形下，自該邏輯位址至實體位址對照表中取得與該特定邏輯位址相對應的該特定實體位址的步驟包含有：自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
  6. 如申請專利範圍第5項所述之方法，其中在不搜尋該實體位址至邏輯位址對照表的情形下，自該邏輯位址至實體位址對照表中取得與該特定邏輯位址相對應的該特定實體位址的步驟包含有：判斷一快閃記憶體控制器之一緩衝記憶體是否儲存該邏輯位址至實體位址對照表；當該緩衝記憶體具有該邏輯位址至實體位址對照表時，直接自該緩衝記憶體所儲存之該邏輯位址至實體位址對照表中搜尋出該特定實體位址；以及當該緩衝記憶體不具有該邏輯位址至實體位址對照表時，自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
  7. 如申請專利範圍第1項所述之方法，另包含有：自該快閃記憶體模組讀取至少一邏輯位址至實體位址對照表；以及根據該邏輯位址群組記錄表，以決定是否使用該實體位址至邏輯位址對照表來更新該邏輯位址至實體位址對照表。
  8. 一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，且該快閃記憶體控制器包含有：一唯讀記憶體，用來儲存一程式碼；一微處理器，用來執行該程式碼以控制對該快閃記憶體模組之存取；以及一記憶體，用以儲存一實體位址至邏輯位址對照表以及一邏輯位址群組記錄表，其中該實體位址至邏輯位址對照表包含了連續的實體位址及其對應之邏輯位址，且該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；其中當該微處理器接收一讀取命令以要求讀取該快閃記憶體模組中的一資料時，該微處理器根據該讀取命令所包含之該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  9. 如申請專利範圍第8項所述之快閃記憶體控制器，其中該邏輯位址群組記錄表係用一個位元來表示該邏輯位址群組的狀態，其中該位元的兩個數位值分別用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址。
  10. 如申請專利範圍第8項所述之快閃記憶體控制器，其中該每一個邏輯位址群組係包含了一邏輯位址範圍，且該邏輯位址範圍相同於該快閃記憶體控制器所使用之一邏輯位址至實體位址對照表的範圍。
  11. 如申請專利範圍第8項所述之快閃記憶體控制器，其中當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中有記錄位於該邏輯位址群組之中的任一邏輯位址時，該微處理器直接搜尋該實體位址至邏輯位址對照表以判斷是否包含與該特定邏輯位址相關的資訊；以及當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中沒有記錄位於該邏輯位址群組之中的任一邏輯位址時，在不搜尋該實體位址至邏輯位址對照表的情形下，該微處理器自一邏輯位址至實體位址對照表中取得與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  12. 如申請專利範圍第11項所述之快閃記憶體控制器，其中該微處理器自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
  13. 如申請專利範圍第12項所述之快閃記憶體控制器，其中該微處理器判斷該記憶體是否儲存該邏輯位址至實體位址對照表，且當該記憶體具有該邏輯位址至實體位址對照表時，該微處理器直接自該記憶體所儲存之該邏輯位址至實體位址對照表中搜尋出該特定實體位址；以及該記憶體不具有該邏輯位址至實體位址對照表時，該微處理器自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
  14. 如申請專利範圍第8項所述之快閃記憶體控制器，其中該微處理器自該快閃記憶體模組讀取至少一邏輯位址至實體位址對照表，且根據該邏輯位址群組記錄表，以決定是否使用該實體位址至邏輯位址對照表來更新該邏輯位址至實體位址對照表。
  15. 一種電子裝置，包含有：一快閃記憶體模組；以及一快閃記憶體控制器，用來存取該快閃記憶體模組，並建立一實體位址至邏輯位址對照表以及一邏輯位址群組記錄表，其包含了連續的實體位址及其對應之邏輯位址，其中該實體位址至邏輯位址對照表包含了連續的實體位址及其對應之邏輯位址，且該邏輯位址群組記錄表標註了多個邏輯位址群組的狀態，其中每一個邏輯位址群組的該狀態係用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址；其中當該快閃記憶體控制器接收一讀取命令以要求讀取該快閃記憶體模組中的一資料時，該快閃記憶體控制器根據該讀取命令所包含之該特定邏輯位址所對應到之一特定邏輯位址群組的狀態，以判斷是否搜尋該實體位址至邏輯位址對照表，以得到與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  16. 如申請專利範圍第15項所述之電子裝置，其中該邏輯位址群組記錄表係用一個位元來表示該邏輯位址群組的狀態，其中該位元的兩個數位值分別用來表示該實體位址至邏輯位址對照表中是否有記錄位於該邏輯位址群組之中的任一邏輯位址。
  17. 如申請專利範圍第15項所述之電子裝置，其中該每一個邏輯位址群組係包含了一邏輯位址範圍，且該邏輯位址範圍係相同於該快閃記憶體控制器所使用之一邏輯位址至實體位址對照表的範圍。
  18. 如申請專利範圍第15項所述之電子裝置，其中當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中有記錄位於該邏輯位址群組之中的任一邏輯位址時，該快閃記憶體控制器直接搜尋該實體位址至邏輯位址對照表以判斷是否包含與該特定邏輯位址相關的資訊；以及當該特定邏輯位址群組的狀態指示該實體位址至邏輯位址對照表中沒有記錄位於該邏輯位址群組之中的任一邏輯位址時，在不搜尋該實體位址至邏輯位址對照表的情形下，該快閃記憶體控制器在不搜尋該實體位址至邏輯位址對照表的情形下，自一邏輯位址至實體位址對照表中取得與該特定邏輯位址相對應的一特定實體位址，以供自該快閃記憶體模組中讀取該資料。
  19. 如申請專利範圍第18項所述之電子裝置，其中該快閃記憶體控制器自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
  20. 如申請專利範圍第19項所述之快閃記憶體控制器，其中該快閃記憶體控制器判斷該記憶體是否儲存該邏輯位址至實體位址對照表，且當該記憶體具有該邏輯位址至實體位址對照表時，該快閃記憶體控制器直接自該記憶體所儲存之該邏輯位址至實體位址對照表中搜尋出該特定實體位址；以及當該記憶體不具有該邏輯位址至實體位址對照表時，該快閃記憶體控制器自該快閃記憶體模組中讀取該邏輯位址至實體位址對照表，並自該邏輯位址至實體位址對照表中搜尋出該特定實體位址。
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