TWI644253B

TWI644253B - Data processing device and control method thereof

Info

Publication number: TWI644253B
Application number: TW103124833A
Authority: TW
Inventors: 佐藤友美
Original assignee: 軸子研究有限公司
Priority date: 2014-07-18
Filing date: 2014-07-18
Publication date: 2018-12-11
Also published as: TW201604774A

Abstract

資料處理裝置具有包含複數個元件和連接複數個元件的配線群之資料處理部，複數個元件各自包含有：邏輯元件；取得單元，將邏輯元件的輸入側按週期單位對配線群中的任一配線作ON/OFF，鎖存輸入資料；及輸出單元，將邏輯元件的輸出側按週期單位對配線群中的任一配線作ON/OFF，資料處理部更具有按週期單位來控制在邏輯元件中執行的邏輯、取得單元及輸出單元的功能之時序控制單元。

Description

資料處理裝置及其控制方法

本發明係有關可變更處理內容之資料處理裝置及其控制方法。

在國際公開WO2005/022380號公報中記載一種資料處理裝置，其所使用之架構碼(architecture code)含有：用以將屬於執行應用程式用的電路之至少一部份的對象電路映像(mapping)於可動態地重組之邏輯電路的一部份之對象電路資訊；用以將接於對象電路的介面電路映像於邏輯電路的介面電路資訊；及在介面電路中實現的邊界條件。

[先行技術文獻] [專利文獻] [專利文獻1]

國際公開WO2005/022380號公報

藉由按週期單位動態地重組電路使硬體的利用效率提高，因為可藉由硬體靈活地安裝運算法，故處理速度亦容易提升。然而，因為並沒有改變用配線連接電子零件以構成執行目的動作之電氣電路，故而在欲一邊動態地重組電路一邊執行多樣的運算法時，需要多的配線資源。

本發明的一態樣為，具有包含複數個元件及在複數個元件間轉送資料的通道之資料處理部的裝置之控制方法。資料處理部之複數個元件各自包含：邏輯元件；取得單元，按週期單位ON/OFF邏輯元件的輸入側和通道之連接，控制是否要取入資料；輸出單元(posting單元)，按週期單位ON/OFF邏輯元件的輸出側與通道之連接，資料處理部更包含控制單元，其控制取得單元的ON/OFF及輸出單元的ON/OFF。

此控制方法包含以下的步驟。 1．控制單元按週期單位來控制取得單元的ON/OFF或輸出單元的ON/OFF，按週期單位變更複數個元件對通道進行取得及輸出。

按週期單位變更亦可包含按週期單位變更通道的構成。又，按週期單位變更亦可包含變更邏輯元件的處理內容。

又，按週期單位變更亦可包含以下的步驟。．控制單元自律地按週期單位來控制邏輯元件的處理內容、取得單元的ON/OFF或輸出單元的ON/OFF。

．藉由來自外部的負載(loading)而按週期單位來控制邏輯元件的處理內容、取得單元的ON/OFF及輸出單元的ON/OFF。

本發明的其他態樣之一為，一種具有包含複數個元件及在複數個元件間轉送資料的通道之資料處理部的裝置。複數個元件各自包含：邏輯元件；取得單元，按週期單位ON/OFF邏輯元件的輸入側和通道之連接，控制是否要取得資料；及輸出單元，按週期單位ON/OFF邏輯元件的輸出側和通道之連接。資料處理部更包含按週期單位來控制取得單元的ON/OFF及輸出單元的ON/OFF之時序控制單元。複數個元件各自亦可含有時序控制單元。時序控制單元亦可含有按週期單位變更邏輯元件的處理內容之單元。

較佳為，此裝置係在資料處理部具有儲存安裝應用程式、運算法或邏輯的資訊之記憶體。安裝的資訊包含按週期單位來控制取得單元的ON/OFF及輸出單元的ON/OFF的至少任一者之時序資訊。時序資訊亦可含有按週期單位選擇邏輯元件的處理內容之資訊。亦可為此裝置更具有從記憶體將要安裝之資訊的至少一部份，經由通道供予複數個元件的每一個之單元。

通道亦可含有配線群，取得單元包含按週期單位ON/OFF與配線群中的任一配線之連接的單元，輸出單元亦可含有按週期單位ON/OFF與配線群中的任一配線之連接的單元。通道包含沿第1方向配置的第1配線通道與沿著不同於第1方向的第2方向配置的第2配線通道，資料處理部亦可含有分時連接於第1配線通道及第2配線通道之配線盒。配線盒亦可含有輸入側盒和輸出側盒。

元件亦可含有固定進行特定處理之功能塊。時序控制單元亦可含有：自律地按週期單位來控制取得單元的ON/OFF及輸出單元的ON/OFF之功能；及藉由來自外部的負載而按週期單位來控制取得單元的ON/OFF及輸出單元的ON/OFF之功能。該等的功能亦可含有按週期單位來控制邏輯元件的處理內容之功能。

較佳為，輸出單元係含有輸出含有附加資訊的擴充位元之單元。較佳為，輸出單元係含有實現同步功能之多通道對應的輸出開關。

1‧‧‧資料處理裝置

2‧‧‧CPU

3‧‧‧數位處理部

5‧‧‧記憶體

10‧‧‧資料處理部

20‧‧‧元件(cell)

21a~21d‧‧‧取得單元

22‧‧‧輸入控制單元

23a、23b‧‧‧寄存器

24a~24d‧‧‧機能鎖存塊

25‧‧‧機能記憶體

26‧‧‧時序控制器

27a、27b‧‧‧寄存器

28a~28d‧‧‧輸出單元

31‧‧‧核心

50~52‧‧‧配線通道

55‧‧‧局部配線通道

58‧‧‧配線盒

61、62‧‧‧模組

100‧‧‧系統

100a‧‧‧健康管理監測

100b‧‧‧製程監測

100c‧‧‧安全監護

100d‧‧‧商務應用程式

101~103‧‧‧資料

110‧‧‧分析器

111~114‧‧‧單元

115‧‧‧分析引擎

116‧‧‧引擎

117‧‧‧單元(功能)

121‧‧‧資料取得控制功能

122‧‧‧使用者介面功能

123‧‧‧對雲端(LAN)存取之功能

124‧‧‧對參照資料庫存取之功能

C11~C13、C21~C23、C31~C33‧‧‧元件

CD1~CD4‧‧‧機能資訊

X1~X8、Y1~Y8‧‧‧配線通道

【圖1】顯示資料處理裝置之概要圖。

【圖2】顯示資料處理部之概要圖。

【圖3】放大顯示資料處理部之構成圖。

【圖4】顯示元件的概要圖。

【圖5】顯示一配線盒的例圖。

【圖6】顯示一輸入側的模組例圖。

【圖7】顯示一輸出側的模組例圖。

【圖8】顯示元件之控制方法的流程圖。

【圖9】圖9(a)顯示配線通道之使用狀況圖，圖9(b)顯示配線通道之使用狀況的時序圖。

【圖10】顯示含有資料處理裝置之一系統例圖。

在可程式的資料處理裝置方面，係有包含可動態地重組電路之邏輯電路的裝置。電路係定義為「供電流流通之如同輪子的閉合路線」，又，電子電路係定義為「以導電體連接電氣零件形成電流通道，俾進行目的動作之電氣電路」等。對此，在考量利用電子電路將所安裝之目的動作(處理、算術運算、邏輯運算)斷續地，例如按時鐘的時序斷續地進行時，則沒必要形成封閉的路線。因此，沒有必要形成用以進行目的動作之電子電路。藉由不形成電路之情況下可進行處理之資料處理部，亦即非電路型的資料處理部，可獲得和經由邏輯電路的結果同等的結果。

本說明書將說明一裝置(資料處理裝置)，其具有包含複數個元件(節點、處理元件、處理單元)、及在複數個元件間轉送資料的通道之資料處理部。通道的代表例有稱為配線通道、配線群、配線矩陣的電子及/或光的通路。通道可呈二維配置，亦可呈三維配置。通道亦可如配線通道般按照預先的適當規則作配置，亦可如同可視光通訊那樣藉由具指向性的通訊手段適宜地形成於空間。

若為使用光、電波之指向性沒那麼高的通訊手段，則透過採用適當的協定可在既定的元件間形成轉送或交換資料的通道。然因考量到協定之處理需要時間，故以可ON/OFF熱連接者較為理想。

複數個元件各自包含：邏輯元件(核心)；按週期單位ON/OFF邏輯元件的輸入側和通道之連接，控制是否要取得資料(含有信號的概念)之取得單元[取得裝置、輸入單元、取得(get)單元、讀取(read)單元、(acquire)單元]；及輸出單元(posting單元、輸出裝置、投稿單元、使資料或信號載於通道之裝置)，按週期單位ON/OFF邏輯元件的輸出側和通道之連接。資料處理部更包含按週期單位來控制邏輯元件的處理內容、取得單元的ON/OFF及輸出單元的ON/OFF之時序控制單元。

取得單元並非被動地等待輸入資料流進，而是ON/OFF對通道之連接以取得載於通道的資料或信號並取入於元件中。取得單元亦可例如ON/OFF與通道之連接以ON/OFF資料對元件流入，亦可藉由是否鎖存被輸出於通道的資料而進行對通道之連接ON/OFF，俾控制是否要取得。輸出單元並非將資料解放於通道，而是對通道之連接進行ON/OFF，以取得或放棄(解放)驅動通道的權限。

此資料處理部係將複數個元件之連接關係藉由通道，例如配線群來形成而構成連接複數個元件之電路，亦即縱使是週期單位，亦可藉由產生或固定進行目的動作之電路來實現應用程式或運算法。

一方面，亦可在未固定或產生進行目的動作之電路下按週期單位(時鐘單位)控制邏輯元件(核心)和取得單元及輸出單元之處理時序，按週期單位變更複數個元件對通道進行取得及輸出(取得與投稿之關係，get/post的關係)。

此資料處理部中，僅通道未被規定元件的連接關係(連接)。通道進行配送被輸出的資料，而元件進行取得，通道未就此作規定或限制。在通道是多路徑且能對各個路徑存取的元件受限的情況，亦可對在其範圍能對所輸出之資料作存取的元件作限定。各元件自律地從通道取得資料，向通道輸出資料。通道沒規定元件間的連接關係，而且元件對通道之輸入輸出(get/post)係按1週期作改變。因此，沒必要從按週期單位對資料處理部安裝之連接的ON/OFF來讀取目的之動作。

藉由按週期單位變更元件對通道進行取得及輸出，在經過既定的週期後，能獲得和用以進行目的動作之電路相同的結果，能準備用以規定對通道進行取得及輸出資訊(時序資訊、機能資訊)。此機能資訊係包含元件所屬、或元件可存取之取得的時序、通道的選擇、輸出的時序、輸出之通道的選擇，但並非表示電路或連接關係的構成(重組)。按週期單位的資料交換(輸入輸出、post-get)係可按每個元件的取得單元和輸出單元是否對各個通道進行存取(ON/OFF)而決定。

在藉由反覆地變更對複數個元件的通道進行取得(get、acquire)及輸出使之進行目的動作(處理、運算)之情況，通道係只要作為放送網發揮功能即可，該放送網係在不特定對象下按1週期提供資料給可朝通道存取之其他的元件。由於通道如同配線群那樣為多路徑，係可並列地擴展複數種類的資料，故而較佳。配線群係作為放送網發揮功能，該放送網係在不特定對象之下，按1週期單位從朝任一配線存取的元件，對可朝其配線存取之其他的元件提供資料。

藉由以元件單位獨立地控制對通道進行之輸出及取得，能防止通道被特定的元件所佔有，可大幅提升通道資源(配線資源)的利用效率。又，即便是1週期亦不登載信號(資料)，亦即，可排除不被任一元件驅動的通道，這點亦可大幅提升通道資源的利用效率。亦即，能安裝在此資料處理部的技術，可以是規定元件彼此的連接，亦可不規定元件彼此的連接，藉由不規定元件彼此的連接，使通道不被佔有，使用範圍廣且硬體的利用效率更加提升。

通道的使用者(利用元件、傳送者和接收者) 乃按週期單位作改變，並未形成用以經由通道進行目的動作之電路。另一方面，向通道進行存取(連接之ON/OFF)，係取得單元及輸出單元進行連接之ON/OFF，亦即被連接/不連接所控制。因此，通道，例如配線資源，係在與和本身連接的元件之間作為放送媒體來使用，該放送媒體係按週期單位且無需確立通訊協定。亦即，通道(配線資源)並不是作為非同步的要素，而是作為在與傳送側及/或接收側同步的範圍傳達資訊的媒體(要素)發揮功能。

因此，元件可將與週期單位不同之邏輯或運算法相關連的資訊向通道輸出(post)，可取得其他的元件(不限1個)。因此，可提供能減低配線等之通道資源、安裝密度高、硬體的利用效率亦高的資料處理裝置。再者，亦可將通道作為週期單位之邏輯運算的要素使用。亦即，藉由按取得單元及輸出單元進行與通道連接/不連接之排程管理，可構成佈線邏輯的一部份。再者，通道可以是能反映量子操作者，亦可為構成量子運算的一部份者。

在具有此資料處理部的裝置中，包含應用程式、運算法或邏輯在內，用以執行或安裝能以高階語言記述的程序之資訊(高階的資訊、機能資訊)係被變換成元件的選擇(特定)與對通道進行取得或輸出的時序之資訊。機能資訊亦可含有取得或輸出之通道的選擇。特定元件的資訊係例如位置，亦可被變換成二維或三維的位置資訊。在考量處理的時序(時間的經過)時，機能資訊(高階的資訊)係為，若元件的配置是立體則可被變換成四維的資訊，若元件的配置是平面則可被變換成三維的資訊。用以選擇(特定)元件的資訊亦可為一維，高階的資訊可被變換成二維的資訊。高階的資訊亦可被變換成五維以上之多維的資訊。

若元件具有冗長性，則選擇元件的資訊亦可以不是表示特定的元件或特定的場所等之資訊，可被變換成代替性高的資訊。又，表示時序的資訊亦是，若可確保通道的冗長性或時間的裕度，例如配線的佔有時間、可使資料延遲或可使資料退避，則能被變換成代替性高的資訊。因此，在資料處理部中用以進行目的之處理的機能資訊(高階的資訊)係能以代替性極高的資訊提供，能以包含高速處理、低耗電、超並列性的多種多樣之目的使用資料處理裝置的硬體。

配線群可以是固定者，亦可為能重組者。又，藉由元件實現之處理內容(邏輯運算、算術運算)亦可為固定者，亦可為能重組或變更者。為提升元件的冗長性，以藉由元件實現的邏輯為可變更者較理想。

時序控制單元亦可依據預設的次序或資訊，自律地按週期單位來控制邏輯元件的處理內容、取得單元的ON/OFF或輸出單元的ON/OFF。時序控制單元亦可藉由來自外部的負載而按週期單位來控制邏輯元件的處理內容、取得單元的ON/OFF及輸出單元的ON/OFF。時序控制單元亦可僅利用來自外部的負載而按週期單位來控制元件，惟資料處理部係包含用以負載來自外部之資訊，亦即上述的機能資訊的通道資源。另一方面，當沒有來自外部的負載時，能用時序控制單元控制之內容有可能受限。因此，較佳為組合上述2個控制。

資料處理裝置係具有儲存用以將應用程式、運算法或邏輯安裝於資料處理部的資訊(機能資訊)之記憶體，亦可具有將從記憶體安裝的資訊之至少一部份經由通道向複數個元件的每一個進行供給的單元。通道並非被元件彼此之處理所佔有者，通道可分時或並列地共用於對元件供予機能資訊。

通道(配線資源)可為固定者，亦可為能重組者，亦可如同可視光通訊般每次形成。較佳為，通道係如同配線通道為多路徑者，在適當的範圍能將複數個元件之存取局部化或分組(grouping)是有效的。又，通道亦可被多重化或多層化，亦可為二維、三維甚至是經由記憶體或延遲元件等在時間方向上轉送資料者。

通道的一例為，包含沿第1方向配置的第1 配線通道與沿著不同於第1方向的第2方向配置的第2配線通道者。較佳為，第1配線通道和第2配線通道係覆蓋呈縱橫等、格柵狀或矩陣狀配置著複數個元件的區域或空間者。第1配線通道和第2配線通道可正交或不正交，亦可包含第3配線通道等之更多的資料傳達方向不同的配線通道。如同上述，配線通道不一定要為二維，亦可為以含三維及時間的四維以上之高維配置者。

資料處理部包含分時連接於第1配線通道及第2配線通道之配線盒。藉由動態地連接配線通道彼此可重組配線通道，藉由配線通道可重組對資料作存取之被局部化的元件。較佳為，取得單元及輸出單元係能對第1及第2配線通道各自獨立地存取。取得單元及輸出單元可以是直接能在第1及第2配線通道存取者，亦可為能經由分時型的配線盒存取者。

元件的一例為，針對屬核心的邏輯元件，在資料流方面，係以屬取得單元的輸入側盒和屬輸出單元的輸出側盒包夾核心那樣的形態連接者。邏輯元件係包含固定功能塊與功能可改寫的塊且對該等的塊獨立地連接複數，例如4個配線通道者。較佳為，邏輯元件係包含至少1個功能可改寫的塊，在沒有來自於外部的負載下視需要對此進行內部更新者。能更減低用以變更(改寫)邏輯元件(核心)的功能所要的配線成本。亦即，使用頻率高的功能(運算除外)係從安裝於內部之被壓縮的功能選擇資訊，拷貝輸出側之記憶體切換專用之固定的功能選擇資訊。因此，無需常時從外部取入應更新之功能選擇資訊。

較佳為，邏輯元件(核心)係更包含有從輸出側，亦即輸出單元輸出含有運算功能、其他附加資訊的擴充位元的功能者。可向通道輸出具有能對應溢位、零旗標、同位、進位、多位元運算對應進位號、移位資訊、例外事件輸出等之結構的資料。

較佳為，邏輯元件係更包含有控制輸出單元的實現同步功能的多通道對應的輸出開關之功能者。例如，於突發事件的情況，在產生因應於事件的處理區域時，有必要變更配線資源及元件資源之分派，以於硬體中瞬時產生閒置的處理區域。有必要控制此資源之分派變更之對應或入通道/輸出通道之時序，俾無矛盾地實現執行事件對應之處理的區域，因此控制要素可安裝於元件內，亦可設在外部。

其中，與配線之連接係以預先內建的形態對應，或收到事件資訊而僅與被更新之資訊的雙系統對應，並無安裝確認其整合性或一致性的功能。此功能係若有必要則藉由在鄰接的核心追加其功能而暫時地安裝，當功能完了時就被消滅(更新)。

配線通道可採用依時槽暗自分派而動作的構造。取得單元(取得裝置)的一例為，利用移位寄存器型的正反器和具有簡單的遮罩功能的AND閘，決定是否取入有效資料者。若為以4位元為單位進行控制的例子，則使正反器記憶是否要取入4週期分的資訊(機能資訊)。從第5週期係決定從記憶體取入機能資訊或返回最初而反複相同的4週期使之作動。在圖案長的情況，將第5週期、第9週期、第13 週期分別從記憶體負載並反複，藉此可作成使記憶體的存取時間具有裕度，同時亦可對應於長期圖案的構造。

安裝於配線盒的配線通道開關，基本上包含決定從複數個縱側通道朝下個縱側通道之指定的通道切換、或切換成橫側通道的指定通道的功能。切換是否正常地動作，基本上是採取責任在於應用程式側之方式。亦即，由於配線通道的構成並不決定元件彼此之連接，故藉由同時控制時序及元件側是否存取而決定元件間之授受。因此，並非意味驗證配線之實體連接，能利用元件的選擇資訊與時序之資訊來追加進行錯誤檢查的處理。

在優先削減成本的情況，以配線通道被正常切換為前提使元件作動。資料取入係由元件側控制，配線通道開關係具有僅配線間的切換(取入和輸出)程度的功能。取入係按被指定的時序僅進行切換資料。或發揮選擇輸出之配線通道使資料有效程度之功能。

圖1局部地放大並顯示包含有未形成電路下可進行處理的資料處理部10之資料處理裝置1的一例。此資料處理裝置1包含：使用固定的電路或可重組的電路進行數位處理的數位處理部3；CPU2；記憶體5；及藉時序控制進行處理的資料處理部10。非電路的資料處理部10包含複數個元件(cell)20、縱橫配置成矩陣狀的配線通道50、及配線盒58。

圖2放大顯示非電路的資料處理部10的構成之一部份。此資料處理部10包含：複數個，本例中是64×64 個，亦即4096個元件(cell)20；及以使其等元件20可連接的方式縱橫配置的配線通道50。配線通道50包含：圖2的配置於橫方向(第1方向)的橫配線(第1配線通道)51；及配置在和橫配線51正交的第2方向之縱配線(第2配線通道)52。

圖3再放大顯示非電路的資料處理部10的構成之一部分。元件20包含：中心的核心31；及配置在其周圍的4方向的連接控制單元35a、35b、35c及35d。連接控制單元35a~35d分別含有後述的取得單元21a~21d、輸出單元28a~28d。配線通道50除了縱橫的配線通道51及52，更含有連接配線盒58和元件20之局部配線通道55。各元件20可藉由配線盒58連接於縱橫之整體的配線通道51及52。

各元件20更經由配線盒58而利用局部配線通道55，在不經由整體的配線通道51及52之下可連接於鄰接的元件20。可局部連接的元件20之範圍可限定在4方向，亦可限定在8方向，再者，亦可延長至其外側。亦可作成元件20彼此不經由配線盒58下局部連接。由於局部的配線很可能被元件20佔有，故配線的利用效率有可能變低。另一方面，因為整體的配線通道51及52可由局部的元件20彼此的資料交換來解放，故通道51及52之利用效率提升。

配線盒58係分時(time share)且按週期單位重組縱橫的配線通道51及52所含的配線之連接。配線盒58包含輸入側盒59a及輸出側盒59b，可控制從元件20對配線通道51及52輸出及輸入的方向。本例中，成為元件(cell) 20獨立可ON/OFF對配置於元件20上下的2個配線通道51及配置於左右的縱方向的配線通道52的4個(4方向)配線通道50連接的構造。能ON/OFF連接的配線通道數不限定在4方向。在元件20呈三維配置的情況亦可在8方向(8配線通道)。由於配線通道交叉的角度未被限定90度，故亦可配置在更多的方向延伸之配線通道，亦可配置能控制對其等之連接的元件20。

配線盒(連接控制單元、配線通道開關)58 係包含按週期單位來決定是要從複數個縱側通道52朝下個縱側通道52指定的通道切換，或切換成橫側通道51的指定通道之功能。配線盒58之切換是否正常，基本上採取責任在於應用程式側之方式，若會擔心，則讓此錯誤檢查的功能附加在配線盒59的連接控制單元。在優先削減成本的情況，使以可正常切換為前提地作動。是否要取入資料係在元件20側作選擇。因此，配線盒58係具有配線間的切換(取入和輸出)程度的功能，按取入側之元件20被指定的時序進行僅取入資料之切換。或進行選擇元件20要輸出的配線通道並將資料設為有效之程度的處理。

資料處理部10係經由匯流排8連接於數位處理部3、CPU2及記憶體5。在記憶體5儲存有將應用程式等安裝於資料處理部10的機能資訊5a。機能資訊5a包含上述的時序資訊5b和選擇(特定)元件的資訊5c。機能資訊5a亦可更含有按週期單位來控制配線盒58的資訊5d等。

CPU2係包含有將源自記憶體5的機能資訊5a，經由配線通道50供予各元件20之功能(供給單元)2a。供給單元2a係於裝置1重置時，按特定處理開始時等之時序，將機能資訊5a經由配線通道50供予各元件20。再者，供給單元2a亦可作成於處理途中將機能資訊5a輸出於配線通道50，使既定的元件20可負載。在資料處理部10中，由於配線通道50是依週期來解放，故配線通道50可在元件20間共用進行資料交換，供給機能資訊5a等。

圖4放大顯示元件20的概略構成。元件20 係資料處理部(AxionNipeR)10的基本元件，包含有：獨立的4CH的取得單元(輸入部)21a~21d；獨立的4CH的輸出單元(輸出部、2CHx2係共通)28a~28d；及屬核心的邏輯元件25。邏輯元件25係作成將預想利用頻率高的4位元的加法．減法．比較．邏輯運算與擴充到8位元，12位元，16位元為止之對應作為邏輯元件25的基本電路壓縮於內部，作為和其他的元件20共通的電路保持，無需源自於外部的資訊輸入，而邏輯元件25未對應之新電路構成資訊係成為透過機能資訊5a從外部導入作更新的方式。

取得單元(取得模組、MUX-INA、-INB、 -INC、-IND)21a~21d係取得來自配線通道50的資料的4個獨立的多工器。輸入資料信號係由鄰接中的配線通道50所供給。取得單元21a~21d係按週期單位ON/OFF與配線通道50之連接。是否ON/OFF對配線通道50之連接以將被輸出在配線通道50的資料經由取得單元21a~21d鎖存於輸入控制單元22，係全由以下說明的時序控制器(時序控制單元，CTL -TMNG)26按週期單位來確定。

輸入控制單元(輸入控制模組、鎖存單元、 MUX-4×4)22係依據從時序控制器26所供給之控制圖案資訊，決定鎖存4CH的獨立的輸入信號，已儲存於寄存器23a及23b的輸入信號之改換或交換、將輸入資料連接於機能鎖存塊24a~24d中任一者。輸入控制單元22實現切換資料信號的功能。輸入控制單元22係具有依特殊的控制碼資訊自我診斷、經由配線通道50解讀外部，例如來自CPU2的供給單元2a的機能資訊5a之負載指示的功能。該等的功能係和時序控制器26連動實現。

機能鎖存塊(機能鎖存模組、FNC-LA、- LB、-LC、-LD)24a~24d係由機能記憶體(邏輯元件)25記憶已內部解碼(decode)的機能之鎖存模組。機能鎖存塊24a~24d係分別在圖面上的橫方向鎖存並儲存4週期分的機能，將輸入資料以4CH的獨立之邏輯作處理(包含算術運算、邏輯運算)並輸出。

機能鎖存塊24a~24d係包含當機能資訊5a 等之特殊控制碼送到元件20被鎖存時，進行取入其控制碼所包含之外部資訊且無視內部解碼，將其取入之功能。內部解碼的鎖存係原則上在1週期結束。在執行取入外部資訊之情況亦可消耗1~4時鐘週期。

機能記憶體(LST-FXP)25係儲存有成為屬元件20的核心之邏輯元件31的中心之內部邏輯的記憶體。機能記憶體25係將以4位元單位進行的處理或以8位元、 12位元、16位元進行的擴充資料處理、加法.減法.比較、邏輯運算、及作為其他的元件20之使用頻率高的圖案壓縮並保持於元件20的內部。機能記憶體25係在自外部經由取得單元21a~21d，或自內部的時序控制器26接到特殊負載碼時，按其控制資訊從預先儲存的當中選擇必要的機能資訊5a，將其儲存於內部的鎖存塊24a~24d。

時序控制器(時序控制單元、CTL-TMNG) 26係接到來自外部的時序控制資訊，依據內部所準備、或在內部被解碼且設於寄存器27a及27b的4組的機能資訊5a，按週期單位(時鐘單位)控制4個獨立的機能塊。亦即，時序控制器26係視需要對取得模組21a~21d、機能鎖存塊24a~24d、及以下說明的輸出(post)單元28a~28d各自進行時序控制之模組。

時序控制器26的主要功能之一為，控制從配線通道50取入輸入資料之時序。時序控制器26的另一主要功能為，控制配線通道50朝既定的通道傳送(post，配送)輸出資料之時序。在無需輸出的情況，輸出信號全被固定成「0」或「1」。係與在可連接於配線通道50的元件20間被進行負邏輯處理或被正邏輯處理相依。

此時序控制器模組26亦可具有在接通電源後 (power on reset；電力開啟重置)，當被輸入特殊圖案時，自動地進行自我診斷功能或從外部取入控制資訊或新的機能之功能。又，時序控制器26不僅控制元件20的各功能，亦可按週期單位來控制屬於元件20的配線盒58。又，時序控制器 26基本上係依據在內部解碼並被儲存在寄存器27a及27b的機能資訊5a反複或以既定的圖案自律(獨立)地控制元件20。一方面，當從外部經由配線通道50被供給特殊碼和機能資訊5a時，可將其向機能鎖存塊24a~24d直接輸出而暫時地改變元件20的功能(處理內容)，或更新機能記憶體25的內容而改變元件20的基本功能。

輸出單元(MUX-OUTA、-OUTB、-OUTC、 OUTD)28a~28d係用以決定從元件20對配線通道50輸出的4個獨立的輸出通道。輸出信號是否有效(active)係全由時序控制器26來確定。輸出單元28a~28d係按週期單位ON/OFF對配線通道50之連接。輸出單元28a~28d亦可分別向不同的配線通道50輸出(投稿、載入)輸出資料，亦可將既定的位元長度的資料輸出於匯流排形式的配線通道50。較佳為，輸出單元28a~28d係包含實現同步功能之多通道對應的輸出開關者。

輸出單元(posting單元)28a~28d係在不將資料輸出(post)於配線通道50時，OFF配線通道50和元件20的輸出側之連接。藉此，配線通道50不被輸出單元28a~28d所驅動而從不進行輸出的元件20解放，配線通道50係被成為輸出其他的資料之時序的元件20所驅動。

輸出單元28a~28d除輸出資料以外，還輸出附加資訊。附加資訊係被用在將溢位、零旗標、同位、進位、多位元運算對應進位號、移位資訊、例外事件輸出等，經由配線通道50作配送。取得單元21a~21d亦可從配線通道50 取得附加資訊在內的資料，亦可取得附加資訊除外的資料。

元件20的核心31除包含上述的複數個功能可改寫的塊(可變功能塊)外，亦可包含固定功能塊。元件20的核心31之可變功能塊係具備機能記憶體25，其在無來自外部的負載下，視需要僅藉由內部的資料(資訊)即可更新各個功能。使用頻率更高的功能(運算除外)亦可用固定功能塊來對應，有可能削減被壓縮於機能記憶體25之機能資訊的量。

此外，上述的元件20係顯示由4位元所構成的例子，惟亦可為2位元，亦可為以8位元以上為基本的元件。再者，上述的元件20係表示使4週期分的機能資訊預先記憶在正反器或寄存器27a、27b，24a~24d而能在內部自律地控制的例子。亦可為將5週期分以上的機能構成資訊在內部展開而反複處理者。亦可為在4週期分的機能資訊終了時，從第5週期開始是由外部或其他的記憶體取入，亦可從機能記憶體25重新解碼，亦可反複使用已解碼的機能資訊。

元件20中執行之處理的反複圖案長的情況，係將第5週期、第9週期、第13週期分別從外部記憶體5負載，其亦可反複。使得記憶體5的存取時間具有裕度，同時亦可對應於長期圖案。

圖5顯示配線盒58之內部構成的一例。配線盒58亦具備按週期單位改變整體的配線通道51及52之連接、改變從配線通道51或52經由局部配線通道55與元件20之連接的功能。圖5所示的例子為，利用移位寄存器型之正反器和具有簡單遮罩功能的AND閘，以決定是否要取入有效資料者。

圖6顯示模組61在取得單元21a~21d、配線盒58中ON/OFF與配線通道50中被指定的匯流排之連接的一例。此模組61係採用不要MUX的單純構造之例子。

圖7顯示模組62在輸出單元28a~28d、配線盒58中ON/OFF與配線通道50中被指定的匯流排之連接的一例。配線通道50係利用時槽暗自分派而動作的構造，輸出側之模組62係採用僅驅動配線通道50中被程式化的匯流排而解放不必要的匯流排之構成。

圖8藉流程圖顯示資料處理部10的各元件20 之時序控制。此控制方法亦可安裝於作為邏輯(邏輯電路)的元件20、時序控制器26等，亦能以韌體、微程式(程式製品)的方式提供而儲存於記憶體等之適當的記錄媒體。

在步驟71，當判斷是時序控制器26將元件 20的輸入側連接於配線通道50之時序(週期)時，在步驟72，ON取得單元21a~21d中任一，在步驟73，鎖存被輸出於配線通道50的資料。在ON取得單元21a~21d之際，在步驟85，配線通道50之縱橫的配線通道51及52之連接被重組，藉由被重組的配線通道50而被局部化(localize)的元件20係鎖存已輸出的資料。之後，在步驟74，OFF取得單元21a~21d，解放配線通道50。

判斷在步驟75鎖存的資料是用在運算或用在更新機能資訊。若為機能資訊，則是否在步驟81更新機能記憶體25，或以機能鎖存塊24a~24d鎖存並變更元件20的處理內容。

若在步驟75鎖存的資料是用作運算，則在步驟76於元件20的內部進行按其時序(週期)所指定的處理(運算)。在步驟77，時序控制器26在當判斷是將輸出側連接於配線通道50的時序(週期)時，在步驟78，輸出單元28a~28d中任一變成ON，在步驟79，輸出資料被輸出於配線通道50。在ON輸出單元28a~28d之際，在步驟85，配線通道50之縱橫的配線通道51及52之連接被重組，藉由其重組的配線通道50而被局部化(localize)的元件20可取得被輸出的資料。之後，在步驟80，OFF輸出單元28a~28d，解放配線通道50。

之後，在步驟82，時序控制器26辨視下個機能資訊，按其機能資訊而反複元件20之控制。

圖9顯示配線通道50的佔有狀況變化之概要態樣。圖9(a)係顯示將在元件C33和元件C11之間進行資料交換之處理(邏輯運算)與在元件C32和元件C21之間進行資料交換之處理以分時且實體相同配線通道50，具體言之，藉由ON/OFF配線通道X6及Y2來進行。圖9(b)係顯示配線通道X6及Y2之佔有的時序圖。

就機能資訊CD1而言，元件C33及C11對配線通道X6及Y2成為ON，在其等間進行資料交換。就機能資訊CD2而言，元件C32及C21對配線通道X6及Y2成為ON，在其等間進行資料交換。就機能資訊CD3及CD4而言，元件C11，C21，C32及C33對配線通道X6及Y2為OFF，其他的元件20在該等的配線存取以進行資料的輸出及取得。配線通道X6及Y2係按週期單位改變使用者，配線通道被分時佔有。當然配線通道的使用者也可固定。

資料處理部10的配線通道50係按週期單位而改變傳送者和接收者，並未形成透過配線通道50進行目的動作用的電路。配線通道50係在連接於配線通道50的元件(cell)20之間作為放送媒體來使用，該放送媒體係按週期單位且亦無需確立通訊協定，使用者可按週期單位對配線通道存取。

配線通道50並非作為傳達信號之非同步要素，而是作為在和傳送側及/或接收側同步的範圍傳達資訊之媒體(要素)發揮功能。因此，元件20係可分時向配線資源輸出(post)與週期單位不同之邏輯或運算法相關的資訊，其他的元件20係可分時取得資訊(資料、信號)。因此，可提供能減低配線資源，安裝密度高且硬體利用效率高的資料處理裝置。再者，亦可作為將配線資源按週期單位進行邏輯運算的要素來使用。

屬邏輯運算元件的核心31可為進行加法、乘法等之閘數較大的邏輯運算者(粗粒度；Course-grain)，亦可為進行4輸入以下的AND、NAND、OR、NOR、EXOR等之閘數較小的邏輯運算者(細粒度；fine-grain)。本例中，採用細粒度的核心31。邏輯運算可為使用對照表(look up table)者，亦可為選擇器型者，亦可為記憶體型者。

圖10顯示含有資料處理裝置1的系統(OLP) 100的一例。此系統100係為分析從FAIMS等之感測器所獲得之資料101的系統，可在非電路型的資料處理部10分時或並列地安裝各種功能。此系統100可作為各種應用程式的平台使用。應用程式的幾個例子為，健康管理監測100a、製程監測100b、安全監護100c、針對消費者導向的商務應用程式100d。裝置1除被輸入由FAIMS(離子遷移率感測器)、MS(質量感測器)等之感測器所獲得之資料101以外，還被輸入溫度、濕度、壓力、周邊影像、GPS等之輔助感測器資料102、及與取樣系統的資料，例如取樣時間、取樣對象相關的資料103。

資料處理部10中被安裝有，例如判斷測定對象物之範疇等而設定分析條件之分析器110；進行基線修正等之資料修正的單元111；將峰值規格化，減低雜訊之單元113；檢出感測資料101所含之峰值、分離的單元114；由分離的峰值來判斷種類(性質、屬性)及量的分析引擎115；使用SOM(自我組織映射圖)、類神經網路等之手法而由在分析引擎115中獲得之資訊來類推或分類測定來源的化學物質之引擎116；經由裝置內部的資料庫或網路進行資料庫搜尋，判斷測定對象的化學物質之單元(功能)117。原則上該等的功能係依用以選擇元件20的資訊、及向配線通道存取之時序的資訊而被安裝於資料處理部10。

CPU2係實現用以支援在資料處理部10中的處理之功能。例如，CPU2係提供對參照資料庫存取之功能 124、對雲端(LAN)存取之功能123、使用者介面功能122、及資料取得控制功能121。該等的功能亦可使用資料處理部10空著的空間或空閒的時間安裝於資料處理部10。

為即時檢出及分析化學物質，寄望於大規模並列資料處理引擎。藉由即時檢出及分析化學物質，可將基於疾病檢出的生物指標之鑑定或定量化、健康狀態或活體功能之監視、遠端監視技術的管理醫療之類的劃時代服務提供予使用者。為此之平台(platform)係智慧且能擴充，有必要回應各種應用程式、效能的要求。包含有非電路型的屬資訊處理區段的資料處理部10之裝置1係為一種發揮並列處理硬體的功能使複數個元件可對配線通道自由存取且能依時序控制而動態地可程式且與上述的要求匹配的硬體。

感測器之一為，FAIMS(Field Asymmetric ion mobility spectrometer；場不對稱離子移動能譜儀)。FAIMS係正被應用於檢出空氣等所含之微量的化學成分、警備、環境監測、健康管理、產業製程、能源等之廣範圍的應用程式。FAIMS及MS(質量感測器)的晶片級的小型輕量品開始被供給到市場，藉由採用能以晶片級實現的裝置1作為分析用的平台，能提供一小型、輕量、機械性及熱性上堅固且低功率之晶片級的即時化學物質分析裝置。

Claims

一種資料處理裝置，具有包含複數個元件及在前述複數個元件間轉送資料的通道之資料處理部，前述複數個元件各自包含：邏輯元件；取得單元，按週期單位ON/OFF前述邏輯元件的輸入側和前述通道之連接，控制是否要取得資料；及輸出單元，按週期單位ON/OFF前述邏輯元件的輸出側和前述通道之連接，前述資料處理部更包含時序控制單元，其按週期單位來控制前述取得單元的前述ON/OFF及前述輸出單元的前述ON/OFF，一記憶體，該記憶體儲存在前述資料處理部履行應用程式、運算法或邏輯的資訊，前述履行的資訊包含：選擇前述複數個元件中任一者之資訊；及按週期單位來控制前述取得單元的前述ON/OFF及前述輸出單元的前述ON/OFF的至少任一之時序資訊。
如請求項1之裝置，其中前述複數個元件各自包含前述時序控制單元。
如請求項1之裝置，其中前述時序控制單元包含按週期單位變更前述邏輯元件的處理內容之單元。
如請求項1之裝置，其中具有從前述記憶體將該履行的資訊的至少一部份，經由前述通道供予前述複數個元件的每一個的單元。
如請求項1之裝置，其中前述通道包含配線群，前述取得單元包含按週期單位ON/OFF與前述配線群中的任一配線之連接的單元，前述輸出單元包含按週期單位ON/OFF與前述配線群中的任一配線之連接的單元。
如請求項1之裝置，其中前述通道包含沿著第1方向配置的第1配線通道、及沿著和前述第1方向相異的第2方向配置的第2配線通道，前述資料處理部包含藉由分時而連接於前述第1配線通道及前述第2配線通道之配線盒。
如請求項6之裝置，其中前述配線盒包含輸入側盒和輸出側盒。
如請求項1至7中任一項之裝置，其中前述時序控制單元包含：自律地按週期單位來控制前述取得單元的前述ON/OFF及前述輸出單元的前述ON/OFF之功能；及藉由來自外部的負載而按週期單位來控制前述取得單元的前述ON/OFF及前述輸出單元的前述ON/OFF之功能。
如請求項1至7中任一項之裝置，其中前述輸出單元含有輸出含有附加資訊的擴充位元之單元。
如請求項1至7中任一項之裝置，其中前述輸出單元含有實現同步功能之多通道對應的輸出開關。