TWI635712B - 準循環低密度同位檢查碼的解碼電路及其方法 - Google Patents

Abstract

準循環低密度同位檢查碼的解碼電路及準循環低密度同位檢查碼的解碼方法。解碼方法應用於ㄧ檢查矩陣與多筆傳送資料，該檢查矩陣包含N個子矩陣。該解碼方法利用w個(w＜360)解碼單元進行解碼且包含以下步驟：將對應於一第一子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應於該第一子矩陣之一第一區塊的w筆傳送資料後，將對應於一第二子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

Description

準循環低密度同位檢查碼的解碼電路及其方法

本發明是關於低密度同位檢查碼，尤其是關於準循環低密度同位檢查(Quasi-Cyclic Low-Density Parity-Check)碼的解碼電路及其方法。

低密度同位檢查(Low-Density Parity-Check, LDPC)碼常用於通訊系統以提高資料的傳輸正確率。傳送端會將要傳輸的原始資料與生成矩陣(Generate matrix，G matrix)相乘，產生比原始資料還長的傳送資料。接收端根據檢查矩陣(Check matrix，H matrix)對傳送資料進行解碼來修正傳送資料，以回復原始資料。實作上，接收端係利用疊代運算來對傳送資料進行解碼，由此可知，低密度同位檢查碼的解碼運算涉及大量的計算，因此如何兼顧電路成本及運算效能成為本領域的重要課題。

鑑於先前技術之不足，本發明之一目的在於提供一種準循環低密度同位檢查碼的解碼電路及其方法，以提高運算效能。

本發明揭露一種準循環低密度同位檢查碼的解碼電路，包含：一記憶體，儲存ㄧ檢查矩陣與多筆傳送資料，其中該檢查矩陣包含N個子矩陣；w個解碼單元，其中w＜360；以及一控制器，耦接該記憶體與該w個解碼單元，其中該控制器依照下列順序根據該檢查矩陣將傳送資料輸入該w個解碼單元進行解碼：將對應於一第一子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應於該第一子矩陣之一第一區塊的w筆傳送資料後，將對應於一第二子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

本發另明揭露一種準循環低密度同位檢查碼的解碼方法，應用於ㄧ檢查矩陣與多筆傳送資料，該檢查矩陣包含N個子矩陣。該解碼方法利用w個(w＜360)解碼單元進行解碼且包含以下步驟：將對應於一第一子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應於該第一子矩陣之一第一區塊的w筆傳送資料後，將對應於一第二子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

相較於傳統技術，本發明之準循環低密度同位檢查碼的解碼電路及其方法使用精簡的電路來完成解碼運算，並且兼顧效能。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

本發明之揭露內容包含準循環低密度同位檢查碼的解碼電路及其方法。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。

在解碼效能的考量下，LDPC解碼器大多採用平行運算的架構。舉例來說，準循環低密度同位檢查碼(Quasi-Cyclic Low-Density Parity-Check, QC-LDPC)之檢查矩陣包含多個子矩陣，其為360*360的單位矩陣(identity matrix)，因此QC-LDPC解碼器多採用360組相同的解碼電路對檢查矩陣進行平行解碼運算。

請參閱圖1，圖1為根據本發明之一實施例所繪示LDPC解碼器中之一解碼電路100的示意圖。如圖1所示，解碼電路100包含一記憶體101、一控制器102以及360組解碼單元103-1~103-360。記憶體101儲存有ㄧ檢查矩陣H與多筆傳送資料，控制器102根據檢查矩陣H，一次將對應於一個子矩陣的360筆傳送資料分別輸入360組解碼單元103-1~103-360進行解碼來產生修正後的資料；接著，控制器102再將修正後的傳送資料存回記憶體101，以完成對該360筆傳送資料的該次修正。解碼單元103-1~103-360可以是複數個處理核心，或是一個特殊應用積體電路（application-specific integrated circuit, ASIC）的複數個引擎(engine)，但不以此為限。關於控制器102的實作方式，與解碼單元103如何對傳送資料進行解碼以及實作方式係為習知技術，在此不予詳述。

舉例來說，請參閱圖2，圖2為根據本發明之一實施例所繪示一檢查矩陣H的解碼排程示意圖。如圖2所示，檢查矩陣H以子矩陣為單位在縱向上可劃分為10列，檢查矩陣H以子矩陣為單位每一列包含4個子矩陣，其中子矩陣可為一位移後單位矩陣(shifted identity matrix)。舉例來說，檢查矩陣H中以子矩陣為單位的第1列(亦即檢查矩陣H的第0~359列)包含子矩陣I1-1~I1-4，檢查矩陣H中以子矩陣為單位的第2列(亦即檢查矩陣H的第360~719列)包含子矩陣I2-1~I2-4，依此類推。換句話說，檢查矩陣H一共包含10*4個子矩陣，其他元素均為“0”。在本實施例中，控制器102會依照一解碼排程{I1-1~I1-4, I2-1~I2-4, …, I10-1~I10-4}，每次將子矩陣所對應的360筆傳送資料分別輸入360組解碼單元103-1~103-360進行解碼，以對傳送資料完成一次的修正。

在傳送資料根據上述解碼排程被修正完一次後，解碼電路100輸出修正後的傳送資料至一檢查電路(未繪示)，以判斷修正後的傳送資料是否收斂。若未收斂，解碼電路100根據上述解碼排程再次對傳送資料進行修正，直至修正後的傳送資料收斂為止。

在一實施例中，解碼電路中之解碼單元的數量可小於360，以降低解碼電路之製造成本。舉例來說，請參閱圖3，圖3為根據本發明之另一實施例所繪示LDPC解碼器中之一解碼電路300的示意圖。如圖3所示，解碼電路300包含一記憶體301、一控制器302以及w(w＜360)組解碼單元303-1~303-w。在一實施例中，解碼電路300中之解碼單元的數量，為解碼電路100中之解碼單元的數量的q/p，即 ，其中p, q為互質， ，且p是360的因數。

然而，當解碼電路中解碼單元的數量小於360時，檢查矩陣的解碼排程須特別設計，否則會影響解碼效能。舉例來說，請參閱圖4A~4C，圖4A~4C為根據本發明之一實施例所繪示一檢查矩陣H的解碼排程示意圖。假設w=240(亦即q=2且p=3)，則如圖4A~4C所示，每一子矩陣之一第一區塊B1(如圖4A的斜線區塊所示)包含子矩陣的第1~240列，每一子矩陣之一第二區塊B2(如圖4B的斜線區塊所示)包含子矩陣的第121~360列，每一子矩陣之一第三區塊B3(如圖4C的斜線區塊所示)包含子矩陣的第1~120與第241~360列。

在本實施例中，控制器302為一處理器，但本發明並不以此為限，在其他實施例中，控制器302亦可為一特殊應用積體電路(Application-specific integrated circuit，ASIC)、一可程式化邏輯閘陣列(Field Programmable Gate Array，FPGA)或一數位訊號處理器，(digital signal processor，DSP)。圖5為本發明準循環低密度同位檢查碼的解碼方法的一實施例的流程圖。以下將配合圖5說明圖4A~4C的解碼排程。首先，控制器302選取第一區塊B1(步驟S510)，然後控制器302依照一解碼排程{I1-1~I1-4, I2-1~I2-4, …, I10-1~I10-4}，每次將子矩陣之第一區塊B1所對應的240筆傳送資料分別輸入240組解碼單元303-1~303-240進行解碼(步驟S520~S540執行40次)。接著，控制器302根據仍有未完成解碼之區塊的一判斷(步驟S550)，選取第二區塊B2(步驟S510)，並再依照一解碼排程{I1-1~I1-4, I2-1~I2-4, …, I10-1~I10-4}，每次將子矩陣之第二區塊B2所對應的240筆傳送資料分別輸入240組解碼單元303-1~303-240進行解碼(即步驟S520~S540執行40次)。接著，控制器302根據仍有未完成解碼之區塊的一判斷(步驟S550)，選取第三區塊B3，並再依照一解碼排程{I1-1~I1-4, I2-1~I2-4, …, I10-1~I10-4}，每次將子矩陣之第三區塊B3所對應的240筆傳送資料分別輸入240組解碼單元303-1~303-240進行解碼(即步驟S520~S540執行40次)，最後輸出修正後的傳送資料(步驟S560)至一檢查電路(未繪示)，以判斷修正後的傳送資料是否收斂。若未收斂，解碼電路100根據上述解碼排程再次對傳送資料進行修正，直至修正後的傳送資料收斂為止。

值得注意的是，相較於控制器102對傳送資料每完成一次修正後，便輸出修正後的傳送資料進行收斂的判斷，控制器302是在對傳送資料每完成兩次修正後，才輸出修正後的傳送資料進行收斂的判斷，如此一來，可減少收斂的判斷次數，加快傳送資料的收斂速度，提高解碼效能。

此外，對於檢查矩陣H中同一元素“1”所對應的傳送資料而言，不會連續地被解碼(例如240組解碼單元303-1~303-240先依序分別對子矩陣I1-1之第一、第二、第三區塊B1、B2、B3所對應的240筆傳送資料進行解碼，接著依序分別對子矩陣I1-2之第一、第二、第三區塊B1、B2、B3所對應的240筆傳送資料進行解碼，依此類推)，導致無效的解碼。

再者，每次解碼時，控制器302不會輸入對應於不同子矩陣的傳送資料至240組解碼單元303-1~303-240(例如輸入對應於矩陣I1-1的120筆傳送資料至解碼單元303-1~303-120，輸入對應於矩陣I1-2的120筆傳送資料至解碼單元303-121~303-240，來同時對不同子矩陣所對應的傳送資料進行解碼)，以提高解碼效能。更詳細地說，由於傳送資料在記憶體301的存放方式被設計，當讀出或存入同一子矩陣所對應的傳送資料時，僅需對記憶體301進行一次存取，而當取出或存入不同子矩陣所對應的傳送資料時，需對記憶體301進行一次以上的存取。因此，若240組解碼單元303-1~303-240同時對2個子矩陣所對應的傳送資料進行解碼，控制器302須對記憶體301進行4次存取(讀出時存取2次，存入時存取2次)，如此一來，便降低了解碼電路300的解碼效能。

上述檢查矩陣H的列數及每一列包含的子矩陣個數僅用以例示，非用於限定本發明。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可根據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

101、301‧‧‧記憶體
102、302‧‧‧控制器
103、303‧‧‧解碼單元
I1-1~I1-4、I2-1~I2-4、I10-1~I10-4‧‧‧子矩陣
B1、B2、B3‧‧‧區塊
S510~S560‧‧‧步驟

［圖1］為根據本發明之一實施例所繪示LDPC解碼器中之一解碼電路的示意圖； ［圖2］為根據本發明之一實施例所繪示一檢查矩陣H的解碼排程示意圖； ［圖3］為根據本發明之另一實施例所繪示LDPC解碼器中之一解碼電路的示意圖； ［圖4］為根據本發明之一實施例所繪示一檢查矩陣H的解碼排程示意圖；以及 ［圖5］為本發明準循環低密度同位檢查碼的解碼方法的一實施例的流程圖。

Claims (6)

1. 一種準循環低密度同位檢查碼的解碼電路，包含：一記憶體，儲存一檢查矩陣與多筆傳送資料，其中該檢查矩陣包含N個子矩陣；w個解碼單元，其中w<360；以及一控制器，耦接該記憶體與該w個解碼單元，其中該控制器依照下列順序根據該檢查矩陣將傳送資料輸入該w個解碼單元進行解碼：將對應於一第一子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應於該第一子矩陣之一第一區塊的w筆傳送資料後，將對應於一第二子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；其中w=360×，p與q為正整數，p與q互質，<1，p是360的因數，該解碼電路對該多筆傳送資料未進行q次修正前，不輸出修正後傳送資料進行收斂判斷。
2. 如申請專利範圍第1項所述之解碼電路，其中該控制器更包含：將對應於該第二子矩陣之該第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼前，不將對應於該第一子矩陣的其餘 (360-w)筆傳送資料輸入該w個解碼單元進行解碼。
3. 如申請專利範圍第1項所述之解碼電路，其中該控制器更包含：解碼完對應於該N個子矩陣之N個第一區塊的w*N筆傳送資料後，將對應於該第一子矩陣之一第二區塊的w筆傳送資料輸入該w個解碼單元進行解碼，其中該第二區塊與該第一區塊至少部分不重疊。
4. 一種準循環低密度同位檢查碼的解碼方法，應用於一檢查矩陣與多筆傳送資料，該檢查矩陣包含N個子矩陣，該解碼方法利用w個解碼單元進行解碼且包含以下步驟：將對應於一第一子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應於該第一子矩陣之一第一區塊的w筆傳送資料後，將對應於一第二子矩陣之一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；其中，w<360，w=360×，p與q為正整數，p與q互質，<1，p是360的因數，且該多筆傳送資料未進行q次修正前，不輸出修正後傳送資料進行收斂判斷。
5. 如申請專利範圍第4項所述之解碼方法，其中，將對應於該第二子矩陣之該第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼前，不將對應於該第一子矩陣的其餘(360-w)筆傳送資料輸入該w個解碼單元進行解碼。
6. 如申請專利範圍第4項所述之解碼方法，更包含：解碼完對應於該N個子矩陣之N個第一區塊的w*N筆傳送資料後，將對應於該第一子矩陣之一第二區塊的w筆傳送資料輸入該w個解碼單元進行解碼，其中該第二區塊與該第一區塊至少部分不重疊。