TWI633712B - 三維巴特勒矩陣 - Google Patents

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TWI633712B TW106116050A TW106116050A TWI633712B TW I633712 B TWI633712 B TW I633712B TW 106116050 A TW106116050 A TW 106116050A TW 106116050 A TW106116050 A TW 106116050A TW I633712 B TWI633712 B TW I633712B
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Abstract

本揭露提出一種巴特勒矩陣，其包括：多個耦合器、多個交叉跨線、多個三維交叉跨線以及多個相移器，其中，耦合器的電路具有長方體結構，三維交叉跨線具有立體結構。所述交叉跨線、所述三維交叉跨線以及所述相移器設置在所述耦合器的其中之一與所述耦合器的其中之另一之間。

Description

三維巴特勒矩陣
本揭露是有關於一種巴特勒矩陣，且特別是有關於一種三維巴特勒矩陣。
著科技的進步，使用毫米波(Millimeter Wave，簡稱mmWave)的無線通信技術依然存在一些技術困難。基本上，首先需要面對的問題在於，毫米波的傳播過程中可能遇到波能嚴重衰減。上述問題跟毫米波通訊系統操作於高頻帶並使用相當大的頻寬進行通訊有非常大的關聯。進一步來說，相較於現今普遍使用的第三代(3G)或第四代(4G)通訊系統，毫米波通訊系統使用相對高頻的頻段來進行通訊。可以知道的是，接收機所接收到的電磁波能量強弱會與訊號傳送距離的平方成反比並與電磁波訊號的波長成正比，於是毫米波通訊系統將會因為使用短波長的高頻訊號而大幅增加訊號能量衰減的幅度。並且，高頻訊號的使用也將造成天線孔徑驟降，並可能導致毫米波通訊系統中的傳送訊號的訊號能量遞減。因此，為了確保通訊品質，毫米波通訊系統中的收發器通常需要使用到多天線波束成型技術來改善訊號能量衰 減用以增益收發訊號的效能。
一般來說，多天線波束成型技術是在基地台/使用者設備上設置包括多個天線的天線陣列，藉由控制這些天線讓基地台/使用者設備可產生具有指向性的波束。藉由天線陣列所達成的波束成型技術是影響毫米波無線通信系統之效能的關鍵因素之一。使用巴特勒矩陣(Butler Matrix)控制天線陣列的波束成型訊號是本領域常用的技術手段之一，然而，巴特勒矩陣僅能控制波束的二維空間中的方向性，例如，水平地控制波束成型訊號的方向，僅具有水平控制能力的巴特勒矩陣不足以應用於如接收端具有高低差時的情形。
本揭露提出一種巴特勒矩陣，其包括多個耦合器、多個交叉跨線、多個三維交叉跨線以及多個相移器，其中，耦合器的電路具有長方體結構，三維交叉跨線具有立體結構。多個相移器，其中所述交叉跨線、所述三維交叉跨線以及所述相移器設置在所述耦合器的其中之一與所述耦合器的其中之另一之間。
基於上述，本揭露提出的巴特勒矩陣除了可同時控制波束水平方向的以及垂直方向外，也僅需使用單個多層電路板製程即可完成此巴特勒矩陣。因此，還可以達到減小巴特勒矩陣的體積，降低製造成本。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。
1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16‧‧‧輸入端
100‧‧‧巴特勒矩陣
101、601、603‧‧‧耦合器
103‧‧‧相移器
105、305‧‧‧交叉跨線
110‧‧‧四個水平擺置的巴特勒矩陣
130‧‧‧四個垂直擺置的巴特勒矩陣
200‧‧‧三維耦合器
201、203、205、207、209、211、213、215、217、219、221、223‧‧‧三維耦合器的電路構成的長方體的邊
250‧‧‧三維交叉跨線
251、253‧‧‧交叉跨線
300‧‧‧三維巴特勒矩陣
301‧‧‧第一相移器
303‧‧‧第二相移器
310‧‧‧輸入陣列
330‧‧‧輸出陣列
350‧‧‧第一耦合器組
370‧‧‧第二耦合器組
400‧‧‧多層電路板
501‧‧‧電路板的走線
A、B、C、D‧‧‧三維交叉跨線的輸入端
A'、B'、C'、D'‧‧‧三維交叉跨線的輸出端
c1、c2、c3、c4‧‧‧第一耦合器組中的三維耦合器
c1'、c2'、c3'、c4'‧‧‧第二耦合器組中的三維耦合器
c1I1、c1I2、c1I3、c1I4、c2I1、c2I2、c2I3、c2I4、c3I1、c3I2、c3I3、c3I4、c4I1、c4I2、c4I3、c4I4、c1O1、c1O2、c1O3、c1O4、c2O1、c2O2、c2O3、c2O4、c3O1、c3O2、c3O3、c3O4、c4O1、c4O2、c4O3、c4O4、c1'I1、c1'I2、c1'I3、c1'I4、c2'I1、c2'I2、c2'I3、c2'I4、c3'I1、c3'I2、c3'I3、c3'I4、c4'I1、c4'I2、c4'I3、c4'I4、c1'O1、c1'O2、c1'O3、c1'O4、c2'O1、c2'O2、c2'O3、c2'O4、c3'O1、c3'O2、c3'O3、c3'O4、c4'O1、c4'O2、c4'O3、c4'O4‧‧‧三維耦合器的輸入端及輸出端
d1、d2、d3、d4‧‧‧對角線
i1、I1、i2、I2、i3、I3、i4、I4‧‧‧耦合器以及三維耦合器的輸入端
L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10‧‧‧電路層
m1、m2、m3、m4‧‧‧波束成型訊號的通道效能曲線
o1、O1、o2、O2、o3、O3、o4、O4‧‧‧耦合器以及三維耦合器的輸出端
PI1、PI2、PI3、PI4、PI5、PI6、PI7、PI8、PI9、PI10、PI11、PI12、PI13、PI14、PI15、PI16‧‧‧輸入陣列的輸入端
PO1、PO2、PO3、PO4、PO5、PO6、PO7、PO8、PO9、PO10、PO11、PO12、PO13、PO14、PO15、PO16‧‧‧輸出陣列的輸出端
S1、S2、S3、S4、S5、S6‧‧‧三維耦合器的電路構成的長方體的面
圖1A是繪示巴特勒矩陣的示意圖。
圖1B是繪示結合控制波束水平及垂直方向的二維巴特勒矩陣的示意圖。
圖2A是依據本揭露一實施例繪示三維耦合器的示意圖。
圖2B是依據本揭露一實施例繪示三維交叉跨線的示意圖。
圖3A是依據本揭露一實施例繪示三維巴特勒矩陣的示意圖。
圖3B是更詳細地繪示圖3A實施例中三維巴特勒矩陣的示意圖。
圖3C是繪示3A中三維巴特勒矩陣中的三維交叉跨線的實施例示意圖。
圖3D是繪示3A中三維巴特勒矩陣中的另一個三維交叉跨線的實施例示意圖。
圖4是依據本揭露一實施例繪示實現三維巴特勒矩陣的多層電路板的剖面示意圖。
圖5A是依據本揭露一實施例繪示三維巴特勒矩陣的電路圖。
圖5B及5C是繪示對應於圖5A電路圖的多層電路板的佈局圖。
圖6A是依據本揭露一實施例繪示三維巴特勒矩陣的電路圖。
圖6B是繪示對應於圖6A電路圖的多層電路板的佈局圖。
圖7A是依據本揭露一實施例繪示三維巴特勒矩陣的電路圖。
圖7B是繪示對應於圖7A電路圖的多層電路板的佈局圖。
圖8A、8B、8C及8D是依據本揭露一實施例繪示多層電路板的佈局圖。
圖9A及9B是依據本揭露一實施例繪示使用三維巴特勒矩陣控制波束成型訊號的模擬通道效能的示意圖。
圖1A是繪示巴特勒矩陣100的示意圖。使用巴特勒矩陣控制天線陣列的波束成型訊號是本領域常用的技術手段之一，圖1A的巴特勒矩陣100具有四個輸入端及四個輸出端，其包括多個耦合器101、多個相移器103以及多個交叉跨線105。輸入端i1、i2、i3以及i4各自與多個輸出端o1、o2、o3以及o4耦接。當訊號由不同的輸入端輸入時，該訊號在不同的輸出端會產生不同的相位差。以輸入端i1及i2為例，由於輸入端i1及i2與輸出端o1、o 2、o 3以及o 4之間的相位差各不相同，因此，由輸入端i1或由輸入端i2輸入訊號會分別產生具有不同相位差及方向性的波束成型訊號。
圖1A所繪示的巴特勒矩陣僅能對波束成型訊號進行水平方向的調整，然而，在波束成型訊號的接收端具有高地差的情況下，僅具水平控制功能的巴特勒矩陣顯然不足以應用於上述的 情況。基此，需要開發出一種能同時控制波束水平及垂直方向的巴特勒矩陣。
圖1B是繪示結合控制波束水平及垂直方向的二維巴特勒矩陣的示意圖。圖1B的巴特勒矩陣是由多個巴特勒矩陣100所構成的。圖1B的左半部110是由四個水平擺置的巴特勒矩陣100堆疊而成，圖1B的右半部130則是由四個垂直擺置的巴特勒矩陣100堆疊而成。圖1B的巴特勒矩陣具有二維的波束控制功能。舉例而言，由輸入端1輸入的訊號與由輸入端2輸入的訊號會產生具有不同水平方向的兩種波束，而由輸入端1輸入的訊號與由輸入端5輸入的訊號會產生具有不同垂直方向的兩種波束。圖1B的巴特勒矩陣雖具有二維的波束控制功能，但此種架構需串聯一組水平堆疊的巴特勒矩陣與一組垂直堆疊的巴特勒矩陣，因此需佔用較大的體積以及花費較多的製造成本。
圖2A是依據本揭露一實施例繪示三維耦合器200的示意圖。三維耦合器200的電路具有長方體的結構，其可包括第一輸入端I1、第二輸入端I2、第三輸入端I3以及第四輸入端I4，彼此構成長方體結構的第一平面S1。此外，三維耦合器200還可包括第一輸出端O1、第二輸出端O2、第三輸出端O3以及第四輸出端O4，彼此構成長方體結構的第二平面S2。第一平面S1與第二平面S2兩者互不相交。三維耦合器200的第m個輸入端與第m個輸出端構成長方體結構的一邊，m為正整數且m小於或等於4。具體而言，第一輸入端I1、第二輸入端I2、第三輸入端I3以及第 四輸入端I4分別與第一輸出端O1、第二輸出端O2、第三輸出端O3以及第四輸出端O4構成長方體結構的邊201、邊203、邊205以及邊207。在一實施例中，三維耦合器200的長方體結構中，除第一平面S1及第二平面S2之外，其餘的每一平面可由例如二維的90度耦合器(Quadrature Hybrid Coupler)實現，但本發明並不加以限制。
三維耦合器200的各輸入端彼此之間互相絕緣，且各輸出端彼此之間互相絕緣，因此，對輸入端而言，長方體結構的邊209、邊211、邊213以及邊215可視作由絕緣體構成，對輸出端而言，長方體結構的邊217、邊219、邊221以及邊223可視作由絕緣體構成。
三維耦合器200的長方體架構中，設置於長方體的同一平面的對角線的輸入端與輸出端之間具有相位差θ。以第三平面S3為例，平面S3是由輸入端I1、輸入端I2、輸出端O1以及輸出端O2所構成，其中輸入端I1與輸出端O2設置於平面S3的對角線d1上，因此，輸入端I1與輸出端O2之間具備相位差θ。同理，由於輸入端I2與輸出端O1設置於平面S3的對角線d2上，因此，輸入端I2與輸出端O1之間也具備相位差θ。反之，輸入端I1與輸出端O1並未設置於平面S3的對角線上，因此，輸入端I1與輸出端O1之間不存在相位差。再以第四平面S4為例，在平面S4中，輸入端I2與輸出端O4之間具備相位差θ，且輸入端I4與輸出端O2之間也具備相位差θ。在一實施例中，相位差θ可以是 90度，但本發明並不加以限制。
圖2B是依據本揭露一實施例繪示三維交叉跨線250的示意圖。三維交叉跨線250可由兩個水平擺置的交叉跨線251及兩個垂直擺置的交叉跨線253構成。三維交叉跨線250的輸入端耦接輸出端A'、輸入端B耦接輸出端B'、輸入端C耦接輸出端C'並且輸入端D耦接輸出端D'。
圖3A是依據本揭露一實施例繪示三維巴特勒矩陣300的示意圖。巴特勒矩陣300可由第一耦合器組350以及第二耦合器組370所組成。第一耦合器組350具有至少四個三維耦合器200，分別對應於圖3B中的三維耦合器C1、三維耦合器C2、三維耦合器C3以及三維耦合器C4。第二耦合器組370具有至少四個三維耦合器200，分別對應於圖3B中的三維耦合器C1'、三維耦合器C2'、三維耦合器C3'以及三維耦合器C4'。
第一耦合器組350中各個耦合器200的第一平面S1可構成一輸入陣列且輸入陣列的每一邊具有相同數量的輸入端。在本實施例中，三維耦合器C1、三維耦合器C2、三維耦合器C3以及三維耦合器C4的第一平面S1組成一個具有16個輸入端的4X4輸入陣列310，各輸入端分別以PI1~PI16表示。例如，三維耦合器C1的四個輸入端I1、I2、I3及I4可分別可構成4X4輸入陣列310的輸入端PI1、PI2、PI5及PI6。
第二耦合器組370中各個耦合器200的第二平面S2可構成一輸出陣列且輸出陣列的每一邊具有相同數量的輸出端。在本 實施例中，三維耦合器C1'、三維耦合器C2'、三維耦合器C3'以及三維耦合器C4'的第二平面S2組成一個具有16個輸出端的4X4輸出陣列330，各輸出端分別以PO1~PO16表示。例如，三維耦合器C1'的四個輸出端O1、O2、O3及O4可分別可構成4X4輸出陣列330的輸入端PO1、PO2、PO5及PO6。
在使用三維巴特勒矩陣300時，第一耦合器組350中至少一個三維耦合器200的至少一個輸入端耦接至第二耦合器組370中各個三維耦合器200的各個輸出端，以藉由各個所述輸出端輸出對應於該輸入端的波束成型訊號。舉例而言，假設一輸入訊號s由輸入端PI1輸入進三維巴特勒矩陣300時，輸入訊號s會經由多個不同的路徑傳輸至各個輸出端PO1~PO16，因此，對應各輸出端PO1~PO16的多個輸出訊號會變為具有不同相位差的輸入訊號s，而由各輸出端PO1~PO16的多個輸出訊號組成的波束成型訊號就會因多個不同輸出訊號的相位差而具有方向性。
輸入陣列310中，設置於同一列的輸入端彼此對應的波束成型訊號會具備不同水平方向的相位差，舉例而言，由輸入端PI1輸入訊號s所得到的輸出波束，其水平方向會與由輸入端PI2輸入訊號s所得到的輸出波束不同。此外，設置於同一排的輸入端彼此對應的波束成型訊號會具備不同垂直方向的相位差，舉例而言，由輸入端PI1輸入訊號s所得到的輸出波束，其垂直方向會與由輸入端PI5輸入訊號s所得到的輸出波束不同。
圖3B是更詳細地繪示圖3A中實施例三維巴特勒矩陣 300的示意圖。三維巴特勒矩陣300中，第一耦合器組350中第i個耦合器的第j個輸出端耦接至第二耦合器組370中第j個耦合器的第i個輸入端，i、j為正整數，j小於或等於4，且i小於或等於N，N可以是4的冪次方或以上的正整數。
具體而言，第一耦合器組350中的三維耦合器c1的第一輸出端c1O1、第二輸出端c1O2、第三輸出端c1O3以及第四輸出端c1O4分別依序耦接第二耦合器組370中的三維耦合器c1'的第一輸入端c1'I1、三維耦合器c2'的第一輸入端c2'I1、三維耦合器c3'的第一輸入端c3'I1以及三維耦合器c4'的第一輸入端c4'I1。
第一耦合器組350中的三維耦合器c2的第一輸出端c2O1、第二輸出端c2O2、第三輸出端c2O3以及第四輸出端c2O4分別依序耦接第二耦合器組370中的三維耦合器c1'的第二輸入端c1'I2、三維耦合器c2'的第二輸入端c2'I2、三維耦合器c3'的第二輸入端c3'I2以及三維耦合器c4'的第二輸入端c4'I2。
第一耦合器組350中的三維耦合器c3的第一輸出端c3O1、第二輸出端c3O2、第三輸出端c3O3以及第四輸出端c3O4分別依序耦接第二耦合器組370中的三維耦合器c1'的第三輸入端c1'I3、三維耦合器c2'的第三輸入端c2'I3、三維耦合器c3'的第三輸入端c3'I3以及三維耦合器c4'的第三輸入端c4'I3。
第一耦合器組350中的三維耦合器c4的第一輸出端c4O1、第二輸出端c4O2、第三輸出端c4O3以及第四輸出端c4O4分別依序耦接第二耦合器組370中的三維耦合器c1'的第四輸入端 c1'I4、三維耦合器c2'的第四輸入端c2'I4、三維耦合器c3'的第四輸入端c3'I4以及三維耦合器c4'的第四輸入端c4'I4。
在本實施例中，三維巴特勒矩陣300中的第一耦合器組350與第二耦合器組370中的耦合器200的數量皆為4，即三維巴特勒矩陣300為16輸入16輸出的架構。然而，本領域技術人員應可由本揭露之三維巴特勒矩陣300的結構而推得本揭露的架構亦可實施於輸出及輸出大於16的三維巴特勒矩陣。例如，三維巴特勒矩陣300中的第一耦合器組350與第二耦合器組370中的耦合器200的數量N也可以是4的冪次方或以上的正整數。
在包括了多個具有三維巴特勒矩陣300的一實施例中，其包括多個耦合器、多個交叉跨線、多個三維交叉跨線以及多個相移器，其中各個耦合器的電路具有長方體結構、各個三維交叉跨線具有立體結構、並且所述交叉跨線、所述三維交叉跨線以及所述相移器設置在耦合器的其中之一與耦合器的其中之另一之間。各三維耦合器中各端點的接線關係，可參考表一，表一為各三維耦合器200之間電性相連的端點組合。
三維巴特勒矩陣300的第一耦合器組350中的第i個三維耦合器200的第j個輸出端與第二耦合器組370中第j個耦合器的第i個輸入端之間設置有下述的其中之一：一第一相移器301與一第二相移器303的組合、多個交叉跨線305中的至少其中之一與第二相移器303的組合、第一相移器301與多個交叉跨線305中的至少其中之一的組合以及多個三維交叉跨線250的至少其中之一，其中i、j為正整數且j小於或等於4。
詳細而言，本實施例中，第一耦合器組350中的第一耦合器c1以及第三耦合器c3兩者的第一輸出端c1O1、c3O1以及第三輸出端c1O3、c3O3設置有第一相移器301，並且，第一耦合器組350中的第二耦合器c1以及第四耦合器c4兩者的第二輸出端c2O2、c4O2以及第四輸出端c2O4、c4O4也設置有第一相移器301。
此外，第二耦合器組370中的第一耦合器c1'以及第二耦合器c2'兩者的第一輸入端c1'I1、c2'I1以及第二輸入端c1'I2、c2'I2設置有第二相移器303，並且，第二耦合器組370中的第三耦合器c3'以及第四耦合器c4'兩者的第三輸入端c3'I3、c4'I3以及第四輸 入端c3'I4、c4'I4設置有第二相移器303。
在本實施例中，第一相移器301用以控制波束成型訊號的水平方向，第二相移器303用以控制波束成型訊號的垂直方向，本實施例中的第一相移器301與第二相移器303皆具有45度的相位差，但本發明並不加以限制。第一相移器301與第二相移器303的設置位置也可以相反，例如，可將三維巴特勒矩陣300中原本的第一相移器301改為第二相移器303，並將原本的第二相移器303改為第一相移器301，本發明並不加以限制。
三維巴特勒矩陣300的第一耦合器組350與第二耦合器組370之間，設置有四個交叉跨線305，交叉跨線305使各個三維耦合器200的輸出端及輸入端之間互相耦接。表二為利用交叉跨線305互相耦接的端點組合。
圖3C是繪示3A中三維巴特勒矩陣300中的三維交叉跨線250的實施例示意圖。本實施例中，三維巴特勒矩陣300的第 一耦合器組350與第二耦合器組370之間，還設置有一三維交叉跨線250，該三維交叉跨線250的詳細連接方式，如圖3C所示。圖3C中的三維交叉跨線250，其第k個輸入端及第k個輸出端彼此電性相連，並且分別耦接第一耦合器組350中的第k個耦合器的第(5-k)個輸出端及第二耦合器組370中的第(5-k)個耦合器的第k個輸入端，k為正整數且k小於或等於4。
詳細而言，三維交叉跨線250的第一輸入端A及第一輸出端A'彼此電性相連，並且分別耦接第一耦合器組350中的第一耦合器c1的第四輸出端c1O4及第二耦合器組370中的第四耦合器c4'的第一輸出端c4'I1。
三維交叉跨線250的第二輸入端B及第二輸出端B'彼此電性相連，並且分別耦接第一耦合器組350中的第二耦合器c2的第三輸出端c2O3及第二耦合器組370中的第三耦合器c3'的第二輸入端c3"I2。
三維交叉跨線250的第三輸入端C及第三輸出端C'彼此電性相連，並且分別耦接第一耦合器組350中的第三耦合器c3的第二輸出端c3O2及第二耦合器組370中的第二耦合器c2'的第三輸入端c2'I3。
三維交叉跨線250的第四輸入端D及第四輸出端D'彼此電性相連，並且分別耦接第一耦合器組350中的第四耦合器c4的第一輸出端c4O1及第二耦合器組370中的第一耦合器c1'的第四輸入端c1'I4。
三維巴特勒矩陣300的第二耦合器組370與輸出陣列330之間，設置有四個交叉跨線305，交叉跨線305使各個三維耦合器200的輸出端與輸出陣列330之間互相耦接。表三為利用交叉跨線305互相耦接的端點組合。
圖3D是繪示3A中三維巴特勒矩陣300中的另一個三維交叉跨線250的實施例示意圖。本實施例中，三維巴特勒矩陣300的第二耦合器組370與輸出陣列330之間，還設置有一三維交叉跨線250，該三維交叉跨線250的詳細連接方式，如圖3D所示。
詳細而言，三維交叉跨線250的第一輸入端A及第一輸出端A'彼此電性相連，並且分別耦接第二耦合器組370中的第一耦合器c1'的第四輸出端c1'O4及輸出陣列330的輸出端PO11。
三維交叉跨線250的第二輸入端B及第二輸出端B'彼此電性相連，並且分別耦接第二耦合器組370中的第二耦合器c2'的第三輸出端c2'O3及輸出陣列330的輸出端PO10。
三維交叉跨線250的第三輸入端C及第三輸出端C'彼此電性相連，並且分別耦接第二耦合器組370中的第三耦合器c3'的第二輸出端c3'O2及輸出陣列330的輸出端PO07。
三維交叉跨線250的第四輸入端D及第四輸出端D'彼此電性相連，並且分別耦接第二耦合器組370中的第四耦合器c4'的 第一輸出端c4'O1及輸出陣列330的輸出端PO6。
返回參照圖2A，三維巴特勒矩陣300中，各個三維耦合器200的平面S3及平面S5(S5由I3、I4、O3以及O4所構成)，對應第三平面與第五平面的對角線的其中之一輸入端與其中之一輸出端之間的相位差θ，其與控制波束成型訊號的水平控制相關。各個三維耦合器200的平面S4及平面S6(S6由I1、I3、O1以及O3所構成)，對應第三平面與第五平面的對角線的其中之一輸入端與其中之一輸出端之間的相位差θ，其與控制波束成型訊號的垂直控制相關。
圖4是依據本揭露一實施例繪示實現三維巴特勒矩陣300的多層電路板400的剖面示意圖。本揭露提出的三維巴特勒矩陣300可由單一個多層電路板400實現，如4所示。多層電路板400可以是11層電路板，其中，電路層L0及L10分別為三維巴特勒矩陣300的輸出陣列330及輸入陣列310。電路層L1、L3、L5、L7及L9分別為接地層。各個電路層之間透過導孔(Via)進行訊號的傳輸。
圖5A是依據本揭露一實施例繪示三維巴特勒矩陣300的電路圖，圖5B及5C是繪示對應於圖5A電路圖的多層電路板400的佈局圖，其中圖5B為電路層L2的佈局圖、圖5C為電路層L4的佈局圖。電路層L2、L4主要包括如圖3D所示方法接線的三維交叉跨線250、如圖5A標示的交叉跨線305以及電路板中其餘的走線501。
圖6A是依據本揭露一實施例繪示三維巴特勒矩陣300的電路圖，圖6B是繪示對應於圖6A電路圖的多層電路板400的佈局圖，其中圖6B為電路層L6的佈局圖。電路層L6主要包括如圖3C所示方法接線的三維交叉跨線250、如圖6A標示的交叉跨線305、所有的第二相移器303、第二耦合器組370中的四個三維耦合器c1'、c2、c3'及c4'中與控制波束成型訊號的水平控制相關的90度耦合器601以及與控制波束成型訊號的垂直控制相關的90度耦合器603，以及電路板中其餘的走線501。
圖7A是依據本揭露一實施例繪示三維巴特勒矩陣300的電路圖，圖7B是繪示對應於圖7A電路圖的多層電路板400的佈局圖，其中圖7B為電路層L8的佈局圖。電路層L8主要包括如圖3C所示方法接線的三維交叉跨線250、如圖7A標示的交叉跨線305、所有的第一相移器301、第一耦合器組350中的四個三維耦合器c1、c2、c3及c4中與控制波束成型訊號的水平控制相關的90度耦合器601以及與控制波束成型訊號的垂直控制相關的90度耦合器603，以及電路板中其餘的走線501。
圖8A、8B、8C及8D是依據本揭露一實施例繪示多層電路板400的佈局圖。圖8A、8B、8C及8D更詳細地繪示多層電路板400各層之間的訊號傳輸路徑。圖8A繪示電路層L2的佈局圖，由圖8A可以看出電路層L2與電路層L4之間、以及電路層L2與電路層L0之間的訊號傳輸路徑。圖8B繪示電路層L4的佈局圖，由圖8B可以看出電路層L4與電路層L2之間、以及電路層L4與 電路層L6之間的訊號傳輸路徑。圖8C繪示電路層L6的佈局圖，由圖8C可以看出電路層L6與電路層L4之間、以及電路層L6與電路層L8之間的訊號傳輸路徑。圖8D繪示電路層L8的佈局圖，由圖8D可以看出電路層L8與電路層L6之間、以及電路層L8與電路層L10之間的訊號傳輸路徑。
圖9A及9B是依據本揭露一實施例繪示使用三維巴特勒矩陣300控制波束成型訊號的模擬通道效能的示意圖，請同時參照圖9A及圖9B。由圖9B可以看出由三維巴特勒矩陣300產生的四種波束成型訊號的通道效能。詳細而言，圖9B中的m1、m2、m3以及m4曲線分別對應於由輸入陣列310的輸入端PI6、PI8、PI5以及PI7輸入訊號而產生的波束成型訊號之通道效能。由於輸入端PI6、PI8、PI5以及PI7設置於輸入陣列310的同一列上，由輸入端PI6、PI8、PI5以及PI7輸入的訊號與每一個輸出陣列330上的任一個輸出端的訊號之間存在的垂直相位差完全相同，因此m1、m2、m3以及m4曲線代表的波束成型訊號在垂直方向的發射角度相同。
以輸出端PO1、PO2、PO3及PO4為例，當一訊號輸入至輸入端PI1時，由PO1、PO2、PO3及PO4輸出之訊號彼此之間會存在例如-45度的水平相位差，然而，PO1、PO2、PO3及PO4輸出之訊號彼此之間並不存在垂直相位差。同樣地，當該訊號輸入至輸入端PI2時，由PO1、PO2、PO3及PO4輸出之訊號彼此之間會存在例如+135度的水平相位差，然而，PO1、PO2、PO3 及PO4輸出之訊號彼此之間並不存在垂直相位差。另一方面，以輸出端PO1、PO5、PO9及PO13為例，當一訊號輸入至輸入端PI1時，由PO1、PO5、PO9及PO13輸出之訊號彼此之間會存在例如+45度的垂直相位差，然而，PO1、PO5、PO9及PO13輸出之訊號彼此之間並不存在水平相位差。同樣地，在PO1、PO5、PO9及PO13輸出之訊號彼此之間存在+45度的垂直相位差的情況下，當該訊號輸入至輸入端PI5時，由PO1、PO5、PO9及PO13輸出之訊號彼此之間會存在例如+135度的垂直相位差，然而，PO1、PO5、PO9及PO13輸出之訊號彼此之間並不存在水平相位差。由上述的內容可知，當訊號由PI6輸入時，各個水平排列的輸出端彼此之間的相位差，與當訊號由PI8輸入時，各個水平排列的輸出端彼此之間的相位差，兩相位差不同。此外，當訊號由PI6輸入時，各個垂直排列的輸出端彼此之間的相位差，與當訊號由PI8輸入時，各個垂直排列的輸出端彼此之間的相位差，兩相位差相同。基此，由PI1輸入訊號而獲得的波束訊號與由PI2輸入訊號而獲得的波束訊號，兩波束訊號會具有相同的垂直角但不同的水平角，如圖9A所示之PI6及PI8。
綜上所述，本揭露提出的巴特勒矩陣除了可同時控制波束水平方向的以及垂直方向外，也僅需使用一多層電路板製程即可完成，因此也可以達到大幅減小巴特勒矩陣的體積並降低製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本 發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (17)

  1. 一種巴特勒矩陣，包括：多個耦合器，各個所述耦合器的電路具有一長方體結構；多個交叉跨線；多個三維交叉跨線，各個所述三維交叉跨線具有一立體結構；以及多個相移器，其中所述交叉跨線、所述三維交叉跨線以及所述相移器設置在所述耦合器的其中之一與所述耦合器的其中之另一之間。
  2. 如申請專利範圍第1項所述的巴特勒矩陣，其中各個所述多個耦合器包括：多個輸入端，包括一第一輸入端、一第二輸入端、一第三輸入端以及一第四輸入端，彼此構成所述長方體結構的一第一平面；以及多個輸出端，一第一輸出端、一第二輸出端、一第三輸出端以及一第四輸出端，彼此構成所述長方體的一第二平面；其中所述長方體結構的所述第一平面與所述第二平面互不相交。
  3. 如申請專利範圍第2項所述的巴特勒矩陣，更包括：一第一耦合器組，具有至少四個所述耦合器；以及一第二耦合器組，具有至少四個所述耦合器；其中，所述第一耦合器組中各個所述耦合器的第一平面構成一輸入陣列且所述輸入陣列的每一邊具有相同數量的輸入端；所述第二耦合器組中各個所述耦合器的第二平面構成一輸出陣列且所述輸出陣列的每一邊具有相同數量的輸出端；所述第一耦合器組中至少一個所述耦合器的至少一個所述輸入端耦接至所述第二耦合器組中各個所述耦合器的各個所述輸出端。
  4. 如申請專利範圍第3項所述的巴特勒矩陣，其中所述第一耦合器組中第i個耦合器的第j個輸出端耦接至第二耦合器組中第j個耦合器的第i個輸入端，i、j為正整數，j小於或等於4，且i小於或等於N，N為4的冪次方或以上的正整數。
  5. 如申請專利範圍第4項所述的巴特勒矩陣，其中所述第一耦合器組中第i個耦合器的第j個輸出端與所述第二耦合器組中第j個耦合器的第i個輸入端之間設置有一第一相移器與一第二相移器的組合、所述多個交叉跨線中的至少其中之一與所述第二相移器的組合、所述第一相移器與所述多個交叉跨線中的至少其中之一的組合以及所述多個三維交叉跨線的至少其中之一。
  6. 如申請專利範圍第4項所述的巴特勒矩陣，其中所述第一耦合器組中的第一耦合器以及第三耦合器兩者的第一輸出端以及第三輸出端設置有一第一相移器，並且，所述第一耦合器組中的第二耦合器以及第四耦合器兩者的第二輸出端以及第四輸出端設置有所述第一相移器。
  7. 如申請專利範圍第6項所述的巴特勒矩陣，其中所述第二耦合器組中的第一耦合器以及第二耦合器兩者的第一輸入端以及第二輸入端設置有一第二相移器，並且，所述第二耦合器組中的第三耦合器以及第四耦合器兩者的第三輸入端以及第四輸入端設置有所述第二相移器。
  8. 如申請專利範圍第7項所述的巴特勒矩陣，其中所述第一相移器用以控制一波束成型訊號的水平方向，所述第二相移器用以控制所述波束成型訊號的垂直方向。
  9. 如申請專利範圍第8項所述的巴特勒矩陣，其中所述第一相移器與所述第二相移器皆具有+45度、-45度以及+135度的相位差。
  10. 如申請專利範圍第2項所述的巴特勒矩陣，其中所述多個耦合器的其中之一的第m個輸入端與所述多個耦合器的其中之一的第m個輸出端構成所述長方體結構的一邊，m為正整數且m小於或等於4。
  11. 如申請專利範圍第10項所述的巴特勒矩陣，其中設置於所述長方體結構的同一平面的對角線的輸入端與輸出端之間具有一相位差。
  12. 如申請專利範圍第11項所述的巴特勒矩陣，其中由所述多個耦合器的其中之一的第一輸入端、第二輸入端、第一輸出端以及第二輸出端構成一第三平面，且由所述多個耦合器的其中之一的第三輸入端、第四輸入端、第三輸出端以及第四輸出端構成第五平面，其中所述第三平面與對應的所述第五平面的對角線的所述輸入端的其中之一與所述輸出端的其中之一之間的所述相位差與控制一波束成型訊號的水平方向相關。
  13. 如申請專利範圍第11項所述的巴特勒矩陣，其中由所述多個耦合器的其中之一的第一輸入端、第三輸入端、第一輸出端以及第三輸出端構成一第四平面，且由所述多個耦合器的其中之一的第二輸入端、第四輸入端、第二輸出端以及第四輸出端構成一第六平面，其中所述第四平面與對應的所述第六平面的對角線的所述輸入端的其中之一與所述輸出端的其中之一之間的所述相位差與控制一波束成型訊號的垂直方向相關。
  14. 如申請專利範圍第11項所述的巴特勒矩陣，其中所述相位差為90度。
  15. 如申請專利範圍第4項所述的巴特勒矩陣，其中所述三維交叉跨線的其中之一的第k個輸入端及第k個輸出端彼此電性相連，並且分別耦接所述第一耦合器組中的第k個耦合器的第(5-k)個輸出端及所述第二耦合器組中的第(5-k)個耦合器的第k個輸入端，k為正整數且k小於或等於4。
  16. 如申請專利範圍第4項所述的巴特勒矩陣，其中所述輸出陣列為一四乘四的陣列，並且所述三維交叉跨線的其中之一的一第一輸入端及一第一輸出端彼此電性相連，並且分別耦接所述第二耦合器組中的第一耦合器的第四輸出端及所述輸出陣列的第三行第三列的輸出端；所述三維交叉跨線的其中之一的一第二輸入端及一第二輸出端彼此電性相連，並且分別耦接所述第二耦合器組中的第二耦合器的第三輸出端及所述輸出陣列的第二行第三列的輸出端；所述三維交叉跨線的其中之一的一第三輸入端及一第三輸出端彼此電性相連，並且分別耦接所述第二耦合器組中的第三耦合器的第二輸出端及所述輸出陣列的第三行第二列的輸出端；以及所述三維交叉跨線的其中之一的一第四輸入端及一第四輸出端彼此電性相連，並且分別耦接所述第二耦合器組中的第四耦合器的第一輸出端及所述輸出陣列的第二行第二列的輸出端。
  17. 如申請專利範圍第2項所述的巴特勒矩陣，其中在所述耦合器的所述輸入端彼此之間互相絕緣，且所述耦合器的所述輸出端彼此之間互相絕緣。
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