TWI600015B - 用於相變記憶體與開關（ｐｃｍｓ）之元資料管理及支援技術 - Google Patents

用於相變記憶體與開關（ｐｃｍｓ）之元資料管理及支援技術 Download PDF

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Description

用於相變記憶體與開關(PCMS)之元資料管理及支援技術 發明領域
本揭示大體而言係有關於電子領域。更具體言之，本發明之一些實施例大體而言係有關於用於PCMS(相變記憶體與開關)裝置之元資料管理及/或支援技術。
發明背景
隨著處理器之處理能力的加強，一個關注點為處理器可取用記憶體之速度。舉例而言，為處理資料，處理器首先可需要自一記憶體擷取資料。在處理完成之後，結果可需要加以存儲在該記憶體中。因此，記憶體速度可對整個系統性能具有直接影響。
另一個重要之考慮係功率消耗。舉例而言，在依賴於蓄電池電源之行動計算裝置中，極其重要的是減小功率消耗以允許裝置於行動時工作。就非行動計算裝置而言，功率消耗亦係重要的，因為過度功率消耗可增加成本(例如，由於額外功率使用、增加之冷卻需要等)，減少組件壽命，限制其上可使用裝置之位置等。
硬碟片驅動機提供相對低成本之儲存解決方 案，且用於許多計算裝置中來提供非依電性儲存。然而，由於碟片驅動機需要以一相對高之速度旋轉其碟片且相對於該等旋轉之碟片來移動碟片頭以讀取/寫入資料，所以碟片驅動機當與快閃記憶體相比時使用大量電力。所有此物理移動產生熱且增加了功率消耗。為此，一些較高端之行動裝置正朝向為非依電性之快閃記憶體遷移。然而，快閃記憶體具有若干缺點，包括例如，改變位元狀態之相對大電壓位準需要、由於電荷泵斜升(charge pump ramp up)之需要的寫入時間上的延遲、每次皆須抹除一單元區塊等。
依據本發明之一實施例，係特地提出一種設備，其包括：相變記憶體與開關(PCMS)控制器邏輯組件，其用來控制取用一PCMS裝置；及記憶體，其儲存一位址間接尋址表(AIT)，其中該AIT係用於儲存資訊來在系統記憶體位址與PCMS位址之間變換，其中該AIT表係包括對應於儲存在該PCMS裝置中之一類型資料的元資料，且其中該PCMS控制器邏輯組件係用於基於儲存在該AIT中之該資訊來取用該PCMS裝置。
100、600‧‧‧計算系統
102、102-1~102-N、602-1~602-n、702、702‧‧‧處理器
104‧‧‧互連或匯流排
106‧‧‧核心
106-1~106-M‧‧‧處理器核心/核心
108‧‧‧快取記憶體
110‧‧‧路由器
112‧‧‧匯流排或互連
114、710、712‧‧‧記憶體
116-1‧‧‧快取記憶體
L1 116-1‧‧‧L1快取記憶體
120‧‧‧記憶體控制器
125‧‧‧PCMS控制器邏輯組件/控制器
200‧‧‧組件
202‧‧‧AIT
204‧‧‧NVM/PCMS記憶體/PCMS裝置
300‧‧‧儲存系統
302‧‧‧區域表
304‧‧‧元資料
306‧‧‧主機記憶體
308‧‧‧後端儲存器
400‧‧‧位址倍增器邏輯組件
602‧‧‧中央處理單元(CPU)
603‧‧‧電腦網路/網路
604‧‧‧互連網路(或匯流排)
606‧‧‧晶片集
608‧‧‧記憶體控制集線器(GMCH)
610‧‧‧記憶體控制器
614‧‧‧圖形介面
616‧‧‧圖形加速器
617‧‧‧顯示器
618‧‧‧集線器介面
620‧‧‧輸入/輸出控制集線器(ICH)
622、740、744‧‧‧匯流排
624‧‧‧周邊橋接器(或控制器)
626‧‧‧音訊裝置
628‧‧‧碟片驅動機
630‧‧‧網路介面裝置
631‧‧‧天線
700‧‧‧計算系統
706、708‧‧‧區域記憶體控制器集線器(MCH)
714‧‧‧點對點(PtP)介面
716、718、737、741‧‧‧PtP介面電路
720‧‧‧晶片集
722、724‧‧‧PtP介面
726、728、730、732‧‧‧點對點介面電路
734‧‧‧高性能圖形電路
736‧‧‧高性能圖形介面/圖形介面
742‧‧‧匯流排橋接器
743‧‧‧I/O裝置
745‧‧‧鍵盤/滑鼠
746‧‧‧通訊裝置
748‧‧‧資料儲存裝置
749‧‧‧程式碼
參看附圖來提供詳細描述。在圖中，最左邊之元件符號之數字或數個數字標誌元件符號首次出現在其中的該圖。相同元件符號在不同圖中之使用指示相似或相同項目。
圖1、圖6及圖7例示出計算系統之實施例的方塊圖，該 等計算系統可加以利用來實施本文所論述之不同實施例。
圖2例示出根據一些實施例之可用於SMA及PCMS位址之間變換的組件之方塊圖。
圖3例示出根據一實施例之儲存系統的部分。
圖4展示出根據一實施例之位址倍增器邏輯組件。
圖5例示出根據一實施例之在兩個PCMS晶粒上之資料佈局。
詳細說明
在以下描述中，列出眾多特定詳情以提供對不同實施例之全面理解。然而，本發明之不同實施例可在沒有特定詳情之情況下實踐。在其他情況下，熟知方法、程序、組件及電路尚未詳細地描述，以致不會混淆本發明之特殊實施例。此外，本發明之實施例的不同態樣可使用不同構件來執行，諸如積體半導體電路(「硬體」)、組織於一或多個程式(「軟體」)中之電腦可讀指令或硬體與軟體之某一組合。為達此揭示案之目的，「邏輯組件」之提及應意味硬體、軟體或者其某一組合。
相變記憶體與開關(PCMS)係另一類型非依電性記憶體，當與快閃記憶體裝置比較時，其可提供較高性能及/或耐久性。舉例而言，PCMS允許改變單個位元而無需首先抹除單元之一整個區塊，PCMS結構可降解地更慢，PCMS資料狀態可在相對較長時期中得以重新調校，且PCMS更具可擴充性。
一些實施例係有關於用於PCMS裝置之元資料管理及/或支援。然而，本文所論述之實施例不限於PCMS且可應用至諸如相變記憶體(PCM)之任何類型寫入原地非依電性記憶體。因此，本文中「PCMS」及「PCM」等詞可互換。在一實施例中，PCMS裝置取用經由位址間接尋址表(AIT)而變換。除了至PCMS位址之變換，AIT表可為元資料資訊提供儲存，例如，如可適用於該變換。元資料可包括關於在PCMS中引用之資料之類型及使用例如來幫助管理PCMS裝置的資訊。
在一些實施例中，PCMS之某些特定使用藉由使用由PCMS提供之獨特能力(例如，其載入/儲存能力)而改良儲存解決方案之執行。舉例而言，在混合型儲存裝置中，PCMS供元資料儲存使用，且使用相對較低廉之NAND以用於資料儲存。
在一實施例中，元資料供PCMS實施中之誤差校正使用。舉例而言，位址計算加以執行，來將所請求之資料位置轉換為裝置位址。此可撓實施例可根據所需之基本區塊及所需要之ECC保護階層而發展或調整。
在一些實施例中，提供用於為PCMS碟片快取記憶體提供原子元資料支援之技術。對於碟片高速緩衝，原子元資料之使用可用寫入後端快取來解決斷電問題。在此上下文中之原子元資料被定義為：與NVM媒體確保之m個位元組使用者資料一起儲存之n個位元組快取記憶體算法元資料以斷電安全之方式寫入。
另外，本文所論述之記憶體技術可加以提供於諸如參看圖1至圖7所論述的不同計算系統中(例如，包括智慧電話、平板電腦、可攜式遊戲主控台、超級行動個人電腦(UMPC)等)。更具體而言，圖1例示出根據本發明之一實施例的一種計算系統100的方塊圖。系統100可包括一或多個處理器102-1至102-N(本文總體稱為「數個處理器102」或「處理器102」)。數個處理器102可經由互連或匯流排104而通訊。每一個處理器可包括不同組件，為了明晰僅參看處理器102-1論述該等組件中之一些。因此，剩餘處理器102-2至102-N中之每一者可包括參看處理器102-1論述之相同或相似組件。
在一實施例中，處理器102-1可包括一或多個處理器核心106-1至106-M(本文稱為「數個核心106」或「核心106」)、快取記憶體108(在不同實施例中，其可為共用快取記憶體或私用快取記憶體)及/或路由器110。數個處理器核心106可實施在一單個積體電路(IC)晶片上。另外，該晶片可包括一或多個共用及/或私用快取記憶體(諸如快取記憶體108)、匯流排或互連(諸如匯流排或互連112)、記憶體控制器(諸如參看圖6至圖7論述之控制器)或其他組件。
在一個實施例中，路由器110可用於處理器102-1及/或系統100之不同組件之間的通訊。另外，處理器102可包括一個以上路由器110。此外，大量路由器110可處於通訊中，來啟用在處理器102-1之內部或外部中之不同組件之間安排路由傳遞的資料。
快取記憶體108可儲存資料(例如包括指令)，該等資料由處理器102-1之一或多個組件，諸如核心106利用。舉例而言，快取記憶體108可區域地快取儲存於記憶體114中之資料，來用於由處理器102之組件的較快速的取用。如圖1所示，記憶體114可經由互連104而與處理器102通訊。在一實施例中，快取記憶體108(其可共用)可具有不同階層，例如快取記憶體108可為一中階快取記憶體及/或一末級快取記憶體(LLC)。此外，數個核心106中之每一個可包括階層1(L1)快取記憶體(116-1)(本文總體稱為「L1快取記憶體116」)。處理器102-1之不同組件可經由匯流排(例如匯流排112)及/或記憶體控制器或集線器直接與快取記憶體108通訊。
如圖1所示，記憶體114可經由記憶體控制器120而耦接至系統100之其他組件。記憶體114一些實施例中可包括非依電性記憶體，諸如PCMS記憶體。儘管記憶體控制器120得以展示為耦接在互連102與記憶體114之間，但記憶體控制器120可加以定位於系統100中之其他處。舉例而言，記憶體控制器120或其部分在一些實施例中可被提供於數個處理器102中之一個內。此外，在一些實施例中，系統100可包括邏輯組件(例如PCMS控制器邏輯組件125)，以將讀取或寫入請求以最佳方式發佈至記憶體114。
在一些實施例中，PCMS作為記憶體係可尋址的，但由於受限之寫入耐久性、讀取漂移等其裝置特定特徵，PCMS裝置可需要將軟體產生之系統記憶體位址(SMA) 重對映至非依電性記憶體位址(NVMA)(本文亦稱為PCMS位址)。位址間接尋址表(AIT)用於一實施例，來藉由經由一控制器(例如圖1之邏輯組件125)執行此重對映。在一個實施例中，AIT中之每一個項皆包括對應於經重對映之系統記憶體位址的NVM位址及元資料資訊(例如，由軟體提供)。儲存於AIT中之資訊由邏輯組件125取用，來提供對PCMS裝置之最佳管理。
圖2例示出根據一些實施例之可用於SMA及PCMS位址之間變換的組件200之方塊圖。如所示，展示出用元資料取用NVM(SMA1)的重對映，來與取用用「0」元資料之SMA2寫入及讀取避免取用NVM/PCMS記憶體204之同一者(SMA2)的重對映比較。
在一實施例中，元資料可使用一新指令集架構 (ISA)由軟體提供，或或者自當前指令集架構中演繹。元資料資訊可自CPU 102(本文亦可互換地稱為「處理器」)發送至使用AIT 202重對映位址之PCMS控制器邏輯組件125。元資料可在NVM/PCMS位址處為邏輯組件125提供一些關於資料之語意，該等語意可用來做出關於裝置管理之較最佳決策。
根據一些實施例，元資料可包括：
(1)零--用來在NVM位址處寫入之資料值為0。此可為ISA中之一新指令，以調零記憶體，該指令作為元資料由CPU 102通訊至控制器125。此可由控制器125使用來避免將0值實際寫入PCMS裝置204，且因此節省了裝置磨損及隨後 讀取之潛時。替代地，當取用SMA而沒有實際將其重對映至NVM位址時，控制器125具有返回0選項。交替地，存在具有0資料之NVMA，至該NVMA，所有具有0元資料之AIT項得以重對映。由於大部分記憶體狀態為0，所以此可極大地減小由寫入數個0導致之PCMS裝置的磨損。
(2)重複之資料：在NVM位址處寫入之資料值可為重複之資料值，且元資料接著為此資料值。至少一個ISA中之字串移動指令(例如，rep movs*)可判定重複之值是否加以對準且填充對映粒度大小，且若是，則將重複之資料值作為元資料儲存於AIT 202而非將資料寫入PCMS裝置。此節省裝置磨損及用於隨後讀取之潛時。當SMA得以讀取，而沒有實際上重對映及取用NVMA時，PCMS控制器邏輯組件125可返回資料模式。
(3)唯讀資料：此係來自CPU之元資料(例如，使用頁面類型資訊或用新指令)，其指示：SMA係用於讀取或執行唯一資料。若PCMS控制器邏輯組件125實施具有基於DRAM之快取的2階記憶體，則可使用此元資料來繞過DRAM快取，且因此允許專用於讀取-寫入SMA之較小快取記憶體大小。
(4)已加密資料：此元資料指示：在SMA處之資料需要於將其寫入PCMS裝置之前加密。
(5)快取優先權：此元資料可由監督模式軟體例如使用新指令來提供。若PCMS控制器邏輯組件125實施具有基於DRAM之快取的二階記憶體，則可使用此元資料來判定快 取記憶體分配及逐出策略(eviction policies)。
在一些實施例中，PCMS之特定使用藉由使用由PCMS提供之獨特能力(例如，其載入/儲存能力)而改良儲存解決方案之執行。PCMS引入新特徵，該等新特徵可以不同於NAND及基於傳統檔案系統之方法的新方式加以使用。舉例而言，在混合型儲存裝置中，PCMS供元資料儲存使用，且使用相對較低廉之NAND以用於資料儲存。
在一實施例中，基於PCMS之儲存解決方案的執行可加以改良而用於元資料操作。此外，主機記憶體需要可得以最小化(因為PCMS可直接取用來用於元資料操作，而無需首先快取例如DRAM中之資料)。此類實施例可用於需要對映或變換之基於PCMS的裝置(諸如參看圖2所論述，包括例如一SSD(固體狀態驅動機)、快速周邊組件互連(PCIe)儲存裝置或其他記憶體裝置)。
一般而言，在基於PCMS之儲存解決方案中，對映可能在前端(例如主機記憶體)上之邏輯組件區塊經對映至後端(例如，在PCMS中)上之實體區塊的情況下需要。此對映可經由亦儲存於一實施例中之儲存媒體上的元資料來管理。問題接著變為：該設計會將整個對映資訊維護於主機控制器之記憶體中嗎，或當需要元資料時(當邏輯組件區塊被引用，且因此其需要對映時)，該設計會動態地帶來元資料嗎。在基於NAND之解決方案中，因為區塊引用需要兩串列NAND取用(來首先擷取元資料且其次執行所需操作)，所以立即響應式對映可嚴重地阻礙執行。相反，PCMS 用隨機存取記憶體(RAM)之取用方法來提供NAND持久性。PCMS引入了其他問題(諸如懲罰盒(penalty box)，其限制在短持續時間之寫入之後的讀取)，但為小資料量提供載入/儲存語意。
考慮到PCMS可原地讀取或寫入(例如在無須快取區域記憶體中之資料的情況下)，則元資料操作可針對某些情況而最佳化。舉例而言，如圖3所示，主機裝置可維護區域表302，該區域表將區域對映至元資料304，如所示。元資料(及資料)可在主機記憶體306中快取，或可儲存於後端儲存器308內。NAND/DISK與PCMS之間的一個不同在於PCMS中元資料可原地讀取。此意味對於PCMS無需元資料快取步驟(首先於主機記憶體中讀取元資料)，從而減少讀取操作之潛時。在元資料項不被寫入之情況下，寫入操作亦將從此中受益。但在PCMS內給定基於XOR保護的情況下，帶寫入在一些實施例中仍加以採用，從而阻止PCMS中之較小寫入。
此外，許多NAND快閃裝置採取最簡單之方法且維護記憶體中之所有元資料。儘管簡單且有效，但其與將相當大量記憶體需要增加至主機控制器一樣係高成本的。此解決方案亦不能很好地定標，因為增大後端容量會增大主機控制器之記憶體需要且增加額外成本。
基於碟片之儲存裝置的檔案系統可使用立即響應元資料管理(如所需要來擷取元資料區塊)。儘管在主機記憶體上更有效，但由於額外取用後端，此方法增加了潛時。 為此，一實施例利用PCMS之載入/儲存能力來最小化涉及元資料操作的負擔(例如自PCMS直接讀取元資料來避免快取記憶體操作)。
返回參看圖3，展示根據一實施例之示例性儲存系統300，該系統使用PCMS及一分層元資料管理方法。上部分識別存在於主機記憶體中之結構，且下部分識別存在於PCMS中之結構。如所示，記憶體中結構引用記憶體中結構及資料，與PCMS結構及資料。如所示，PCMS中結構不引用記憶體中結構或資料。對於所示給定區域，根階層元資料頁面可引用資料或其他元資料頁面(例如對於一給定區塊順序)。元資料頁面之內容因此可引用其他元資料頁面(例如以分層形式來支援大區域大小)或指向資料頁面引用。此外，儘管圖3中示出4 k頁面，其他頁面大小可用於不同實施例。
就NAND技術而言，經常存在提供將要用於錯誤校正之額外裝置元資料的需要。就PCMS而言，情況並非如此。因此，PCMS裝置可實施「大量位元」。然而，取用PCMS裝置仍具有需要校正之錯誤的概率。為此，一實施例允許供錯誤校正之元資料用於「大量位元」PCMS實施。
一般而言，錯誤校正需要額外元資料被供應有資料(加以校正)來如所需要地檢查或校正。因此，64個位元組資料之請求可能必須加以轉換為80個位元組之請求以用於必要偵測及校正需要。就NAND裝置而言，可於裝置中提供額外元資料儲存，以便無需特殊尋址。同樣地對於 DRAM，可將額外位元增加至取用寬度(例如，自64位元寬取用至72位元寬)來提供ECC(錯誤校正碼)。一個問題在於PCMS僅為大量位元，且不存在用於此資訊之特殊儲存位置。因此，需要自系統之總容量中獲得額外儲存。
在一實施例中，位址計算加以執行來將所請求之資料位置轉換為裝置位址(參見例如圖4，其中根據一實施例展示位址倍增器邏輯組件400)。如圖4所示，位址計算可由算術轉換執行(例如，其可由分開之邏輯組件或控制器邏輯組件125內之邏輯組件完成)。此可撓ECC實施例可根據所需之基本區塊及所需要之ECC保護階層而發展或調整。其他實施可在實施時間內解決此問題。
參看圖4，一輸出位址藉由倍增一進入位址而由(資料區塊大小+所需之ECC位元組)/資料區塊大小判定。此外，一輸出位址長度藉由倍增一進入請求長度而由(資料區塊大小+所需之ECC位元組)/資料區塊大小判定。
因此，請求之位址及資料大小可根據資料轉移來改變以提供ECC資訊。如說明，自以下假定開始：基本資料區塊大小=128個位元組
128資料酬載所需之ECC=16個位元組
給定一進入區塊位址A，則該位址由(資料+元資料)/資料位元組比率或在此情況下之9/8判定。此可始終作為位址之移位及增加而完成。128個位元組請求由同一比率擴充，或在此情況下至144個位元組。若進入裝置之位址A將為例如0xAAAA80，則所得裝置位址將為9/8 * A= 0xBFFFD0，且取用裝置將為自0xBFFFD0至0xC0005F，包括0xBFFFD0及0xC0005F。
在一些實施例中，提供用於為PCMS碟片快取記憶體提供原子元資料支援之技術。就碟片快取而言，原子元資料之使用可用寫入後端快取來解決斷電問題。在此上下文中之原子元資料被定義為：與NVM媒體確保之m個位元組使用者資料一起儲存之n個位元組快取記憶體算法元資料以斷電安全之方式寫入。
就NAND裝置而言，一個解決方案係於NAND頁面(用於NAND之基本寫入單元)中保留一些備用區來供元資料使用。因為PCMS一般不支援一頁面之同一概念，所以需要應用不同解決方案。為此，在一實施例中，足夠容量及緩衝可加以設計為以便使用者資料及元資料二者皆得以自動寫入PCMS媒體之設計。為達到此，控制器邏輯組件125首先將資料及元資料轉移至緩衝區(例如控制器邏輯組件內部之緩衝區)。一旦完成，控制器邏輯組件125開始寫入PCMS媒體之操作。若在寫入操作正在進行中時發生斷電，則板載電容繼續為PCMS裝置供電直至寫入操作完成。
儘管上述實施例足以用於需要原子元資料例如每512位元組扇區之例如根據由資訊技術標準國際委員會T01技術委員會公佈之準則而如支援T10資料完整性特性(DIF)的企業應用，但就低成本客戶端快取應用而言，另一個實施例提供較低成本技術。另外，客戶端快取通常在快取列或框邊界(例如像8K)上使用快取元資料，且儘管先前 提及之解決方案可用來提供原子元資料，但就在一些情況下之性能及/或成本而言，該等解決方案可能為次最佳的。
此外，受元資料保護之使用者資料大小可受到限制，來確保良好服務時間且來最小化緩衝及儲存碟片(例如SSD)中之容量。舉例而言，可為使用者資料之每512個位元組提供16個位元組元資料。儘管此為用於需要原子元資料(例如支援T10 DIF)之企業應用的一個可能解決方案，但就低成本客戶端快取而言，16個位元組/512個位元組使用者資料之負擔可係高成本的。就期望支付較少元資料負擔之此等低成本解決方案而言，元資料可遍及較大量使用者資料展開。為此，另一個實施例在寫入操作開始時用元資料格式化使用者資料，且在寫入操作結束時格式化元資料之冗餘複本。作為實例，快取策略可使用16個位元組元資料來用於每8K使用者資料。在PCMS SSD上，此8K使用者資料接著被剝離為寫入2個PCMS裝置之兩個4K操作(例如其可在同一晶粒或兩個不同晶粒上)以用於增強之寫入性能。
參看圖5，示出根據一實施例之在兩個PCMS晶粒上之資料佈局。使用此佈局及以下偽碼，控制器邏輯組件125將例如8K使用者資料及16位元組元資料寫入NVM媒體。因為元資料在使用者資料之前及之後寫入，所以控制器邏輯組件125不需具有緩衝區空間或者容量來緩衝整個8K使用者資料。替代地，其可將緩衝區及容量之大小確定為成本最有效大小。另外，在隨後讀取操作中，控制器邏輯組件125可使用以下技術來判定元資料及資料是否自動 地寫入。
在一實施例中，以下偽碼可用於寫入原子元資料：
1.將元資料1及3全部設定為零
2.平行地，將元資料0及元資料2分別寫入晶粒0及1
3.平行地，將扇區0-7及8-15分別寫入晶粒0及1
4.平行地，將元資料1及3分別寫入晶粒0及1
在一實施例中，以下偽碼可用於判定資料及元資料是否已自動寫入：
1.讀取元資料0、1、2、3
2.若(元資料0==元資料1==元資料2==元資料3)，則返回使用者資料及元資料
3.否則返回在將資料不一致地寫入扇區0至15期間中斷之電力
圖6例示出根據本發明之一實施例的一種計算系統600的方塊圖。計算系統600可包括經由互連網路(或匯流排)604通訊之一或多個中央處理單元(CPU)602或處理器。處理器602可包括一通用處理器、一網路處理器(其處理在電腦網路603上通訊之資料)、一應用程式處理器(諸如用於手機、智慧電話等之處理器)或其他類型處理器(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC))。可利用不同類型電腦網路803，包括有線網路(例如乙太網路、十億位元乙太網路、光纖等)或無線網路(諸如胞狀網路、3G(第三代手機技術或第三代無線格式(UWCC))、4G、低功率嵌 入(LEP)等)。此外，處理器602可包括單個或多個核心設計。具有多個核心設計之處理器602可將不同類型處理器核心整合於同一積體電路(IC)晶粒上。此外，具有多個核心設計之處理器602可實施為對稱或不對稱多處理器。
在一實施例中，處理器602中之一或多個可相同於或相似於圖1之處理器102。舉例而言，處理器602中之一或多個可包括核心106及/或快取記憶體108中之一或多個。此外，參看圖1至圖5所論述之操作可由系統600之一或多個組件執行。
晶片集606亦可與互連網路604通訊。晶片集606可包括圖形與記憶體控制集線器(GMCH)608。GMCH 608可包括與記憶體114通訊之記憶體控制器610(在一實施例中，其可相同於或相似於例如包括邏輯組件125之圖1的記憶體控制器120)。記憶體114可儲存資料，該等資料包括由CPU 602或包括於計算系統600中之任何其他裝置執行之指令的順序。在本發明之一個實施例中，記憶體114可包括一或多個依電性儲存器(記憶體)裝置，諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)或其他類型儲存裝置。亦可利用非依電性記憶體，諸如硬碟片。額外裝置，諸如多個CPU及/或多個系統記憶體可經由互連網路604通訊。
GMCH 608亦可包括與圖形加速器616通訊之圖形介面614。在本發明之一個實施例中，圖形介面614可經由加速圖形埠(AGP)與圖形加速器616通訊。在本發明之一 實施例中，顯示器617(諸如平板顯示器、觸控螢幕等)可經由例如信號轉換器與圖形介面614，該信號轉換器將儲存於諸如視訊記憶體或系統記憶體之儲存裝置中之圖像的數位表示變換為由顯示器解譯且顯示之顯示器信號。由顯示器裝置產生之顯示器信號可在由顯示器617解譯且隨後顯示於顯示器上之前通過不同控制裝置。
集線器介面618可允許GMCH 608與輸入/輸出控制集線器(ICH)通訊。ICH 620可提供至與計算系統600通訊之I/O裝置的介面。ICH 620可經由周邊橋接器(或控制器)624，諸如周邊組件互連(PCI)橋接器、通用串列匯流排(USB)控制器或其他類型周邊橋接器或控制器而與匯流排622通訊。橋接器624可於CPU 602與周邊裝置之間提供資料路徑。可利用其他類型拓撲。此外，多個匯流排可例如經由多個橋接器或控制器而與ICH 620通訊。另外，在本發明之不同實施例中，與ICH 120通訊之其他周邊裝置可包括整合驅動電子(IDE)或小電腦系統介面(SCSI)硬驅動機或多個小電腦系統介面(SCSI)硬驅動機、USB埠或多個USB埠、一鍵盤、一滑鼠、平行埠或多個平行埠、軟式碟片驅動機或多個軟式碟片驅動機、數位輸出支援(例如數位視訊介面(DVI))或其他裝置。
匯流排622可與音訊裝置626、一或多個碟片驅動機628及網路介面裝置630(其例如經由有線或無線介面與電腦網路603通訊)通訊。如所示，網路介面裝置630可耦接至天線631，來(例如經由電機電子工程師學會(IEEE)802.11 介面(包括IEEE 802.11a/b/g/n等)、胞狀介面、3G、4G、LPE等)與網路603無線地通訊。其他裝置可經由匯流排622通訊。此外，不同組件(諸如網路介面裝置630)在本發明之一些實施例中可與GMCH 608通訊。另外，處理器602及GMCH 608可加以組合來形成一單個晶片。此外，在本發明之其他實施例中，圖形加速器616可包括於GMCH 608之內。
此外，計算系統600可包括依電性及/或非依電性記憶體(儲存器)。舉例而言，非依電性記憶體可包括以下中之一或多種：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電EPROM(EEPROM)、碟片驅動機(例如628)、軟式碟片、光碟片ROM(CD-ROM)、數位通用碟片(DVD)、快閃記憶體、磁光碟片或能夠儲存電子資料(例如包括指令)之其他類型非依電性機器可讀媒體。
圖7例示出一種根據本發明之一實施例之佈置於點對點(PtP)組態中之計算系統700。具體而言，圖7展示出一種其中處理器、記憶體及輸入/輸出裝置由眾多點對點介面互連之系統。參看圖1至圖6所論述之操作可由系統700之一或多個組件執行。
如圖7所示，系統700可包括若干處理器，其中為了明晰僅展示出兩個處理器702及704。處理器702及處理器704各者皆可包括區域記憶體控制器集線器(MCH)706及708來啟用與記憶體710及記憶體712之通訊。記憶體710及/或記憶體712可儲存諸如參看圖1及/或圖6之記憶體114所論述之不同資料。此外，MCH 706及MCH 708在一些實施 例中可包括圖1之記憶體控制器120及/或邏輯組件125。
在一實施例中，處理器702及處理器704可為參看圖6所論述之處理器602中之一者。處理器702及處理器704可經由點對點(PtP)介面714分別使用PtP介面電路716及PtP介面電路718而交換資料。此外，處理器702及處理器704各者皆可經由個別PtP介面722及PtP介面724使用點對點介面電路726、點對點介面電路728、點對點介面電路730及點對點介面電路732而與晶片集720交換資料。晶片集720可進一步經由高性能圖形介面736，例如使用PtP介面電路737而與高性能圖形電路734交換資料。如參看圖6所論述，圖形介面736在一些實施例中可耦接至一顯示器裝置(例如顯示器617)。
如圖7所示，圖1之核心106及/或快取記憶體108可定位於處理器702及處理器704內。然而，本發明之其他實施例可存在於圖7之系統700內的其他電路、邏輯組件單元或裝置中。此外，本發明之其他實施例可經由圖7中例示出之若干電路、邏輯組件單元或裝置而分散。
晶片集720可使用PtP介面電路741與匯流排740通訊。匯流排740可具有與其通訊之諸如匯流排橋接器742及I/O裝置743之一或多個裝置。經由匯流排744，匯流排橋接器743可與其他裝置通訊，諸如鍵盤/滑鼠745、通訊裝置746(諸如數據機、網路介面裝置或如參看例如包括經由天線631之網路介面裝置630所論述的可與電腦網路603通訊之其他通訊裝置)、音訊I/O裝置及/或資料儲存裝置748。資 料儲存裝置748可儲存程式碼749，該程式碼可由處理器702及/或處理器704執行。
在本發明之不同實施例中，本文所論述之操作 (例如參看圖1至圖7)可實施為硬體(例如電路系統)、軟體、韌體、微碼或其組合，以上可經提供而作為例如包括有形(例如非暫時性)機器可讀或電腦可讀媒體之電腦程式產品，該媒體具有儲存於其上之用於規劃一電腦來執行本文所論述之過程的指令(或軟體程序)。此外，「邏輯組件」一詞可包括，舉例而言，軟體、硬體或軟體與硬體之組合。機器可讀媒體可包括諸如參看圖1至圖7所論述之儲存裝置。
另外，此類有形電腦可讀媒體可作為電腦程式產品而下載，其中該程式可藉助於資料信號(諸如載波或其他傳播媒體)經由一通訊連結(例如一匯流排、一數據機或一網路連接)而自遠端電腦(例如一伺服器)轉移至一請求電腦(例如一客戶端)。
本說明書中提及「一個實施例」或「一實施例」意味結合該實施例所描述之特殊特性、結構或特徵可包括於至少一個實施中。片語「在一個實施例」在本說明書之不同地方的出現可或不可全部指同一實施例。
此外，在本實施方式及申請專利範圍，可使用「耦接」及「連接」及其衍生詞等詞。在本發明之一些實施例中，「連接」可用於指示兩個或更多個元件彼此直接實體接觸或電接觸。「耦接」可意味兩個或更多個元件直接實體接 觸或電接觸。然而，「耦接」亦可意味兩個或更多個元件不直接彼此接觸，但仍可彼此配合或相互作用。
因此，儘管本發明之實施例已在針對結構特性及/或方法行為之語言上進行描述，但應瞭解所請求標的可不限於所描述之特定特性或行為。相反地，特定特性及行為作為實施所請求標的之簡單形式加以揭示。
100‧‧‧計算系統
102‧‧‧處理器
102-1~102-N‧‧‧處理器
104‧‧‧互連或匯流排
106‧‧‧核心
106-1~106-M‧‧‧處理器核心/核心
108‧‧‧快取記憶體
110‧‧‧路由器
112‧‧‧匯流排或互連
114‧‧‧記憶體
116-1‧‧‧快取記憶體
L1 116-1‧‧‧L1快取記憶體
120‧‧‧記憶體控制器
125‧‧‧PCMS控制器邏輯組件/控制器

Claims (29)

  1. 一種用於元資料管理的設備，該設備包括：用於控制對一相變記憶體(PCM)裝置之取用的PCM控制器邏輯組件；以及用於儲存一位址間接尋址表(AIT)的記憶體，其中，該AIT可儲存資訊以在系統記憶體位址和PCM位址之間轉換，其中，該AIT包括對應於儲存在該PCM裝置中之資料之類型的元資料，並且其中，該PCM控制器邏輯組件可基於儲存在該AIT中之該資訊而讓該PCM裝置能夠被取用，其中，該元資料為零，其中，為零的該元資料係用於使得該PCM控制器邏輯組件回應於對一系統記憶體位址之存取而回傳零值，並且其中，該系統記憶體位址對應於為零的該元資料。
  2. 如申請專利範圍第1項的設備，其中，該元資料可提供該PCM控制器邏輯組件與儲存在該PCM裝置中之資料有關的資訊以使得該PCM控制器邏輯組件可無須先取用該PCM裝置便能回應於來自一處理器的一請求。
  3. 如申請專利範圍第1項的設備，其中，該元資料可由一處理器傳輸至該PCM控制器邏輯組件。
  4. 如申請專利範圍第1項的設備，其中，係藉由一指令來提供該元資料。
  5. 如申請專利範圍第1項的設備，其中，該PCM控制器邏輯組件、記憶體、PCM裝置及一處理器核心其中之一或多者係位於同一積體電路晶粒上。
  6. 一種用於元資料管理的設備，該設備包含：用於控制對一相變記憶體與開關(PCMS)裝置之取用的PCMS控制器邏輯組件；以及用於儲存一區域表以將記憶體區域對映至元資料的主機記憶體，其中，該PCMS控制器邏輯組件可基於對儲存在該PCMS裝置中的該元資料之直接讀取內容而使得對該PCMS裝置能夠被取用，並且其中，儲存於該PCMS裝置中之一或多個結構係僅指涉儲存於該PCMS裝置中之一或多個其他結構及資料。
  7. 如申請專利範圍第6項的設備，其中，該元資料之至少一部分要被儲存於該主機記憶體中。
  8. 如申請專利範圍第6項的設備，其中，儲存於該主機記憶體中之一或多個結構係用於指涉下列中之至少一者：儲存於該主機記憶體中之一或多個其他結構及資料與儲存於該PCMS裝置中之一或多個結構及資料。
  9. 如申請專利範圍第6項之設備，其中，該PCMS控制器邏輯組件、主機記憶體、PCMS裝置及一處理器核心中之一或多者係位於同一積體電路晶粒上。
  10. 一種用於元資料管理的設備，該設備包括：用於控制對一相變記憶體與開關(PCMS)裝置之取用的PCMS控制器邏輯組件；以及用於判定對應於儲存在該PCMS裝置中之錯誤校正元資料的一輸出位址及一輸出請求長度的邏輯組件。
  11. 如申請專利範圍第10項的設備，其中，該邏輯組件係可基於一進入位址、一資料區塊大小及用於一錯誤校正碼(ECC)的位元組數目而判定該輸出位址。
  12. 如申請專利範圍第10項的設備，其中，該邏輯組件可基於一進入請求長度、一資料區塊大小及用於一錯誤校正碼(ECC)的位元組數目而判定該輸出請求長度。
  13. 如申請專利範圍第10項的設備，其中，該PCMS控制器邏輯組件包括用於判定該輸出位址及該輸出請求長度的該邏輯組件。
  14. 如申請專利範圍第10項的設備，其中，該PCMS控制器邏輯組件、用於判定該輸出位址及該輸出請求長度的邏輯組件、PCMS裝置及一處理器核心其中之一或多者係位於同一積體電路晶粒上。
  15. 一種用於元資料管理的設備，該設備包括：用於控制對一相變記憶體(PCM)裝置之取用的PCM控制器邏輯組件，該PCM控制器邏輯組件至少部分係要在硬體中實施，其中，該PCM控制器邏輯組件可在將資料及元資料儲存至一緩衝區之後將該資料寫入該PCM裝置， 其中，該元資料為零，其中，為零的該元資料係用於使得該PCM控制器邏輯組件回應於對一系統記憶體位址之存取而回傳零值，並且其中，該系統記憶體位址對應於為零的該元資料。
  16. 如申請專利範圍第15項的設備，其中，該元資料係要在該資料丟失之情況下使用。
  17. 如申請專利範圍第15項的設備，其中，該PCM控制器邏輯組件、PCM裝置及一處理器核心其中之一或多者係位於同一積體電路晶粒上。
  18. 一種用於元資料管理的設備，該設備包括：一或多個相變記憶體與開關(PCMS)控制器邏輯組件，該一或多個PCMS控制器邏輯組件係用於控制對第一PCMS晶粒及第二PCMS晶粒其中一或多者之取用，其中，該一或多個PCMS控制器邏輯組件可將具有第一元資料之至少兩個複本的一第一資料集寫入該第一PCMS晶粒。
  19. 如申請專利範圍第18項的設備，其中，該一或多個PCMS控制器邏輯組件可將具有第二元資料之至少兩個複本的一第二資料集寫入該第二PCMS晶粒。
  20. 如申請專利範圍第19項的設備，其中，該第二資料集依序包括該第二元資料、一第二使用者資料及該第二元資料之一冗餘複本。
  21. 如申請專利範圍第18項的設備，其中，該第一資料集依序包括該第一元資料、一第一使用者資料及該第一元資料之一冗餘複本。
  22. 如申請專利範圍第18項的設備，其中，該元資料係要在該第一資料集或該第二資料集丟失之情況下使用。
  23. 如申請專利範圍第18項的設備，其中，該一或多個PCMS控制器邏輯組件、第一PCMS晶粒、第二PCMS晶粒及一處理器核心其中之一或多者係位於同一積體電路裝置上。
  24. 一種用於元資料管理的系統，其包括：一相變記憶體與開關(PCMS)裝置；用於經由一PCMS控制器邏輯組件而取用儲存在該PCMS裝置上之資料的一處理器；及用於儲存對應於儲存在該PCMS裝置上之該資料的元資料的記憶體，以及用於判定對應於要被用於錯誤校正的該元資料的一輸出位址及一輸出請求長度的邏輯組件其中，該PCMS控制器邏輯組件使得該PCMS裝置能夠基於該元資料而被取用。
  25. 如申請專利範圍第24項的系統，其中，該記憶體可儲存一位址間接尋址表(AIT)，其中，該AIT係用於儲存資訊以在系統記憶體位址與PCMS位址之間轉換，並且其中，該AIT包括對應於儲存在該PCMS裝置中之資料之一類型的該元資料，並且其中，該PCMS控制器邏輯組件 可基於儲存在該AIT中之該資訊而使得該PCMS裝置能夠被取用。
  26. 如申請專利範圍第24項的系統，其中，該記憶體包括用於儲存一區域表以將記憶體區域對映至該元資料的主機記憶體。
  27. 如申請專利範圍第24項的系統，其中，該PCMS控制器邏輯組件可在將資料及該元資料儲存至一緩衝區之後將該資料寫入該PCMS裝置。
  28. 一種用於元資料管理的設備，該設備包括：用於控制對一相變記憶體(PCM)裝置之取用的PCM控制器邏輯組件；以及用於儲存一區域表以將記憶體區域對映至元資料的主機記憶體，其中，該PCM控制器邏輯組件可基於對儲存在該PCM裝置中的該元資料之直接讀取內容而使得該PCM能夠被取用，其中，該元資料為零，其中，為零的該元資料係用於使得該PCM控制器邏輯組件回應於對一系統記憶體位址之存取而回傳零值，並且其中，該系統記憶體位址對應於為零的該元資料。
  29. 一種用於元資料管理的系統，其包括：一相變記憶體(PCM)裝置；用於經由一PCM控制器邏輯組件而取用儲存在該 PCM裝置上之資料的一處理器；及用於儲存對應於儲存在該PCM裝置上之該資料的元資料的記憶體，其中，該PCM控制器邏輯組件可使得該PCM裝置能夠基於該元資料而被取用，其中，該元資料為零，其中，為零的該元資料係用於使得該PCM控制器邏輯組件回應於對一系統記憶體位址之存取而回傳零值，並且其中，該系統記憶體位址對應於為零的該元資料。
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