TWI581574B - 延遲鎖定迴路 - Google Patents

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TWI581574B
TWI581574B TW104142054A TW104142054A TWI581574B TW I581574 B TWI581574 B TW I581574B TW 104142054 A TW104142054 A TW 104142054A TW 104142054 A TW104142054 A TW 104142054A TW I581574 B TWI581574 B TW I581574B
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上海兆芯集成電路有限公司
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Description

延遲鎖定迴路
本發明係有關於一種電子電路，特別是有關於一種延遲鎖定迴路。
隨著科技的進步，整合在同一積體電路中的電路愈來愈多。積體電路裡的每一電路根據一個時脈信號而進行操作。然而，時脈信號很容易受到製作工藝或溫度的影響。當時脈信號發生偏移時，將造成積體電路無法正常工作。
有鑑於此，本發明的目的是提供一種延遲鎖定迴路，包括一選擇單元、一延遲單元、一去除單元以及一相位檢測單元。選擇單元接收一正相時脈信號及一反相時脈信號，並根據一指示信號產生一第一時脈信號以及一第二時脈信號。延遲單元耦接選擇單元。延遲單元具有一延遲係數，並根據延遲係數對第一時脈信號進行延遲，產生一第三時脈信號。去除單元耦接選擇單元。去除單元對第二時脈信號進行延遲，產生一第四時脈信號。相位檢測單元耦接延遲單元以及去除單元。相位檢測單元根據第三時脈信號及第四時脈信號的相位差，產生指示信號。延遲單元根據指示信號調整延遲係數。
本發明所提供的延遲鎖定迴路可以去除掉延遲單 元自身無法消除的初始時間差(initial delay)，得到更精確的延遲效果；並且在一些應用中，與現有技術相比，本發明可以用更少的電路獲得相同或者更大的延遲，從而節省電路面積和功耗。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100A、100B、400A、400B、700A、700B、900A、900B‧‧‧延遲鎖定迴路
110、410、710、910‧‧‧延遲單元
120、420、720‧‧‧去除單元
130、430、730、930‧‧‧相位檢測單元
140、440A、440B、740、940‧‧‧控制單元
CLKDL、CLKREF、CLK、CLKD1、CLKB1、CLKD2、CLKB2‧‧‧時脈信號
310~340、610~660、810~840、1010~1040‧‧‧狀態
141、442A、442B‧‧‧低通濾波器
150、450、750、950‧‧‧緩衝單元
152、INV1、INV2、763‧‧‧反相器
CLK1、CLK2、CLKD、CLKB‧‧‧緩衝時脈信號
760A、760B、960A、960B‧‧‧選擇單元
DL1、DL2‧‧‧延遲組
210~2n0‧‧‧延遲電路
CLKIN‧‧‧輸入時脈信號
UP、UP0‧‧‧指示信號
UP1、SC‧‧‧控制信號
151、762‧‧‧緩衝器
P1~P2‧‧‧P型電晶體
N1~N2‧‧‧N型電晶體
PH1~PH3‧‧‧上拉電晶體
NL1~NL3‧‧‧下拉電晶體
PW‧‧‧電壓源
GND‧‧‧接地電壓
200‧‧‧多工器
441A、441B‧‧‧確認單元
511~514‧‧‧D型正反器
521~523‧‧‧邏輯閘
RES‧‧‧重置信號
671、672‧‧‧上升邊緣
770、970‧‧‧鎖定單元
UPLOCK‧‧‧鎖定信號
761A、761B‧‧‧選擇器
V1~V4‧‧‧位準
第1A及1B圖為本發明的延遲鎖定迴路的實施例。
第2A圖為本發明延遲電路的實施例。
第2B圖為本發明的延遲單元的實施例。
第2C圖為本發明的去除單元的一個實施例。
第3A圖為本發明的第1B圖所示的延遲鎖定迴路的狀態示意圖。
第3B~3D圖為第1B圖的延遲鎖定迴路的時序圖。
第4A及4B圖為本發明的延遲鎖定迴路的實施例。
第5圖為第4B圖所示的確認單元的一個實施例。
第6A圖為第4A圖所示的延遲鎖定迴路的狀態示意圖。
第6B圖為第4A圖所示的延遲鎖定迴路的時序示意圖。
第7A及7B圖為本發明的延遲鎖定迴路的實施例。
第8A圖為第7A圖所示的延遲鎖定迴路的狀態示意圖。
第8B~8D圖為第7A圖所示的延遲鎖定迴路的時序示意圖。
第9A及9B圖為本發明的延遲鎖定迴路的實施例。
第10A圖為第9A圖所示的延遲鎖定迴路的狀態示意圖。
第10B與10C圖為第9A圖所示的延遲鎖定迴路的時序示意圖。
第1A圖為本發明的延遲鎖定迴路的一個實施例。如圖所示，延遲鎖定迴路100A包括延遲單元110、去除單元120、相位檢測單元130以及控制單元140。延遲單元110具有延遲係數，並根據延遲係數對第一時脈信號進行延遲，用以產生第二時脈信號。在本實施例中，延遲單元110對輸入時脈信號CLKIN進行延遲，產生時脈信號CLKDL。本發明並不限定延遲單元110的內部電路架構。只要具有可程式化延遲功能的電路均可作為延遲單元110。
時脈信號CLKDL與輸入時脈信號CLKIN之間的時間差由延遲單元110的延遲係數所決定。舉例而言，當延遲係數愈大時，時脈信號CLKDL與輸入時脈信號CLKIN之間的時間差愈大。相反地，當延遲係數愈小時，時脈信號CLKDL與輸入時脈信號CLKIN之間的時間差愈小。理想上，當延遲係數為最小值時，如0時，時脈信號CLKDL與輸入時脈信號CLKIN之間的時間差應該等於0，但實際上，當延遲係數為最小值時，如0時，時脈信號CLKDL與輸入時脈信號CLKIN之間具有一初始時間差(initial delay)，如200皮秒(picosecond)。
為了去除延遲單元110的初始時間差，去除單元120對一第三時脈信號進行延遲，用以產生一第四時脈信號。在本實施例中，去除單元120對輸入時脈信號CLKIN進行延遲，用以產生時脈信號CLKREF。輸入時脈信號CLKIN與時脈信號 CLKREF之間的時間差固定等於初始時間差。本發明並不限定去除單元120的內部電路架構。任何具有固定時間差的電路均可作為去除單元120。
相位檢測單元130根據時脈信號CLKDL與CLKREF的相位差，產生指示信號UP。在一個實施例中，當時脈信號CLKDL的上升邊緣領先時脈信號CLKREF的上升邊緣時，指示信號UP為第一位準，如高位準。當時脈信號CLKDL的上升邊緣落後時脈信號CLKREF的上升邊緣時，指示信號UP為第二位準，如低位準。在其它實施例中，相位檢測單元130比較時脈信號CLKDL的下降邊緣與時脈信號CLKREF的上升邊緣。在一些實施例中，指示信號UP的起始預設位準為第一位準。
控制單元140根據指示信號UP調整延遲單元110的延遲係數。舉例而言，當指示信號UP為第一位準時，控制單元140增加延遲單元110的延遲係數。當指示信號UP為第二位準時控制單元140減少延遲單元110的延遲係數。在本實施例中，控制單元140為低通濾波器(LPF)141，但並非用以限制本發明。在其它實施例中，任何可根據指示信號調整延遲單元110的延遲係數的電路，均可作為控制單元140。
第1B圖為本發明的延遲鎖定迴路的另一個實施例第1B圖與第1A圖相似，不同之處在於第1B圖的延遲鎖定迴路100B還包括一緩衝單元150。緩衝單元150包括一緩衝器151以及一反相器152。緩衝器151對輸入時脈信號CLKIN進行緩衝，用以產生緩衝時脈信號CLK1。延遲單元110對緩衝時脈信號CLK1進行延遲，用以產生時脈信號CLKDL。另外，反相器152 對輸入時脈信號CLKIN進行反相，產生緩衝時脈信號CLK2。去除單元120對緩衝時脈信號CLK2進行延遲，產生時脈信號CLKREF。
在本實施例中，當時脈信號CLKDL的上升邊緣領先時脈信號CLKREF的下降邊緣時，指示信號UP等於第一位準。因此，控制單元140增加延遲單元110的延遲係數。當時脈信號CLKDL的上升邊緣落後時脈信號CLKREF的下降邊緣時，指示信號UP等於第二位準。因此，控制單元140減少延遲單元110的延遲係數。
在另一個實施例中，如上述第1A和1B圖的延遲鎖定迴路100A與100B中，在進行初始化時，將延遲係數設置為最小值，如0。此時，若相位檢測單元130檢測到時脈信號CLKDL的上升邊緣領先時脈信號CLKREF的上升邊緣時，表示延遲單元110對於輸入時脈信號CLKIN(或時脈信號CLK1)的延遲時間短於去除單元120對於輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間，因此，需要增加延遲單元110的延遲係數，使得延遲單元110對於輸入時脈信號CLKIN(或時脈信號CLK1)的延遲時間等於去除單元120對於輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間，從而去除延遲單元110的初始時間差。此時，相位檢測單元130所產生的指示信號UP為第一位準，如1。控制單元140根據指示信號UP增加延遲單元110的延遲係數，用以增加延遲單元110對於輸入時脈信號CLKIN(或時脈信號CLK1)的延遲時間，直到相位檢測單元130檢測到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步時，則指示信號UP 變為第二位準，如0。因此，延遲單元110與去除單元120對於輸入時脈信號CLKIN的延遲時間是一致的，即可去除延遲單元110的初始時間差，延遲鎖定迴路100A與100B完成初始化過程。在另一種情況下，在進行初始化時，將延遲單元110的延遲係數重置為一最小值，如0時，若相位檢測單元130檢測到時脈信號CLKDL的上升邊緣落後時脈信號CLKREF的上升邊緣時，表示延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間大於去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間，故需要減少延遲單元110的延遲係數，使得延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間等於去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的時間，從而去除延遲單元110的初始時間差。但是，由於延遲單元110的延遲係數已經為最小值，不能再調整得更小，所以仍然將延遲單元110的延遲係數調整得更大，使時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣在下一個週期中同步。所以，相位檢測單元130輸出的指示信號UP仍然為第一位準，如1。控制單元140根據該指示信號UP增加延遲單元110的延遲係數，用以增加延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間，直到相位檢測單元130檢測到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步時，則指示信號UP變為第二位準，如0。此時，延遲單元110與去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間是一致的，即可去除延遲單元110的初始時間差，延遲鎖定迴路100A與100B完成初始化過程。也就是說，不管時脈信號CLKDL 的上升邊緣是否領先時脈信號CLKREF的上升邊緣，相位檢測單元130都會令指示信號UP為第一位準，如1，因此，延遲單元110不斷對時脈信號CLK1進行延遲，直到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步。此時，相位檢測單元130令指示信號UP變為第二位準，如0。
第2A圖為延遲單元的一個實施例。如圖所示，延遲單元110具有延遲電路210~2n0以及多工器200。延遲電路210~2n0串聯在一起。每一級的延遲電路對上一級的延遲電路的輸出信號進行延遲，用以產生一延遲信號給下一級的延遲電路。在本實施例中，第一級的延遲電路210延遲第1A圖中的輸入時脈信號CLKIN或是第1B圖中的時脈信號CLK1，並將延遲結果提供給延遲電路220。
本發明並不限定延遲電路210~2n0的內部電路架構。在一個實施例中，延遲電路210~2n0中的每一個的電路與第2C圖所示的延遲電路210相同。在本實施例中，多工器200根據延遲係數選擇並輸出相對應的延遲信號。多工器200的輸出信號作為時脈信號CLKDL。舉例而言，當延遲係數為最小值時，如0時，多工器200選擇延遲電路210所產生的延遲信號。當延遲係數為最大值時，多工器200選擇延遲電路2n0所產生的延遲信號。
第2B圖為本發明的去除單元的一個實施例。如圖所示，去除單元120包括延遲電路210、延遲電路220以及多工器200。在一個實施例中，第2B圖所示的延遲電路210與220的內部架構與第2C圖的延遲電路210相同。第2B圖所示的多工器 200的內部結構與第2A圖中的多工器200相同。延遲電路210對第1A圖中的輸入時脈信號CLKIN或是第1B圖中的時脈信號CLK2進行延遲，並傳送給多工器200，由多工器200輸出時脈信號CLKREF。從第2A和2B圖可以看出，去除單元120的結構與延遲單元110在延遲係數為最小值時，如0時，的電路結構是一樣的，僅有延遲電路210對信號進行延遲，並由多工器200選擇延遲電路210的輸出作為時脈信號CLKREF。在本實施例中，延遲電路220與延遲電路210串聯，延遲電路220與多工器200都作為延遲電路210的負載，以保證第2B圖中的延遲電路210延遲輸入時脈信號CLKIN或時脈信號CLK2的時間能夠等於第2A圖中的延遲電路210延遲輸入時脈信號CLKIN或時脈信號CLK1的時間。
第2C圖為本發明的延遲電路的一個實施例。延遲單元110具有多個延遲電路210，這些延遲電路以串聯方式連接。為方便說明，第2C圖僅顯示單一延遲電路210。延遲電路210由延遲組DL1~DL2組成，但並非用以限制本發明。在其它實施例中，延遲電路210具有其它數量的延遲組。由於延遲組DL1~DL2的電路架構相似，故以下僅說明延遲組DL1。
延遲組DL1包括P型電晶體P1、N型電晶體N1、多個上拉電晶體以及多個下拉電晶體。為方便說明，第2C圖僅顯示上拉電晶體PH1~PH3以及下拉電晶體NL1~NL3。上拉電晶體PH1~PH3彼此並聯。上拉電晶體PH1~PH3的汲極耦接P型電晶體P1的源極。上拉電晶體PH1~PH3的源極耦接電壓源PW。上拉電晶體PH1~PH3的閘極分別接收控制信號DP1~DP3。在本實施例 中，控制信號DP1~DP3與延遲單元110的延遲係數有關。在一個實施例中，延遲電路210更具有一編碼器(未顯示)。編碼器根據延遲係數產生相對應的控制信號DP1~DP3，用以導通或不導通上拉電晶體PH1~PH3。舉例而言，當延遲係數為一最小值時，如0時，上拉電晶體PH1~PH3全被導通。當延遲係數為一最大值時，上拉電晶體PH1~PH3中的一個被導通，其它均不被導通。
下拉電晶體NL1~NL3彼此並聯。下拉電晶體NL1~NL3的汲極耦接N型電晶體N1的源極。下拉電晶體NL1~NL3的源極接收接地電壓GND。下拉電晶體NL1~NL3的閘極分別接收控制信號DN1~DN3。在本實施例中，控制信號DN1~DN3與控制信號DP1~DP3為反相信號。因此，被開啟的上拉電晶體的數量等於被開啟的下拉電晶體的數量。舉例而言，當控制信號DP1~DP3分別為001時，則控制信號DN1~DN3為110。此時，上拉電晶體PH1~PH2與下拉電晶體NL1~NL2被導通。在本實施例中，延遲組DL1與DL2都是反相器，用以延遲第1A圖的輸入時脈信號CLKIN或是第1B圖的時脈信號CLK1，其中透過控制信號DN1~DN3與控制信號DP1~DP3來調整延遲電路210延遲第1A圖的輸入時脈信號CLKIN或是第1B圖的時脈信號CLK1的時間。
在本實施例中，P型電晶體P1與N型電晶體N1串聯在一起，構成反相單元INV1。反相單元INV1的輸入端可接收第1A圖的輸入時脈信號CLKIN或是第1B圖的時脈信號CLK1。在本實施例中，延遲電路DL2的P型電晶體P2與N型電晶體N2構成另一反相單元INV2。反相單元INV2的輸入端耦接反相單元INV1的輸出端。反相單元INV2的輸出端輸出時脈信號CLKDL。
在本實施例中，當第1A圖的輸入時脈信號CLKIN或是第1B圖的時脈信號CLK1的位準為0時，則P型電晶體P1導通，N型電晶體N1截止，上拉電晶體PH1~PH3根據控制信號DP1~DP3導通或不導通。上拉電晶體PH1~PH3被導通的數量可決定P型電晶體P1何時輸出高位準的輸出信號。當第1A圖的輸入時脈信號CLKIN或是第1B圖的時脈信號CLK1的位準為1時，則P型電晶體P1截止，N型電晶體N1導通，下拉電晶體NL1~NL3根據控制信號DN1~DN3導通或不導通。下拉電晶體NL1~NL3被導通的數量可決定N型電晶體N1何時輸出低位準的輸出信號。在延遲係數為零時，可將控制信號DP1~DP3設置為000，則控制信號DN1~DN3為111。
第3A圖為本發明的第1B圖所示的延遲鎖定迴路100B的狀態示意圖。首先，在狀態310中，延遲鎖定迴路100B進入初始化狀態，延遲單元110的延遲係數SETTING被重置為一初始值。在一個實施例中，指示信號UP的位準為一預設值，如位準V1。在狀態320中，相位檢測單元130根據時脈信號CLKREF對時脈信號CLKDL進行取樣。在一個實施例中，相位檢測單元130判斷時脈信號CLKDL的位準。
當時脈信號CLKREF的上升邊緣所對應到的時脈信號CLKDL的位準為位準V4時，指示信號UP被設定成位準V2，因此，控制單元140減少延遲單元110的延遲係數SETTING。延遲單元110根據減少後的延遲係數SETTING延遲時脈信號CLKDL，並進入狀態320。當時脈信號CLKREF的上升邊緣所對應到的時脈信號CLKDL為位準V3時，指示信號UP維持在位準V1，因此， 控制單元140增加延遲單元110的延遲係數SETTING。延遲單元110根據增加後的延遲係數SETTING延遲時脈信號CLKDL，並進入狀態320。
在另一個實施例中，如上述第1A和1B圖的延遲鎖定迴路100A與100B中，在進行初始化時，將延遲係數設置為最小值，如0。此時，若相位檢測單元130檢測到時脈信號CLKDL的上升邊緣領先時脈信號CLKREF的上升邊緣時，表示延遲單元110對於輸入時脈信號CLKIN(或時脈信號CLK1)的延遲時間短於去除單元120對於輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間，故需要增加延遲單元110的延遲係數，使得延遲單元110對於輸入時脈信號CLKIN(或時脈信號CLK1)的延遲時間等於去除單元120對於輸入時脈信號CLKIN(或時脈信號CLK2)的延遲時間，從而去除延遲單元110的初始時間差。這時，相位檢測單元130給出的指示信號UP為第一位準，如1。控制單元140根據該指示信號增加延遲單元110的延遲係數，從而增加延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間，直到相位檢測單元130檢測到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步時，則指示信號UP變為第二位準，如0。由於延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間與去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的時間是一致的，故可去除延遲單元110的初始延遲，延遲鎖定迴路100A與100B完成初始化過程。在另一種情況下，在進行初始化時，將延遲係數設置為最小值，如0時，若相位檢測單元130檢測到時脈信號CLKDL的上升邊緣落後時 脈信號CLKREF的上升邊緣時，表示延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間大於去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的時間，故需要縮短延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間，以便與去除單元120延遲輸入時脈信號CLKIN(或時脈信號CLK2)的時間相等，從而去除延遲單元110的初始時間差。但是，由於延遲係數已經為最小值，不能再調整得更小，所以仍然將延遲係數調整得更大，使時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣在下一個週期中同步。所以，相位檢測單元130給出的指示信號UP仍然為第一位準，如1。控制單元140根據該指示信號增加延遲單元110的延遲係數，從而增加延遲單元110延遲輸入時脈信號CLKIN(或時脈信號CLK1)的時間，直到相位檢測單元130檢測到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步時，則指示信號UP變為第二位準，如0。此時，延遲單元110與去除單元120對於輸入時脈信號CLKIN的延遲時間是一致的，即可去除延遲單元110的初始延遲，延遲鎖定迴路100A與100B完成初始化過程。也就是說，不管時脈信號CLKDL的上升邊緣是否領先時脈信號CLKREF的上升邊緣，相位檢測單元130皆令指示信號UP為第一位準，如1，用以使延遲單元110不斷對輸入時脈信號CLKIN(或時脈信號CLK1)進行延遲，直到相位檢測單元130檢測到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣同步時，則指示信號UP變為第二位準，如0。
第3B~3D圖為第1B圖的延遲鎖定迴路的時序圖。 在第3B圖中，假設，一開始的時脈信號CLKDL的下降邊緣與時脈信號CLKREF的上升邊緣對齊。此時，指示信號UP為一預設值，如位準V1。因此，控制單元140增加延遲係數SETTING，使得時脈信號CLKDL的下降邊緣落後時脈信號CLKREF的上升邊緣，如第3C圖所示。
在第3C圖中，由於時脈信號CLKREF的上升邊緣對應到的時脈信號CLKDL的位準為位準V3，所以指示信號UP維持在位準V1，控制單元140繼續增加延遲係數SETTING。在第3D圖中，由於時脈信號CLKREF的上升邊緣對應到的時脈信號CLKDL的位準為位準V4，故指示信號UP改變成位準V2，控制單元140減少延遲係數SETTING，直到時脈信號CLKDL的上升邊緣與時脈信號CLKREF的上升邊緣對齊。此時，完成初始化過程。
第4A圖為本發明的延遲鎖定迴路的另一實施例。第4A圖與第1B圖相似，不同之處在於第4A圖的控制單元440A檢測指示信號UP0維持在位準V1的持續時間。當持續時間未達一預設值時，即使指示信號UP0為位準V2，控制單元440A仍增加延遲係數。然而，當持續時間達預設值時，則控制單元440A根據指示信號UP0調整延遲係數。
在一個實施例中，第4A圖的延遲單元410、去除單元420、相位檢測單元430、緩衝單元450與第1B圖的延遲單元110、去除單元120、相位檢測單元130以及緩衝單元150相似，故不再贅述。在本實施例中，控制單元440A包括確認單元441A以及低通濾波器442A。
確認單元441A耦接在相位檢測單元430與低通濾波器442A之間，用以判斷指示信號UP0維持在位準V1的持續時間是否達一預設值，並根據判斷結果產生控制信號UP1。舉例而言，當指示信號UP0維持在位準V1的持續時間未達預設值時，確認單元441A令控制信號UP1等於位準V1。當指示信號UP0維持在位準V1的持續時間達預設值時，確認單元441A將指示信號UP0作為控制信號UP1。
低通濾波器442A根據控制信號UP1調整延遲單元410的延遲係數。舉例而言，當控制信號UP1為位準V1，低通濾波器442A增加延遲單元410的延遲係數。當指示信號UP1為位準V2時，低通濾波器442A減少延遲單元410的延遲係數。
第4B圖為本發明的延遲鎖定迴路的其它實施例。第4B圖與第4A圖相似，不同之處在於低通濾波器442B耦接在相位檢測單元430與延遲單元410之間。在本實施例中，第4B圖中的延遲單元410、去除單元420、相位檢測單元430、緩衝單元450與第1B圖的延遲單元110、去除單元120、相位檢測單元130以及緩衝單元150相似，故不再贅述。
在本實施例中，確認單元441B判斷指示信號UP維持在位準V1的持續時間是否達一預設值，並根據判斷結果產生一控制信號SC。低通濾波器442B根據控制信號SC，決定是否依指示信號UP調整延遲單元410的延遲係數。舉例而言，當指示信號UP維持在位準V1的持續時間未達預設值時，不論指示信號UP為位準V1或V2，低通濾波器442B增加延遲單元410的延遲係數。當指示信號UP維持在位準V1的持續時間達預設值時，低通 濾波器442B根據指示信號UP的位準調整延遲單元410的延遲係數。
在第4A圖的延遲鎖定迴路400A中，當最開始初始化時，由於剛剛上電，相位檢測單元430可能首先輸出一個錯誤的指示信號UP0。為了避免這個錯誤的指示信號UP0影響後續的調整結果，使用確認單元441A來判斷指示信號UP0在一特定位準的持續時間，若持續時間達到一預設值，則表示這個指示信號UP0是正確的，從而沿用這個指示信號UP0來進行後續的調整，也就是使控制信號UP1等於指示信號UP0。若持續時間未達到預設值，則表示這個指示信號UP0是錯誤的，這時，使控制信號UP1為1，用以增加延遲單元410的延遲係數，並由相位檢測單元430繼續進行檢測，直到指示信號UP0在特定位準的持續時間達到預設值，然後沿用這個指示信號UP0繼續進行調整。在第4B圖中，是由確認單元441B來完成持續時間是否達到預設值的判斷。
第5圖為第4B圖所示的確認單元441B的一個實施例。如圖所示，確認單元441B包括D型正反器511~514以及邏輯閘521~523，但並非用以限制本發明。在其它實施例中，任何可判斷指示信號UP的位準持續時間的電路均可作為確認單元441B。另外，在一些實施中，確認單元441B具有其它數量的D型正反器。
在本實施例中，D型正反器511~514串聯在一起，每一級的D型正反器的輸入端D接收上一級的D型正反器的輸出信號，其中第一級的D型正反器511的輸入端D接收指示信號 UP。D型正反器511~514的設定端S耦接邏輯閘523的輸出端。D型正反器511~514的時脈端CK接收時脈信號CLK，其重置端R接收重置信號RES。
邏輯閘521為反相器，用以對指示信號UP進行反相，並將反相結果提供給邏輯閘522。邏輯閘522為反及閘(NAND gate)。邏輯閘523為及閘(AND gate)，並接收D型正反器511~514的輸出信號。
當指示信號UP為位準V1的持續時間未達預設值時，D型正反器511~514中的至少一個的輸出信號為低位準。因此，邏輯閘523輸出低位準，使得控制信號SC為高位準。此時，低通濾波器442B增加延遲單元410的延遲係數。然而，當指示信號UP為位準V1的持續時間達預設值時，D型正反器511~514的輸出信號均為高位準。因此，邏輯閘523輸出高位準。此時，控制信號SC的位準與指示信號UP相同。當指示信號UP為位準V1時，控制信號SC的位準也等於位準V1。因此，低通濾波器442B增加延遲單元410的延遲係數。當指示信號UP為位準V2時，控制信號SC的位準也等於位準V2。因此，低通濾波器442B減少延遲單元410的延遲係數，或者不再改變延遲單元410的延遲係數。另外，當D型正反器511~514均輸出高位準時，邏輯閘523禁能D型正反器511~514，用以停止判斷指示信號UP為位準V1的持續時間。
第6A圖為第4A圖所示的延遲鎖定迴路400A的狀態示意圖。首先，在狀態610中，延遲單元410的延遲係數SETTING被重置成一初始值，如0。此時，控制信號UP1為一預 設值，如位準V1。在狀態620時，判斷指示信號UP0維持在位準V1的持續時間是否達預設值。若否，在狀態630中，將確認單元441A裡的一旗標的值FLAG設定成0。在狀態640中，控制信號UP1被設定在位準V1。因此，低通濾波器442A增加延遲單元410的延遲係數SETTING，並回到狀態620。
當指示信號UP0維持在位準V1的持續時間達預設值時，在狀態650中，確認單元441A的旗標的值FLAG被設定成1。在狀態660中，控制信號UP1等於指示信號UP0。此時，當控制信號UP1為位準V1時，低通濾波器442A增加延遲單元410的延遲係數SETTING。當控制信號UP1為位準V2時，低通濾波器442A減少延遲單元410的延遲係數SETTING。
第6B圖為第4A圖所示的延遲鎖定迴路400A的時序示意圖。由於時脈信號CLKDL的上升邊緣672領先時脈信號CLKREF的上升邊緣671，故指示信號UP0為位準V1。此時，由於指示信號UP0維持在位準V1的持續時間尚未達到預設值，故在時間點t1，旗標的值FLAG為0。因此，控制信號UP1為位準V1。低通濾波器442A增加延遲單元410的延遲係數SETTING。在時間點t2，指示信號UP0維持在位準V1的持續時間達到預設值，故旗標的值FLAG為1。此時，控制信號UP1等於指示信號UP0。
第7A與7B圖為本發明的延遲鎖定迴路的其它實施例。第7A圖與第1B圖相似，不同之處在於第7A圖的延遲鎖定迴路700A多了選擇單元760A以及鎖定單元770。由於第7A圖的延遲單元710、去除單元720、相位檢測單元730、控制單元740和緩衝單元750與第1B圖的延遲單元110、去除單元120、相位 檢測單元130、控制單元140和緩衝單元150相似，故不再贅述。
在本實施例中，相較於延遲鎖定迴路100B，延遲鎖定迴路700A與700B對於輸入時脈信號CLKIN的最大延遲時間係為延遲鎖定迴路100B對於輸入時脈信號CLKIN的最大延遲時間的兩倍。延遲鎖定迴路700A或700B只是用了一個延遲單元而達到了兩個延遲單元能夠達到的延遲效果。本發明延遲鎖定迴路700A與700B僅使用設計簡單佔用面積小的選擇器和鎖定單元來代替一個電路設計複雜，佔用面積較大的延遲單元。所以，本發明延遲鎖定迴路700A與700B具有更明顯的優勢。如第7A圖所示，選擇單元760A接收緩衝時脈信號CLKD及CLKB，並根據鎖定信號UPLOCK產生時脈信號CLKD1與CLKB1。在一個實施例中，當鎖定信號UPLOCK為第一狀態時，選擇單元760A將緩衝時脈信號CLKD作為時脈信號CLKD1，並將緩衝時脈信號CLKB作為時脈信號CLKB1。當鎖定信號UPLOCK為第二狀態時，選擇單元760A將緩衝時脈信號CLKB作為時脈信號CLKD1，並將緩衝時脈信號CLKD作為時脈信號CLKB1。在本實施例中，選擇單元760A是選擇器761A，如多工器。
鎖定單元770根據指示信號UP產生鎖定信號UPLOCK。在一個實施例中，在初始化過程中，當指示信號UP變化為位準V1時，例如當指示信號UP第一次從0變為1時，鎖定信號UPLOCK為第一狀態，如固定在位準V1，即，將指示信號UP鎖定在1，之後，不管相位檢測單元730的檢測結果為何，鎖定信號UPLOCK都維持在第一狀態。當指示信號UP為位準V2時，鎖定信號UPLOCK為第二狀態，如固定在位準V2。
在一個實施例中，鎖定信號UPLOCK的起始預設值為第一狀態。因此，選擇單元760A先將緩衝時脈信號CLKD作為時脈信號CLKD1。控制單元710根據指示信號UP調整延遲單元710的延遲係數。當時脈信號CLKD2與CLKB2之間的時間差大約是時脈信號CLKB2的半個週期時間時，鎖定單元770將鎖定信號UPLOCK設定成第二狀態。選擇單元760A改將緩衝時脈信號CLKB作為時脈信號CLKD1。控制單元710繼續根據指示信號UP調整延遲單元710的延遲係數。此時，當延遲單元710的延遲係數為最大值時，時脈信號CLKD2與CLKB2之間的時間差可達時脈信號CLKB2的一個週期時間。
相較於第1B圖，當延遲單元110的延遲係數為最大值時，時脈信號CLKDL與CLKREF之間的時間差約為時脈信號CLKREF的半個週期時間。在第7A圖中，雖然延遲單元710的內部架構與延遲單元110相同，但由於時脈信號CLKD2與CLKB2之間的時間差可達時脈信號CLKB2的一個週期時間，故延遲鎖定迴路700A對於輸入時脈信號CLKIN的最大延遲時間為延遲鎖定迴路100B對於輸入時脈信號CLKIN的最大延遲時間的兩倍。
在第7B圖中，選擇單元760B包括選擇器761B、緩衝器762以及反相器763。選擇器761B根據鎖定信號UPLOCK輸出緩衝時脈信號CLKD或CLKB。在一個實施例中，當鎖定信號UPLOCK為第一狀態時，選擇器761B輸出緩衝時脈信號CLKD；鎖定信號UPLOCK為第二狀態時，選擇器761B輸出緩衝時脈信號CLKB。緩衝器762對選擇器761B的輸出信號進行緩衝，用以產生時脈信號CLKD1。反相器763對選擇器761B的輸出信號進行 反相，用以產生時脈信號CLKB1。
第8A圖為第7A圖所示的延遲鎖定迴路的狀態示意圖。首先，在狀態810中，延遲單元710的延遲係數SETTING被重置成初始值，如0。此時，鎖定信號UPLOCK為預設狀態，如位準V1。因此，在狀態820中，選擇器761A將緩衝時脈信號CLKD作為時脈信號CLKD1，並將緩衝時脈信號CLKB作為時脈信號CLKB1。在狀態830中，相位檢測單元730判斷時脈信號CLKD2的上升邊緣是否領先時脈信號CLKB2的上升邊緣。若是，則增加延遲係數SETTING，並回到狀態830。若否，則鎖定信號UPLOCK的狀態隨著指示信號UP而改變，如位準V2。此時，選擇器761A將緩衝時脈信號CLKB作為時脈信號CLKD1，並將緩衝時脈信號CLKD作為時脈信號CLKB1。然後，將延遲單元710的延遲係數SETTING重置成0，再回到狀態830。這時，延遲單元710仍然不斷地對時脈信號CLKD2進行延遲，直到下一個週期時時脈信號CLKD2與CLKB2的上升邊緣重疊為止。可以看出，在沒有選擇單元760A時，延遲鎖定迴路700A在時脈信號CLKD2與CLKB2的上升邊緣第一次重疊時就不再對時脈信號CLKD1進行延遲了，而在加入選擇單元760A之後，可以在時脈信號CLKD2與CLKB2的上升邊緣第二次重疊時才停止延遲時脈信號CLKD1，所以延遲鎖定迴路700A對於輸入時脈信號CLKIN的最大延遲時間為延遲鎖定迴路100B對於輸入時脈信號CLKIN的最大延遲時間的兩倍。
第8B~8D圖為第7A圖所示的延遲鎖定迴路的時序示意圖。在第8B圖中，假設一開始時脈信號CLKD2的下降邊緣 與時脈信號CLKB2的上升邊緣對齊。此時，指示信號UP為預設位準，如V1。因此，控制單元710增加延遲單元710的延遲係數。如第8C圖所示，時脈信號CLKD2的下降邊緣落後時脈信號CLKB2的上升邊緣。
當時脈信號CLKD2的上升邊緣與時脈信號CLKB2的上升邊緣對齊時，指示信號UP由位準V1變化至位準V2。此時，延遲單元710的延遲係數SETTING被重置成0，並且相位檢測單元730再次檢測時脈信號CLKD2與時脈信號CLKB2之間的相位差。
第9A及9B圖為本發明的延遲鎖定迴路的其它實施例。第9A圖與第7A圖相似，不同之處在於第9A圖中的延遲鎖定迴路900A不具有去除單元。在此例中，相位檢測單元930檢測時脈信號CLKD2與CLKB1之間的相位差。舉例而言，當時脈信號CLKB1的上升邊緣領先時脈信號CLKD2的下降邊緣時，指示信號UP為第一位準。此時，鎖定信號UPLOCK為第一狀態，如位準固定在位準V1。因此，選擇單元960A將緩衝時脈信號CLKD作為時脈信號CLKD1，並將緩衝時脈信號CLKB作為時脈信號CLKB1。當時脈信號CLKB1的上升邊緣與時脈信號CLKD2的上升邊緣對齊時，指示信號UP為第二位準。此時，鎖定信號UPLOCK為第二狀態，如位準固定在位準V2。因此，選擇單元960A將緩衝時脈信號CLKB作為時脈信號CLKD1，並將緩衝時脈信號CLKD作為時脈信號CLKB1。在一個實施例中，當時脈信號CLKB1的上升邊緣與時脈信號CLKD2的上升邊緣對齊時，延遲單元910的延遲係數被重置成初始值。
由於第9A圖延遲單元910、相位檢測單元930、控制單元940以及緩衝單元950與第1B圖中的延遲單元110、相位檢測單元130、控制單元140以及緩衝單元150相似，故不再贅述。另外，第9A圖的選擇單元960A與鎖定單元970和第7A圖的選擇單元760A與鎖定單元770相似，故不再贅述。
第9B圖與第7B圖相似，不同之處在於第9B圖中的延遲鎖定迴路900B不具有去除單元。在此例中，相位檢測單元930檢測時脈信號CLKD2與CLKB1之間的相位差。由於第9B圖延遲單元910、相位檢測單元930、控制單元940以及緩衝單元950與第1B圖中的延遲單元110、相位檢測單元130、控制單元140以及緩衝單元150相似，故不再贅述。另外，第9B圖的選擇單元960B與鎖定單元970和第7A圖的選擇單元760B與鎖定單元770相似，故不再贅述。
第10A圖為第9A圖所示的延遲鎖定迴路的狀態示意圖。首先，在狀態1010中，延遲單元910的延遲係數SETTING被重置成0，並且鎖定信號UPLOCK被設定成第一狀態，如位準V1。因此，在狀態1020中，選擇單元960A將緩衝時脈信號CLKD作為時脈信號CLKD1，並將緩衝時脈信號CLKB作為時脈信號CLKB1。在狀態1030中，相位檢測單元930判斷時脈信號CLKD2的上升邊緣是否比時脈信號CLKB1的上升邊緣領先。若是，控制單元940增加延遲係數SETTING，並回到狀態1030。若否，選擇單元960A將緩衝時脈信號CLKD作為時脈信號CLKB1，並將緩衝時脈信號CLKB作為時脈信號CLKD1。在狀態1040中，指示信號UP為位準V2，鎖定信號UPLOCK被設定成第二狀態，如位 準V2，然後，再將延遲單元910的延遲係數SETTING重置成0，並回到狀態1030中。
第10B與10C圖為第9A圖所示的延遲鎖定迴路的時序示意圖。在第10B圖中，由於時脈信號CLKD2的上升邊緣領先時脈信號CLKB1的上升邊緣，因此，指示信號UP為位準V1，故控制單元940增加延遲單元910的延遲係數SETTING，直到指示信號UP為位準V2，其中符號CLKDD2表示被延遲的時脈信號CLKD2。
在第10C圖中，當時脈信號CLKD2的上升邊緣與時脈信號CLKB1的上升邊緣對齊時，指示信號UP由位準V1變化至位準V2。此時，鎖定信號由第一狀態變化至第二狀態，並且延遲單元910的延遲係數SETTING被重置成一初始值。
在本實施例中，第9A與9B圖中的延遲單元910與第1B圖中的延遲單元110相同，但第9A與9B圖所示的延遲鎖定迴路900A與900B對於輸入時脈信號CLKIN的最大延遲時間是第1B圖中的延遲鎖定迴路100B對於輸入時脈信號CLKIN的最大延遲時間的兩倍。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不 脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
700A‧‧‧延遲鎖定迴路
710‧‧‧延遲單元
720‧‧‧去除單元
730‧‧‧相位檢測單元
740‧‧‧控制單元
750‧‧‧緩衝單元
760A‧‧‧選擇單元
761A‧‧‧選擇器
770‧‧‧鎖定單元
CLKIN‧‧‧輸入時脈信號
CLKD、CLKB‧‧‧緩衝時脈信號
CLKD1、CLKB1、CLKD2、CLKB2‧‧‧時脈信號
UP‧‧‧指示信號
UPLOCK‧‧‧鎖定信號

Claims (9)

  1. 一種延遲鎖定迴路，包括：一選擇單元，接收一正相時脈信號及一反相時脈信號，並根據一指示信號產生一第一時脈信號以及一第二時脈信號；一延遲單元，耦接該選擇單元，該延遲單元具有一延遲係數，並根據該延遲係數對該第一時脈信號進行延遲，用以產生一第三時脈信號；一去除單元，耦接該選擇單元，該去除單元對該第二時脈信號進行延遲，產生一第四時脈信號；以及一相位檢測單元，耦接該延遲單元以及該去除單元，該相位檢測單元根據該第三時脈信號及該第四時脈信號的相位差，產生該指示信號，其中該延遲單元根據該指示信號調整該延遲係數。
  2. 如申請專利範圍第1項所述的延遲鎖定迴路，更包括：一緩衝單元，耦接該選擇單元，該緩衝單元對一輸入時脈信號進行處理，用以產生該正相時脈信號及該反相時脈信號；一控制單元，耦接該相位檢測單元以及該延遲單元，該控制單元對該延遲單元進行控制，使該延遲單元根據該指示信號調整該延遲係數；以及一鎖定單元，耦接該選擇單元以及該相位檢測單元，根據該指示信號產生一鎖定信號，該選擇單元接收該鎖定信號並根據該鎖定信號對該第一時脈信號以及該第二時脈信號進行輸出。
  3. 如申請專利範圍第2項所述的延遲鎖定迴路，其中該選擇單 元根據該鎖定信號將該正相時脈信號及該反相時脈信號中的一個作為該第一時脈信號，並將該正相時脈信號及該反相時脈信號中的另一個作為該第二時脈信號。
  4. 如申請專利範圍第3項所述的延遲鎖定迴路，其中，當該第三時脈信號的上升邊緣比該第四時脈信號的下降邊緣領先時，該指示信號為一第一位準，該鎖定信號固定在該第一位準，該選擇單元將該正相時脈信號作為該第一時脈信號輸出並將該反相時脈信號作為該第二時脈信號輸出；當該第三時脈信號的上升邊緣與該第四時脈信號的上升邊緣對齊時，該指示信號由該第一位準變為一第二位準，該鎖定信號固定在該第二位準，該鎖定信號不隨該指示信號的變化而變化，該選擇單元將該反相時脈信號作為該第一時脈信號輸出並將該正相時脈信號作為該第二時脈信號輸出。
  5. 如申請專利範圍第4項所述的延遲鎖定迴路，其中，當該第三時脈信號的上升邊緣與該第四時脈信號的上升邊緣對齊時，該控制單元控制該延遲單元對該延遲係數進行調整。
  6. 如申請專利範圍第1項所述的延遲鎖定迴路，其中當該延遲係數等於一初始值時，該正相時脈信號與該第三時脈信號之間具有一初始時間差，該反相時脈信號與該第四時脈信號之間的一時間差等於該初始時間差。
  7. 如申請專利範圍第1項所述的延遲鎖定迴路，其中該延遲單元包括： 一第一延遲電路，延遲該第一時脈信號，產生一第一輸出信號；一第二延遲電路，延遲該第一輸出信號，產生一第二輸出信號；以及一第一多工器，接收該第一輸出信號及該第二輸出信號，並根據該延遲係數，將該第一輸出信號或第二輸出信號作為該第三時脈信號。
  8. 如申請專利範圍第7項所述的延遲鎖定迴路，其中該去除單元包括：一第三延遲電路，延遲該第三時脈信號，用以產生該第四時脈信號；一第四延遲電路，串聯該第三延遲電路；以及一第二多工器，耦接該第三延遲電路，其中該第三延遲電路與該第一延遲電路結構相同，該第四延遲電路與該第二延遲電路結構相同，該第二多工器與該第一多工器電路結構相同。
  9. 如申請專利範圍第2項所述的延遲鎖定迴路，其中該緩衝單元包括：一第一緩衝器，對該輸入時脈信號進行緩衝，產生該正相時脈信號；以及一第一反相器，對該輸入時脈信號進行反相，產生該反相時脈信號。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282974B2 (en) * 2005-08-29 2007-10-16 Hynix Semiconductor Inc. Delay locked loop
US7605626B2 (en) * 2005-03-31 2009-10-20 Hynix Semiconductor Inc. Clock generator and clock duty cycle correction method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
KR100956770B1 (ko) * 2007-12-10 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101012678B1 (ko) * 2009-02-04 2011-02-09 연세대학교 산학협력단 지연 동기 루프 및 이를 포함하는 전자 장치
KR20120088136A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 동기 회로
US9160350B2 (en) * 2011-11-15 2015-10-13 Rambus Inc. Integrated circuit comprising a delay-locked loop
KR102016532B1 (ko) * 2012-07-16 2019-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US8786339B2 (en) * 2012-12-03 2014-07-22 Micron Technology, Inc. Apparatuses and methods for delaying signals using a delay line with homogenous architecture and integrated measure initialization circuitry
CN104702272B (zh) * 2015-03-25 2017-12-29 西安紫光国芯半导体有限公司 一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605626B2 (en) * 2005-03-31 2009-10-20 Hynix Semiconductor Inc. Clock generator and clock duty cycle correction method
US7282974B2 (en) * 2005-08-29 2007-10-16 Hynix Semiconductor Inc. Delay locked loop

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