TWI526014B

TWI526014B - 記憶體分配方法及通訊裝置

Info

Publication number: TWI526014B
Application number: TW099147300A
Authority: TW
Inventors: 烏瑪杉卡斯亞干瑞謙
Original assignee: 領特德國有限公司
Priority date: 2009-12-31
Filing date: 2010-12-31
Publication date: 2016-03-11
Also published as: US8347062B2; EP2520037A1; WO2011080307A1; EP2520037B1; US20100106922A1; TW201145886A

Description

記憶體分配方法及通訊裝置

本發明係關於一種分配記憶體方法及通訊裝置。更具體而言，此種分配記憶體方法以及通訊裝置提供一種交錯技術(interleaving)，用於在交錯操作與解交錯(de-interleaving)操作之間分配一不固定之記憶體容量。

交錯係為一種用於資料通訊系統之技術，用於保護碼字(codeword)或其他資料字(data word)免受在資料傳輸過程中所出現之叢發錯誤(burst error)之影響。當叢發錯誤發生時(例如，由於脈衝雜訊)，一資料流之多個連續位元在傳輸過程中會遭到破壞。而對於期望錯誤更均勻分佈之糾錯方案，在叢發錯誤發生時亦可能會失效。一般而言，資料常常與多個錯誤控制位元一起進行傳輸，該等錯誤控制位元使接收器能夠糾正在傳輸過程中發生之一定數目之錯誤。然而，若在一碼字內出現太多錯誤，即便使用一糾錯方案，該碼字亦無法被正確地解碼。而為減少叢發錯誤，通常在傳輸之前對碼字位元進行交錯處理。藉此，來自同一碼字之多個位元便不會以連續之順序進行傳輸。相反地，因該等碼字被拆散，進而連續地傳輸來自不同碼字之位元。也由於該等碼字位元在資料傳輸過程中更為均勻地分佈，故叢發錯誤破壞碼字之可能性會更小。據此，當使用交錯技術時，接收器便能夠更正確地解碼所傳輸之碼字。

習知採用交錯技術之資料通訊系統，在交錯操作與解交錯操作之間進行提供一固定記憶體容量進行分配。舉例而言，數位用戶環路(digital subscriber loop；DSL)數據機(例如VDSL(超高速DSL)和VDSL2數據機)通常在一下行交錯器緩衝器(downstream interleaver buffer)與一上行解交錯器緩衝器(upstream de-interleaver buffer)之間提供一總記憶體大小(以延遲八位元組(delay octet)之形式)進行分配。當碼字在下行方向(即，自一服務供應商或運營商到一用戶)時，進行交錯處理，而當碼字在上行方向(即，自用戶到服務供應商或運營商)時，則進行解交錯處理。一般而言，交錯器之保護能力係取決於交錯器緩衝器之大小。此外，交錯器緩衝器之記憶體容量(交錯器深度)通常正比於資料傳輸率(data rate)、最大延遲以及所要求之對下行流與上行流之最小脈衝雜訊保護。

此種固定之記憶體太過理想地被分配在維持最佳化上行與下行資料傳輸率之同時達成所期望之雜訊保護能力，並不適用於真實的環境。詳言之，最佳化上行與下行資料傳輸率必須考量到實際之通道狀態，且交錯器之記憶體分配通常係在數據機得知通道狀態之前進行，此等限制因素係習知的記憶體分配技術未涉及的。舉例而言，DSL數據機通常根據作為管理資訊庫(management information base；MIB)之一部分而提供給數據機之資料傳輸率、最大延遲以及脈衝雜訊保護組態參數，且在交錯器緩衝器與解交錯器緩衝器之間分配記憶體。由於該等參數可代表較差情形通道狀態、最佳情形通道狀態或預期之通道狀態。因此，在一些狀態下，記憶體可能不能夠在交錯器與解交錯器之間進行最佳分配。換言之，習知的記憶體分配技術已無法解決現有的缺失。

根據一實施例，一第一通訊裝置估計一上行通道之複數個上行通道狀態並且根據該等上行通道狀態，確定對於一第二通訊裝置之一第一緩衝器以及該第一通訊裝置之一第一緩衝器之一上行記憶體要求。根據在該第二通訊裝置處對一下行通道所估計之一下行通道狀態，自該第二通訊裝置接收該第一通訊裝置之一第二緩衝器以及該第二通訊裝置之一第二緩衝器之一下行記憶體要求。該第一通訊裝置判斷該上行記憶體要求與該下行記憶體要求之和是否超過在該第一通訊裝置處用於建置該第一緩衝器與該第二緩衝器之一可用記憶體容量，並且若該等上行記憶體要求與該下行記憶體要求之和不同於該可用記憶體容量，則修正該等記憶體要求至少其中之一。

根據另一實施例，一第一通訊裝置自一第二通訊裝置接收該第一通訊裝置之一第一緩衝器以及該第二通訊裝置處一第一緩衝器之一上行記憶體要求。該上行記憶體要求係基於在該第二通訊裝置處對於一上行通道所估計之複數個上行通道狀態。該第一通訊裝置估計一下行通道之複數個下行通道狀態。該第一通訊裝置亦根據該等下行通道狀態確定對於該第二通訊裝置之一第二緩衝器以及該第一通訊裝置之一第二緩衝器之一下行記憶體要求，並且將該下行記憶體要求傳遞至該第二通訊裝置。

獨立請求項以不同之態樣定義本發明。附屬請求項則定義本發明之多個實施例。

在一第一態樣中，本發明包含一種在一第一通訊裝置處分配一記憶體之方法，該第一通訊裝置藉由一上行通道及一下行通道耦合至一第二通訊裝置，該方法包含：在該第一通訊裝置處估計該上行通道之複數個上行通道狀態；根據該等上行通道狀態，在該第一通訊裝置處確定對於該第二通訊裝置處之一交錯器緩衝器以及該第一通訊裝置處之一解交錯器緩衝器之一上行記憶體要求；根據在該第二通訊裝置處對該下行通道所估計之複數個下行通道狀態，自該第二通訊裝置接收對於該第一通訊裝置處之一交錯器緩衝器以及該第二通訊裝置處之一解交錯器緩衝器之一下行記憶體要求；在該第一通訊裝置處判斷該上行記憶體要求與該下行記憶體要求之和是否超過在該第一通訊裝置處用於建置該交錯器緩衝器以及該解交錯器緩衝器之一可用記憶體容量；並且若該上行記憶體要求與該下行記憶體要求之和不同於該可用記憶體容量，則在該第一通訊裝置處修正該等記憶體要求至少其中之一。因記憶體分配係基於對下行通道之更佳理解，故上述方法之至少一個作用係為更有效率地分配記憶體。

在根據本發明之第一態樣之方法之一實施例中，該方法包含在一通道初始化與訓練期之過程中，將根據該等上行通道狀態確定之該上行記憶體要求在該下行通道上傳遞至該第二通訊裝置。

在根據本發明之第一態樣之方法之一實施例中，該方法包含在一通道初始化與訓練期之過程中指示該第二通訊裝置遵循在該第一通訊裝置處所作之任何記憶體要求修正。

在根據本發明之第一態樣之方法之一實施例中，該方法包含根據一優先權位元來確定在該第一通訊裝置處欲修正該等記憶體要求其中之哪一者，其中該優先權位元指示該上行記憶體要求與該下行記憶體要求之優先權。

在根據本發明之第一態樣之方法之一實施例中，該方法包含在該第一通訊裝置處降低具有一最低優先權之記憶體要求，俾在該降低步驟之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明之第一態樣之方法之一實施例中，該方法包含在該第一通訊裝置處增加具有一最高優先權之記憶體要求，俾在該增加步驟之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明之第一態樣之方法之一實施例中，該方法包含根據一糾正因數(correction factor；CF)在該第一通訊裝置處修正該上行記憶體要求與該下行記憶體要求，俾在該修正步驟之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明第一態樣之方法之一實施例中，該方法包含根據基於該等上行通道狀態所確定之該上行記憶體要求、自該第二通訊裝置接收之該下行記憶體要求、該可用記憶體容量、以及在該第一通訊裝置處已知之一或多個交錯器/解交錯器設定值，在該第一通訊裝置處修正該等記憶體要求至少其中之一。

在一第二態樣中，本發明包含一種通訊裝置，該通訊裝置包含：一處理器，用以藉由一上行通道與一下行通道建立與另一通訊裝置之一通訊鏈路；一記憶體，用以在該通訊裝置之一交錯器緩衝器與一解交錯器緩衝器之間進行分配；以及一記憶體分配單元，用以：估計該上行通道之複數個上行通道狀態；根據該等上行通道狀態，確定對於該另一個通訊裝置處一交錯器緩衝器以及該通訊裝置之該解交錯器緩衝器之一上行記憶體要求；根據在該另一通訊裝置處對該下行通道所估計之複數個下行通道狀態，處理自該另一通訊裝置對於該通訊裝置之該交錯器緩衝器以及該另一通訊裝置處一解交錯器緩衝器接收之一下行記憶體要求；判斷該上行記憶體要求與該下行記憶體要求之和是否超過用於建置該通訊裝置之該交錯器緩衝器及該解交錯器緩衝器之一可用記憶體容量；並且若該上行記憶體要求與該下行記憶體要求之和不同於該可用記憶體容量，則修正該等記憶體要求至少其中之一。因記憶體分配係基於對下行通道之更佳理解，故上述裝置之至少一個作用係為更有效率地分配記憶體。

在根據本發明第二態樣之裝置之一實施例中，該處理器用以在一通道初始化與訓練期之過程中將根據該等上行通道狀態所確定之該上行記憶體要求在該下行通道上傳遞至該另一通訊裝置。

在根據本發明第二態樣之裝置之一實施例中，該處理器用以在一通道初始化與訓練期之過程中指示該另一通訊裝置遵循在該通訊裝置處所作之任何記憶體要求修正。

在根據本發明第二態樣之裝置之一實施例中，該記憶體分配單元用以根據一優先權位元來確定欲修正該等記憶體要求其中之哪一者，該優先權位元指示該上行記憶體要求與該下行記憶體要求之優先權。

在根據本發明第二態樣之裝置之一實施例中，該記憶體分配單元用以降低具有一最低優先權之記憶體要求，俾在該記憶體要求被降低之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明第二態樣之裝置之一實施例中，該記憶體分配單元用以增加具有一最高優先權之記憶體要求，俾在該記憶體要求被增加之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明第二態樣之裝置之一實施例中，該記憶體分配單元用以根據一糾正因數修正該上行記憶體要求與該下行記憶體要求，俾在該上行記憶體要求與該下行記憶體要求被修正之後，該上行記憶體要求與該下行記憶體要求之和係等於該可用記憶體容量。

在根據本發明之第二態樣之裝置之一實施例中，該記憶體分配單元用以根據基於該上行通道狀態所確定之該上行記憶體要求、自該第二通訊裝置接收之該下行記憶體要求、該可用記憶體容量、以及在該通訊裝置處已知之一或多個交錯器/解交錯器設定值，修正該等記憶體要求至少其中之一。

在一第三態樣中，本發明包含一種通訊裝置，該通訊裝置包含：一處理器，用以藉由一上行通道與一下行通道與另一通訊裝置建立一通訊鏈路；一記憶體，用以在一第一緩衝器與一第二緩衝器之間進行分配；以及一記憶體分配單元，用以：估計該上行通道之複數個上行通道狀態；根據該等上行通道狀態，確定該第一緩衝器之一上行記憶體要求；根據在該另一通訊裝置處對該下行通道所估計之複數個下行通道狀態，處理自該另一通訊裝置對於該第二緩衝器接收之一下行記憶體要求；判斷該上行記憶體要求與該下行記憶體要求之和是否超過用於建置該第一緩衝器與該第二緩衝器之一可用記憶體容量；並且若該上行記憶體要求與該下行記憶體要求之和不同於該可用記憶體容量，則修正該等記憶體要求至少其中之一。因記憶體分配係基於對下行通道之更佳理解，故上述裝置之至少一個作用係為更有效率地分配記憶體。

在根據本發明第三態樣之裝置之一實施例中，該第一緩衝器可運作以儲存在該通訊裝置處藉由該上行通道接收之一資料。

在根據本發明第三態樣之裝置之一實施例中，該第二緩衝器可運作以儲存自該通訊裝置藉由該下行通道傳輸之一資料。

熟習此項技術者在閱讀以下詳細說明以及查看附圖後將會得知本發明之其他特徵及優點。

第1圖繪示一傳輸及接收交錯資料之無線或有線通訊裝置100(例如一DSL或纜線數據機、集線器或交換機)之一實施例。通訊裝置100包含一處理器102、一數位介面104、一訊框器106(framer)、一解訊框器108(de-framer)、一編碼器110、一解碼器112、一交錯器114、一解交錯器116、一記憶體118以及一前端(front end；FE)120。處理器102管理通訊裝置100之全面運作。一傳輸資料將在下行方向上經由一通訊通道自通訊裝置100傳輸至另一裝置(未繪示於圖)，並在上行方向上經由一不同之通道由通訊裝置100接收一接收資料。由通訊裝置100傳輸及接收之資料係為交錯的，以便減少由叢發錯誤引起之資料損壞之可能性。交錯處理係經由在邏輯上將記憶體118分割至一下行交錯器緩衝器122與一上行解交錯器緩衝器124中來達成。當等待傳輸之編碼資料儲存在交錯器緩衝器122中時，對其進行交錯處理。當所接收之資料自解交錯器緩衝器124中移出時，亦類似地對其進行解交錯處理。根據由通訊裝置100所觀察之一或多個通道狀態，記憶體118在一預處理緩衝器與一後處理緩衝器之間(例如在交錯器緩衝器與解交錯器緩衝器122、124之間)進行分配。該一或多個通道狀態可係為一或多個上行通道狀態或者一或多個下行通道狀態或者一或多個上行通道狀態與一或多個下行通道狀態之一組合。藉此，甚至在實際之通道狀態(例如脈衝雜訊位準、使用者干擾、串擾(cross-talk)、電性及無線電干擾等等)優於或差於預期情況時，亦可在上行流與下行流之間更佳地分配記憶體118。而且，可在通訊裝置100將一新通訊通道初始化時分配記憶體118。記憶體118亦可被重新分配用於一預先存在之通道，例如，當上行及/或下行通道狀態改變或者當通訊裝置100自一低功率或睡眠模式恢復時。

詳言之，數位介面104為通訊裝置100提供一更高層網路介面(Higher-Layer Network Interface)，該網路介面係與一特定之資料鏈路層協定相容，例如與乙太網路、異步傳輸模式(Asynchronous transfer mode；ATM)、點對點協定(Point-to-Point Protocol；PPP)、無線保真(Wireless Fidelity；WiFi)、全球微波存取互通性(Worldwide Interoperability for Microwave Access；WiMAX)、IEEE 802.11規格等等相容。數位介面104將自一網路節點(未繪示於圖)接收之資料提供至訊框器106以用於傳輸，並自解訊框器108接收資料以用於更高階處理。訊框器106將自數位介面104接收之資料多工至多個訊框中。編碼器110可根據例如一編碼協定(例如8B/10B、64B/66B等)對訊框資料執行前向糾錯(forward error correction)。然後，交錯器114將編碼之訊框資料進行交錯處理，俾使相鄰之碼字位元不會以連續之順序傳輸。對編碼之訊框資料進行交錯處理時，將其儲存於交錯器緩衝器122中。與裝置FE 120相關聯之一傳輸電路126在一通訊鏈路130(例如一雙絞線電纜或一無線鏈路)上向下傳輸經過交錯之資料。在接收端側，FE 120包含一接收電路128，用於處理經由一上行通道傳輸至通訊裝置100之上行交錯資料。FE傳輸與接收電路126、128可包含類比電路、數位電路及/或混合訊號電路，該電路執行如訊號捕捉、類比域濾波(analog domain filtering)、類比-數位以及數位-類比轉換、濾波、功率放大等功能。所接收之上行資料儲存於解交錯器緩衝器124中。解交錯器116對用於進行交錯處理之演算法進行反運算，俾可自解交錯器緩衝器124中恰當地提取編碼之訊框資料。然後，解碼器112對解交錯之資料進行解碼以恢復訊框資料。由解訊框器108取出一訊框資訊並將感興趣之資料發送至數位介面104以供進一步處理。

在一預處理緩衝器與一後處理緩衝器之間(例如，在交錯器緩衝器與解交錯器緩衝器122、124之間)分配之記憶體118之大小係由包含於處理器102中或與處理器102相關聯之一記憶體分配單元132、或者包含於通訊裝置100中之其他邏輯(未繪示於圖)確定。記憶體分配單元132可建置於硬體、韌體、軟體或其任意組合中。第2圖繪示由記憶體分配單元132執行之程式邏輯之一實施例，該程式邏輯用於根據多個上行通道狀態在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118。記憶體分配單元132根據在由通訊裝置100將一新通道初始化之前所獲得之複數個組態參數來確定該通道之上行與下行資料傳輸率估計(如步驟200)。在一實施例中，通訊裝置100係為一VDSL2數據機。根據該實施例，如本領域中所習知，上行與下行資料傳輸率估計係根據作為MIB之一部分而提供至裝置100之上行與下行資料傳輸率、最大延遲以及脈衝雜訊保護組態參數來確定。該等參數不反映實際之通道狀態，而是代表較差情形狀態、最佳情形狀態或以其他方式預期之狀態。

記憶體分配單元132根據上行與下行資料傳輸率估計而初始地評估應當如何在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118(如步驟202)。舉例而言，若所估計之下行速率高於上行速率，則將更多之記憶體118成比例地分配至交錯器緩衝器122，反之亦然。若該等速率相同，則在該二緩衝器122、124之間均等地劃分記憶體118。記憶體分配單元132隨後根據由通訊裝置100在通道之初始化過程中或之後所觀察之通道之上行容量或下行容量來對應當如何分配記憶體118之初始估計進行修正(如步驟204)。在一實施例中，通訊裝置100根據由裝置100在上行方向上所觀察之脈衝雜訊位準或其它通道狀態來評估上行通道。然後，根據所修正之記憶體分配估計，在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118(如步驟206)。若該等通道狀態改變或者當通訊裝置100自一低功率或睡眠模式中恢復時，可重新計算記憶體分配估計。藉此，可根據重新計算之估計，為一預先存在之通道重新分配記憶體118。於是，根據可實質上偏離期望情形之實際上行通道狀態，可更有效率地分配記憶體118。

第3圖繪示由記憶體分配單元132執行之程式邏輯之一實施例，該程式邏輯用於根據通道之上行容量來對應該如何分配記憶體118之初始估計進行修正。記憶體分配單元132首先確定對於下行交錯器緩衝器122之一記憶體要求(如步驟300)。在一實施例中，通訊裝置100係為一VDSL2數據機，並且如在本領域中所習知，且根據下行資料傳輸率、最大延遲以及脈衝雜訊保護組態參數來計算下行交錯器記憶體要求。記憶體分配單元132對由通訊裝置100初始化之一新通訊通道確定該等上行通道狀態(如步驟302)。在一實施例中，根據由通訊裝置100觀察之脈衝雜訊位準來估計該等上行通道狀態。根據該等上行通道狀態而確定上行解交錯器緩衝器124之一記憶體要求(如步驟304)並且根據下行記憶體要求與上行記憶體要求在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118(如步驟306)。若通道狀態改變或者當通訊裝置100自一低功率或睡眠模式中恢復時，可修正該下行記憶體要求與該上行記憶體要求。藉此，根據所修正之要求，可為一預先存在之通道重新分配記憶體118。因此，在根據由通訊裝置100觀察之實際上行通道狀態來計算上行記憶體要求之同時，僅使用組態參數來確定下行記憶體要求。

第4圖繪示由記憶體分配單元132執行之程式邏輯之另一實施例，該程式邏輯用於根據通道之上行容量而對應當如何分配記憶體118之初始估計進行修正。根據該實施例，下行記憶體要求與上行記憶體要求二者皆係根據上行通道狀態來計算。記憶體分配單元132首先確定由通訊裝置100初始化之通訊通道之上行通道狀態(如步驟400)。然後，記憶體分配單元132根據上行通道狀態確定上行解交錯器緩衝器124之記憶體要求(如步驟402)。在一實施例中，根據上述之第3圖來確定上行解交錯器之記憶體要求。記憶體分配單元132亦根據上行通道狀態確定下行交錯器緩衝器122之記憶體要求(如步驟404)，並且根據下行記憶體要求與上行記憶體要求在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118(如步驟406)。若通道狀態改變或者當通訊裝置100自一低功率或睡眠模式中恢復時，可修正該下行記憶體要求與該上行記憶體要求。藉此，可根據所修正之要求為一預先存在之通道重新分配記憶體118。

在一實施例中，記憶體分配單元132根據上行通道狀態來估計通道之下行容量，並且確定一滿足該下行容量估計以及一或多個預定之下行組態參數(例如最大預期資料傳輸率與最小延遲)之交錯器緩衝器大小。每一參數皆具有某一標準(例如，一最小及/或最大值)。在一實施例中，緩衝器大小被選擇成滿足組態參數標準。據此，根據上行通道狀態，可藉由確定一預定之上行資料傳輸率組態參數對上行容量估計之比率並使用該比率調整一預定之下行資料傳輸率組態參數來估計通道之下行容量。在一實施例中，用上行容量估計來除以一最大上行資料傳輸率組態參數。然後，用所得之商乘以一最大下行資料傳輸率組態參數來計算出下行容量估計。

理所當然地，亦可調整下行容量估計，以計及上行通道狀態與下行通道狀態之一預期差別。亦即，與上行方向相比，在下行方向上可有望出現更多或更少之劣化。記憶體分配單元132可調整下行容量估計以計及預期中之此種差別。不論哪種方式，記憶體分配單元132皆根據下行記憶體要求與上行記憶體要求在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118，該下行記憶體要求與該上行記憶體要求皆係根據由通訊裝置100所觀察之實際上行通道狀態來計算。

第5圖繪示由記憶體分配單元132執行之程式邏輯之又一實施例，該程式邏輯用於確定下行記憶體要求與上行記憶體要求並根據該等要求而在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118。通訊裝置100接收複數個組態參數並儲存該等組態參數於記憶體118中或其他位置。在一實施例中，通訊裝置100係為一VDSL2數據機，且組態參數係從由裝置100所接收之MIB獲得。該等組態參數包含用於上行方向與下行方向之參數，例如符號速率(SYMBOL_RATE)、以位元組計之總可用記憶體(TOT_INT_MEM)、以符號計之最小上行脈衝雜訊保護(MIN_INP_US)、以符號計之最小下行脈衝雜訊保護(MIN_INP_DS)、以ms計之最大解交錯延遲(MAX_DELAY_US)、以ms計之最大交錯延遲(MAX_DELAY_DS)、以Kbps計之最小上行資料傳輸率(MIN_RATE_US)、以Kbps計之最小下行資料傳輸率(MIN_RATE_DS)、最小上行開銷率(MIN_MSG_US)、最小下行開銷率(MIN_MSG_DS)以及對於一給定設定檔(profile)之最大交錯深度(DMAX_PROFILE)。該等組態參數中之多者係取決於所選之VDSL設定檔。舉例而言，DMAX_PROFILE係按以下方式導出：DMAX_PROFILE=2048個八位元組用於8和12個VDSL設定檔；DMAX_PROFILE=3072個八位元組用於17個VDSL設定檔；且DMAX_PROFILE=4096個八位元組用於30個VDSL設定檔。SYMBOL_RATE與TOT_INT_MEM組態參數亦取決於所選之設定檔。

記憶體分配單元132擷取該等組態參數其中之某些以用於計算下行記憶體要求與上行記憶體要求。在初始化並訓練一新通訊通道之前，記憶體分配單元132按照下式來計算上行開銷率(overhead rate)與下行開銷率OH_US與OH_DS(步驟500)：

OH_US=[1+(2×MIN_INP_US)/(MAX_DELAY_US×SYMBOL_RATE)]

OH_DS=[1+(2×MIN_INP_DS)/(MAX_DELAY_DS×SYMBOL_RATE)]　(1)

上行開銷率與下行開銷率分別計及上行方向與下行方向上所需之估計編碼，以滿足最小之上行與下行INP要求。如本領域中所習知，在通道初始化與訓練之前，記憶體分配單元132亦根據MIN_RATE_US與MIN_RATE_DS組態參數來計算最小之交錯器與解交錯器記憶體要求估計(如步驟502)。

然後，由通訊裝置100初始化並訓練一通訊通道。在通道初始化與訓練過程中，記憶體分配單元132可例如根據由裝置100所觀察之脈衝雜訊位準來確定上行通道狀態。可根據上行通道狀態來估計通道之上行容量。在一實施例中，藉由計算上行線路速率(US_LINE_RATE_CALC)來估計上行通道容量。上行線路速率係為在上行方向上之酬載(payload)或符號速率加上為計及所觀察到之通道雜訊所需之開銷率。當上行通道之雜訊相對大而使得用於實際酬載之通道容量減小時，需要額外之通道容量來用於編碼開銷。當上行通道狀態之雜訊不甚大時，則相反。記憶體分配單元132計算上行解交錯器緩衝器124之大小，該大小滿足一或多個預定之上行資料傳輸率組態參數以及上行容量估計(如步驟504)。

在一實施例中，記憶體分配單元132藉由按下式自包含所計算上行容量估計(US_LINE_RATE_CALC)之一群組中選擇最小上行線路速率(MIN_US_LINE_RATE)來計算上行解交錯器緩衝器之大小：

MAX_CONFIG_LINE_RATE_US係為代表最大理論上行線路速率之一組態參數，而PROVISIONED_RATE_US係為代表根據所提供之上行頻寬而分配給一使用者之最大資料容量之一組態參數。記憶體分配單元132使用所選之最小線路速率來確定上行解交錯器緩衝器124之大小，該大小滿足MIN_INP_US與DMAX_PROFILE組態參數。

記憶體分配單元132亦藉由根據該等上行通道狀態估計通道之一下行容量並確定滿足一或多個預定下行組態參數以及下行容量估計的下行交錯器緩衝器122之大小來確定下行交錯器之記憶體要求。為此，記憶體分配單元132藉由按下式計算對下行線路速率之一估計來估計通道之下行容量(如步驟506)：

PROVISIONED_RATE_DS係為一組態參數，代表根據所提供之下行頻寬而分配給一使用者之最大資料容量，且US_LINE_RATE_CALC係為如上所述之上行通道容量。因此，當通道容量大於所規定之上行線路速率時，向上調整下行線路速率之估計。相反，當通道容量低於所規定之上行線路速率(即，上行通道之雜訊相對大)時，則向下調整下行線路速率之估計。然後，記憶體分配單元132按下式自包含初始下行資料傳輸率估計(DS_LINE_RATE_EST)之一資料傳輸率群組中選擇最小下行線路速率(如步驟508)：

其中，MAX_CONFIG_LINE_RATE_DS係為代表最大理論下行線路速率之一組態參數。記憶體分配單元132使用所選之最小下行線路速率來確定滿足MIN_INP_DS與DMAX_PROFILE組態參數之下行解交錯器緩衝器122之大小(如步驟510)。

此時，已根據由通訊裝置100所觀察之實際上行通道狀態確定出交錯器記憶體緩衝器與解交錯器記憶體緩衝器122、124之大小。在一實施例中，記憶體分配單元132接著使用一糾正因數按方程式2及4所示來調整上行緩衝器要求與下行緩衝器要求，並根據經調整之緩衝器要求來分配記憶體118(如步驟512)。該糾正因數對應於一或多個預定上行組態參數與下行組態參數間之差值。根據一實施例，該糾正因數係由下式給出：

然後，記憶體分配單元132確定是以一固定模式還是一自適應性模式來進行記憶體分配。當以固定模式運作時，單元132根據在通道初始化與訓練之前所導出之初始記憶體分配估計(步驟502)而在交錯器緩衝器與解交錯器緩衝器122、124之間分配記憶體118。藉由以下方式以固定模式分配記憶體118：判斷初始上行解交錯器記憶體估計是否小於經糾正因數調整的分配給該裝置之總記憶體(TOT_INT_MEM)。若是，則將解交錯器緩衝器124之大小設置為初始上行解交錯器記憶體估計。否則，將該解交錯器緩衝器之大小設置為TOT_INT_MEMxCF。記憶體分配單元132將剩餘之記憶體118分配給下行交錯器緩衝器122。

另一方面，當被組態成自適應性記憶體分配模式時，記憶體分配單元132使用根據上行通道狀態所計算出之上行緩衝器要求與下行緩衝器要求(如步驟504與510)。單元132首先判斷是否存在足夠滿足上行緩衝器要求與下行緩衝器要求二者之總記憶體118。在一實施例中，記憶體分配單元132自分配給裝置100之總記憶體(TOT_INT_MEM)中減去在步驟510中所計算之下行緩衝器要求。若在步驟504中所計算之上行緩衝器要求大於該差值，則有足夠之記憶體可供用於緩衝器122、124二者且可無衝突地分配記憶體118。

然而，當不存在足夠之記憶體可供用於滿足該二緩衝器要求時，記憶體分配單元132可在兩個用於分配記憶體118之實施例中進行選擇。在第一實施例中，記憶體分配單元132確定緩衝器122、124中之哪一者具有一更高之優先權。在一實施例中，緩衝器優先權係藉由評估自在通訊裝置100之一輸入端處所接收之一組態訊息中所提取之一優先權位元來確定。若該優先權位元指示上行方向具有優先權，則記憶體分配單元132分配足夠之記憶體118予上行解交錯器緩衝器124以滿足在步驟504中計算出之上行緩衝器要求，並且將剩餘之記憶體118分配給下行交錯器緩衝器122。當優先權位元指示下行方向具有優先權時，則進行相反之記憶體分配。然而，若另一緩衝器需要所有之記憶體118，則對具有較低優先權之緩衝器122、124可不分配任何記憶體118。

舉例而言，當發生衝突時，用於分配記憶體118之第二實施例亦包含使用該優先權位元來確定緩衝器122、124中之哪一者具有一更高之優先權。根據第二實施例，取決於該優先權與在步驟512中計算出之糾正因數(CF)之大小，可用三種不同之方式來分配記憶體118。當下行方向具有優先權並且CF>1時，分配給上行解交錯器緩衝器124之記憶體118之量係由下式給出：

其中MIN_US_INT_MEM係為在步驟504中計算出之上行緩衝器要求。然後，將剩餘之記憶體118分配給下行交錯器緩衝器122。當上行方向具有優先權並且CF<1時，分配給下行交錯器緩衝器122之記憶體118之量係由下式給出：

DS_INT_MEM=max(TOT_INT_MEM×CF,MIN_DS_INT_MEM)　(7)

其中MIN_DS_INT_MEM係為在步驟510中計算出之下行緩衝器要求。將剩餘之記憶體118分配給上行交錯器緩衝器124。當以上所識別之前二狀態皆不滿足時，出現第三記憶體分配選項。在此，總可用記憶體118在交錯器緩衝器與解交錯器緩衝器122、124之間平均分配。

第6圖繪示一用戶端設備或用戶提供之設備(CPE)600(例如一DSL或纜線數據機)之一實施例，該設備位於一用戶之場所處並且在一分界點(例如，建立於一建築物或綜合設施中用於將用戶設備與運營商網路相分離之一點)處與一運營商之一或多個通訊通道相連接。該運營商或者在該運營商之一或多個通訊通道上運作之一服務供應商亦具有一設備(CO)620(例如一DSL或纜線數據機)，以用於與CPE 600通訊。CPE 600與CO 620包含如在第1圖之通訊裝置100中所示之相同或相似組件(例如，數位介面、訊框器/解訊框器、編碼器/解碼器、交錯器/解交錯器、前端，等等)。注意，CPE 600與CO 620二者各包含一處理器602/622，以用於管理相應之通訊裝置之全面運作。

CPE 600與CO 620二者亦各自具有一記憶體604/624，該記憶體可在邏輯上被分為一預處理緩衝器與一後處理緩衝器，例如可分為一傳輸交錯器緩衝器606/626與一接收解交錯器緩衝器608/628。欲在每一裝置600/620處準備傳輸之編碼資料可在其被儲存於相應之傳輸交錯器緩衝器606/626中或在傳輸之前經歷其他預處理緩衝時進行交錯處理。當所接收之資料自接收解交錯器緩衝器608/628中去除或者在接收之後經過其他後處理緩衝時，可類似地對其進行解交錯處理。進一步說明，根據如在CPE 600與CO 620處所觀察之多個上行通道狀態與下行通道狀態而在交錯器緩衝器與解交錯器緩衝器606/626、608/627之間分配該二記憶體604/624。藉此，當進行記憶體分配時，即使當實際之通道狀態(例如脈衝雜訊位準、使用者干擾、串擾、電性及無線電干擾等等)優於或差於預期情況時，CO 620對上行通道與下行通道二者亦具有更佳之理解。當在CO 620與CPE 600之間將一新通訊通道初始化時，可對每一記憶體604/624進行分配。每一記憶體604/624亦可被重新分配用於一預先存在之通道，例如，當上行及/或下行通道狀態改變或者當CPE 600或CO 620自一低功率或睡眠模式恢復時。

資料係在一下行通道(DS)640上自CO 620傳輸至CPE 600。資料係在一上行通道(US)642上自CPE 600傳輸至CO 620。根據一預定組態而初始地分配CPE與CO記憶體604/624，例如，如上文根據第2圖之步驟202、第3圖之步驟300或第5圖之步驟502所述。在通道初始化與訓練階段過程中，CO處理器622在下行通道與上行通道640/642上與CPE 600建立一通訊鏈路。根據在CPE 600處所估計之多個下行通道狀態，CPE 600在初始化與訓練期之過程中對於下行方向估計交錯器以及解交錯器及/或其他預處理及後處理之記憶體要求。CPE 600在上行通道642上將該等下行記憶體要求傳遞至CO 620。

類似地，根據在CO 620處所估計之多個上行通道狀態，CO 620在初始化與訓練期之過程中對於上行方向估計交錯器以及解交錯器及/或其他預處理及後處理之記憶體要求。CO 620對上行記憶體要求與下行記憶體要求二者進行分析，並且根據該等記憶體要求確定最終之上行與下行交錯器以及解交錯器及/或其他預處理及後處理之記憶體分配。若在CPE 600處之記憶體分配改變，則根據在CO 620處進行之分析，在訓練與初始化期之過程中在下行通道640上將最終之記憶體分配自CO 620傳遞至CPE 600。否則，指示CPE 600使用初始之預定記憶體分配來用於後續之正常資料通訊。

詳言之，CO 620包含前述類型之一記憶體分配單元630。例如，根據在CO 620處對於上行通道642所觀察之脈衝雜訊位準、使用者干擾、串擾、電性及無線電干擾等等，CO記憶體分配單元630對上行通道642估計多個通道狀態。根據該等上行通道狀態，CO記憶體分配單元630確定對於CO解交錯器緩衝器628及CPE交錯器緩衝器606之一上行記憶體要求。CO記憶體分配單元630亦處理自CPE 600所接收之對於CPE解交錯器緩衝器608以及CO交錯器緩衝器626之下行記憶體要求。自CPE 600所接收之下行記憶體要求係基於在CPE 600處對下行通道640所估計之多個下行通道狀態。

然後，CO記憶體分配單元630判斷該上行記憶體要求與該下行記憶體要求之和是否超過用於建置CO交錯器與解交錯器緩衝器626、628之可用記憶體容量。若該上行記憶體要求與該下行記憶體要求之和不同於記憶體624之總可用量，則CO記憶體分配單元630修正該等記憶體要求至少其中之一。如上文所述，根據在CO 620處基於該等上行通道狀態所確定之上行記憶體要求、自CPE 600接收之下行記憶體要求、CO/CPE記憶體624/604之可用量以及在CO 620處可用之一或多個組態參數(例如上行與下行資料傳輸率、最大延遲、QoS(服務品質)規定、脈衝雜訊保護組態參數等等)，CO記憶體分配單元630可修正上行記憶體要求與下行記憶體要求中之任一者或二者。然而，與根據多個上行通道狀態對下行交錯器之記憶體要求進行估計之過程相比，CPE 600係根據實際所觀察之下行通道狀態而提供一下行交錯器之記憶體要求至CO 620。藉此，根據對下行通道640之更佳理解，CO記憶體分配單元630可確定一種更有效率之記憶體分配。

根據一實施例，CO記憶體分配單元630根據一優先權位元來確定欲修正該等記憶體要求中之哪一者。該優先權位元指示上行記憶體要求與下行記憶體要求之優先權。若該優先權位元指示上行通道642具有優先權，則CO記憶體分配單元630分配足夠之CO記憶體624給CO 620之接收解交錯器緩衝器628以滿足上行緩衝器要求。剩餘之CO記憶體624被分配給CO 620之傳輸交錯器緩衝器626。當該優先權位元指示下行通道640具有優先權時，進行相反之記憶體分配。在每一情形中，上行記憶體要求與下行記憶體要求之和較佳被設置成與可供用於交錯與解交錯之CO記憶體624之總量相等。可根據優先權位元以相同之方式分配CPE記憶體604。

舉例而言，當發生衝突時，用於進行記憶體分配之第二實施例亦包含再次使用該優先權位元來確定通道640、642中之哪一者具有一更高之優先權。根據該第二實施例，取決於該優先權以及一糾正因數(correction factor；CF)之大小，可用三種不同之方式來分配CO記憶體624。當下行通道640具有優先權並且CF>1時，分配給CO 620之接收解交錯器緩衝器628之CO記憶體624之量係由方程式(6)給出。然後，向CO 620之傳輸交錯器緩衝器626分配剩餘之CO記憶體624。當上行通道642具有優先權並且CF<1時，分配給CO 620之傳輸交錯器緩衝器626之CO記憶體624之量係由方程式(7)給出。向CO 620之接收交錯器緩衝器628分配剩餘之CO記憶體624。當以上所識別之前二狀態皆不滿足時，出現第三記憶體分配選項。在此，總可用CO記憶體624在CO 620之交錯器緩衝器與解交錯器緩衝器626、628之間均分。在每一情形中，上行記憶體要求與下行記憶體要求之和較佳被設置成與CO記憶體624之可用量相等。可根據優先權位元以及糾正因數以相同之方式分配CPE記憶體604。

在CPE 600處，在初始化與訓練期之過程中，CPE處理器602在下行通道與上行通道640、642上協助建立與CO 620之通訊鏈路。CPE 600亦包含前述類型之一記憶體分配單元610。CPE記憶體分配單元610處理自CO 620所接收之對於CPE解交錯器緩衝器628及CO交錯器緩衝器606之一上行記憶體要求。如上文所述，該上行記憶體要求係基於在CO 620處對上行通道642所估計之該等通道狀態。因此，CO 620根據在CO 620處所估計之多個上行通道狀態而在CPE 600處設置上行記憶體分配。

舉例而言，根據在CPE 600處觀察之脈衝雜訊位準、使用者干擾、串擾、電性及無線電干擾等等，CPE記憶體分配單元610可對下行通道640估計多個下行通道狀態。CPE 600可以與CO 620估計多個上行通道狀態大致相同之方式估計該個下行通道狀態。然後，根據該個下行通道狀態，CPE記憶體分配單元610確定對於CPE解交錯器緩衝器608及CO交錯器緩衝器626之下行記憶體要求。

在一實施例中，CPE記憶體分配單元610根據該等下行通道狀態對下行通道640之容量進行估計，並且確定一滿足該下行容量估計以及一或多個預定之下行組態參數(例如最大預期資料傳輸率與最小延遲)之下行交錯器/解交錯器緩衝器大小。每一參數皆具有特定之標準(例如一最小及/或最大值)。CPE記憶體分配單元610可確定下行記憶體要求，俾滿足該等組態參數標準。然後，CPE處理器602將該下行記憶體要求傳遞至CO 620，CO 620進行上述處理以判斷是否需要任何記憶體分配之修正。在一實施例中，在通道初始化與訓練期之過程中自CO 620接收上行記憶體要求之後，CPE處理器602在上行通道642上將下行記憶體要求傳遞至CO 620。

根據自CO 620接收之上行記憶體要求以及在CPE 600處確定之下行記憶體要求，CPE記憶體分配單元610在CPE 600之交錯器緩衝器與解交錯器緩衝器606、608之間分配CPE記憶體604。取決於總可用記憶體，CO 620可確定對所要求之記憶體分配之修正，例如，當不存在足夠之記憶體來滿足上行記憶體要求與下行記憶體要求二者時。當出現此一狀態時，CO 620如上文所述修正上行記憶體分配及/或下行記憶體分配，並且將該或該等記憶體分配修正傳遞至CPE 600。例如，CO 620可確定僅交錯器記憶體分配或僅解交錯器記憶體分配需要進行修正。作為另外一種選擇，CO 620可確定交錯器記憶體分配與解交錯器記憶體分配二者皆須進行修正。在每一情形中，根據自CO 620所接收之該或該等記憶體分配修正，CPE記憶體分配單元610在CPE 600之交錯器緩衝器與解交錯器緩衝器606、608之間分配CPE記憶體604。藉此，CPE與CO記憶體604/624二者係根據在CO 620處所觀察之該等上行通道狀態以及在CPE 600處所觀察之該等下行通道狀態來進行分配。

第7圖繪示一訊息協定之一實施例，該訊息協定係在通道初始化與訓練過程期間在CO 620與CPE 600之間實施。根據該實施例，CO 620與CPE 600皆係為遵從VDSL2之數據機。在通道初始化與訓練過程期間，在CO 620與CPE 600之間建立一專用操作通道(special operations channel；SOC)，以使得能夠在該二數據機之間進行訊息之雙向通訊以支援初始化、快速啟動(fast startup)、以及環路診斷程序(loop diagnostic procedures)。當CO 620處之SOC處於現用狀態但係為閒置(即不存在欲發送之訊息)時，CO 620發送一閒置訊息(O-IDLE)。當CPE 600之SOC處於現用狀態但係為閒置時，其亦可類似地發送一閒置訊息(R-IDLE)。

然後，CO 620發送一O-MSG1訊息至CPE 600，該訊息包含CO 620之能力以及多個下行組態參數。如上文所述，O-MSG1訊息亦包含在CO 620處根據該等上行通道狀態所確定之上行交錯器記憶體要求/解交錯器記憶體要求。在一實施例中，二新欄位被添加至常規之O-MSG1訊息中。第一新欄位指示在上行方向上由CO 620所確定之對於延時路徑#0之上行交錯器記憶體要求/解交錯器記憶體要求。第二新欄位類似地指示在上行方向上由CO 620所確定之對於延時路徑#1之上行交錯器記憶體要求/解交錯器記憶體要求。若支援一單一延時路徑(即，延時路徑#0)，則CO 620在第二欄位中將用於延時路徑#1之值設置為零。每一新欄位皆可具有一或多個位元組之大小，以用於指示上行記憶體要求。

CPE 600藉由發送一包含CPE 600之能力之R-MSG2訊息而回復自CO 620所接收之O-MSG1訊息。如上文所述，R-MSG2訊息亦包含在CPE 600處根據該等下行通道狀態所確定之下行交錯器記憶體要求/解交錯器記憶體要求。在一實施例中，二新欄位亦被添加至常規之R-MSG2訊息中。第一新欄位指示在下行方向上由CPE 600所確定之對於延時路徑#0之下行交錯器記憶體要求/解交錯器記憶體要求。第二新欄位類似地指示在下行方向上由CPE 600所確定之對於延時路徑#1之下行交錯器記憶體要求/解交錯器記憶體要求。若支援一單一延時路徑，則CPE 600在R-MSG2訊息之第二欄位中將用於延時路徑#1之值設置為零。包含在R-MSG2訊息中之每一新欄位皆可具有一或多個位元組之大小，以用於指示下行記憶體要求。然後，CPE 600將R-MSG2訊息發送至CO 620以供處理。

若在CO 620處所確定之上行記憶體要求與自CPE 600所接收之下行記憶體要求之和小於或等於在CO與CPE處可供用於一特定設定檔之最大記憶體容量，則如常規方式一樣，CO 620與CPE 600繼續交換資訊。舉例而言，CO 620發送一O-TPS訊息至CPE 600，以指示承載通道之組態以及對上行方向與下行方向二者所要求之能力。CPE 600以一R-TPS-ACK訊息來確認該O-TPS訊息。然後，CO 620藉由發送一O-PMS訊息而將該等上行訊框參數傳送至CPE 600。CPE 600類似地經由發送一R-PMS訊息而將該等下行訊框參數傳送至CO 620。然後，CO 620發送一O-PMD訊息至CPE 600，該訊息包含用於上行物理媒體相關(physical media dependent；PMD)功能之位元、增益以及音調順序表。CPE 600藉由發送一R-PMD訊息至CO 620而作出回應，該訊息包含用於下行PMD功能之位元、增益及音調順序表。在發送R-PMD之後，CO 620與CPE 600即準備切換至表演時間(showtime)(即正常資料通訊)。

當上行記憶體要求與下行記憶體要求之和小於或等於在CO與CPE處可供使用之最大記憶體容量時，如上文所述，分配額外之可用記憶體至具有更高優先權之方向。然而，若總記憶體要求大於總可用記憶體容量，則CO 620修正該等記憶體要求之一者或二者。在一實施例中，CO 620將由CPE 600確定的且在R-MSG2訊息中進行傳遞之下行記憶體要求考量在內。舉例而言，CO 620亦可將來自CO MIB之一或多個額外組態參數考量在內，並且確定一經修正之上行記憶體要求、一經修正之下行記憶體要求、或該二者。CO 620在下行方向上使用O-PMS訊息將該或該等記憶體分配修正傳遞至CPE 600。藉此，在不具有關於下行環境之任何資訊以及對應之交錯器/解交錯器設置之情況下，CO 620不會作出任意之記憶體分配決定。

當作為O-MSG1/R-MSG2訊息交換之一部分而被請求之總合記憶體多於指定用於一特定設定檔之總記憶體時，自CPE 600接收之下行資訊為CO 620提供一種競爭解決控制機制。考慮以下僅為例示性之實例，其中針對VDSL2設定檔12a來組態CO 620與CPE 600。用於上行與下行交錯器與解交錯器運作之總可用記憶體係為64 KB，並且下行通道640具有更高之優先權。根據脈衝雜訊與延遲要求，CO 620可確定上行通道642需要48 KB之交錯器/解交錯器記憶體，而CPE 600可確定下行通道640亦需要48 KB之交錯器-解交錯器記憶體。於是，所要求之總記憶體係為96 KB，其大於用於12a VDSL2設定檔之總可用記憶體容量(在本實例中係為64 KB)。作為回應，因下行具有更高之優先權，故CO 620可為下行分配48 KB並且為上行分配剩餘之可用記憶體(16 KB)。此種記憶體分配可使上行通道642之資料傳輸率較低，然而，考慮到上行與下行通道狀態及優先權，此種折中係為最佳化的。

CO 620亦可使用一糾正因數來確定最終之記憶體分配。該糾正因數可作為優先權資訊之補充或替代而使用。該糾正因數決定應在下行方向與上行方向之間共享的過量或不足記憶體之百分比。在一些實施例中，該參數係在1%至100%範圍內。在其他實施例中，該糾正因數可係為一整數或非整數值，而非一百分比。在另一僅為例示性之實例中，一50%之糾正因數表明若可獲得任何過量記憶體，則其應在上行方向與下行方向之間均等地共享。若可用之記憶體少於所要求之記憶體，則記憶體之減少應在上行方向與下行方向中均等地分配。在又一僅係為例示性之實例中，一75%之糾正因數表明若可獲得任何過量記憶體，則其75%應被分配至具有更高優先權之方向並且剩餘之25%應被分配至另一方向。若沒有足夠之可用記憶體，則藉由自具有較低優先權之方向減去75%之過量要求並且自具有更高優先權之方向減去剩餘部分來實現此種減少。在64 KB之總記憶體可供用於交錯器與解交錯器緩衝(即VDSL2設定檔12a)並且CPE 600確定出下行需要48 KB、CO 620確定出上行需要48 KB之情形中，所需之記憶體減少係為32 KB，因而有32 KB需要調整。若下行具有優先權，則自下行交錯器/解交錯器分配中去除32 KB減少中之25%(即8 KB)而自上行交錯器/解交錯器分配中去除24 KB。當然，熟習此項技術者將容易地認識到，根據本文所揭露之教示內容，可採用各種其他記憶體分配糾正因數。

根據以上各種變更及應用，應理解，本發明並不受以上說明之限制，並且亦不受附圖限制。此外，本發明僅受以下申請專利範圍及其合法等效內容之限制。

100．．．通訊裝置

102．．．處理器

104．．．數位介面

106．．．訊框器

108．．．解訊框器

110．．．編碼器

112．．．解碼器

114．．．交錯器

116．．．解交錯器

118．．．記憶體

120．．．前端(FE)

122．．．交錯器緩衝器

124．．．解交錯器緩衝器

126．．．傳輸電路

128．．．接收電路

130．．．通訊鏈路

132．．．記憶體分配單元

600．．．客戶提供之設備(CPE)

602．．．處理器

604．．．記憶體

606．．．傳輸交錯器緩衝器

608．．．接收解交錯器緩衝器

610．．．記憶體分配單元

620．．．通訊設備(CO)

622．．．處理器

624．．．記憶體

626．．．傳輸交錯器緩衝器

628．．．接收解交錯器緩衝器

630．．．記憶體分配單元

640．．．下行通道(DS)

642．．．上行通道(US)

第1圖係為一通訊裝置之一實施例之示意圖，該通訊裝置包含在一交錯器緩衝器與一解交錯器緩衝器之間進行分配之一記憶體；

第2圖係為用於在一通訊裝置之一交錯器緩衝器與一解交錯器緩衝器之間分配一記憶體之處理邏輯之一實施例之邏輯流程圖；

第3圖係為用於在一通訊裝置之一交錯器緩衝器與一解交錯器緩衝器之間分配一記憶體之處理邏輯之另一實施例之邏輯流程圖；

第4圖係為用於在一通訊裝置之一交錯器緩衝器與一解交錯器緩衝器之間分配一記憶體之處理邏輯之又一實施例之邏輯流程圖；

第5圖係為用於在一通訊裝置之一交錯器緩衝器與一解交錯器緩衝器之間分配一記憶體之處理邏輯之再一實施例之邏輯流程圖；

第6圖係為一第一通訊裝置之一實施例之示意圖，該第一通訊裝置具有在一預處理緩衝器與一後處理緩衝器之間進行分配之一記憶體，該第一通訊裝置耦合至一第二通訊裝置上，該第二通訊裝置亦具有在一預處理緩衝器與一後處理緩衝器之間進行分配之一記憶體；以及

第7圖係為用於在第6圖之該等通訊裝置之預處理緩衝器與後處理緩衝器之間分配一記憶體之一實施例之訊息流程圖。