TWI453436B - 積體電路可靠度測試方法 - Google Patents
積體電路可靠度測試方法 Download PDFInfo
- Publication number
- TWI453436B TWI453436B TW101116024A TW101116024A TWI453436B TW I453436 B TWI453436 B TW I453436B TW 101116024 A TW101116024 A TW 101116024A TW 101116024 A TW101116024 A TW 101116024A TW I453436 B TWI453436 B TW I453436B
- Authority
- TW
- Taiwan
- Prior art keywords
- test
- unit
- integrated circuit
- integrated circuits
- confidence
- Prior art date
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
本發明係關於一種積體電路可靠度測試方法。
隨著電子裝置日漸輕薄短小,晶片的速度及複雜性相對越來越高,因此對於積體電路可靠度的要求也越來越高。因此,為保證積體電路一切運作正常,滿足客戶的要求,通常會進行一些可靠度測試,例如高溫動作可靠度測試(High Temperature Operation Life,HTOL,Test)、高溫儲存可靠度測試(High Temperature Storage Life,HTOL,Test)、銲接點測試(Solder Joint Reliability Test)、冷熱循環測試(Temperature Cyclic Test)、三點彎曲測試(Three Point Bending test)、震動測試(Vibration Test)等。其中,高溫動作可靠度測試的結果更是用來評估使用此積體電路的電子產品的使用壽命的重要參考依據。
在習知的高溫動作可靠度測試中,被測試的積體電路先逐一完成封裝,然後再置入機台進行測試,測試時間可能長達數日到數週。若測試結果不如預期而需重新設計,新製造出的積體電路又要再封裝然後再經一段時間的測試。因此,習知的高溫動作可靠度測試不僅在封裝的花費較高,且因測試所需時間較長導致效率不佳,有改善的空間。
本發明之主要目的為提供一種積體電路可靠度測試方法,可縮短測試時間。
本發明之另一目的為提供一種積體電路可靠度測試方法,可增進積體電路設計工作的效率。
本發明之積體電路可靠度測試方法,包含下列步驟:於晶圓基板形成複數個積體電路;將晶圓基板置入測試裝置,使複數個積體電路與測試裝置之測試電路耦接;提供測試條件給測試機台,測試條件包含常態操作溫度、壓力操作溫度、常態操作電壓、壓力操作電壓、活化能以及機台參數;使用測試機台以測試條件同時地對複數個積體電路進行測試,並持續測試時間;當複數個積體電路經過測試時間仍全部正確運作時,提供信心參數值;以及根據測試條件包含之各條件之數值以及信心參數值獲得積體電路預估壽命。
積體電路預估壽命獲得步驟包含將測試條件包含之各條件之數值、測試時間以及信心參數值代入下列公式(1)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Yv
表示機台參數,單位為1/V;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TH表示測試時間;SS表示複數個積體電路之數目值,單位為小時;以及X2
(%CL,2r+2)表示信心參數值。
測試條件進一步包含氧化層厚度,積體電路預估壽命獲得步驟包含將測試條件包含之各條件之數值、測試時間以及信心參數值代入下列公式(2)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Y表示機台參數,單位為cm/MV;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TOX表示氧化層厚度,單位為;TH表示測試時間;SS表示複數個積體電路之數目值,單位為小時;以及X2
(%CL,2r+2)表示信心參數值。
信心參數值提供步驟包含決定測試信心比例;以及由信心參數表(Chi-Square Distribution)獲得與測試信心比例相對應之信心參數值。複數個積體電路形成步驟所形成的積體電路數目介於1000至10000個。將晶圓基板置入測試裝置步驟包含使複數個積體電路與測試裝置之測試電路以並聯方式耦接。
本發明之積體電路可靠度測試方法,包含下列步驟:提供積體電路預估壽命、信心參數值、積體電路數目以及測試條件,測試條件包含常態操作溫度、壓力操作溫度、常態操作電壓、壓力操作電壓、活化能以及機台參數,其中信心參數值係根據測試信心比例,由信心參數表獲得與測試信心比例相對應之信心參數值,積體電路數目為≧2之整數;根據積體電路預估壽命、信心參數值、積體電路數目以及測試條件獲得測試時間;於晶圓基板形成積體電路數目之積體電路;將晶圓基板置入測試裝置,使複數個積體電路與測試裝置之測試電路耦接;使用測試機台以測試條件同時地對複數個積體電路進行測試,並持續測試時間;觀察當複數個積體電路經過測試時間是否仍全部正確運作。其中積體電路數目較佳介於1000至10000個。
測試時間獲得步驟包含將積體電路預估壽命、信心參數值、積體電路數目以及測試條件包含之各條件之數值代入下列公式(1)計算,以獲得測試時間;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Yv
表示機台參數,單位為1/V;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TH表示測試時間;SS表示複數個積體電路之數目值,單位為小時;以及X2
(%CL,2r+2)表示信心參數值。
測試條件進一步包含氧化層厚度,測試時間獲得步驟包含將積體電路預估壽命、信心參數值、積體電路數目以及測試條件包含之各條件之數值代入下列公式(2)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Y表示機台參數,單位為cm/MV;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TOX表示氧化層厚度,單位為;TH表示測試時間;SS表示複數個積體電路之數目值,單位為小時;以及X2
(%CL,2r+2)表示信心參數值。
如圖1所示之較佳實施例流程圖,本發明積體電路可靠度測試方法,包含例如以下步驟。
步驟1010,於晶圓基板形成複數個積體電路。具體而言,係以重複施以熱製程、沈積、微影、蝕刻等半導體程序,於晶圓基板形成複數個積體電路。積體電路可以為邏輯電路、數位及類比電路等。其中,形成的積體電路數目較佳介於1000至10000個。
步驟1030,將晶圓基板置入測試裝置,使複數個積體電路與測試裝置之測試電路耦接。具體而言,測試裝置係為具有升溫功能及積體電路測試程式之晶圓基板測試裝置。其中,晶圓基板置入測試裝置後,複數個積體電路較佳係與測試裝置之測試電路以並聯或串聯方式耦接。
步驟1050,提供測試條件給測試機台,測試條件包含常態操作溫度、壓力操作溫度、常態操作電壓、壓力操作電壓、活化能以及機台參數。具體而言,係將上述測試條件輸入到測試機台的積體電路測試程式。
步驟1070,使用測試機台以測試條件同時地對複數個積體電路進行測試,並持續測試時間。具體而言,係藉由積體電路測試程式控制測試機台,使測試機台依照測試條件同時地對複數個積體電路進行測試,並持續一個給定的測試時間。
步驟1090,當複數個積體電路經過測試時間仍全部正確運作時,提供信心參數值。具體而言,係先決定可靠度測試的測試信心比例,然後由信心參數表(Chi-Square Distribution)獲得與測試信心比例相對應之信心參數值。例如在60%的測試信心比例下,查表所得之信心參數值為1.83258;在90%的測試信心比例下,查表所得之信心參數值為4.60517。
步驟1110,根據測試條件包含之各條件之數值以及信心參數值獲得積體電路預估壽命。
具體而言,在較佳實施例中,步驟1110包含將測試條件包含之各條件之數值、測試時間以及信心參數值代入下列公式(1)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Yv
表示機台參數,單位為1/V;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TH表示測試時間;SS表示複數個積體電路之數目值,單位為小時;以及X2
(%CL,2r+2)表示信心參數值。以實際數據說明如下:
於晶圓基板形成的積體電路數目為80個,測試時間為1000小時。在60%的測試信心比例下,查表所得之信心參數值為1.83258;在90%的測試信心比例下,查表所得之信心參數值為4.60517。藉由上述公式(1),可知在60%的測試信心比例下,積體電路預估壽命為9465416小時;在90%的測試信心比例下,積體電路預估壽命為3766668小時。
於晶圓基板形成的積體電路數目為1000個,測試時間為80小時。在60%的測試信心比例下,查表所得之信心參數值為1.83258;在90%的測試信心比例下,查表所得之信心參數值為4.60517。藉由上述公式(1),可知在60%的測試信心比例下,積體電路預估壽命亦為9465416小時;在90%的測試信心比例下,積體電路預估壽命亦為3766668小時。
具體而言,在獲得相同的積體電路預估壽命的情況下,增加於晶圓基板形成的積體電路數目可縮減測試時間。換言之,本發明藉由增加同時測量的積體電路的數目,可達到縮短測試時間的效果。由於測試時間縮短,可以在較短時間內獲知積體電路的預估壽命,進而作為評估積體電路品質以及是否需要重新設計的參考,故本發明可提升積體電路設計工作的效率。
在不同實施例中,測試條件進一步包含氧化層厚度。其中,氧化層包含為SiO2
,氧化層的功用在於形成電晶體元件中的電子阻絕層。在公式(1)中,由於習知操作經驗上已把加速因子常數化,亦即未考慮不同氧化層厚度,所以機台參數可視為單純的電壓加速因子(Voltage Acceleration Factor),數值及單位為1V-1
。然而在公式(2)中,因為有考慮不同氧化層厚度的電場效應,所以機台參數應視為電場加速因子(Electrical Field Acceleration Factor β),以氧化層厚度=65.0為例,數值及單位為3.080cm/MV。步驟1010包含將測試條件包含之各條件之數值、測試時間以及信心參數值代入下列公式(2)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Y表示機台參數,單位為cm/MV;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TOX表示氧化層厚度,單位為;TH表示測試時間,單位為小時;SS表示複數個積體電路之數目值;以及X2
(%CL,2r+2)表示信心參數值。以實際數據說明如下:
於晶圓基板形成的積體電路數目為77個,測試時間為1000小時。在60%的測試信心比例下,查表所得之信心參數值為1.83258;在90%的測試信心比例下,查表所得之信心參數值為4.60517。藉由上述公式(1),可知在60%的測試信心比例下,積體電路預估壽命為16896658小時;在90%的測試信心比例下,積體電路預估壽命為6723856小時。
於晶圓基板形成的積體電路數目為1000個,測試時間為77小時。在60%的測試信心比例下,查表所得之信心參數值為1.83258;在90%的測試信心比例下,查表所得之信心參數值為4.60517。藉由上述公式(1),可知在60%的測試信心比例下,積體電路預估壽命亦為16896658小時;在90%的測試信心比例下,積體電路預估壽命亦為6723856小時。
進一步而言,本發明積體電路可靠度測試方法與現有技術兩者技術方案的區別特徵在於增加同時測量的積體電路的數目,藉以達到縮短測試時間的技術效果。因此,以不同角度觀之,積體電路設計者亦可預先給出積體電路預估壽命、信心參數值、積體電路數目以及測試條件,藉以推算所需的測試時間,然後觀察當複數個積體電路經過測試時間是否仍全部正確運作,即可得知該積體電路的設計是否良好。如圖2所示,本發明之積體電路可靠度測試方法,包含例如以下步驟。
步驟2010,提供積體電路預估壽命、信心參數值、積體電路數目以及測試條件,測試條件包含常態操作溫度、壓力操作溫度、常態操作電壓、壓力操作電壓、活化能以及機台參數,其中信心參數值係根據測試信心比例,由信心參數表獲得與測試信心比例相對應之信心參數值,積體電路數目為≧2之整數。其中積體電路數目較佳介於1000至10000個。
步驟2030,根據積體電路預估壽命、信心參數值、積體電路數目以及測試條件獲得測試時間。
步驟2050,於晶圓基板形成積體電路數目之積體電路。具體而言,係以重複施以熱製程、沈積、微影、蝕刻等半導體程序,於晶圓基板形成複數個積體電路。
步驟2070,將晶圓基板置入測試裝置,使複數個積體電路與測試裝置之測試電路耦接。具體而言,測試裝置係為具有升溫功能及積體電路測試程式之晶圓基板測試裝置。其中,晶圓基板置入測試裝置後,複數個積體電路較佳係與測試裝置之測試電路以並聯或串聯方式耦接。
步驟2090,使用測試機台以測試條件同時地對複數個積體電路進行測試,並持續測試時間。具體而言,係藉由積體電路測試程式控制測試機台,使測試機台依照測試條件同時地對複數個積體電路進行測試,並持續一個給定的測試時間。
步驟2110,觀察當複數個積體電路經過測試時間是否仍全部正確運作。
具體而言,步驟2030包含將積體電路預估壽命、信心參數值、積體電路數目以及測試條件包含之各條件之數值代入下列公式(1)計算,以獲得測試時間;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Yv
表示機台參數,單位為1/V;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TH表示測試時間,單位為小時;SS表示複數個積體電路之數目值;以及X2
(%CL,2r+2)表示信心參數值。以實際數據說明如下:
在60%的測試信心比例下(查表所得之信心參數值為1.83258),設定積體電路預估壽命為9465416小時;或者在90%的測試信心比例下(查表所得之信心參數值為4.60517),設定積體電路預估壽命為3766668小時,於晶圓基板形成的積體電路數目為1000個,則藉由上述公式(1),可知測試時間為80小時。換言之,若積體電路經過80小時候保持運作良好,則表示通過可靠度測試。
測試條件進一步包含氧化層厚度,步驟2030包含將積體電路預估壽命、信心參數值、積體電路數目以及測試條件包含之各條件之數值代入下列公式(2)計算,以獲得積體電路預估壽命;
其中,MTTF表示積體電路預估壽命,單位為小時;Ea表示活化能,單位為eV;k為8.62×10-5
,單位為eV/K;Tuse
表示常態操作溫度,單位為K;Tstress
表示壓力操作溫度,單位為K;Y表示機台參數,單位為cm/MV;Vuse
表示常態操作電壓,單位為V;Vstress
表示壓力操作電壓,單位為V;TOX表示氧化層厚度,單位為Å;TH表示測試時間,單位為小時;SS表示複數個積體電路之數目值;以及X2
(%CL,2r+2)表示信心參數值。以實際數據說明如下:
在60%的測試信心比例下(查表所得之信心參數值為1.83258),設定積體電路預估壽命為16896658小時;或者在90%的測試信心比例下(查表所得之信心參數值為4.60517),設定積體電路預估壽命為6723856小時,於晶圓基板形成的積體電路數目為1000個,則藉由上述公式(1),可知測試時間為77小時。換言之,若積體電路經過77小時候保持運作良好,則表示通過可靠度測試。
雖然前述的描述及圖式已揭示本發明之較佳實施例,必須瞭解到各種增添、許多修改和取代可能使用於本發明較佳實施例,而不會脫離如所附申請專利範圍所界定的本發明原理之精神及範圍。熟悉本發明所屬技術領域之一般技藝者將可體會,
本發明可使用於許多形式、結構、佈置、比例、材料、元件和組件的修改。因此,本文於此所揭示的實施例應被視為用以說明本發明,而非用以限制本發明。本發明的範圍應由後附申請專利範圍所界定,並涵蓋其合法均等物,並不限於先前的描述。
1010~1110‧‧‧積體電路可靠度測試方法步驟
2010~2110‧‧‧積體電路可靠度測試方法步驟
圖1為本發明積體電路可靠度測試方法較佳實施例流程圖;以及圖2為本發明積體電路可靠度測試方法不同實施例流程。
1010~1110‧‧‧積體電路可靠度測試方法步驟
Claims (8)
- 一種積體電路可靠度測試方法,包含下列步驟:於一晶圓基板形成複數個積體電路;將該晶圓基板置入一測試裝置,使該複數個積體電路與該測試裝置之測試電路耦接;提供一測試條件給該測試機台,該測試條件包含一常態操作溫度、一壓力操作溫度、一常態操作電壓、一壓力操作電壓、一活化能以及一機台參數;使用該測試機台以該測試條件同時地對該複數個積體電路進行測試,並持續一測試時間;當該複數個積體電路經過該測試時間仍全部正確運作時,提供一信心參數值,包含:決定一測試信心比例;以及由信心參數表獲得與該測試信心比例相對應之該信心參數值;以及根據該測試條件包含之各條件之數值以及該信心參數值獲得一積體電路預估壽命。
- 如請求項1所述之積體電路可靠度測試方法,其中該積體電路預估壽命獲得步驟包含將該測試條件包含之各條件之數值、該測試時間以及該信心參數值代入下列公式(1)計算,以獲得該積體電路預估壽命;
- 如請求項1所述之積體電路可靠度測試方法,其中該測試條件進一步包含一氧化層厚度,該積體電路預估壽命獲得步驟包含將該測試條件包含之各條件之數值、該測試時間以及該信心參數值代入下列公式(2)計算,以獲得該積體電路預估壽命;
- 如請求項1所述之積體電路可靠度測試方法,其中該複數個積體電路形成步驟所形成的積體電路數目介於1000至10000個。
- 如請求項1所述之積體電路可靠度測試方法,其中該將該晶圓基板置入該測試裝置步驟,包含使該複數個積體電路與該測試裝置之測試電路以並聯方式耦接。
- 一種積體電路可靠度測試方法,包含下列步驟:提供一積體電路預估壽命、一信心參數值、一積體電路數目以及一測試條件,該測試條件包含一常態操作溫度、一壓力操作溫度、一常態操作電壓、一壓力操作電壓、一活化能以及一機台參數,其中該信心參數值係根據一測試信心比例,由信心參數表獲得與該測試信心比例相對應之該信心參數值,該積體電路數目為≧2之整數;根據該積體電路預估壽命、該信心參數值、該積體電路數目以及該測試條件獲得一測試時間;於一晶圓基板形成該積體電路數目之積體電路;將該晶圓基板置入一測試裝置,使該複數個積體電路與該測試裝置之測試電路耦接;使用該測試機台以該測試條件同時地對該複數個積體電 路進行測試,並持續該測試時間;觀察當該複數個積體電路經過該測試時間是否仍全部正確運作;其中該測試時間獲得步驟包含將該積體電路預估壽命、該信心參數值、該積體電路數目以及該測試條件包含之各條件之數值代入下列公式(1)計算,以獲得該測試時間;
- 一種積體電路可靠度測試方法,包含下列步驟:提供一積體電路預估壽命、一信心參數值、一積體電路數目以及一測試條件,該測試條件包含一常態操作溫度、一壓力操作溫度、一常態操作電壓、一壓力操作電壓、一活化能 以及一機台參數,其中該信心參數值係根據一測試信心比例,由信心參數表獲得與該測試信心比例相對應之該信心參數值,該積體電路數目為≧2之整數;根據該積體電路預估壽命、該信心參數值、該積體電路數目以及該測試條件獲得一測試時間;於一晶圓基板形成該積體電路數目之積體電路;將該晶圓基板置入一測試裝置,使該複數個積體電路與該測試裝置之測試電路耦接;使用該測試機台以該測試條件同時地對該複數個積體電路進行測試,並持續該測試時間;觀察當該複數個積體電路經過該測試時間是否仍全部正確運作;其中該測試條件進一步包含一氧化層厚度,該測試時間獲得步驟包含將該積體電路預估壽命、該信心參數值、該積體電路數目以及該測試條件包含之各條件之數值代入下列公式(2)計算,以獲得該積體電路預估壽命;
- 如請求項6或7所述之積體電路可靠度測試方法,其中該積體電路數目介於1000至10000個。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101116024A TWI453436B (zh) | 2012-05-04 | 2012-05-04 | 積體電路可靠度測試方法 |
CN201210349321.3A CN103383429B (zh) | 2012-05-04 | 2012-09-19 | 集成电路可靠度测试方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101116024A TWI453436B (zh) | 2012-05-04 | 2012-05-04 | 積體電路可靠度測試方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201346290A TW201346290A (zh) | 2013-11-16 |
TWI453436B true TWI453436B (zh) | 2014-09-21 |
Family
ID=49491270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101116024A TWI453436B (zh) | 2012-05-04 | 2012-05-04 | 積體電路可靠度測試方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN103383429B (zh) |
TW (1) | TWI453436B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106055910B (zh) * | 2016-06-14 | 2020-06-16 | 北京航空航天大学 | 一种基于失效物理的电子产品热循环试验加速因子及试验方案确定方法 |
US10768057B2 (en) * | 2017-03-30 | 2020-09-08 | Oracle International Corporation | Statistical temperature sensor calibration apparatus and methodology |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1575514A (zh) * | 2001-11-30 | 2005-02-02 | 东京毅力科创株式会社 | 可靠性评估测试装置、可靠性评估测试系统、接触器以及可靠性评估测试方法 |
TWI265584B (en) * | 2000-01-26 | 2006-11-01 | Freescale Semiconductor Inc | Method and apparatus for testing an integrated circuit |
US20070032973A1 (en) * | 2005-08-05 | 2007-02-08 | Semiconductor Manufacturing International (Shanghai) Corporation | Knowledge-based statistical method and system to determine reliability compatibility for semiconductor integrated circuits |
US20090077508A1 (en) * | 2004-01-28 | 2009-03-19 | Rubin Daniel I | Accelerated life testing of semiconductor chips |
TW201135474A (en) * | 2010-04-02 | 2011-10-16 | Foresight Technology Company Ltd | Method for sampling workpiece for inspection and computer program product performing the same |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060174177A1 (en) * | 2005-02-02 | 2006-08-03 | Weinstein Michael J | Apparatus and method for using MEMS filters to test electronic circuits |
-
2012
- 2012-05-04 TW TW101116024A patent/TWI453436B/zh not_active IP Right Cessation
- 2012-09-19 CN CN201210349321.3A patent/CN103383429B/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI265584B (en) * | 2000-01-26 | 2006-11-01 | Freescale Semiconductor Inc | Method and apparatus for testing an integrated circuit |
CN1575514A (zh) * | 2001-11-30 | 2005-02-02 | 东京毅力科创株式会社 | 可靠性评估测试装置、可靠性评估测试系统、接触器以及可靠性评估测试方法 |
US20090077508A1 (en) * | 2004-01-28 | 2009-03-19 | Rubin Daniel I | Accelerated life testing of semiconductor chips |
US20070032973A1 (en) * | 2005-08-05 | 2007-02-08 | Semiconductor Manufacturing International (Shanghai) Corporation | Knowledge-based statistical method and system to determine reliability compatibility for semiconductor integrated circuits |
TW201135474A (en) * | 2010-04-02 | 2011-10-16 | Foresight Technology Company Ltd | Method for sampling workpiece for inspection and computer program product performing the same |
Also Published As
Publication number | Publication date |
---|---|
CN103383429A (zh) | 2013-11-06 |
CN103383429B (zh) | 2015-10-28 |
TW201346290A (zh) | 2013-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011040541A (ja) | ゲート絶縁膜の絶縁破壊寿命の評価方法、ゲート絶縁膜の絶縁破壊寿命の評価装置、ゲート絶縁膜の絶縁破壊寿命の評価用のプログラム | |
Singh et al. | Compact degradation sensors for monitoring NBTI and oxide degradation | |
EP3292420B1 (en) | Ring oscillator test circuit | |
TWI453436B (zh) | 積體電路可靠度測試方法 | |
Semenov et al. | Effect of CMOS technology scaling on thermal management during burn-in | |
JP2008002900A (ja) | 半導体装置のスクリーニング方法と装置並びにプログラム | |
Ooi et al. | Shortening burn-in test: Application of HVST and Weibull statistical analysis | |
Wyrwas et al. | Accurate quantitative physics-of-failure approach to integrated circuit reliability | |
US9696376B2 (en) | Leakage testing of integrated circuits using a logarithmic transducer and a voltmeter | |
US9255962B2 (en) | Determining intra-die variation of an integrated circuit | |
CN108181571B (zh) | 一种电迁移加速测试方法 | |
Hsieh et al. | Comprehensive quality and reliability management for automotive product | |
Chasin et al. | Impact of wafer thinning on front-end reliability for 3D integration | |
Karthikeyan et al. | A 65-nm random and systematic yield ramp infrastructure utilizing a specialized addressable array with integrated analysis software | |
Chbili et al. | Massively parallel TDDB testing: SiC power devices | |
US10319648B2 (en) | Conditions for burn-in of high power semiconductors | |
SenGupta et al. | Test planning and test access mechanism design for stacked chips using ILP | |
US10234499B1 (en) | Integrated circuit testing using on-chip electrical test structure | |
US20190065648A1 (en) | Method for establishing aging model of device and analyzing aging state of device with aging model | |
JP2017059564A (ja) | 半導体ウエハーの検査方法及び半導体装置の製造方法 | |
Chen et al. | A prognostic circuit for time-dependent dielectric breakdown failure of MOSFET | |
CN104091770A (zh) | 负压温度不稳定性评估方法 | |
Andreev et al. | Programmable set to monitor charge state change of MIS devices under high-fields | |
US9514999B2 (en) | Systems and methods for semiconductor line scribe line centering | |
Pan et al. | Basing acceptable error-tolerant performance on significance-based error-rate (SBER) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |