TWI435544B - 阻抗校正裝置及其方法 - Google Patents

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Description

阻抗校正裝置及其方法
本發明係關於一種阻抗校正方法，特別是關於一種阻抗校正裝置及其方法。
目前，市面上對於高速的傳輸介面都有定義其阻抗(impedance)值的大小，以讓設計者可以預先設計相近阻抗值的輸出能力，而達到阻抗匹配，降低反射波，進而降低雜訊的目的。不過，市面上傳輸介面的設計大部分只有考慮到製程的偏移、外部電壓的不同、以及環境溫度改變等因素，而未考慮到電路板本身所可能造成的影響。
請參考第1圖，其為習知技術常運用的阻抗校正的方法。在電路上，一般在積體電路外部設計有一顆精密電阻Rref，並使其接地VSSQ。內部電阻R則接到電源VDDQ，利用分壓定理即可以知道點6的電壓。點6的電壓即為點5的電壓，其與工作電路1的點4電壓做比較，若點5的電壓小於點4的比較電壓Vcomp，比較器3會將此電壓差輸出至控制電路2，其將輸出控制訊號將內部電阻R的阻值調小；反之，若點5的電壓大於點4的比較電壓Vcomp，則控制電路2所傳出的控制訊號會將內部電阻R的阻值拉大。如此，即可透過調整內部電阻R的阻抗值而達到阻抗匹配的目的。
以上的習知技術的方法，須要於積體電路外部裝置一精密電阻，其成本較高，且無法適度處理電路板本身的路徑的阻抗值所可能造成的影響。
為達上述目地，本發明提供一種阻抗校正裝置，包含：驅動單元、步階訊號產生器、參考阻抗、偵測單元、阻抗計算單元與阻抗值設定單元。步階訊號產生器，用以產生步階訊號。參考阻抗具有一固定之阻抗值，其一端耦接步階訊號產生器，另一端耦接待測電路。偵測單元耦接參考阻抗之另一端，用以偵測經由參考阻抗之步階訊號與步階訊號經由待測電路後之量測訊號。阻抗計算單元耦接偵測單元，用以依據步階訊號與量測訊號計算待測電路之特性阻抗值。阻抗值設定單元耦接阻抗計算單元，用以依據特性阻抗值調整驅動單元之校正阻抗之阻抗值，以匹配特性阻抗值。
本發明更提供一種阻抗校正方法，包含以下步驟：提供參考阻抗與校正阻抗，其中校正阻抗係為可調整。產生一步階訊號經由參考阻抗予待測電路。偵測步階訊號與由待測電路所產生之量測訊號。依據步階訊號與量測訊號計算待測電路之特性阻抗值。依據特性阻抗值調整校正阻抗之阻抗值，以匹配特性阻抗值。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
本發明運用時域反射法(Time Domain Reflectometry,以下簡稱TDR)的原理，來提供電路一個入射波與反射波的對應值，再依據此對應值來進行內部阻抗值的校正。
一般的TDR儀器，其包括有：步階訊號產生器、電壓偵測/處理器與顯示器等，透過步階產生器產生的步階訊號(Step signal)於待測點進行量測。步階訊號經由路徑傳遞至電壓偵測/處理器，而步階訊號經由待測物的反射訊號，會經過路徑並傳遞至電壓偵測/處理器。
顯示器則可顯示電壓偵測/處理器所偵測到的訊號，並顯示電壓偵測/處理器對於待測物阻抗值的計算。
量測結果的計算，係依據反射係數Γ來計算。其中，反射係數Γ=(ZL -ZO )/(ZL +ZO )=Vr /Vi ，其中Vm =Vr +Vi =(1+Γ)Vi ，ZL 即為待測物之阻抗值，ZO 為參考阻抗之阻抗值。因此，可得到：
ZL =ZO ＊Vm /(2Vi -Vm )─第1式
其中Vm 為於點P2於t=t時間所量測的電壓值，其為入射波與反射波的電壓總和；Vi 為點P2於t=0時所量測到的入射波電壓值；Vr 為反射波的電壓值，亦即，Vr =Vm -Vi 。由於時間t所量測到的電壓值為Vm 為入射波Vi 與反射波Vr 的電壓值的和，因此，可藉由以上的第1式直接將量測到的電壓值來計算得所測量到的阻抗值ZL 。
TDR量測技術係為相當成熟的技術領域。不過，其均為在電路外部以儀器量測的方式進行，為產品開發階段所使用，量產階段的使用，將耗費相當多的量測人力成本。
本發明係於積體電路中運用TDR的測量原理，其有別於前述之以儀器測量的方式。本發明採用了兩個實施例來實現運用TDR的量測原理來進行阻抗值的校正，分別為比較器法與類比數位轉換器法，茲說明如下。
請參考第2圖，本發明的阻抗校正裝置100功能方塊圖之第一實施例，阻抗校正裝置100係應用於一積體電路內部，其包含有：步階訊號產生器102、偵測單元104、阻抗計算單元106、阻抗值設定單元108、驅動單元110與參考阻抗Rs。其中，步階訊號產生器102用以產生量測用的步階訊號，其與參考阻抗Rs連接，經由第一路徑L1，即步階訊號產生器102至點P2。點P1為步階訊號產生器102所發送的步階訊號電壓值，而點P2為量測點。於t=t0時，於點P2所量測到的入射波，其電壓值為Vi ；於t=t1時，於點2所量測到的入射波，其電壓值為Vm 。偵測單元104則與參考阻抗Rs的另一端連接，並由電路板200於點P3耦接，外部的電路板200則與一實施例之DDR記憶體210於點P4耦接。其中，偵測單元104係為一比較器或一類比數位轉換器。比較器係為比較不同訊號(Vi ,Vm )並產生一比較訊號；而類比數位轉換器則可輸出兩個電壓(Vi ,Vm )之數位值，因而較易量化。
若偵測單元104採用比較器用以產生比較訊號，其比較不同時間點於點P2的量測訊號值。例如，比較點P2於t=t0時由步階訊號經由路徑31的點P2所量測之電壓值Vi ，以及，於t=t1時，步階訊號經由路徑32的反射電壓值Vr 與Vi 的和，亦即Vm 。偵測單元104係利用Vi 與Vm 之電壓差值而產生比較訊號並輸出至阻抗計算單元106。阻抗計算單元106可依據第1式計算出電路板200之阻抗值並將其傳送至阻抗值設定單元108，Rs之阻抗值係為Z0 ，電路板200之阻抗值亦稱之為特性阻抗值ZL 。阻抗值設定單元108耦接阻抗計算單元106，用以依據特性阻抗值ZL 調整驅動單元110之校正阻抗Rd之阻抗值，以匹配特性阻抗值ZL 。
其中等效阻抗Rc之阻抗值係為點2看入之等效阻抗值，為了使點P2看入之等效阻抗Rc之阻抗值實質上等於校正阻抗Rd之阻抗值，可忽略參考阻抗Rs對電路之影響。亦即，在步階訊號產生器102產生步階訊號後，即將參考阻抗Rs予以隔絕。在一實施例中，阻抗校正裝置100更包含一開關103，在校正阻抗Rd與特性阻抗值ZL 匹配之後，將開關103打開，使第一路徑L1開路，以隔絕參考阻抗Rs之影響。
更詳細地說，在求得特性阻抗值ZL 之後，若特性阻抗值ZL 大於參考阻抗Rs之阻抗值，則對校正阻抗Rd之阻抗值進行調整並變大，使得校正阻抗Rd之阻抗值趨近於特性阻抗值ZL ；反之，若特性阻抗值ZL 小於校正阻抗Rd之阻抗值，則對校正阻抗Rd之阻抗值進行調整並變小，使得校正阻抗Rd之阻抗值趨近於ZL 。
請參考第3圖，其為運用本發明的方法所量測的波形示意圖，其顯示了反射係數「與ZL 、Zo 之間的關係。當Vm =2Vi 時，ZL 為開路(open)；而量測到的Vm =0時，則ZL =0，亦即，短路；而量測到的Vm =Vi 時，則ZL =Zo ，亦即，阻抗匹配。因此，透過Vm 與Vi 的量測值，可以獲得ZL 、Zo 之關係。阻抗計算單元106即以此方法即可獲得ZL 。
在一實施例中，驅動單元110之校正阻抗Rd設定方式，請參考第4圖。驅動單元110包含一電壓源VDD ，校正阻抗Rd之一端耦接電壓源VDD，驅動單元110之校正阻抗Rd包含複數個PMOS開關及複數個NMOS開關，該些PMOS開關之一端耦接電壓源VDD，驅動單元110上的校正阻抗Rd之阻抗值係由阻抗值設定單元108來控制PMOS導通的個數來調整校正阻抗Rd，由公式VDD =I*Rd，VDD 固定，I由PMOS開關導通的個數決定，而使得校正阻抗Rd之阻抗值得以變化，亦可稱其為驅動單元110之驅動力調整。
其中，調整校正阻抗Rd的方式有二種：
1.參考阻抗Rs之阻抗值為可調整，如第5圖的實施例。依據量測訊號與步階訊號之間的差值(即代表特性阻抗值ZL 與參考阻抗Rs之阻抗值的差值)而逐次調整參考阻抗Rs之阻抗值，直至反射訊號消失，即量測訊號等於步階訊號。此時阻抗值設定單元108依據參考阻抗之PMOS開關導通的個數來設定校正阻抗Rd之PMOS開關導通的個數，使校正阻抗Rd之阻抗值匹配於特性阻抗值ZL 。在此實施例中，參考阻抗Rs包含複數個PMOS開關及複數個NMOS開關所組成；於不同實施例中，可依據量測訊號與步階訊號之間的差值，選擇一預定的百分比進行逐次調整參考阻抗Rs之阻抗值。
2.參考阻抗Rs為固定值，利用PMOS開關導通個數與校正阻抗Rd之對照表進行查表的方式，第2圖的實施例即採用此種方式。其中上述之對照表可利用參考阻抗Rs而求出，且儲存於阻抗值設定單元108。舉例而言，參考阻抗Rs及校正阻抗Rd為同一製程所製作，其兩者的特性幾乎相同。參考阻抗Rs包含至少一PMOS開關及至少一NMOS開關，假設參考阻抗Rs為50Ω，其係由PMOS開關導通數目為2所組成，則PMOS開關導通個數為4所對應之校正阻抗Rd之阻抗值為25Ω。換言之，在求得特性阻抗值ZL 後，阻抗值設定單元108可利用查表的方式，找出與特性阻抗值ZL 最接近的校正阻抗Rd。
再者，由於阻抗校正裝置100係應用於一晶片中，參考阻抗Rs及校正阻抗Rd為同一製程所製作，因此參考阻抗Rs及校正阻抗Rd之製程、溫度及電壓漂移特性會一致。當然，任何熟知此技藝人士能了解，校正阻抗Rd也可由NMOS開關來實現。
運用第2、5圖的阻抗校正裝置100，除了可達自動阻抗校正的目的外，更可在外部電路裝置因製程的偏移、外部電壓的不同、環境溫度改變或電路板的變異等問題而有相同產品而阻抗有差異的情形下，自動達到阻抗校正的效果，而使得訊號完整性(signal integrity)更佳。如此，可使得應用本發明之阻抗校正裝置100的產品品質穩定且不須額外進行外部的阻抗調校，更不需要外部的精密電阻，可有效降低生產與測試的成本。
請參考第6圖，本發明的阻抗校正方法流程圖之實施例一，包含以下的步驟：
步驟501：提供一校正阻抗與一參考阻抗，其中校正阻抗係為可調整。例如，第2圖的驅動單元110之校正阻抗Rd。第2圖的參考阻抗Rs。
步驟502：產生一步階訊號經由參考阻抗予待測電路。亦即，由第2圖的步階訊號產生器102所提供者。
步驟503：偵測步階訊號與由待測電路所產生之量測訊號。其由第2圖的偵測單元104執行。
步驟504：依據參考阻抗之阻抗值、步階訊號與量測訊號計算待測電路之特性阻抗值。由第2圖的阻抗計算單元106執行。
步驟505：依據特性阻抗值調整校正阻抗之阻抗值，以匹配特性阻抗值。由第2圖的阻抗值設定單元108執行。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．工作電路
2．．．控制電路
3．．．放大器
4．．．點
5．．．點
6．．．點
31、32．．．路徑
100．．．阻抗校正裝置
102．．．步階訊號產生器
103．．．開關
104．．．偵測單元
106．．．阻抗計算單元
108．．．阻抗值設定單元
110．．．驅動單元
200．．．電路板
210．．．DDR記憶體
L1．．．第一路徑
P1．．．點
P2．．．點
P3．．．點
P4．．．點
R．．．內部電阻
Rref．．．精密電阻
Rc．．．等效阻抗
Rs．．．參考阻抗
Rd．．．校正阻抗
VDD．．．電壓源
Vcomp．．．比較電壓
VDDQ．．．工作電源
VSSQ．．．接地
第1圖係為習知技術的阻抗校正的電路圖；
第2圖係為本發明的阻抗校正裝置100功能方塊圖之第一實施例；
第3圖係為以TDR方法所量測的波形示意圖；
第4圖係為本發明的驅動單元之實施例；
第5圖係為本發明的阻抗校正裝置100功能方塊圖之第二實施例；及
第6圖係為本發明的阻抗校正方法流程圖之實施例。
100．．．阻抗校正裝置
102．．．步階訊號產生器
103．．．開關
104．．．偵測單元
106．．．阻抗計算單元
108．．．阻抗值設定單元
110．．．驅動單元
200．．．電路板
210．．．DDR記憶體
P1、P2、P3、P4．．．點
L1．．．第一路徑
Rc．．．等效阻抗
Rs．．．參考阻抗
Rd．．．校正阻抗

Claims (16)

  1. 一種阻抗校正裝置，耦接一待測電路，該阻抗校正裝置包含：一步階訊號產生器，用以產生一步階訊號；一參考阻抗，其一端耦接該步階訊號產生器，另一端耦接該待測電路，該參考阻抗之阻抗值係可調整；一偵測單元，耦接該參考阻抗之該另一端，用以偵測經由該參考阻抗之該步階訊號與該步階訊號經由該待測電路後之一量測訊號；一阻抗計算單元，耦接該偵測單元，用以依據該參考阻抗之阻抗值、該步階訊號與該量測訊號計算該待測電路之一特性阻抗值；一驅動單元，具有一校正阻抗，該校正阻抗包含該複數個第二電晶體開關，且該些第二電晶體開關與該待測電路並聯；及一阻抗值設定單元，耦接該阻抗計算單元與該校正阻抗，用以依據該特性阻抗值調整該校正阻抗之阻抗值，以匹配該特性阻抗值；其中若該特性阻抗值與該參考阻抗之阻抗值相異時，當該參考阻抗設定為可調整時，該阻抗值設定單元依據該特性阻抗值與該參考阻抗之阻抗值之間的一差值調整該參考阻抗之阻抗值，再依據該參考阻抗之阻抗值調整結果調整校正阻抗之阻抗值；當該參考阻抗設定為一固定值時，該阻抗值設定單元依據一對照表調整該校正阻抗之阻抗值，以匹配該特性阻抗值。
  2. 如請求項1所述之阻抗校正裝置，其係應用於一晶片中。
  3. 如請求項1所述之阻抗校正裝置，其中，該阻抗值設定單元依據一預定百分比逐次調整該參考阻抗之阻抗值。
  4. 如請求項1所述之阻抗校正裝置，其中，該預定百分比係依據該差值之 大小。
  5. 如請求項1所述之阻抗校正裝置，其中，該參考阻抗包含複數個第一電晶體開關，該些電晶體開關之導通數目係依據該差值。
  6. 如請求項1所述之阻抗校正裝置，其中，該阻抗值設定單元依據該參考阻抗之阻抗值設定該校正阻抗之阻抗值。
  7. 如請求項5所述之阻抗校正裝置，其中該些第二電晶體開關導通數目等於該些第一電晶體開關之導通數目。
  8. 如請求項1所述之阻抗校正裝置，更包含一開關，當該校正阻抗之阻抗值與該特性阻抗值匹配後，該開關打開以隔絕該參考阻抗之影響。
  9. 如請求項1所述之阻抗校正裝置，其中，該校正阻抗包含複數個電晶體開關，該對照表係該些電晶體開關之導通數目與校正阻抗之阻抗值之對應關係。
  10. 如請求項9所述之阻抗校正裝置，其中，該參考阻抗包含至少一電晶體開關，以產生該參考阻抗之阻抗值，該對照表依據該參考阻抗之阻抗值及該至少一電晶體之導通數目而建立。
  11. 如請求項9所述之阻抗校正裝置，其中，該參考阻抗與校正阻抗係以同一製程製作。
  12. 如請求項1所述之裝置，其中該偵測單元係選自一類比數位轉換器與一比較器二者其中之一。
  13. 一種阻抗校正方法，包含以下步驟：提供一校正阻抗與一參考阻抗，其該校正阻抗係為可調整；產生一步階訊號經由該參考阻抗予一待測電路； 偵測該步階訊號與由該待測電路所產生之一量測訊號；依據該參考阻抗之阻抗值、該步階訊號與該量測訊號計算該待測電路之一特性阻抗值；依據該特性阻抗值調整該校正阻抗之該阻抗值，以匹配該特性阻抗值；若該特性阻抗值與該參考阻抗之阻抗值相異時，當該參考阻抗設定為可調整時，依據該特性阻抗值與該參考阻抗之阻抗值之間的一差值調整該參考阻抗之阻抗值，再依據該參考阻抗之阻抗值調整結果調整校正阻抗之阻抗值；及當該參考阻抗設定為一固定值時，依據一對照表調整該校正阻抗之阻抗值，以匹配該特性阻抗值。
  14. 如請求項13所述之阻抗校正方法，其中，該差值係依據一預定百分比逐次調整該參考阻抗之阻抗值。
  15. 如請求項14所述之阻抗校正方法，其中，該預定百分比係依據該差值之大小。
  16. 如請求項13所述之阻抗校正方法，其中，當該校正阻抗之阻抗值與該特性阻抗值匹配後，隔絕該參考阻抗之影響。
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