TWI419535B - 矽智財保護電路與其控制方法 - Google Patents

矽智財保護電路與其控制方法 Download PDF

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Description

矽智財保護電路與其控制方法
本發明為一種積體電路內的矽智財的保護方法。
在無晶圓廠(fabless)的積體電路設計趨勢下，越來越多的積體電路設計廠商將晶片製造工作交給晶圓廠來進行，這也導致矽智財盜用的問題也隨之產生。一般來說，積體電路設計廠商會利用額外的加密/解密電路(encoding/decoding circuit)或是模糊化邏輯(obfuscation logic)來達到保護矽智財不被盜用。但是，額外的硬體成本會造成積體電路設計廠商在市場上的劣勢，且額外的硬體也會需要額外的製程，增加失敗的風險。
本發明的一實施例為一種矽智財保護電路，適用於一硬體矽智財。矽智財保護電路包括一識別碼產生器與一鎖定電路。識別碼產生器，根據每一製造出的硬體矽智財產生一識別碼。鎖定電路，用以鎖定製造出的該硬體矽智財，且當該鎖定電路接收到對應於該識別碼的一金鑰時，鎖定電路將製造出的該硬體矽智財解鎖。
本發明的另一實施例為一種矽智財保護電路的控制方法，包括：根據每一製造出的硬體矽智財產生一識別碼；透過一鎖定電路使該鎖定電路根據該識別碼設定該硬體矽智財於一第一狀態；接收一金鑰；該鎖定電路根據該金鑰設定該硬體矽智財於一第二狀態，其中若該第二狀態與該硬體矽智財 的一初始狀態相同，則該硬體矽智財被初始化且可被正常使用，若該第二狀態與該初始狀態不同，則該硬體矽智財無法被初始化，且無法正常運作。
11‧‧‧IC設計廠
111‧‧‧矽智財
112‧‧‧主動式IC量測技術
113‧‧‧受保護的矽智財
114‧‧‧金鑰產生技術
12‧‧‧晶圓廠
121‧‧‧鎖定的IC
13‧‧‧測試廠
131‧‧‧測試程序
14‧‧‧封裝廠
141‧‧‧解鎖的IC
21‧‧‧積體電路
22‧‧‧ID產生器
31‧‧‧積體電路
32‧‧‧金鑰
33‧‧‧ID產生器
34‧‧‧可同步化電路
35‧‧‧未受保護的矽智財
36‧‧‧受保護的矽智財
51、52‧‧‧多工器
第1圖為本發明之一積體電路(integrated circuit，IC)保護的流程圖。
第2圖為根據本發明之一可同步化元件選取示意圖。
第3圖為根據本發明之一具有受保護的矽智財的積體電路的一實施例的示意圖。
第4圖為使用一4位元計數器之有限狀態機為例說明金鑰與ID產生器之間的運作說明圖。
第5圖為根據本發明之一具有受保護的矽智財積體電路的重置電路之一實施例的示意圖。
第6圖為狀態變數s1、s2與s3的一有限狀態機(finite state machine)示意圖。
第7圖為根據本發明之一識別碼限制器的一實施例的示意圖。
下文所討論者為本發明所揭露之較佳實施例。雖然本說明書在基於本發明之精神以下列實施例說明，但是並非用以限制本發明為該等實施例。本發明所舉之實施例僅用以為本說明書之舉例說明使用，並非用以限制本發明之觀點。
第1圖為本發明之一積體電路(integrated circuit，IC)保護的流程圖 。在第1圖中，敘述了矽智財111在從IC設計廠端11，透過晶圓製造廠12、測試廠13以及封裝廠14成為一般常見的IC。在本實施例中，IC設計廠11透過主動式IC量測技術112對矽智財(IP)111進行保護，而產生受保護的矽智財(protected IP)113。主動式IC量測技術112的動作類似對矽智財111進行加密的動作，但其運作與一般軟體加密是不同的。主動式IC量測技術112會利用矽智財111內的可同步化元件(synchronizable element)對矽智財111進行加鎖(lock)的動作，產生受保護的矽智財113。當受保護的矽智財113被通電後，如果可同步化元件沒有被重置到正確的初始狀態，而是處於一錯誤狀態，則受保護的矽智財113將無法被運作。因此IC設計廠將受保護的矽智財113提供給晶圓製造廠12，讓晶圓製造廠12可以大量的製造出鎖定的IC(locked IC)121。在這個部分，鎖定的IC 121是指晶圓切割後的裸晶(die)，且單獨經過封裝後所製造出來的IC是無法正常運作。這樣一來就可以保護IC設計廠11的矽智財111不會有被晶圓製造廠12外流的可能。
在第1圖中是以矽智財111內的可同步化元件所組成的可同步化電路對矽智財111進行加鎖的動作，進而達到保護矽智財111的目的。理想的可同步化電路的重置狀態具有通用狀態(universally reachable state)的性質。即該重置狀態可以被該可同步化電路的任何一個狀態，在經過一次或多次的狀態轉換後到達。利用通用狀態的性質，該可同步化電路可確保所有的識別碼能有對應的金鑰，使矽智財111的狀態能轉換至初始狀態。舉例來說，用一有限狀態機(finite state machine)來描述可同步化電路，假設此有限狀態機為一個4位元的計數器，該計數器具有一個輸入針腳inc，當inc為1時，其計數加一，否則其計數不變。是故該計數器可以從[0000]計數到[1111]，並且假設在[1111]後會再跳回[0000]計數，則此有限狀態機的所有狀態皆為通用狀態。若將初始狀態設定為[1001]，則該 有限狀態機內的狀態[1111]亦可在inc皆為1的第10次的狀態轉換時，被轉換到初始狀態[1001]。
此外，鎖定的IC 121在晶圓廠12製造時會因為製程的變化(process variation)造成差異，因此可以利用鎖定的IC 121內的一識別碼產生器(ID generator)根據鎖定的IC 121的製程的變化產生一個對應的ID。鎖定的IC 121的ID可以在測試廠13進行測試程序131時被讀出，或是IC設計廠11會自行讀出。IC設計廠11會根據讀出的ID及金鑰產生技術114產生一組金鑰，並將該組金鑰存在鎖定的IC 121的一非揮發性記憶體或是暫存器中或是通孔(pad ring)中，並由封裝廠14將該組金鑰與鎖定的IC 121封裝為解鎖的IC(unlocked IC)141。當解鎖的IC 141通電後，內部的可同步化元件會先位於對應於ID的第一狀態，接著會根據金鑰，將同步化元件的狀態轉換到初始狀態，使得IC 141可以被初始化，並正常的運作。
上述是本發明的矽智財保護的一個介紹，詳細的內容請參考下文。在前文中提到了可同步化元件，指的是原先就會設計在IC內部的一些電路，如正反器。利用這些既有的電路來達到類似加密/解密的動作以保護矽智財。此外也因為不需要額外的元件，硬體的面積變得更小，對於設計積體電路的流程的影響也較輕微。
在積體電路中會具備有許多的可同步化元件，但並非全部都是可以適用，因此如何挑選適合的可同步化元件也是一個課題。請參考第2圖。第2圖為根據本發明一可同步化元件選取方法。元件21表示一積體電路，集合R表示積體電路21內所有可能的可同步化元件，如正反器或暫存器。因此我們可以選擇集合R內的一子集合RA，測試子集合RA形成的電路在某些條件下是否具有通用狀態。若測試的結果是子集合RA形成的電路具有通用狀態，則會透過ID產生器22來重置RA。子集合RA形成的電路被重置後，必須透過IC設 計廠提供的金鑰，才能使子集合RA形成的電路位於一個正確的初始狀態，使得積體電路21可以正常工作。
第3圖為根據本發明之一具有受保護的矽智財的積體電路的一實施例的示意圖。積體電路31中包括由IC設計廠提供的金鑰32、ID產生器33、可同步化電路34與原始未受保護的矽智財35，其中33、34與35組成了受保護的矽智財36。ID產生器33係根據積體電路31或未受保護的矽智財35在晶圓製造廠製造時的製程變化產生對應且獨特的ID。當積體電路31接收到電源時，ID產生器33會先將ID傳送給可同步化電路34，讓可同步化電路位於一重置狀態。接著，可同步化電路34會根據金鑰32，使未受保護的矽智財35進行初始化，將其狀態轉變為一初始狀態。經過初始化後，積體電路31就可以被正常的運作。在本實施例中，金鑰32可被儲存在積體電路31內的一非揮發性記憶體，如唯讀記憶體(read only memory，ROM)，而且是當積體電路31被進行封裝的時候才由IC設計廠將金鑰32存入該非揮發性記憶體內，如此一來，在缺少IC設計廠提供的金鑰32，即便受保護的矽智財35被封裝製造成積體電路也無法正確的運作，而達到矽智財保護的效果。
在本發明中，具有通用狀態性質的可同步化電路可以用有限狀態機(finite state machine)來描述。第4圖為使用一4位元計數器之有限狀態機為例說明金鑰與ID產生器之間的運作。四位元的有限狀態機會有16種不同的狀態。假設ID產生器所產生的識別碼亦為4位元，且當積體電路被通電時，ID產生器會先將ID傳送給有限狀態機的4個狀態變數。在本實施例中，假設ID產生器在某製造出的硬體矽智財所產生的ID為[0011]。而該積體電路的初始狀態為[1011]，因此如果缺乏金鑰，有限狀態機的狀態就不會轉變到初始狀態，積體電路就無法正常運作。在本實施例中，有限狀態機為一種循序電路(sequential circuit)，其狀態轉變是以循序轉變，因 此在本實施例中，有限狀態機需再經8次inc為邏輯1的轉移才能位於初始狀態。因此，本實施例的金鑰為一長度為8的輸入邏輯序列(1,1,1,1,1,1,1,1)，其中每當有限狀態機接收到一個輸入針腳inc為邏輯1的資料時，就會轉變到所對應數值加1的下一個狀態，而當有限狀態機接收到一個輸入針腳inc為邏輯0的資料時，則有限狀態機之狀態不變。因此透過長度為8的金鑰序列(1,1,1,1,1,1,1,1)就可以使有限狀態機的狀態轉變到初始狀態，進而對於積體電路中受保護的矽智財進行初始化動作，使得積體電路可以正常運作。
第5圖為根據本發明之一重置電路的一實施例的示意圖。重置電路會根據晶片或受保護的矽智財的識別碼設定一個重置狀態。在本實施例中，重置的動作就是將信號γ與ω設為1，接著重置電路接收金鑰，此時信號ω被設為0，受保護的矽智財進行初始化，並在初始化後，暫存器r1、r2與r3的輸出Q1、Q2與Q3會符合受保護的矽智財的初始狀態。重置電路包括了多工器51、52以及暫存器r1、r2與r3。在第5圖中，信號γ用來控制暫存器r1儲存的資料是否被清除，信號ω則是用來控制多工器51與52輸出哪一個信號。當信號ω為1時，多工器51與52輸出識別碼產生器輸出的識別碼d2與d3。當信號ω為0時，多工器51與52輸出狀態轉移函數δ2與δ3的結果。當信號γ被設為1時，暫存器r1被重置為0，當信號γ被設為0時，暫存器r1輸出狀態轉移函數δ 1的結果。
轉移函數δ 1、δ 2與δ 3的一實例表示如下：δ1=S1˙(S2+S3)’
δ2=(S2⊕S3)’
δ3=S2+S1 '˙S3 '’其中“⊕”為XOR運算，“‧”為AND運算，“+”為OR運算，“'”為NOT運算，s1為r1的狀態變數，s2為r2的狀態變數，s3為r3的狀態變數。
從第5圖的電路來看，假設ID產生器的輸出信號d2，d3可為00，01，10，11，我們知道，將信號γ與ω設為1，亦即對暫存器r1、r2與r3進行重置後，可能的狀態為000、001、010與011。若之後將信號γ的值設為1，信號ω的值設為0，那暫存器r1對應的狀態變數就恆為0，相當於其狀態轉移函數δ 1被置換為零函數，而暫存器r2與r3對應的狀態轉移函數δ 2與δ 3不變，其狀態轉移可參考表一，其狀態變數s1、s2與s3的一有限狀態機(finite state machine)可參考第6圖。假設初始狀態為011，則不論重置後的狀態為000，001，010，或011，都存在至少一組輸入序列(金鑰)使其轉移至初始狀態。如重置狀態000可在第3、6、9…個時脈後轉移至初始狀態011。重置狀態001可在2、5、8…個時脈後轉移至初始狀態011。重 置狀態010可在第1、4、7…個時脈後轉移至初始狀態011，重置狀態011可在0、3、6、9…個時脈後轉移至初始狀態011。在本例中金鑰的序列值並不重要，而金鑰的序列長度決定是否能轉移至初始狀態。
在前面提到對應每一個硬體的識別碼，可能會發生某些識別碼不存在任何金鑰的情況。因此，本發明提供了一種識別碼限制器(ID restrictor)，用以解決識別碼不存在金鑰的問題。第7圖為根據本發明之一識別碼限制器的一實施例的示意圖。識別碼限制器71接收初始識別碼(i1，i2)並產生識別碼(O1，O2)。請參考表2。表2為識別碼限制器71的真值表。
識別碼限制器71的輸出O1與O2的函數如下：O1=i1+i2
O2=i1˙i2+i1 '˙i2 '
由該識別碼限制器71的真值表可知，其所有可能的輸出為(O1，O2)=(01)、(10)或(11)。
識別碼限制器71之運用範例可參考第6圖，其中假設狀態(s1，s2， )=(0,0,0)至狀態(s1,s2,s3)=(0,0,1)的轉移不存在，此時不存在金鑰使狀態000轉移至初始狀態011。為確保電路能被正確的初始化，可將r1依舊重置為0，但r2重置為O1且r3重置為O2。則由識別碼限制器71之輸出O1與O2所導致的重置狀態為001，010，或011，此三狀態皆存在起碼一組輸入序列使其轉移至初始狀態011。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11‧‧‧IC設計廠
111‧‧‧矽智財
112‧‧‧主動式IC量測技術
113‧‧‧受保護的矽智財
114‧‧‧金鑰產生技術
12‧‧‧晶圓廠
121‧‧‧鎖定的IC
13‧‧‧測試廠
131‧‧‧測試程序
14‧‧‧封裝廠
141‧‧‧解鎖的IC

Claims (19)

  1. 一種矽智財保護電路，適用於一硬體矽智財之積體電路(IC)上，包括：一識別碼產生器，根據製造該硬體矽智財IC時的製程之實體變化以產生一識別碼，其中該硬體矽智財IC包括有複數個可同步化電路元件；以及一鎖定電路，為部分的該可同步化電路元件所組成，用以鎖定製造出的該硬體矽智財IC，且當該鎖定電路接收到對應到該識別碼的一金鑰時，鎖定電路解鎖製造出的該硬體矽智財IC。
  2. 如申請專利範圍第1項所述的矽智財保護電路，其中該鎖定電路藉由將製造出的該硬體矽智財IC的狀態轉移至一初始狀態來完成解鎖的動作。
  3. 如申請專利範圍第2項所述的矽智財保護電路，其中若該鎖定電路接收到一錯誤金鑰時，製造出的該硬體矽智財IC的狀態被轉移至一錯誤狀態，使該硬體矽智財IC無法正常運作。
  4. 如申請專利範圍第2項所述的矽智財保護電路，其中該鎖定電路為一重置電路，用以在接收到該金鑰時，將該硬體矽智財IC的狀態轉移至該初始狀態。
  5. 如申請專利範圍第2項所述的矽智財保護電路，其中該硬體矽智財IC更包括複數個暫存器，當該硬體矽智財IC接收一啟動信號時，該識別碼被載入到該等暫存器中的至少一個暫存器。
  6. 如申請專利範圍第5項所述的矽智財保護電路，當該識別碼被載入到該等暫存器中後，該鎖定電路根據該金鑰，使該等暫存器的狀態轉移至該初始狀態。
  7. 如申請專利範圍第5項所述的矽智財保護電路，其中該硬體矽智財IC更包括複數個腳位，耦接該識別碼產生器，並透過該等腳位接收並儲存該識 別碼至該等暫存器中。
  8. 如申請專利範圍第1項所述的矽智財保護電路，更包括一識別碼限制電路，根據該硬體矽智財IC在製造時的製程之實體變化所產生該識別碼來產生一限制性識別碼。
  9. 如申請專利範圍第1項所述的矽智財保護電路，更包括一加密單元，用以針對該硬體矽智財IC在製造時的製程之實體變化所產生該識別碼來加密以產生一加密識別碼。
  10. 如申請專利範圍第9項所述的矽智財保護電路，其中該加密單元為一金鑰加密單元，透過一公開金鑰對該識別碼來加密以產生該加密識別碼。
  11. 如申請專利範圍第10項所述的矽智財保護電路，其中該加密識別碼可透過一私密金鑰解密為該識別碼。
  12. 一種矽智財保護電路的控制方法，包括：根據製造一硬體矽智財之積體電路(IC)時的製程之實體變化以產生一識別碼，其中該硬體矽智財IC包括有複數個可同步化電路元件；令一鎖定電路根據該識別碼設定該硬體矽智財IC於一第一狀態，其中該鎖定電路為部份的該可同步化電路元件所組成；接收一金鑰；以及令該鎖定電路根據該金鑰設定該硬體矽智財IC位於一第二狀態，其中若該第二狀態與該硬體矽智財IC的一初始狀態相同，則該硬體矽智財IC被初始化且可被正常使用，若該第二狀態與該初始狀態不同，則該硬體矽智財IC無法被初始化，且無法正常運作。
  13. 如申請專利範圍第12項所述之矽智財保護電路的控制方法，其中該鎖定電路為一重置電路。
  14. 如申請專利範圍第12項所述之矽智財保護電路的控制方法，其中該硬體矽智財IC更包括複數個暫存器，當該硬體矽智財IC接收一啟動信號時，該識別碼被載入到該等暫存器中。
  15. 如申請專利範圍第14項所述之矽智財保護電路的控制方法，其中當該識 別碼被載入到該等暫存器中後，該鎖定電路根據該金鑰，使該等暫存器的狀態轉移至該第二狀態。
  16. 如申請專利範圍第12項所述之矽智財保護電路的控制方法，其中該根據製造該硬體矽智財IC時的製程之實體變化以產生該識別碼的步驟更包括：透過一加密單元對該識別碼加密以產生一加密識別碼。
  17. 如申請專利範圍第16項所述之矽智財保護電路的控制方法，其中該加密單元可被替換為一不可逆可程式化單元。
  18. 如申請專利範圍第16項所述之矽智財保護電路的控制方法，其中該加密單元為一金鑰加密單元，透過一公開金鑰對該識別碼來加密以產生該加密識別碼。
  19. 如申請專利範圍第16項所述之矽智財保護電路的控制方法，其中該加密識別碼可透過一私密金鑰解密為該識別碼。
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