TWI417702B - 自動校正頻率之頻率校正電路及其方法 - Google Patents

Description

自動校正頻率之頻率校正電路及其方法

本發明係有關於一種自動校正頻率之頻率校正電路及方法，尤指一種根據在低速傳輸模式下的通用序列匯流排中的一毫秒的封包末端來自動校正頻率之頻率校正電路及方法。

振盪器是許多電子系統中的組成元件，像是在通訊系統中，利用多種振盪器產生的週期波作為信號的載波；在電腦系統和控制系統中，利用振盪器作為計時器、計數器的工具；在微處理器中，利用振盪器產生不同時脈的訊號以控制其他電路。

根據波形可將振盪器區分成諧波振盪器(harmonic oscillator)與弛張振盪器(relaxation oscillator)。弦波振盪器是常見的諧波振盪器，其基本原理是將頻率選擇器的輸出端耦接於放大器的輸入端以及放大器的輸出端耦接於頻率選擇器的輸入端，用以形成正回授電路。當開始供應放大器電源時，放大器的輸出端只有雜訊。而這些雜訊傳送到頻率選擇器，頻率選擇器濾出雜訊中特定頻率以及輸出雜訊中特定頻率。因為濾波器的輸出端耦接於放大器的輸入端，所以雜訊中特定頻率會經由放大器放大，再進入濾波電路濾波，如此不斷重複正回授的過程，直到放大器的輸出訊號正好是我們所要的訊號為止。方波振盪器及三角波振盪器是常見的弛張振盪器，弛張振盪器的原理和諧波振盪器不同，是利用弛張振盪器內的非線性電子元件週期性地將儲存於電感或電容中的能量釋放出來，使得輸出波形為非弦波。

一般說來，雖然晶體振盪器(像是石英振盪器)的振盪頻率較為準確，但系統廠商礙於成本壓力，因此廣泛使用較不準確的非晶體振盪器(像是阻容振盪器)。而先前技術用來校正阻容振盪器(RC oscillator)的方法是生產時把校正好的參數寫入非揮發性記憶體，例如可抹除可編程唯讀記憶體(erasable programmable read only memory,EPROM)、電子抹除式可複寫唯讀記憶體(electrically-erasable programmable read-only memory,EEPROM)和快閃記憶體(flash)，另一方法則是使用雷射調整(laser trim)。但不論是利用生產時把校正好的參數寫入非揮發性記憶體，或是利用雷射調整都將增加額外的生產成本。

本發明之一實施例提供一種自動校正頻率之方法，包含根據從一低速傳輸模式下的一通用序列匯流排(Universal Serial Bus,USB)所接收的差動訊號對產生一序列數位資料；當偵測到一毫秒的封包末端(end of packet,EOP)時，產生一脈衝；計數在連續兩脈衝期間由一阻容振盪器(RC oscillator)產生的時脈數；比較該時脈數和一預定數值以產生一比較結果；及根據該比較結果校正該阻容振盪器的一頻率。

本發明之另一實施例提供一種自動校正頻率之頻率校正電路，包含一通用序列匯流排、一序列介面引擎(serial interface engine)、一脈衝產生器、一阻容振盪器、一計數器、一比較器及一控制器。該通用序列匯流排用以在一低速傳輸模式下傳送差動訊號對；該序列介面引擎耦接於該通用序列匯流排，用以轉換該差動訊號對成為一序列數位資料；該脈衝產生器耦接於該序列介面引擎，用以當偵測到一毫秒的封包末端時，產生一脈衝；該阻容振盪器用以產生時脈；該計數器耦接於該脈衝產生器和該阻容振盪器，用以計數在由該脈衝產生器產生的連續兩脈衝期間由該阻容振盪器產生的時脈數；該比較器耦接於該計數器，用以比較該時脈數和一預定數值以產生一比較結果；及該控制器耦接於該比較器和該阻容振盪器，用以根據該比較結果校正該阻容振盪器的一頻率。

在通用序列匯流排2.0版7.1.12段的規格(USB specification version 2.0,section 7.1.12)中定義的幀距(frame interval)係為一毫秒誤差五百奈秒(1.000ms±500ns)的時間間隔，所以可利用低速傳輸模式下的通用序列匯流排所產生的一毫秒的封包末端(end of packet,EOP)做為校正頻率的基準。

請參照第1圖，第1圖係本發明的一實施例說明利用低速傳輸模式下的通用序列匯流排一毫秒的封包末端來自動校正阻容振盪器頻率之頻率校正電路100之示意圖。頻率校正電路100包含一通用序列匯流排102、一序列介面引擎104、一脈衝產生器106、一阻容振盪器108、一計數器110、一比較器112及一控制器114。通用序列匯流排102用以傳送來自收發機的差動訊號對。序列介面引擎104耦接於通用序列匯流排102，用以轉換差動訊號對成為一序列數位資料，其中序列數位資料包含二進制資料封包(binary data packet)、閒置資料(idle data)和一毫秒的封包末端；另外，在通用序列匯流排102和序列介面引擎104之間還有一實體層(PHY)的硬體界面。脈衝產生器106耦接於序列介面引擎104，用以當偵測到一毫秒的封包末端時，產生一脈衝訊號。阻容振盪器108係用以產生參考時脈12MHz給電路系統中其他電路116使用，但本發明阻容振盪器108的頻率並不受限12MHz，其可用以產生其他頻率。計數器110耦接於脈衝產生器106和阻容振盪器108，用以計數阻容振盪器108在脈衝產生器106產生的連續兩脈衝訊號期間所產生的時脈數C1。比較器112耦接於計數器110，用以比較時脈數C1和一預定數值12000，當時脈數C1和預定數值12000之間的差異大於一門檻值T1時，產生頻率錯誤訊號E1，其中在通用序列匯流排2.0版7.1.11段的規格中定義低速傳輸模式的傳輸速率的誤差為1.50Mb/s±1.5%，因此使用者可根據低速傳輸模式的傳輸速率的誤差設定門檻值T1。另外，預定數值12000會隨著阻容振盪器108的待校正頻率而改變，例如當阻容振盪器108的待校正頻率為14MHz，則預定數值將設為14000(14MHz*1ms=14000)。控制器114耦接於比較器112和阻容振盪器108，用以根據頻率錯誤訊號E1校正阻容振盪器108的頻率，而使用者可藉由韌體或其他方式決定控制器114係粗調或是微調阻容振盪器108的頻率和預定數值12000之間的差異。

請參照第2圖和第3圖，第2圖係利用時間軸說明在一序列數位資料中封包末端出現的位置。如第2圖所示，封包末端會出現在每一二進制資料封包之後，以及在時間軸上每間隔一毫秒的位置，但本實施例只利用一毫秒的封包末端(1ms EOP)，作為校正頻率的基準。第3圖係說明脈衝產生器106如何判斷一毫秒的封包末端。如第3圖所示，一毫秒的封包末端的型態係為兩個邏輯低位元出現在至少連續七個邏輯高位元之後；而二進制資料封包的封包末端的型態最多只會出現六個邏輯高位元，之後系統便會在六個邏輯高位元之後強制插入一個邏輯低位元(stuffed bit)。因此，藉由封包末端型態的不同，脈衝產生器106便可判斷出一毫秒的封包末端。

請參照第4圖，第4圖係本發明的另一實施例說明利用低速傳輸模式下的通用序列匯流排的一毫秒的封包末端來自動校正阻容振盪器頻率之方法之流程圖。第4圖之方法係利用第1圖的頻率校正電路100說明，詳細步驟如下：步驟40：開始；步驟42：序列介面引擎104根據從低速傳輸模式下的通用序列匯流排102所接收的差動訊號對產生一序列數位資料；步驟44：當脈衝產生器106偵測到一毫秒的封包末端時，產生脈衝訊號；步驟46：計數器110計數在連續兩脈衝訊號期間由阻容振盪器108產生的時脈數C1；步驟48：比較器112比較時脈數C1和預定數值12000；若時脈數C1和預定數值12000之間的差異大於門檻值T1時，產生頻率錯誤訊號E1，並執行步驟50；否則跳回步驟46；步驟50：控制器114根據頻率錯誤訊號E1校正阻容振盪器108的頻率，跳回步驟46。

由第4圖的方法可知，計數器110、比較器112、控制器114和阻容振盪器108形成一個可自動校正頻率的迴圈。因此，當阻容振盪器108產生的頻率發生偏移時，即可透過上述迴圈來校正阻容振盪器108產生的頻率。

綜合以上所述，先前技術是利用生產時把校正好的參數寫入非揮發性記憶體，或是利用雷射調整來校正頻率，但這些方法都會增加額外的生產成本。然而，本發明利用低速傳輸模式下的通用序列匯流排的一毫秒的封包末端來自動校正振盪器的頻率，可用於無非揮發性記憶體及不使用雷射調整之電子產品上，大幅降低其晶片與測試的成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．頻率校正電路

102．．．通用序列匯流排

104．．．序列介面引擎

106．．．脈衝產生器

108．．．阻容振盪器

110．．．計數器

112．．．比較器

114．．．控制器

116．．．其他電路

40-50．．．步驟

第1圖係本發明的一實施例說明利用低速傳輸模式下的通用序列匯流排的一毫秒的封包末端來自動校正阻容振盪器頻率之電路之示意圖。

第2圖係利用時間軸說明在一序列數位資料中封包末端出現的位置。

第3圖係說明脈衝產生器如何判斷一毫秒的封包末端。

第4圖係本發明的另一實施例說明利用低速傳輸模式下的通用序列匯流排的一毫秒的封包末端來自動校正阻容振盪器頻率之方法之流程圖。

100．．．頻率校正電路

102．．．通用序列匯流排

104．．．序列介面引擎

106．．．脈衝產生器

108．．．阻容振盪器

110．．．計數器

112．．．比較器

114．．．控制器

116．．．其他電路

Claims (5)

1. 一種自動校正頻率之方法，包含：根據從一低速傳輸模式下的一通用序列匯流排(Universal Serial Bus,USB)所接收的差動訊號對產生一序列數位資料；當偵測到一毫秒的封包末端(end of packet,EOP)時，產生一脈衝；計數在連續兩脈衝期間由一阻容振盪器(RC oscillator)產生的時脈數；比較該時脈數和一預定數值以產生一比較結果；及根據該比較結果校正該阻容振盪器的一頻率。
2. 如請求項1所述之方法，其中當偵測到該一毫秒的封包末端時產生該脈衝，係為當偵測到兩個邏輯低位元接續在至少連續七個邏輯高位元之後時，產生該脈衝。
3. 如請求項1所述之方法，其中比較該時脈數和該預定數值以產生該比較結果，係為比較該時脈數和12,000以產生該比較結果。
4. 如請求項1所述之方法，其中根據該比較結果校正該阻容振盪器的該頻率，係為當該時脈數和該預定數值間的一差值大於一門檻值時，校正該阻容振盪器的該頻率。
5. 一種自動校正頻率之頻率校正電路，包含：一通用序列匯流排，用以在一低速傳輸模式下傳送差動訊號對；一序列介面引擎(serial interface engine)，耦接於該通用序列匯流排，用以轉換該差動訊號對成為一序列數位資料；一脈衝產生器，耦接於該序列介面引擎，用以當偵測到一毫秒的封包末端時，產生一脈衝；一阻容振盪器，用以產生時脈；一計數器，耦接於該脈衝產生器和該阻容振盪器，用以計數該阻容振盪器在該脈衝產生器產生的連續兩脈衝期間產生的時脈數；一比較器，耦接於該計數器，用以比較該時脈數和一預定數值以產生一比較結果；及一控制器，耦接於該比較器和該阻容振盪器，用以根據該比較結果校正該阻容振盪器的一頻率。