TWI397061B - Method of Correcting Errors for Symmetrical Product Codes - Google Patents

Description

對稱型乘積碼校正錯誤之方法

本發明係有關一種對稱型乘積碼校正錯誤之方法，尤指一種硬體解碼結構簡單，可減少解碼時間，錯誤更正提升效能，且適合VLSI實現更正電路的對稱型乘積碼校正錯誤之技術。

按傳統錯誤更正碼產生的過程，例如數位碟片燒錄之前置編碼程序，其欲編碼的原始資料係預存於動態隨機存儲器，而習知之動態隨機存儲器係利用行及列位址來定資料的位置，而動態隨機存儲器之記憶體係被分割成數個對應行及列位址的記憶區塊。當錯誤更正碼產生裝置欲讀取該動態隨機存儲器內的資料時，其會依序傳出一列位址信號及一行位址信號給動態隨機存儲器以定位所欲讀取的記憶區塊。其中為使資料讀取更有效率，習知動態隨機存儲器係具有頁模式的功能，亦即所欲讀取的資料具有相同的列位址及相同的記憶頁，藉此只須在讀取第一筆資料時送出列位址信號，其後資料的讀取則只須送出行位址信號即可。再者，由於動態隨機存儲器每次只會對具有同一列位址的記憶區塊充電，故而每當錯誤更正碼產生裝置欲使用具有不同列位址的記憶區塊時，不僅須再送出一列位址信號，並須等待一充電時間，而當所欲讀取之資料的列位址切換次數增加時，會使該動態隨機存儲器的效率大幅降低。例如產生里德-所羅門乘積碼(Reed-Solomon Product Code，即RSPC)之PO同位碼(Parity of Outer codes)的編碼過程，常常會需要讀取具有不同列位址之資料區塊，故產生錯誤更正碼的效率會受到限制，導致傳統錯誤更正碼的產生過程耗費相當長的時間。

錯誤更正電路的發展從代數碼漸漸往圖形碼的趨勢發展，其原因不再像代數碼時代單單的尋找效能佳的編碼，而除了碼的效能可以逼近Shannon極限外，要考慮的還有編碼與調變的結合、頻寬使用效率、解碼硬體與時間複雜度低、解碼是否可用軟性決定增加效能，因此大家漸漸的把注意力轉向圖形碼的發展，圖形碼與代數碼相較之下，其優點是圖形碼不像代數碼具艱深的代數結構，而且大多圖形碼適用軟性決定，因此有不錯的效能，另外就是代數碼的軟性決定較圖形碼複雜，這也是大家接受圖形碼的原因之一。在更正電路的選擇中有兩點重要的考量是低成本、低複雜度與適合VLSI實作問題。

現今的編碼技術中，乘積碼是一種利用長度較短的碼來建構一個長度較長的編碼結構。而其解碼方式是可以利用硬式疊代解碼增加其效能。硬式疊代解碼是利用線性區塊碼之徵狀解碼方式，依序進行列與行解碼。

習知依據乘積碼所設計的錯誤校正方法，一種例如台灣專利公告第451185號專利案，其主要係將資料配置在K1xK2位置資料陣列中，並將錯誤校正碼PO、PI分別加入K2行及K1列，而在一列之錯誤校正對於一行的錯誤核正執行之後，一列中至少2個相鄰位置資料歸類為抹除，再擷取與該資料相關之資訊區段，並根據資訊區段中之圖樣以校正2個相鄰資料。然而，該習知技術，非為對稱型乘積碼的編解碼技術，仍無法達到簡化解碼電路及減少編解碼時間的功效。

另一種例如台灣專利公告第I235911號專利案，其係用以對具有至少一資料區塊的原始資料進行編碼，以產生一對應之錯誤更正碼，該資料區塊係具有複數資料行及複數資料列以形成一資料矩陣，該錯誤更正碼產生方法包括：提供一第一記憶體以接收並儲存該資料區塊，其中，該第一記憶體係支援頁模式功能且具有複數記憶頁，而該資料區塊係以一排列方式儲存於該第一記憶體，該排列方式使得大部分資料列之大部分資料的儲存位址具有一區域性，該區域性使得該資料區塊之資料列之大部分資料係儲存於同一記憶頁上；提供一第二記憶體以從該第一記憶體讀取並儲存至少二個資料行，其中讀取該第一記憶體之動作係包含複數次從同一資料列內連續讀取至少二個資料單位；提供一編碼器以從該第二記憶體讀取至少一個資料行並進行編碼；及提供一記憶體擷取控制器以控制該第一記憶體之資料的存取。然而，該習知技術，非為對稱型乘積碼的編解碼技術，仍無法達到簡化解碼電路及減少編解碼時間的功效。

有鑑於上述習知技術之缺失，本發明人把重點放在低複雜度及適合VLSI實現上，而發展出一種硬體解碼結構簡單，且適合VLSI實現的更正電路，本發明稱此更正電路為對稱型乘積碼(symmetric-product codes,SRP)。本發明之SRP具有兩組對稱的編碼資料，其係使用以線性區塊碼為單元碼(component code)的編碼，與原來的漢明乘積碼不同的地方在於SRP只對一半的訊息做編碼，另一半則使用相同的訊息來傳輸，使得SRP同時具備了線性區塊碼與重複碼(Repetition code)的特性，一方面因為具有對稱性質，故而適合一些簡單的雙向資料驗証的功能的應用，另方面因為它的更正能力不再純粹取決於單元碼，故而可利用此特點發展出新的簡單解碼演算法，來提升它的效能。因此，本發明讓解碼方法的電路設計方式更加簡單，其與傳統徵狀解碼的最大差別是不需要計算錯誤的徵狀位置即可達到解碼的動作，而且SRP的結構具有對稱特性，讓解碼更具有簡易性，故而SRP更正電路可降低VLSI的硬體複雜度。

本發明主要目的，在提供一種硬體解碼結構簡單，可減少解碼時間，錯誤更正提升效能，且適合VLSI實現更正電路的對稱型乘積碼(symmetric-product codes,SRP)校正錯誤之方法。

為達成上述目的，本發明所採的技術手段，係將一訊息資料序列為{u ₁ ,u ₂ ,...,u _{k ( k -1)/2} }的k (k -1)/2個訊息位元分別排列於k ×k 位置資料矩陣M 中的上三角及下三角位置而以斜對角線為基準而呈對稱；並於矩陣M 的斜對角線的位置存放零；並利用線性區塊碼對該位置資料矩陣M 的每一列編碼後，再對每一行編碼；使編碼完的位置資料矩陣M 具有斜對稱於四十五度角的線性區塊碼性質；再進行疊代解碼程序以完成解碼動作。

壹 ．本發明的概念

編碼技術中之乘積碼是利用長度較短的碼來建構一個長度較長的編碼結構，可利用硬式疊代解碼增加其解碼效能。本發明為再有效提升乘積碼的解碼效能，乃設計使乘積碼陣列具有兩組對稱的編碼資料，使用以線性區塊碼為單元碼(component code)的編碼，只對陣列中一半的訊息做編碼，另一半則使用相同的訊息來傳輸，而同時具備了線性區塊碼與重複碼(Repetition code)的特性，不僅具有對稱性質，而適合一些簡單的雙向資料驗証的功能的應用，而且更正能力不再純粹取決於單元碼，而可發展出更簡單解碼演算法，來提升它的效能，並由VLSI的硬體來輕易實現。

貳．本發明方法之基本技術特徵

如圖1至5所示，本發明對稱型乘積碼校正錯誤之方法，其編解碼流程如圖1所示，而本發明所採用之校正電路的架構則如圖2所示，本發明方法主要係將訊息資料排置於一位置資料陣列中，再對該位置資料陣列進行編解碼動作，其基本技術特徵在於該位置資料矩陣為一對稱之位置資料矩陣M ，並包括有以下步驟：編碼步驟，其包括有以下步驟：該訊息資料為{u ₁ ,u ₂ ,...,u _{k ( k -1)/2} }的序列，將該序列的k (k -1)/2個訊息位元排列於一為k ×k 的矩陣之上三角矩陣中，且斜對角線的位置不放置訊息資料，如圖3所示；對該矩陣進行轉置而形成該對稱之位置資料矩陣M ，如圖4所示；對該對稱之位置資料矩陣M 中的每一列系統化編碼，使該對稱之位置資料矩陣M 之k列系統化編碼後得到一個k×n的矩陣，使該k×n矩陣左方之k×(n-k)區塊為列同位元，如圖5所示；再將k×n矩陣的每一行進行系統化編碼，使該k×n矩陣n行編碼完後得n×n的矩陣，該n×n矩陣中之上方(n-k)×n之區塊即為行同位元，而該n×n矩陣之左上角(n-k)×(n-k)區塊為Checks on checks矩陣，如圖5所示；及使編碼完的該位置資料矩陣M 具有斜對稱於四十五度角的線性區塊碼性質，進而完成編碼。

解碼步驟，其係進行疊代解碼程序，其包括有以下步驟：設定疊代解碼之疊代次數為t；對編碼後的訊息資料進行干擾，並將干擾過後的該位置資料矩陣M 之斜對角位元補零；對於該矩陣之列與行依序判斷其徵狀是否為零，如果列或行徵狀為零，則將該列或行代換至對應的行或列；及疊代次數t是否到達，如未到達t，則回到該步驟(b3)，否則結束解碼作動。

本發明一種具體實施例中，該步驟(a1)係將該訊息資料序列的k (k -1)/2個訊息資料，分別依序放置到該位置資料矩陣M 中的上三角與下三角位置，且該位置資料矩陣M 中的斜對角位置不放置訊息資料，並重覆此步驟兩次。

本發明一種具體實施例中，該步驟(a3)係對該位置資料矩陣M ，進行二維編碼動作而形成對稱乘積碼SRP codes，並使用(n ,k ,d )的線性區塊碼當成SRP codes的單元碼。

本發明一種具體實施例中，該步驟(a3)的該二維編碼係假設u 經過編碼函數F 所編成的字碼為c =F (u )，並對該位置資料陣列M 中的每一列r _i 依下式依序進行系統化的線性區塊編碼

r _i ={M (i ,j )|j =1,2,...,k }　i =1,2,...,k

，並於編碼後如下式

E ^- ={F (r _i )|i =1,2,...,k }

，進而形成n -k +1到n 列及1到n 行的k ×n 編碼區塊E ^- ，完成所有的列r _i 編碼後，再對該位置資料陣列M 中的所有行c _j 依下式依序進行編碼，

c _j ={E ^- (i ,j )|i =1,2,...,k }　j =1,2,...,n

，並於編碼後如下式

E ={F (c _j )|j =1,2,...,n }。

本發明一種具體實施例中，進行該疊代解碼程序時，係假設與分別為列解碼函數與行解碼函數，將該位置資料矩陣M 中正確的每一列或行代至對稱的另一行或列，當假設第l 列或l 行的徵狀為，將解碼表示如下：

針對列解碼為：r _i =c _j ,如果,i =i ,j =1,2,...,n ；及

針對行解碼為：c _j =r _i ,如果,j =i ,i =1,2,...,n

當解碼i ,j =1,2,...,n 結束，稱為一次疊代解碼，當一次疊代解碼後再進行上述相同的解碼動作而形成一疊代解碼演算法。

參．本發明具體實施方式

如圖2所示，本發明之校正電路的架構，包括有行徵狀電路c_i 及列徵狀電路r_i ，計數器，二個互斥(XOR)邏輯閘，XOR邏輯閘用來執行XOR運算，位址產生器，緩衝記憶體及主記憶體。

如圖1及3至8所示，本發明之方法的具體實施例如下。

(一)編碼程序

由傳統乘積碼的編碼與解碼架構原理，本發明人據此將乘積碼使用k ₁ 與k ₂ 相等的正方形訊息資料，並對這個正方形訊息資料，做個簡單的變化，進而設計形成SRP codes。SRP codes之編碼可簡單分為下列三個步驟：

步驟1： 假設一訊息序列為{u ₁ ,u ₂ ,…,u _{k ( k -1)/2} }，將這k (k -1)/2個訊息資料，分別依序放置到矩陣M ’中的上三角與下三角位置，且矩陣中的斜對角位置不放置訊息資料。矩陣M ’如圖3所示。

本發明之編碼矩陣M 為一個k ×k 之大小的陣列且對角位置全為0，我們可以表示如圖4。

因此我們可得到一個k ×k 訊息矩陣M ，其中訊息序列{u ₁ ,u ₂ ,…,u _{k ( k -1)/2} }重覆兩次，且斜對角位置的k 個位置為零。接下來，我們將針對這個訊息矩陣M ，進行二維編碼動作，我們所使用(n ,k ,d )的線性區塊碼當成SRP codes的單元碼。

步驟2 ：首先我們先對假設u 經過編碼函數F 所編成的字碼為c =F (u )，之後針對陣列M 中的每一列依序進行系統化的線性區塊編碼

r _i ={M (i ,j )|j =1,2,...,k }　i =1,2,...,k

編碼後為

E ^- ={F (r _i )|i =1,2,...,k }

最後，形成圖5中n-k +1到n 列且1到n 行的k ×n 編碼區塊E ^- 。

步驟3： 同理，針對陣列M 中所有的列r _i 編碼完後，接下來，針對陣列M 中的所有行c _j 進行編碼，其中c _j 為

c _j ={E ^- (i ,j )|i =1,2,...,k }　j =1,2,...,n

編碼過後為

E={F (c _j )|j =1,2,...,n}。

如圖3所示，對稱的訊息矩陣主要目的是使M 中的第i 列與第j 行其中i ,j =1,2,...,k 的訊息一致，然後對於第i 列與第j 行的訊息進行編碼，此時雙邊的同位查核矩陣也具有相同對稱的查核位元，當所有的行與所有的列有相同的查核位元時，則我們可以發現COC區塊對於列查核編碼時應該與行查核編碼時一樣，因此COC為一對稱矩陣且可以針對列查核位元與行查核位元查核。

整理上述編碼重點如下：

1、將k (k -1)/2個訊息位元排列成k ×k 對稱矩陣M 。

2、斜對角存放零。

3、利用線性區塊碼對矩陣M 的每一列編碼後再對每一行編碼。

4、編碼完的矩陣具有斜對稱於四十五度角的線性碼性質。

(二)解碼程序

當系統欲進行解碼程式時，假設與分別為列解碼與行解碼。其解碼程序有一個要點即是我們所謂的解碼並非針對每一列或每一行進行區塊碼的解碼動作。SRP的解碼是將正確的每一列或行代至對稱的另一行或列。

假設第l 列或l 行的徵狀為，因此將SRP解碼表示如下：針對列解碼為

r _i =c _i ,如果且i =1,2,...,n

如果針對行解碼則如下

c _j =r _j ,如果且j =1,2,...,n

當解碼i ,j =1,2,...,n 結束後我們稱為一次疊代解碼，當一次疊代解碼後我們可以再進行上述相同的解碼動作形成疊代解碼演算法。以下利用一個隨機錯誤的例子說明。

請配合參看圖6、7所示，本發明之解碼動作，依如箭頭所指之順序進行。如圖6中第一個矩陣至第二個矩陣順序所示，首先係將斜對稱的位元補零(原始矩陣M 之編碼型式)而如第二個矩陣所示，其中，如果徵狀不為零則解碼器不做任何動作。如圖6中第三個矩陣至第四個矩陣順序所示，再利用徵狀為0的第三行更正第三列。接下來如圖6中第五個矩陣至第六個矩陣順序所示，利用徵狀為0的第五列更正第五行。如圖7中第一個矩陣至第二個矩陣所示，利用徵狀為0的第六列更正第六行，第七列或行徵狀均不為0因此不動作，至此己完成一次疊代解碼。此時，由於矩陣中還是存在兩個錯誤，因此我們繼續第二次疊代解碼，如圖7中第三個矩陣至第四個矩陣順序所示，利用徵狀為0的第三行更正第三列。如圖7中第五個矩陣至第六個矩陣順序所示，接下來利用徵狀為0的第四列更正第四行。

另外如果產生連續性區塊錯誤，則以下如圖8所示之例子做說明，如圖8中第一個矩陣至第二個矩陣順序所示，係利用徵狀為0的第二列更正第二行。如圖8中第三個矩陣至第四個矩陣順序所示，再利用徵狀為0的第三列更正第三行，SRP亦可更正具有連續性區塊錯誤。

最後SRP的解碼方法整理如下：

1、設定疊代次數t；

2、首先將干擾過後的矩陣斜對角位元補零；

3、對於列與行依序判斷其徵狀是否為零，如果列或行徵狀為零，則將該列或行代換至對應的行或列；及

4、疊代次數t是否到達，如未到達t，則回到3，否則結束解碼作動。

肆．結論

本發明對稱型乘積碼(symmetric-product codes,SRP)使用以線性區塊碼為單元碼(component code)的編碼，與原來的漢明乘積碼不同的地方在於SRP只對一半的訊息做編碼，另一半則使用相同的訊息來傳輸，但因此使得SRP同時具備了線性區塊碼與重複碼(Repetition code)的特性，也因此它的更正能力便不再純粹取決於單元碼，進而利用此特點可利發展出新的簡單解碼演算法，來提升它的效能。

以上所述，僅為本發明之一可行實施例，並非用以限定本發明之專利範圍，凡舉依據下列請求項所述之內容、特徵以及其精神而為之其他變化的等效實施，皆應包含於本發明之專利範圍內。本發明所具體界定於請求項之結構特徵，未見於同類物品，且具實用性與進步性，已符合發明專利要件，爰依法具文提出申請，謹請 鈞局依法核予專利，以維護本申請人合法之權益。

(ci,ri)‧‧‧徵狀電路

(10)‧‧‧計數器

(20)‧‧‧緩衝記憶體

(30)‧‧‧主記憶

(40)‧‧‧位址產生器

(S01)‧‧‧開始

(S02)‧‧‧設定疊代次數

(S03)‧‧‧SRP解碼次數

(S04)‧‧‧S^ri 是否為0及S^ci 是否不為0

(S05)‧‧‧S^ri 是否不為0及S^ci 是否為0

(S06)‧‧‧將ci行取代ri列

(S07)‧‧‧將ri列取代ci行

(S08)‧‧‧SRP解碼次數是否為i=0

(S09)‧‧‧SRP解碼次數i=i-1

(S10)‧‧‧疊代次數j=0

(S11)‧‧‧疊代次數j=j-1

(S12)‧‧‧結束

圖1為本發明編解碼流程圖；圖2為本發明電路示意圖；圖3本發明將k (k -1)/2個訊息資料，分別依序放置到矩陣M 中的上三角與下三角位置，且矩陣中的斜對角位置不放置訊息資料的示意圖；圖4為本發明將k (k -1)/2個訊息資料置放成對稱矩陣之示意圖；圖5為本發明編碼後的乘積碼矩陣之示意圖；圖6為本發明解碼時一次疊代解碼的動作示意圖；圖7為本發明解碼時二次疊代解碼的動作示意圖；及圖8為本發明更正具有連續性區塊錯誤之動作示意圖。

Claims (6)

1. 一種對稱型乘積碼校正錯誤之方法，其係利用一校正電路，將訊息資料排置於一位置資料陣列中，再對該位置資料陣列進行編碼及解碼動作，其特徵在於該位置資料矩陣為一對稱之位置資料矩陣M ，且編碼步驟包括有以下步驟：該訊息資料為{u ₁ ,u ₂ ,...,u _{k (k -1)/2} }的序列，將該序列的k (k -1)/2個訊息位元排列於一為k ×k 的矩陣之上三角矩陣中，且斜對角線的位置不放置訊息資料；對該矩陣進行轉置而形成該對稱之位置資料矩陣M ；對該對稱之位置資料矩陣M 中的每一列系統化編碼，使該對稱之位置資料矩陣M 之k 列系統化編碼後得到一個k ×n 的矩陣，使該k ×n 矩陣左方之k ×(n -k )區塊為列同位元；及再將k ×n 矩陣的每一行進行系統化編碼，使該k ×n 矩陣n 行編碼完後得n ×n 的矩陣，該n ×n 矩陣中之上方(n -k )×n 之區塊即為行同位元，而該n ×n 矩陣之左上角(n -k )×(n -k )區塊為Checks on checks矩陣；及使編碼完的該位置資料矩陣M 具有斜對稱於四十五度角的線性區塊碼性質，進而完成編碼。
2. 如請求項1所述之對稱型乘積碼校正錯誤之方法，其中，對該位置資料矩陣M 進行二維系統化編碼動作而形成對稱型乘積碼(SRP codes)，並使用(n ,k ,d )的線性區塊碼當成對稱型乘積碼(SRP codes)的單元碼。
3. 如請求項2所述之對稱型乘積碼校正錯誤之方法，其中，該二維系統化編碼係假設u 經過編碼函數F 所編成的字碼為c =F (u )，並對該位置資料陣列M 中的每一列r _i 依下式依序進行系統化的線性區塊編碼r _i ={M (i ,j )|j =1,2,...,k }　i =1,2,...,k ，並於編碼後如下式E ^- ={F (r _i )|i =1,2,...,k }，進而形成n -k +1到n 列及1到n 行的k ×n 編碼區塊E ^- ，完成所有的列r _i 編碼後，再對該位置資料陣列M 中的所有行c _j 依下式依序進行編碼，c _j ={E ^- (i ,j )|i =1,2,...,k }　j =1,2,...,n ，並於編碼後如下式E ={F (c _j )|j =1,2,...,n }。
4. 如請求項1所述之對稱型乘積碼校正錯誤之方法，其中，該解碼步驟係進行疊代解碼程序，其包括有以下步驟：設定疊代解碼之疊代次數為t ；對編碼後的訊息資料進行干擾，並將干擾過後的該位置資料矩陣M 之斜對角位元補零；對於該矩陣之列與行依序判斷其徵狀是否為零，如果列或行徵狀為零，則將該列或行代換至對應的行或列；及疊代次數t是否到達，如未到達t，則回到該步驟(b3)，否則結束解碼作動。
5. 如請求項4所述之對稱型乘積碼校正錯誤之方法，其中，進行該疊代解碼程序時，假設與分別為列解碼函數與行解碼函數，將該位置資料矩陣M 中正確的每一列或行代至對稱的另一行或列，當假設第l 列或l 行的徵狀為，將解碼表示如下：針對列解碼為：r _i =c _i ,如果且i =1,2,...,n ；及針對行解碼為：c _j =r _j ,如果且j =1,2,...,n 當解碼i ,j =1,2,...,n 結束，稱為一次疊代解碼，當一次疊代解碼後再進行上述相同的解碼動作而形成一疊代解碼演算法。
6. 如請求項1所述之對稱型乘積碼校正錯誤之方法，其中，該校正電路包括有一行徵狀電路、一列徵狀電路、一計數器、二個互斥(XOR)邏輯閘、位址產生器、一緩衝記憶體及一主記憶體。