TWI385954B - 無線通訊之方法、裝置以及無線晶片組 - Google Patents

無線通訊之方法、裝置以及無線晶片組 Download PDF

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Description

無線通訊之方法、裝置以及無線晶片組
本發明係有關於一種時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)上鏈處理。
時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)是新發展出的第三代無線標準，預料有相當可能性將在中國佈建。TD-SCDMA也是第三代合作夥伴計劃(3rd Generation Partnership Project，3GPP)無線標準的一部份。3GPP是由多個通訊機構所建立的全球性合作項目，而這些通訊機構的任務是協助建立及履行全球可實施的3G電信系統規格，從而使得TD-SCDMA成為重要的3G應用標準。
TD-SCDMA以展頻技術為基礎並結合時分多址存取(Time Division Multiple Access，TDMA)與碼分多址存取(Code Division Multiple Access，CDMA)概念之樣態。TD-SCDMA與其他3G標準(例如寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA))之差異在於使用分時雙工(Time Division Duplex，TDD)來代替分頻雙工(Frequency Division Duplex，TDD)。在其他事項中，TDD分隔向外與返回信號，以在半雙工傳輸鏈上仿效全雙工傳輸。在上鏈資料速度與下鏈資料速度不對稱的情況下，TDD比FDD具有更多的優勢。請注意，其中上鏈指的是在由行動裝置到基地台方向上的資料通訊，而下鏈指的是在由基地台到行動裝置方向上的資料通訊。
在一些通訊中，在速度及頻寬要求方面上鏈與下鏈部分有相當大的差異。例如，當行動裝置自網路下載資訊時，下鏈處理比上鏈處理需要明顯較多的通道頻寬。同樣地，當行動裝置上傳資訊到網路時，上鏈處理需要明顯較多的通道頻寬。相較於FDD方案，藉由動態地調整下鏈與上鏈處理所使用的時間槽數量，系統可更容易地提供具有不同資料速率需求之傳輸流量給下鏈與上鏈。例如，當上鏈資料量增加，則更多的頻寬可動態地分配給上鏈處理。
如上所述，TD-SCDMA使用TDMA與CDMA概念。TD-SCDMA標準之同步樣態係指藉由連續時序調整，使得上鏈信號在基地台接收器上被同步化。
有鑑於此，本發明提供一種無線通訊方法及裝置，使得上鏈處理更為簡單、高效。
在本發明之一方面中，一種無線通訊方法，該方法適用於實施無線訊框等化且遵從通訊標準之無線通訊裝置中，其中，通訊標準指定傳輸時間間隔為T0*2N 毫秒，T0表示預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示正整數，該方法包括：將傳輸通道之通道編碼資料區塊儲存至記憶體中，其中，記憶體包括複數記憶列，且每一記憶列具有2M 個位元；假使通道編碼資料區塊具有複數位元且位元不是2M的整數倍時，在通道編碼資料區塊之末端後儲存一或多個填入位元至該通道編碼資料區塊所佔用之最後記憶列之末端；以及以複數相等大小之段落自記憶體讀取通道編碼資料區塊以及填入位元。
實施更包括一或多個以下特徵。通訊標準包括時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)與寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)中至少一者。對於每一有效傳輸通道而言，在每一與各自有效通道相關之傳輸時間間隔，儲存有效傳輸通道之通道編碼資料區塊至記憶體。T0等於10毫秒(T0=3)、且M等於3(M=3)。儲存一或多個填入位元之步驟包括儲存位元值均等於0之一或多個填入位元、儲存位元值均等於1之一或多個填入位元以及儲存具有隨機位元值之一或多個填入位元中至少一者。在通道編碼資料區塊之末端後儲存一或多個填入位元至通道編碼資料區塊所佔用之最後記憶列之末端的步驟執行不需計算被儲存之填入位元之數量。
在本發明之另一方面中，以在每一傳輸時間間隔(transmission time interval；TTI)內一編碼資料區塊之速率來儲存編碼資料至一記憶體，其中，傳輸時間間隔是選擇自一預設數值組，記憶體包括複數記憶列，且每一記憶列具有預設數量之位元，預設數量之位元是根據傳輸時間間隔預設數值組來決定。對於編碼資料區塊之末端非對應於編碼資料區塊所佔用的一最後記憶列之末端之每一編碼資料區塊而言，在編碼資料區塊之末端後儲存一或多個填入位元至編碼資料區塊所佔用之一最後記憶列之末端，使得最後記憶列由部分之編碼資料區塊與一或多個填入位元所填滿。以一或多個相等大小段落來讀取編碼資料區塊及填入位元。
實施更包括一或多個以下特徵。每一傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數。儲存編碼資料區塊之步驟、儲存填入位元之步驟、以及讀取編碼資料區塊以及該等填入位元之步驟遵從時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)標準與寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)標準中至少一者。在一輸入資料上執行位元速率處理前端處理，以產生編碼資料區塊。在讀取自該記憶體之複數資料段落上執行位元速率處理後端處理。在編碼資料區塊之末端後儲存一或多個填入位元至編碼資料區塊所佔用之最後記憶列之末端的步驟執行不需計算被儲存之該等填入位元之數量。
在本發明之另一方面中，記憶體包括複數記憶列，每一記憶列具有一預設數量之複數位元。第一電路用以將與一無線傳輸鏈相關之一傳輸通道的複數資料區塊儲存至記憶體，其中，對於具有複數位元且位元之數量非預設數量之整數倍的每一資料區塊而言，第一電路在資料區塊之末端後儲存一或多個填入位元至資料區塊所佔用之一最後記憶列之末端。第二電路以複數相等大小之段落自記憶體讀取資料區塊以及填入位元。
實施更包括一或多個以下特徵。對於與無線傳輸鏈相關之每一有效傳輸通道而言，第一電路在每一與各自該有效通道相關之傳輸時間間隔，儲存一資料區塊至記憶體。第一電路遵從一通訊標準，且通訊標準指定傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數。T0等於10毫秒(T0=3)、且M等於3(M=3)。第二電路在每一預設時間間隔T0內自記憶體讀取一資料段落。第一電路在資料區塊後儲存填入位元至記憶體，不需執行計算在資料區塊之末端後所儲存之填入位元之數量。第一電路與第二電路遵從時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)標準。第一電路包括一通道編碼器。第一電路包括一位元速率處理前端處理單元。第二電路包括一交錯器，用以交錯來讀取自記憶體之資料。第二電路包括一位元速率處理前端處理單元。儲存一或多個填入位元包括儲存位元值均等於0之一或多個填入位元、儲存位元值均等於1之一或多個填入位元以及儲存具有隨機位元值之一或多個填入位元中至少一者。
在本發明之另一方面中，一無線晶片組用以處理上鏈傳輸之資料且包括一傳輸時間間隔記憶體、一位元速率處理前端處理單元、以及一位元速率處理後端處理單元。傳輸時間間隔記憶體包括複數記憶列，每一記憶列具有一預設數量之複數位元。位元速率處理前端處理單元對於每一有效傳輸通道而言，在每一傳輸時間間隔用以將一編碼資料區塊儲存至傳輸時間間隔記憶體，且對於具有複數位元且該等位元之數量非該預設數量之整數倍的每一編碼資料區塊而言，位元速率處理前端處理單元在編碼資料區塊之末端後儲存一或多個填入位元，以填滿編碼資料區塊所佔用之一最後記憶列。位元速率處理後端處理單元以一或多個相等大小之段落自傳輸時間間隔記憶體讀取每一編碼資料區塊以及相關之填入位元。
實施更包括一或多個以下特徵。位元速率處理前端處理單元在編碼資料區塊之末端後儲存一或多個填入位元至，以填滿編碼資料區塊所佔用之最後記憶列，不需計算在編碼資料區塊之末端後所儲存之填入位元之數量。
在本發明之另一方面中，記憶體包括複數記憶列，每一記憶列具有一預設數量之複數位元。第一電路以在每一傳輸時間間隔一編碼資料區塊之速率來儲存編碼資料至記憶體，其中，傳輸時間間隔是選擇自一預設數值組。將複數填入位元儲存至記憶體。對於編碼資料區塊之末端非對應於編碼資料區塊所佔用的一最後記憶列之末端之每一編碼資料區塊而言，在編碼資料區塊之末端後，填入位元儲存至編碼資料區塊所佔用之最後記憶列之末端，而不需計算填入位元之數量。第二電路以一或多個相等大小之段落自記憶體讀取編碼資料區塊以及填入位元。
本發明之方面、系統、及方法之優點包括下列之一或多者。藉由加入填入位元可執行無線訊框等化，以達到速率匹配而不需TTI值的告知、以及消除根據TTI值來計算填入位元數量之需求。硬體設計及認證可簡單化。位元速率處理器、晶片速率處理器、以及DSP軟體可共享訊框記憶體，而不需使用仲裁器來仲裁對訊框記憶體之存取，減少了晶片設計的複雜度。在相異時間槽期間，晶片速率處理器之配置以及傳輸資料之晶片速率處理所使用的規則，可藉由使用時間槽配置欄位以及處發FIFO來簡單地調整。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
此說明書敘述多種用於上鏈處理之方法及裝置，其實施TD-SCDMA且包括多種設計特徵，可有助於有效、靈活以及有經濟效益地履行TD-SCDMA標準。例如，如隨後將更詳細說明，傳輸時間間隔(Transmission Time Interval，TTI)記憶體可以某種方式實施來促進簡單的位元配置，以達到速率匹配目的。介於位元速率處理與晶片速率處理之間的介面可以某種方式實施來致能位元速率處理器、晶片速率處理器以及軟體應用，以共享訊框記憶體而不需使用仲裁器來對訊框記憶體之存取進行仲裁處理。在決定晶片速率處理器與對應演算系統如何配置給相異時間槽之傳送資料之晶片速率處理時，時間槽配置檔案以及觸發型先進先出記憶體(trigger first-in-first-out memory)可用來提供靈活性。
在本發明之另一方面中，提供至少兩暫存器群組，每一暫存器群組用來儲存一時間槽配置參數組；儲存器用來儲存一序列之複數時間槽配置組識別者，其中，每一時間槽配置組識別者用來識別複數暫存器群組之一者，且每一時間槽配置組識別者對應一時間槽。晶片速率處理單元用來在複數時間槽期間內處理一資料流，其中，在每一時間槽中，晶片速率處理單元根據儲存在暫存器群組內且與對應時間槽之時間槽配置組識別者相關的時間槽配置參數組來配置。
實施更包括一或多個以下特徵。晶片速率處理單元對來自複數實體通道之資料執行展頻、擾亂、及結合中之一者，以準備上鏈傳輸之資料。每一時間槽配置參數組包括擾亂編碼、展頻編碼、擾亂係數、以及功率控制資訊中至少一者。晶片速率處理單元遵從碼分多址存取(Code Division Multiple Access，CDMA)、寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)、以及時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)中至少一者。至少一暫存器群組包括5個暫存器群組，以儲存5個時間槽配置參數組，來配置晶片速率處理單元處理一次訊框之5個上鏈時間槽。每一暫存器群組在一時脈週期內由晶片速率處理單元來存取。複數時間槽配置參數組以一順序儲存在該儲存器，其中，此順序與複數時間槽配置參數組用來配置晶片速率處理單元所使用的順序相異。一多工器用以多路傳輸來自暫存器群組之時間槽配置參數組，其中，多工器根據序列之時間槽配置組識別者來選擇複數時間槽配置參數組中之一者，且傳送選擇之時間槽配置參數組至晶片速率處理單元。用來儲存序列之時間槽配置組識別者的儲存器包括一先進先出佇列。一資料處理器用以執行軟體以將時間槽配置參數組寫入至暫存器群組。此軟體寫入與該等暫存器群組相關之觸發暫存器，且硬體移動對應觸發暫存器之識別者至儲存器，以控制由晶片速率處理單元所執行的資料流處理。
在本發明之另一方面中，第一儲存器用以儲存至少兩配置參數組。第二儲存器用以儲存一序列之複數識別者，且每一識別者對應複數配置參數組之一者。特殊目的資料處理器用以處理一資料流，其中，特殊目的資料處理器根據與序列之識別者相關之複數配置參數組，以在不同的時間期間內做不同的配置。一般目的資料處理器用以將複數配置參數組寫入至第一儲存器且將序列之複數識別者寫入至第二儲存器，以控制由特殊目的資料處理器所執行的資料流之處理。
實施更包括一或多個以下特徵。特殊目的資料處理器包括一上鏈晶片速率處理器。第一儲存器包括複數暫存器群組，且暫存器群組由特殊目的處理器透過一多工器來存取，且每一暫存器群組儲存一配置參數組。第一儲存器在一時脈週期內由特殊目的資料處理器來存取。第二儲存器包括一先進先出佇列。在序列之複數識別者中之每一者對應一序列之複數時間槽中之一者，且藉由使序列之複數識別者包括一相同識別者共有次數，相同之配置參數組重新利用給相異的複數時間槽。每一配置參數組包括擾亂編碼、展頻編碼、擾亂係數、以及功率控制資訊中至少一者。
在本發明之另一方面中，至少兩時間槽配置參數組寫入至至少兩暫存器群組，每一時間槽配置參數具有關於在一時間槽期間內資料如何被一晶片速率處理單元處理的資訊。一序列之複數識別者寫入一儲存器，其中，每一識別者與複數暫存器群組之一者相關。在複數時間槽中之每一者內，根據序列之複數識別者來選擇儲存在一暫存器群組內之一時間槽配置參數組，根據選擇之時間槽配置參數組來配置晶片速率處理單元，且使用晶片速率處理單元來處理資料。
實施履行更包括一或多個以下特徵。寫入至少兩時間槽配置參數組之步驟包括寫入5個時間槽配置參數組，以配置晶片速率處理器來處理一次訊框之5個上鏈時間槽。使用晶片速率處理單元來處理資料之步驟包括對來自複數實體通道之資料執行展頻、擾亂、及結合中之一者，以準備上鏈傳輸之資料。晶片速率處理單元遵從碼分多址存取(Code Division Multiple Access，CDMA)、寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)、以及時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)中至少一者。複數時間槽配置參數組被多路傳輸，以選擇複數時間槽配置參數組中之一者來配置晶片速率處理單元。在一資料處理器內執行軟體，以指明複數時間槽配置參數組寫入至第一儲存器且序列之複數識別者寫入至該第二儲存器。寫入序列之複數識別者之步驟包括將序列之複數識別者寫入一先進先出佇列。具有一相同識別者共有次數之序列之複數識別者寫入至該儲存器，以重新利用儲存在對應識別碼之暫存器群組的時間槽配置參數組，而不需將此時間槽配置參數組重新寫入至暫存器群組。寫入複數時間槽配置參數組之步驟包括寫入擾亂編碼、展頻編碼、擾亂係數、以及功率控制資訊中至少一者。
在本發明之另一方面中，使用一特殊目的處理器來處理一資料流。當特殊目的處理器在一時間內處理資料流時，使用一般目的處理器來控制特殊目的處理器之配置。特殊目的處理器在時間內處理該資料流係藉由將兩或多個配置參數組寫入一第一儲存器；將一序列之複數識別者寫入至一第二儲存器，其中，每一該識別者與一配置參數相關；以及根據在複數相異時間期間內不同之複數配置參數組來導致特殊目的處理器做不同的配置，且使用序列之複數識別者來決定相異之複數配置參數組所使用的順序，以配置特殊目的處理器。
實施更包括一或多個以下特徵。特殊目的處理器為一晶片速率處理器。將複數配置參數組寫入第一儲存器之步驟包括將兩或多個配置參數組寫入至兩或多個暫存器參數群組，且每一暫存器群組儲存一配置參數組。將序列之複數識別者寫入至該第二儲存器之步驟包括將序列之複數識別者寫入至一先進先出佇列。每一配置參數組包括擾亂編碼、展頻編碼、擾亂係數、以及功率控制資訊中至少一者。一般目的處理器執行軟體以決定哪一配置參數組寫入至第一儲存器以及哪一識別者儲存至第二儲存器，來致能特殊目的處理器根據一通訊協定來處理資料流。此通訊協定包括碼分多址存取(Code Division Multiple Access，CDMA)、寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)、以及時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)中至少一者。
在本發明之另一方面中，雙埠訊框記憶體具有第一存取埠以及第二存取埠，其中，資料可透過第一存取埠寫入至雙埠訊框記憶體，同時，資料可透過第二存取埠自雙埠訊框記憶體讀出。位元速率處理器用以在輸入資料上執行位元速率處理，且將位元速率處理所獲得之資料透過第一存取埠寫入至雙埠訊框記憶體。晶片速率處理器用以透過第二存取埠自雙埠訊框記憶體讀出資料，且對讀出自雙埠訊框記憶體之資料執行晶片速率處理。資料處理器用以執行一軟體應用，此軟體應用透過第一存取埠寫入資料至雙埠訊框記憶體，且透過第二存取埠自雙埠訊框記憶體讀出資料。
實施更包括一或多個以下特徵。位元速率處理器在輸入資料上執行通道解碼、交錯、速率匹配、以及實體通道分配中之一者。晶片速率處理器對來自複數實體通道之資料執行展頻、擾亂、及結合中之一者，以準備上鏈傳輸之資料。第一多工器用以多路傳輸來自位元速率處理器及該軟體應用之寫入請求，且第二多工器用以多路傳輸來自晶片速率處理器及軟體應用之讀出請求。位元速率處理器與晶片速率處理器具有高於軟體應用之優先權，使得第一多工器只有當位元速率處理器不對雙埠訊框記憶體寫入時才允許軟體應用對雙埠訊框記憶體寫入，且只有當晶片速率處理器不對雙埠訊框記憶體讀出時才允許軟體應用對雙埠訊框記憶體讀出。軟體應用具有關於位元速率處理器之操作的資訊，且在位元速率處理器不對雙埠訊框記憶體寫入的複數時間期間內被配置來該雙埠訊框記憶體寫入。軟體應用具有關於晶片速率處理器之操作的資訊，且在晶片速率處理器不對雙埠訊框記憶體讀出的複數時間期間內被配置來對雙埠訊框記憶體讀出。位元速率處理器與晶片速率處理器根據碼分多址存取(Code Division Multiple Access，CDMA)標準、寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)標準、以及時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)標準中至少一者來處理資料。
雙埠訊框記憶體包括第一緩衝器，用以儲存第一資料訊框，且包括第二緩衝器，用以儲存第二資料訊框。在一些時間期間中，位元速率處理器對第一緩衝器寫入且晶片速率處理器對第二緩衝器讀出，而在其他時間期間，位元速率處理器對第二緩衝器寫入且晶片速率處理器對第一緩衝器讀出。第一緩衝器包括一第一部份，用來儲存與第一次訊框相關之資料，且包括一第二部分，用來儲存與第二次訊框相關之資料，第一部份包括5個段落，且每一段落儲存與第一次訊框之5個有效時間槽之一者相關的資料，而第二部份包括5個段落，且每一段落儲存與第二次訊框之5個有效時間槽之一者相關的資料。雙埠訊框記憶體劃分成複數段落，每一段落與一時間槽相關，且當展頻係數大於1時，每一段落儲存與至少兩實體通道相關之資料。該展頻係數等於1或在一時間槽內僅具有一個實體通道時，每一段落儲存與一單一實體通道相關之資料。軟體應用也在輸入資料上執行位元速率處理，且透過第一存取埠將位元速率處理所獲得之資料寫入至雙埠訊框記憶體。
位元速率處理器執行與第一通道相關之位元速率處理，且軟體應用執行與一第二通道相關之位元速率處理。第一與第二通道包括一傳輸通道以及一控制通道。第一通道與一第二通道與一時間槽相關，位元速率處理器與資料處理器操作在三個模式下，在第一個模式中，軟體應用執行第一與第二通道之位元速率處理；在第二個模式中，位元速率處理器執行第一與第二通道之位元速率處理；以及在第三個模式中，位元速率處理器執行第一通道之位元速率處理，且軟體應用執行第二通道之位元速率處理。位元速率處理器使用一固定規則來執行位元速率處理，且應用軟體使用可更新的軟體編碼所指定的規則來執行位元速率處理。軟體應用也對透過第二存取埠自雙埠訊框記憶體讀出之資料進行晶片速率處理。晶片速率處理器執行關於第一時間槽之晶片速率處理，且軟體應用執行關於第二時間槽相關之晶片速率處理。晶片速率處理器使用一固定規則來執行晶片速率處理，且應用軟體使用可更新的軟體編碼所指定的規則來執行晶片速率處理。
在本發明之另一方面中，使用位元速率處理器執行位元速率處理且透過雙埠訊框記憶體之第一存取埠將位元速率處理所獲得之資料寫入雙埠訊框記憶體，其中，雙埠訊框記憶體允許透過第一存取埠將資料寫入至雙埠訊框記憶體，同時透過雙埠訊框記憶體之第二存取埠自雙埠訊框記憶體讀取資料。透過第二存取埠自雙埠訊框記憶體讀出資料，且使用晶片速率處理器對讀出自雙埠訊框記憶體之資料執行晶片速率處理。在資料處理器上執行一軟體應用，其中，此軟體應用透過第一存取埠寫入資料至雙埠訊框記憶體，且透過第二存取埠自雙埠訊框記憶體讀出資料。
實施更包括一或多個以下特徵。執行位元速率處理之步驟包括在一輸出資料上執行通道解碼、交錯、速率匹配、以及實體通道分配中之一者。執行晶片速率處理之步驟包括對來自複數實體通道之資料執行展頻、擾亂、及結合中之一者，以準備上鏈傳輸之資料。多路傳輸來自位元速率處理器及軟體應用之寫入請求，且多路傳輸來自晶片速率處理器及軟體應用之讀出請求。給予位元速率處理器高於軟體應用之優先權，且當位元速率處理器正對雙埠訊框記憶體寫入時防止軟體應用對雙埠訊框記憶體寫入。給予晶片速率處理器高於軟體應用之優先權，且當晶片速率處理器正對雙埠訊框記憶體讀出時防止軟體應用對雙埠訊框記憶體讀出。
使用軟體應來控制位元速率處理器之操作，且當位元速率處理器不正對雙埠訊框記憶體寫入時，使用軟體應用來對雙埠訊框記憶體寫入。使用軟體應來控制晶片速率處理器之操作，且當晶片速率處理器不正對雙埠訊框記憶體讀出時，使用軟體應用來對雙埠訊框記憶體讀出。執行位元速率處理與晶片速率處理之步驟包括根據碼分多址存取(Code Division Multiple Access，CDMA)標準、寬頻碼分多址存取(Wideband Code Division Multiple Access，W-CDMA)標準、以及時分-同步碼分多址存取(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)標準中至少一者來處理資料。將一第一資料訊框寫入至雙埠訊框記憶體之第一段落，且將第二資料訊框寫入至雙埠訊框記憶體之第二段落。在第一時間期間，使用位元速率處理器來將資料寫入第一段落且使用晶片速率處理器自第二段落讀出資料，在第二時間期間，使用位元速率處理器來資料寫入第二段落且使用晶片速率處理器自第一段落讀出資料。使用軟體應用來對輸入資料進行位元速率處理，且將位元速率處理所獲得之資料透過第一存取埠寫入至雙埠訊框記憶體。
使用該位元速率處理器來對與第一通道相關之資料執行位元速率處理，且使用軟體應用來對與第二通道相關之資料執行位元速率處理。使用位元速率處理器並以一固定規則來執行位元速率處理，且使用應用軟體並以可更新的軟體編碼所指定的規則來執行位元速率處理。使用軟體應用來透過第二存取埠自雙埠訊框記憶體讀出資料，且對讀出自執行雙埠訊框記憶體之資料進行晶片速率處理。使用晶片速率處理器來對與第一時間槽相關之資料進行晶片速率處理，且使用軟體應用來對與第二時間槽相關之資料進行晶片速率處理。使用晶片速率處理器並以一固定規則來執行晶片速率處理，且使用應用軟體並以可更新的軟體編碼所指定的規則來執行晶片速率處理。
在本發明之另一方面中，一種無線裝置包括雙埠訊框記憶體、位元速率處理器、晶片速率處理器、傳送器、以及一般目地數位信號處理器。雙埠訊框記憶體具有第一存取埠以及第二存取埠，其中，資料可透過第一存取埠寫入至雙埠訊框記憶體，同時，資料可透過第二存取埠自雙埠訊框記憶體讀出。位元速率處理器在輸入資料上執行位元速率處理，且將位元速率處理所獲得之資料透過第一存取埠寫入至雙埠訊框記憶體，其中，位元速率處理包括在輸入資料上執行通道解碼、交錯、速率匹配、以及實體通道分配中之一者。晶片速率處理器透過第二存取埠自雙埠訊框記憶體讀出資料，且對讀出自雙埠訊框記憶體之資料執行晶片速率處理，其中，晶片速率處理器包括對來自複數實體通道之資料執行展頻、擾亂、及結合中之一者，以準備上鏈傳輸之資料。傳送器無線地傳送一信號，且信號是取得自晶片速率處理所獲得之資料。一般目的數位信號處理器用以執行一軟體應用，以控制位元速率處理器與晶片速率處理器之操作，軟體應用透過第一存取埠寫入資料至雙埠訊框記憶體，且透過第二存取埠自雙埠訊框記憶體讀出資料。
在本發明之另一方面中，雙埠訊框記憶體具有第一存取埠以及一第二存取埠，其中，資料可透過第一存取埠寫入至雙埠訊框記憶體，同時，資料可透過第二存取埠自雙埠訊框記憶體讀出。一裝置用來執行位元速率處理且將位元速率處理所獲得之資料透過第一存取埠寫入至雙埠訊框記憶體。另一裝置透過第二存取埠自雙埠訊框記憶體讀出資料且對讀出自雙埠訊框記憶體之資料執行一晶片速率處理之裝置。資料處理器用以執行一軟體應用，此軟體應用透過第一存取埠寫入資料至雙埠訊框記憶體，且透過第二存取埠自雙埠訊框記憶體讀出資料。
以下列出在此說明書中所使用的縮寫及其定義：
BE：後端(Back-End)
BRP：位元速率處理(Bit Rate Processing)
CCTrCH：編碼複合傳輸通道(Coded Composite Transport Channel)
CRC：循環冗餘檢查(Cyclic Redundancy Check)
CRP：晶片速率處理(Chip Rate Processing)
DBB；數位基頻(Digital Base-Band)
DCH：專屬通道(Dedicated Channel)
ECP：外部協同處理器介面埠(External Co-processor I/F Port)
JD：聯合檢測(Joint Detection)
HW：BRP硬體
JDA：聯合檢測加速器(Joint Detection Accelerator)
PhCH：實體通道(Physical Channel)
PF：無線訊框(Radio Frame)，也簡稱為相對於次訊框之訊框
RM：速率匹配(Rate Matching)
RU：接收單元(Receive Unit)
SS：同步偏移(Synchronization Shift)
TFCI：傳輸格式組合指示(Transport Format Combination Indicator)
TPC：傳輸功率控制(Transmit Power Control)
TrCH：傳輸通道(Transport Channel)
TrBK：傳輸區塊(Transport Block)
TTI：傳輸時間間隔(Time Transmission Interval)
TS：時間槽(Time-Slot)
UE：使用者設備(User Equipment)
架構概述
第1圖係表示可用來實施多種無線標準(包括TD-SCDMA)之晶片架構例子之示意圖。數位基頻處理器(Digital Base Band processor，DBB)120負責一些通訊任務，包括在無線通訊期間傳送資訊至基地台或自基地台接收資訊。數位基頻處理器120包括數位信號處理器(Digital Signal Processor，DSP)核心122，其可執行軟體編碼以實施不同的操作。DSP核心122可存取快取記憶體124、靜態隨機存儲器(Static Random Access Memory SRAM)126、以及系統隨機存取記憶體(Random-Access Memory，RAM)128。如第1圖所示，本發明一實施例中，數位基頻處理器120更包括外部協同處理器介面埠(External Co-processor I/F Port，以下簡稱為ECP)。
加速器110可包括一或多個協同處理器，用來協助數位基頻處理器120處理其通訊任務。例如，加速器110可包括上鏈(Uplink，UL)協同處理器110，其根據TD-SCDMA標準來執行上鏈處理。加速器110可包括其他協同處理器，用來執行其他任務(例如根據TD-SCDMA標準來執行下鏈處理)。如第1圖所示，本實施例中，加速器100更包括JD協同處理器以及下行鏈路位元速率處理(Bit Rate Processing，以下簡稱為BRP)協同處理器。DSP核心122可運作為UL協同處理器110之控制者，將接收自基地台之資料提供給UL協同處理器(下鏈)，以及將接收自UL協同處理器之資料傳送給基地台(上鏈)。在DSP核心122上執行的軟體負責UL協通處理器100之控制及配置。軟體應用提供輸入資料及配置參數，且UL加速器110以晶片速率來產生複合資料序列。
接下來是TD-SCDMA信號格式之概要敘述。TD-SCDMA使用時域雙工結合多點存取技術，以支援對稱與非對稱流量。上鏈或下鏈流量之時間槽的可變位置使TD-SCDMA得以符合非對稱流量需求且支援多變的使用者。在TD-SCDMA系統中，多點存取技術利用獨特編碼及時間標誌來區分出在既定的單元中的不同使用者。TD-SCDMA標準定義的訊框架構具有3層：無線訊框、次訊框、以及時間槽。無線訊框為10ms。次訊框為5ms，且被劃分為7個時間槽。一個時間槽具有4個部分：中置碼(Midamble)、在中置碼每一側之資料欄位、以及保護區。接收器使用中置碼來執行通道估計。
第2圖係表示TD-SCDMA資料架構之一例子之示意圖。資料以無線訊框130、132...等序列來傳送，每一無線訊框具有10毫秒(millisecond，ms)的持續時間。每一無線訊框劃分成兩個次訊框134及136，且每一次訊框具有5ms的持續時間。每一次訊框由7個時間槽TS0 138、TS1 150...等等所組成，且每一時間槽具有0.675ms的持續時間。每一時間槽包括4個部分：具有144個晶片持續時間之中置碼152、在中置碼152之前及之後具有352個晶片持續時間的兩個資料欄位154及156、以及接下來具有16個晶片期間的保護區158。中置碼152載有已知資料且由接收器所使用，以執行通道評估。根據在上鏈與下鏈之每一者上的流量，在每一次訊框(例如134或136)中之7個時間槽(TS0、TS1...等等)可劃分於上鏈與下鏈流量之間。
在一些應用中，UL協同處理器100可支援TD-SCDMA Release 4 384kbps UE等級的需求及性能。UL協同處理器100最高可支援890kbps的資料速率且最多可支援每一次訊框的5個時間槽。每一時間槽可具有最多2個實體通道，且每一實體通道之展頻係數可以是16、8、4、2、或1。UL協同處理器100也可支援HS-SICH之CRP，其是高速共享資訊通道，用來發送高速資料之回授資訊。
TD-SCDMA規格的實體通道(除了隨機存取通道(Random Access Channel，RACH)及HS-SICH之外)具有大於或等於10ms之TTI持續時間。隨機存取通道之TTI持續時間可以是5ms、10ms、或20ms。UL協同處理器100支援RACH及HS-SICH的CRP。可以軟體來實施HS-SICH之BRP。
UL協同處理器100支援CCTrCH的BRP旁路模式。此允許軟體應用繞過硬體BRP且直接傳送資料至CRP之輸入。可由硬體來支援RACH及HS-SICH的CRP。
第3圖係表示TD-SCDMA上鏈傳輸路徑160之高階架構例子之示意圖。如第3圖所示，上鏈傳輸路徑160之輸入包括來自DSP之BRP/CRP配置參數、旁路模式中來自DSP之CRP資料、以及來自DSP之BRP資料。UL傳輸路徑160劃分成3個主要運算成分：
‧UL BRP前端處理(傳輸通道處理)162：此包括CRC附加及通道編碼。UL BRP前端處理162之輸出信號儲存在TTI記憶體168中。
‧UL BRP後端處理164：此包括剩餘BRP區塊，例如TrCH交錯、速率匹配、位元擾亂(Bit-scrambling)、第二交錯器(Interleaver)以及實體通道映射。UL BRP後端處理164之輸出信號儲存在傳輸訊框記憶體170中。BRP後端之處理以訊框速率來排程。
UL RBP前端處理162及UL BRP後端處理164共同稱為UL BRP硬體172。
‧UL CRP 166：此包括調變、展頻、位元擾亂、以及實體通道功率加權及叢發群格式化(burst formatting)。傳送至UL CRP 166之輸入信號由UL BRP後端處理器164儲存在傳輸訊框記憶體170中，或者當處於BRP旁路模式時由DSP軟體直接寫入至傳輸訊框記憶體170。此CRP處理之輸出信號，在傳送至輸入/輸出埠之前，先傳送至加速器110(第1圖)之內部記憶體或先進先出緩衝器。
在此敘述中需注意，根據上下文，在圖示中的功能方塊可表示一個處理步驟或實施處理步驟之硬體模組。例如，第3圖之方塊162可表示UL BRP前端處理162或者用來完成UL BRP前端處理的一個UL BRP前端處理器162(硬體)。方塊172可表示UL位元速率處理硬體172或者用來完成位元速率處理之UL位元速率處理器硬體172。同樣地，方塊166可表示UL晶片速率處理166或者用來完成UL晶片速率處理之UL晶片速率處理器166。
在一些應用中，UL BRP硬體172藉由寫入至BRP觸發暫存器而被致能。DSP軟體可保證，BRP輸入信號及參數在寫入至觸發暫存器之前已到達硬體。CRP處理166藉由寫入至時間槽觸發暫存器而被致能。軟體可保證在寫入至時間槽觸發暫存器(slot trigger register)之前，UL BRP硬體172已完成(在旁路模式的情況下，所有資料已到達訊框記憶體170)且時間槽配置參數也已到達硬體。
高效率無線訊框等化實施
下文敘述一種用於TD-SCDMA系統的高效率無線訊框等化實施。在UL BRP前端處理162(例如通道編碼)與UL BRP後端處理(例如交錯處理)之間，還包括無線訊框等化(Radio Frame Equalization，RFE)處理。RFE處理包括塞填(pad)一傳輸通道之輸入位元序列，以確保輸出信號可分割成具有一決定數量(selected number)(Fi )之相同大小資料段落。此塞填可依照TD-SCDMA之3GPP規格來執行。
在一些應用中，UL BRP前端處理162可包括用於通道編碼且包括通道編碼之資料的初始處理，而UL BRP後端處理164可包括資料交錯以及資料後續處理。UL BRP前端處理162根據與TTI相等之訊框速率來處理資料，而UL BRP後端處理164則根據10ms之訊框速率來處理資料。無線訊框等化處理有助於匹配UL BRP前端處理162與UL BRP後端處理164之訊框速率。
例如，通道編碼器174(其為UL BRP前端處理器162之一部分且顯示於第4圖)根據TTI傳送資料至TTI記憶體168。當TTI=10ms時，通道編碼器174每隔10ms，傳送傳輸通道編碼區塊至TTI記憶體168。當TTI=20ms，通道編碼器174每隔20ms，傳送傳輸通道編碼區塊至TTI記憶體168，以此類推。當具有多個有效的傳輸通道時，通道編碼器174在與傳輸通道相關連之每一傳輸時間間隔內傳送一編碼區塊至TTI記憶體168。在此敘述中，術語“傳輸通道編碼區塊”係表示由通道編碼器174所輸出且每隔一段預設時間(在此例子中為10ms)寫入至TTI記憶體168之資料區塊，且與術語“傳輸方塊”不同，“傳輸方塊”是關於在由7層開放式通訊系統互聯參考模型(Open System Interconnection Reference Model)所規範之媒體存取控制(Media Access Control，MAC)次層與實體層(Physical Layer，Layer 1)之間資料傳輸的基本單元。
例如，假設具有兩個有效的傳輸通道：傳輸通道1與傳輸通道2，且假設傳輸通道1使用TTI=40ms，而傳輸通道2使用TTI=20ms。一開始，在時間T=0時，通道編碼器174傳送關於傳輸通道1之第一傳輸通道編碼區塊以及關於傳輸通道2之第一傳輸通道編碼區塊至TTI記憶體168。在時間T=20ms時，通道編碼器174傳送關於傳輸通道2之第二傳輸通道編碼區塊至TTI記憶體168。在時間T=40ms時，通道編碼器174傳送關於傳輸通道1之第二傳輸通道編碼區塊以及關於傳輸通道2之第三傳輸通道編碼區塊至TTI記憶體168，等等。在資料儲存在TTI記憶體168後，資料以10ms之訊框速率由TTI記憶體168被讀出。
相同大小資料段落的數量是依據傳輸時間間隔(TTI)，TTI可以是10ms、20ms、40ms、或80ms。在每一傳輸通道編碼區塊中，對於10ms、20ms、40ms、及80ms之TTI，相同大小資料段落的數量分別是1、2、4、及8。在一些實施中，每一傳輸通道編碼區塊之資料段落數量是根據TTI來計算，且資料段落數量決定了基於一既定的傳輸通道編碼區塊有多少位元需要被填入，下文將更詳細的討論。在一些實施中，TTI係由較高階之軟體所決定，此軟體可能直到在UL BRP中的進一步下傳(downstream)才可利用。因此，以上述方式實施TTI記憶體架構使得期望數量之填入位元可加入至既定的傳輸通道編碼方塊而不需知道TTI值是有幫助。
第4圖係說明部分UL BRP後端處理164之實施示意圖。在RFE處理期間，來自UL BRP前端處理162之資料根據TTI需求而儲存在TTI記憶體168。即，每一傳輸通道編碼區塊邏輯性地劃分為適當數量之資料段落，且被塞填之最後資料段落之大小等於其他資料段落之大小。第一交錯器180所讀取儲存在TTI記憶體168之資料段落，其中，第一交錯器180用來擾亂將被傳送之資料段落的次序，以防止在傳輸期間鄰近資料片段的遺失。第一交錯器180提供資料至速率匹配單元182，速率匹配單元182係藉由重複或移除位元來調整資料速率，以使得傳輸資料速率匹配。第4圖之UL BRP路徑之詳細下傳階段敘述於美國臨時申請案61/008,345。在第4圖之例子中，TTI值192對於TTI記憶體168而言是不可用的，直到速率匹配單元182為止，其中，速率匹配單元182可接收來自較高階軟體之TTI值192。如第4圖所示，上鏈BRP後端處理164更包含位元擾亂184、中間訊框記憶體186、第二交錯器188與實體通道映射190。
根據3GPP TS25.222技術規格(第3代合作夥伴計劃、技術規格組織無線存取網路、多工處理及通道編碼(TDD))，無線訊框大小等化是塞填輸入位元序列，以保證輸出信號可以分割成Fi 個相同大小的資料段落。資料段落之數量(Fi )是依據傳輸時間間隔(TTI)。例如，假使TTI=10ms，Fi =1；假使TTI=20ms，Fi =2；假使TTI=40ms，Fi =4；假使TTI=80ms，Fi =8。
無線訊框大小等化之輸入位元序列以Ci1 、Ci2 、Ci3 、...、CiEi 來表示，其中，i是TrCH數量，Ei是輸入位元數量。輸出位元序列則以ti1 、ti2 、ti3 、...、tiTi 來表示，其中，Ti 是輸出位元數量。輸出位元序列可由下述獲得：tiK =cik for k=1...Ei ；以及tiK ={0,1}for k=Ei +1...Ti 假使Ei <Ti 其中，Ti =Fi *Ni ；以及Ni 是在大小等化後每一段落之位元數量。
第5A、5B、5C、及5D圖係表示部分之TTI記憶體168示意圖，其中，Fi 分別等於1、2、4、及8。例如，第5A圖係說明單一段落(Fi =1)之傳輸通道0至傳輸通道2。第5B圖係說明2個段落(Fi =2)之傳輸通道0至傳輸通道2。第5C圖係說明4個段落(Fi =4)之傳輸通道0至傳輸通道2。第5D圖係說明8個段落(Fi =8)之傳輸通道0至傳輸通道2。雖然只顯示前三個傳輸通道編碼區塊，但是TTI記憶體168可包括更多區塊且可以是任何大小。傳輸通道編碼區塊大小可根據資料、CRC位元、以及執行於資料上的編碼演算來變化。因此，除了能被TTI值除盡的複數傳輸通道編碼區塊，1到7位元中任何一者可能需要填入在每一傳輸通道編碼區塊之末端。因此，用來填入的位元數量會依據傳送通道編碼方塊大小以及TTI值來確定。
如上所討論，在TTI記憶體168階段之後，可能無法得知TTI值。因此，為了計算在TTI記憶體168階段之後的資料段落數量，上傳(upstream)階段(例如在TTI記憶體168之後的階段)應具有關於在TTI記憶體168中編碼位元之總大小以及TTI值本身之資訊，以計算填入位元之數量。此步驟給設計加入了複雜性。可選擇地，在TTI記憶體168之前，可執行無線訊框等化。但是為了實行此方式，可能需要編碼方塊之總大小與TTI值來計算填入位元。需要額外的的邏輯操作來計算資料段落數量以及在TTI記憶體168上實施由編碼器所提供之資料的相關塞填。
申請人認為，TTI記憶體168之架構可被開發來給輸入資料序列之塞填提供簡單的解決方案。特別的是，申請人認為，由於TTI記憶體168為位元組排列，此適當的塞填可獨立於TTI值而被計算。TD-SCDMA標準指定塞填可以0或1來執行。然而，藉由在記憶體中使用隨機非初始化的0/1，產生了一個問題(即不關心填入的位元為“1”還是“0”)。由於資料經過許多階段，包括第一及第二交錯器，在下傳階段(例如在傳輸訊框記憶體170)識別填入的位元變得困難。這需要許多的硬體驗證操作以自交錯的位元流中識別填入的隨機0/1位元。因此，申請人認為以全部為0或全部為1之塞填對下傳處理有幫助。此減少了在硬體驗證的複雜性。儘管申請人選擇0來塞填，1可同樣地被使用。
返回利用記憶體組織來促使相對簡單的塞填概念。申請人領會由於TTI記憶體310為位元組排列，可藉由識別資料末端以及填滿(pad out)下一位元組來適當地塞填傳輸通道編碼區塊，而不需知道TTI值。由於下一傳輸通道編碼區塊將處於下一位元組之起始，填滿下一位元組邊界將恰當地塞填一傳輸通道編碼區塊，而不需顧慮使用的TTI。
編碼器以一位元流提供位元至TTI記憶體168。因此，為了恰當地塞填傳輸通道編碼區塊，此邏輯操作包括計算有多少位元已被傳送至TTI記憶體168的機制。一旦一傳輸通道編碼區塊已被儲存在TTI記憶體168中，此邏輯操作自此傳輸通道編碼區塊之末端起加入0至下一位元組邊界。此方法提供了正確的塞填，而不需較貴的回授邏輯電路及硬體以根據所接收的TTI來計算被填入之位元數量，其中，此所接收的TTI只在下傳階段後可利用。
第6圖是TTI記憶體架構之例子，其致能無線訊框大小等化之額外位元填入，而不需使用關於TTI值之資訊。TTI記憶體168包括記憶列200a、200b、200c...等等，其共同以200來表示。每一記憶列200具有8個位元。當通道編碼器174將編碼資料寫入TTI記憶體168時，通道編碼器174將填入位元加入至最後記憶列之末端。在第6圖中，符號“E”表示資料位元，而符號“0”表示填入位元。
例如，假使傳輸通道#0之傳輸通道編碼區塊具有33位元，通道編碼器174將32個資料位元寫入至4個記憶列200a至200d，將1個資料位元寫入至記憶列200e，且將7個填入位元(例如”0”位元)寫入至記憶列200e。假使傳輸通道#1之傳輸通道編碼區塊具有11位元，通道編碼器174將8個資料位元寫入至1個記憶列200f、將3個資料位元寫入至記憶列200g、且將5個填入位元寫入至記憶列200g。假使傳輸通道#2之傳輸通道編碼區塊具有8位元，通道編碼器174將8個資料位元寫入至1個記憶列200h，而不需寫入額外的填入位元。假使傳輸通道#3之傳輸通道編碼區塊具有6位元，通道編碼器174將6個資料位元寫入至1個記憶列200i且將2個填入位元寫入至記憶列200i。
在每一傳輸通道編碼區塊中的位元數量可以介於數個位元至數千個位元。在不同的傳輸通道編碼區塊中的位元數量可以不同，且對於相同傳輸通道而言，在傳輸通道編碼區塊中的位元數量可在不同時間期間上變化。
藉由配置TTI記憶體168為具有複數記憶列(每一記憶列具有8位元)，藉由總是在一記憶列之末端加入填入位元，以及總是在下一位元組邊界開始下一傳輸通道編碼區塊，當加入填入位元時，就不需要使用關於TTI值之資訊。對於每一傳輸通道而言，資料位元加上填入位元之總數量將總是可被段落數量Fi 除盡，因此，滿足TD-SCDMA標準之無線訊框大小等化需求。
當傳輸通道編碼區塊資料自TTI記憶體168被讀出時，DSP軟體將指明在每一傳輸通道之位元數量、與此傳輸通道相關之TTI值。例如，在第6圖之例子中，假使傳輸通道#0所使用的TTI=40ms，段落數量Fi 等於4。在40ms的期間，第一交錯器180需要讀取資料位元以及複數填入位元，使得位元的總數能被4除盡。由於具有33個資料位元，在40ms的期間，第一交錯器180可讀取33個資料位元及3個填入位元，即總共讀取36個位元(36=9*4)。第一交錯器180在第一個10ms期間讀取9個資料位元，在第二個10ms期間讀取9個資料位元，在第3個10ms期間讀取9個資料位元，且在第4個10ms期間讀取6個資料位元及3個填入位元。
如另一例子，假使傳輸通道#0所使用的TTI=80ms，段落數量Fi 等於8。在80ms的期間，第一交錯器180需要讀取資料位元以及複數填入位元，使得位元的總數能被8除盡。由於具有33個資料位元，在80ms的期間，第一交錯器180可讀取33個資料位元及7個填入位元，即總共讀取40個位元(40=5*8)。第一交錯器180在第一個至第六個10ms期間讀取5個資料位元、在第七個10ms期間讀取3個資料位元及2個填入位元、且在第八個10ms期間讀取5個填入位元。
BRP-CRP介面及訊框記憶體架構
下面敘述BRP-CRP介面及訊框記憶體架構。在一些實施中，上鏈路徑160之功能劃分於在DSP核心122上執行的軟體與上鏈協同處理器100之間。上鏈協同處理器100可處理在計算上的繁重任務。
參閱第7圖，表格1概述了上鏈協同處理器100所支援的實體通道以及對於不同實體通道這些任務如何在硬體與軟體之間劃分(參閱行206)的列表。例如，對於一專屬實體通道(Dedicated Physical Channel，DPCH)而言，資料符元之BRP及CRP可由硬體來執行，而控制符元之BRP由軟體來執行且控制符元之CRP由硬體來執行。對於一實體隨機存取通道(P-RACH)而言，隨機存取識別碼之BRP與CRP可由軟體來執行，而隨機存取通道資料之BRP及CRP由硬體來執行。
如上所述，可實施介於位元速率處理與晶片速率處理之間的介面，使得BRP後端處理器162、晶片速率處理器166、以及軟體可共享傳輸訊框記憶體170，而不需使用仲裁器來仲裁對傳輸訊框記憶體170之存取。
如第3圖所示，上鏈位元速率處理器(UL BRP)硬體172提供進一步由上鏈晶片速率處理器(UL CRP)166來處理的資料。上鏈位元速率處理器硬體172將資料寫入至傳輸訊框記憶體170，且上鏈晶片速率處理器166自傳輸訊框記憶體170讀出資料。因此，UL BRP硬體172之硬體與UL CRP 166之硬體需要對傳輸訊框記憶體170進行存取。此外，來自DSP核心122之軟體需要對傳輸訊框記憶體170進行讀出及寫入。因此，三個個別的實體(稱為控制者)需要對傳輸訊框記憶體170存取，導致可能的匯流排衝突。習知的處理匯流排衝突的方法是實施匯流排仲裁器，其執行期望的匯流排仲裁機制。例如，第8圖係表示用來解決可能發生匯流排衝突之記憶體存取的習知方式。
在第8圖之例子中，傳輸訊框記憶體220被三個控制者來存取：UL BRP硬體222、UL CRP硬體224、DSP軟體226。為了在不同控制者(每一控制者企圖同時存取傳輸訊框記憶體220)之間仲裁，仲裁器228實施仲裁機制來決定哪一衝突的控制者被分配到匯流排以存取傳輸訊框記憶體220。實施仲裁228對晶片設計可能會增加複雜性與成本。實施仲裁機制需要複雜的演算規則，來保證沒有控制者急需匯流排存取，而保證高優先處理獲得優先權。
參閱9圖，其表示一記憶體介面，其消除以匯流排仲裁器來操控多個控制器存取傳輸訊框記憶體的需求。傳輸訊框記憶體170使用雙埠記憶體來實施，其允許兩個控制者的同時存取，因此，減少了可能發生的多個衝突中之一者。此雙埠傳輸訊框記憶體170可由UL BRP硬體172、UL CRP硬體166、以及DSP軟體232來存取。
申請人認為，三個控制者的本質可用來消除剩下的衝突，因此，雙埠記憶體可由三個控制者來存取而沒有匯流排仲裁的需求。UL BRP硬體172對傳輸訊框記憶體170進行寫入，但不自傳輸訊框記憶體170讀出。UL CRP硬體自傳輸訊框記憶體170讀出，但不對傳輸訊框記憶體170進行寫入。DSP軟體232對傳輸訊框記憶體170進行寫入也自傳輸訊框記憶體170讀出。藉由將UL BRP硬體172連接至雙埠記憶體170之第一輸出/輸入埠234且將UL CRP硬體166連接至雙埠記憶體170之第二輸出/輸入埠236，可消除介於此兩控制者之間的衝突。藉由在輸出/輸入埠234及236之間分享DSP軟體232，DSP軟體232與UL BRP硬體172共享寫入權利，而與UL CRP硬體166共享讀出權利。
申請人認為，DSP軟體232瞭解硬體控制者172及266對傳輸訊框記憶體170進行讀出與寫入的消息，但硬體控制者172及166並不瞭解DSP軟體或另一硬體控制者對傳輸訊框記憶體170之存取的消息。因此，藉由當軟體控制者偵測到對應的硬體控制者正存取匯流排時將軟體控制者程式化以遵從硬體控制者，且藉由劃分輸出/輸入埠234及236之間的硬體控制者，此三個控制者可存取傳輸訊框記憶體170，而不需任何匯流排仲裁需求。
在一些實施中，可加入一簡單電路以執行硬體讀出或寫入獲得第一優先權的策略(例如硬體可總是假定其具有匯流排存取)。假使偵測到UL BRP硬體172需要對傳輸訊框記憶體170進行寫入存取，DSP軟體232將被阻止不能對傳輸訊框記憶體170進行寫入。同樣地，假使決定UL CRP硬體166需要對傳輸訊框記憶體170進行讀出存取，DSP軟體232將被阻止不能對傳輸訊框記憶體170進行讀出。其中，上行路鏈BRP硬體172可使用固定算法來執行位元速率處理，上鏈CRP硬體166亦可使用固定算法來執行晶片速率處理，且DSP軟體232使用可更新的軟體編碼所指定的算法來執行位元速率處理以及晶片速率處理。
第10圖說明用來執行硬體優先權策略之電路之示意圖。UL BRP硬體172經由多工器242透過第一輸出輸入埠234來對傳輸訊框記憶體170進行存取，而UL CRP硬體166經由多工器244透過第二輸出輸入埠236來對傳輸訊框記憶體170進行存取。DSP軟體232經由多工器242透過第一輸出輸入埠234來對傳輸訊框記憶體170進行寫入存取，且經由多工器244透過第二輸出輸入埠236來對傳輸訊框記憶體170進行讀出存取。
因為DSP軟體232知道硬體何時讀取或寫入且內在地避免本身同時讀出或寫入，包含多工器242及244對於執行此策略是有益處的，因其可簡化認證。例如，假使DSP軟體232正確執行，額外邏輯操作則是多餘且不必要的。然而，假使DSP軟體232錯誤地操作，此邏輯操作提供自動防止故障危害機制(failsafe mechanism)以執行此策略。因此，第10圖之邏輯操作可用來驗證DSP軟體232正確操作以及/或提供一額外量測以保證此期望的策略正被執行。在一些實施中，除非BRP DONE選擇信號246為高位準，多工器242允許UL BRP硬體172執行寫入存取，此時多工器242將允許DSP軟體232對傳輸訊框記憶體170執行寫入存取。同樣地，除非CRP DONE選擇信號248為高位準，多工器244允許UL CRP硬體166執行寫讀出存取，此時多工器244將允許DSP軟體232對傳輸訊框記憶體170執行讀出存取。
第11A及11B圖係表示TD-SCDMA訊框架構。每一訊框具有10ms的持續時間且劃分成2個5ms的次訊框，第11A圖顯示了一個次訊框。TD-SCDMA訊框之兩次訊框是相同的。每一次訊框被劃分成7個時間槽，以0至6來標示。每一時間槽不是分配給下鏈傳輸(以向下箭頭表示)就是分配給上鏈傳輸(以向上箭頭表示)。在一些實施中，第一時間槽(時間槽0)一直分配給下鏈傳輸，且第二時間槽(時間槽1)一直分配給上鏈傳輸。在第一與第二時間槽之間具有一切換點。例如。在第11A圖中，時間槽均衡地分配在下鏈與上鏈傳輸之間。在第11B圖中，第一與最後時間槽分配給下鏈，而剩餘的5個時間槽分配給上鏈。當上鏈傳輸需要較多的頻寬時，例如自行動裝置至基地台的上載操作，在第11B圖中的分配則是較合意的。時間槽的動態分配有助於在非對稱傳輸時的適應性。
申請人認為，藉由安排由UL BRP硬體172所寫入以及由UL CRP 166所讀取的記憶體來反應TD-SCDMA訊框的時間槽架構，可提供效率高的實施應用。
參閱第10圖，傳輸訊框記憶體170被劃分成兩個訊框緩衝器，例如訊框緩衝器A 250以及訊框緩衝器B 252，訊框緩衝器A 250與訊框緩衝器B 252中之每一者具有對應TD-SCDMA訊框之複數時間槽的複數段落(例如254a、254b)。訊框緩衝器A 250包括第一訊框之複數段落(例如254a、254b、254c等等，共同以254來表示)，訊框緩衝器B 252包括第二訊框之複數段落(例如256a、256b、256c等等，共同以256來表示)。每一訊框被劃分成2個次訊框(例如258a及258b)，以反映TD-SCDMA訊框架構。每一次訊框被劃分成5個相異段落TS1-TS5，例如，對應5個可動態配置給上鏈的時間槽(有效時間槽)。
在一些應用中，訊框緩衝器A 250以及訊框緩衝器B 252中之每一者的大小為1760位元組，且訊框緩衝器A平均地劃分為2個次訊框。在一次訊框內，每一時間槽(以及在一時間槽中每一實體通道)的位址(或位置)固定，且分配給每一時間槽的段落大小為176位元組。藉由使用時間槽的固定記憶體位址，對於既定時間槽而言，能更方便決定寫入哪一記憶體段落或是從哪一記憶體段落讀出資料。
假使UL BRP硬體172或DSP軟體232分配到一特定時間槽，硬體或軟體則知道哪一記憶體段落是在對應時間槽期間內被寫入將傳輸的資料。同樣地，假使CL CRP 166或DSP軟體232知道哪一記憶體段落被讀取，以獲得特定時間槽之傳輸資料。例如，假使一無線裝置上鏈傳輸使用時間槽TS1及TS3但沒有使用時間槽TS2、TS4、及TS5，UL BRP硬體172與DSP軟體232將與時間槽TS1及TS3相關之資料分別寫入至記憶體段落254a及254c，跳過記憶體段落254b。
在第10圖中，傳輸訊框記憶體170包括至少兩訊框的複數段落。具體地，訊框緩衝器A 250儲存第一訊框之資料，訊框緩衝器B 252是儲存第二訊框之資料。儲存兩訊框之資料在訊框記憶體170中是有益的，因為在上鏈處理期間，UL BRP硬體172與UL CRP 166可同時寫入和讀出不同訊框之資料。
例如，當UL BRP硬體172在一既定時間間隔期間內寫入第一訊框之資料至訊框緩衝器A 250時，UL CRP 166自訊框緩衝器B 252讀取在前一時間間隔內由UL BRP硬體172所寫入且對應前一訊框之資料。在下一時間間隔，UL BRP硬體172將對應第二訊框之資料寫入訊框緩衝器B 252，且UL CRP 166將自訊框緩衝器A 250讀取資料，以獲得第一訊框。以這種方式，UL BRP硬體172及UL CRP 166可同時對不同的訊框緩衝器進行讀取及寫入，以避免對傳輸訊框記憶體170之相同位置執行的每一讀取與寫入。這種A-B緩衝器機制在UL CRP 166完成讀取訊框資料之前，能防止UL BRP硬體172對傳輸訊框記憶體170過度寫入。
在一些實施中，A-B訊框緩衝器機制的管理由DSP軟體232來操控。DSP軟體232可決定UL BRP硬體172之輸出是寫入訊框緩衝器A 250還是寫入訊框緩衝器B 252。同樣地，DSP軟體232決定UL CRP 166之輸入是自訊框緩衝器A 250讀出還是自訊框緩衝器B 252讀出。在一些實施中，於BRP旁路模式的情況下，DSP軟體232可直接傳送CRP輸入資料至傳輸訊框記憶體170。當傳送此CRP輸入資料時，DSP軟體232根據次訊框數量及時間槽數量來選擇目標位址(例如訊框緩衝器A或訊框緩衝器B)與選擇訊框記憶體之位址偏移。
在一些實施中，UL BRP硬體172與UL CRP硬體166配置為控制對應元件是對訊框緩衝器A-B中哪一者進行讀取及寫入。第10圖所示的記憶體排佈能促使相對簡單且有效的架構，其能利用TD-SCDMA標準所提供之靈活性。
在一些實施中，記憶體段落TS1-TS5中之每一者更劃分成兩個或更多個實體通道，每一通道與一獨立的傳輸編碼(例如偽隨機(Pseudo-random，PN)編碼)相關聯。即，時間槽可被以兩相異編碼所編碼的資料共享。此反映出TD-SCDMA標準之分時以及分碼之技術特性。
第12A及12B圖表示在一時間槽中實體通道位元之結構。如圖所示，每一時間槽可以兩種模式來安排。第12A圖表示使用兩實體通道的記憶體段落254。此記憶體結構用於展頻係數2、4、8、或16。此展頻係數是晶片對基頻資訊速率的比率。當實體通道之展頻係數大於1時，時間槽可用的記憶體平均地劃分成兩實體通道。例如，記憶體段落254劃分成兩個區段255a及255b，每一區段對應一個實體通道。在一時間槽內，每一實體通道之位址(或位置)固定，且分配給每一實體通道之區段大小為88位元組。藉由使用實體通道之固定記憶體位址，對於既定的實體通道而言，能更方便判斷對哪一區段(例如255a或255b)執行資料寫入或資料讀出。
記憶體區段255a及255b可儲存冗餘位元257，其中，冗餘位元之數量對應控制通道位元與展頻係數之數量。在一些實施中，UL CRP 166忽略冗餘位元257。
在此具有4個可能的例子(對於所有4個例子，如第12A圖所示，實體通道0(Ph#0)及實體通道1(Ph#1)起始於相同的固定位置)：
‧　Ph＃0與Ph#1皆有效
‧　只有Ph#0有效(Ph#1無效)
‧　只有Ph#1有效(Ph#0無效)
‧　Ph#0與Ph#1皆無效
例如，在一對應的時間槽期間，實體通道0可用來傳輸第一資料，而第一資料儲存在記憶體段落之位置0-87。在既定的時間槽期間，實體通道1可用來傳輸第二資料，而第二資料儲存在記憶體段落之位置88-175。第一資料與第二資料使用相異的編碼來傳送。
第12B圖表示僅使用單一實體通道的記憶體段落。時間槽可利用的記憶體被單一實體通道使用。假使展頻係數為1，則在時間槽內將只有一個實體通道(Ph#0)。UL CRP 166忽略冗餘位元257。例如，實體通道0在對應之時間槽期間內用來傳送資料，而此資料儲存在記憶體段落之位置0-175。
應可知，記憶體段落之大小以及如何根據實體通道來劃分資料段落僅是一個示範例，而也可使用其他結構。此外，儘管在第12及12B圖所示之記憶體段落中兩個實體通道是可利用的，但也可使用任何數量之實體通道。
DSP軟體232可選擇性地基於實體通道或時間槽來塞填資料。此提供了在傳輸訊框記憶體170內以任何需要之順序塞填資料的能力。例如，在多個CCTrCH之情況下，DSP軟體232可提供CRP資料給第一CCTrCH，而BRP硬體提供CRP資料給第二CCTrCH。
CRP架構及程式流程
下文敘述CRP架構，其致能一靈活且方便的方法，以控制程式流程。如上關於第1圖之說明，DSP核心122可以UL協同處理器100之控制者身份在操作，且控制UL協同處理器100之操作，以促進由行動裝置至基地台之上鏈傳輸。申請人認為給DSP核心程式設計師提供關於控制在何時以及在何種順序下指定資料自UL協同處理器100傳送之靈活性是有益的，且發展靈活且效率高的架構可便於DSP核心程式設計師控制UL協同處理器100。特別的是，對一軟體程式設計師來說明如何設計UL協同處理器100是相對困難的，尤其是關於處理儲存在傳輸訊框記憶體170之資料。申請人發展出對軟體程式設計師呈現出簡化的架構，其促進健全且靈活的程式設計平台。
第13圖表示一UL CRP核心260(其為UL CRP 166之一部分)以及許多配置元件來促進靈活的介面，以允許DSP軟體232以靈活且高效率之方法來控制UL CRP核心260。如上所述，UL CRP 166是可靠的，尤其是讀取由UL BRP硬體172所寫入之訊框以及更進一步處理將由數位基頻處理器120所傳輸之訊框。
在一些實施中，一TD-SCDMA訊框之每一次訊框具有最多5個關於上鏈的有效時間槽。配置暫存器262儲存關於當處理每一上鏈時間槽之資料時，UL CRP核心260如何被配置的資訊。
提供暫存器組來儲存關於每一有效時間槽之時間槽配置參數。在此實施中，由於具有最多5個上鏈的有效時間槽，因此，5個暫存器組用來儲存5組時間槽配置參數。此5個暫存器組分別為TS配置組A 264、TS配置組B 266、TS配置組C 268、TS配置組D 270以及TS配置組E 272。每一暫存器組包括相關時間槽之配置資訊(例如264a、266a、268a、270a、272a)。特別的是，每一TS配置組儲存一參數列表，其敘述對應時間槽之資料應如何被處理。關於CRP之參數列表(例如264b、266b、268b、270b、272b)可包括，例如，每一實體通道之展頻係數、擾亂編碼、功率控制資訊、以及功率調整係數。每一配置組可包括關於UL CRP 166的所有必要資訊，以處理對應的時間槽。此外，每一TS配置組包括一觸發欄位(trigger field，例如264c、266c、268c、270c、272c)，每一TS配置組更包含參數欄位(例如欄位264b、266b、268b、270b、272b)。每一TS配置組更包含次訊框編號欄位。TS配置組A 264更包含有效TS配置A之欄位246a，TS配置組B 266、TS配置組C 268、TS配置組D 270、以及TS配置組E 272亦分別包含有效TS配置B之欄位266a、有效TS配置C之欄位268a、有效TS配置D之欄位270a、有效TS配置E之欄位272a。下文將詳細說明。
配置資訊告知UL CRP 166如何處理在對應時間槽內待傳送之資料。例如，儲存在每一TS配置之參數配置UL CRP 166所使用之演算法，以處理儲存在相關次訊框的資料。為了簡化UL CRP 166之軟體概觀，申請人發展出一佇列觸發(queue trigger)方案，以提供一靈活機制來設計如何順序時間槽(例如，UL CRP處理之時間槽應如何順序)以及每一時間槽應用哪一參數。
處理時間槽的順序係由一觸發FIFO 274所控制，其可實施作為一標準先進先出佇列，決定哪一TS配置組被用來在特定時間槽內處理資料。例如，圖示之觸發FIFO 274在第一輸出位置儲存TS配置A、接著儲存TS配置E以及TS配置C，其表示TA配置組A將使用來處理一時間槽，接著使用TS配置配組E來處理一時間槽，藉著再使用TS配置配組C來處理一時間槽等等。應在既定時間內處理哪一時間槽(例如TS0、TS1...或TS6)可由DSP軟體來決定。
無線裝置所使用的有效時間槽數量可隨著不同裝置而變化，且也可根據在無線裝置上執行的軟體來變化。例如，行動電話可使用時間槽TS1及TS5用於上鏈之操作。因此，在第13圖之例子中，TS配置組A及E可使用於當前訊框(以分別在處理TS1及TS5時用來配置CRP)，且TS配置組C可使用給隨後的訊框(以在處理隨後訊框之TS2時用來配置CRP)。儲存在觸發FIFO 274之TS配置組群被提供至一多工器276，其選擇哪一TS配置組提供至CRP核心260以做處理。如第13圖所示，上鏈CRP核心260輸出訊號IRQ。
更進一步說明，在一些例子中，一無線裝置可分配5個有效時間槽TS1、TS2、TS3、TS5、及TS6用於上鏈操作。TS配置組A、B、C、D、及E可用來配置UL CRP核心260，以分別處理與時間槽TS1、TS2、TS3、TS5、及TS6相關之資料。在一些例子中，一無線裝置可分配5個有效時間槽TS1、TS2、TS3、TS4、及TS5用於上鏈操作。TS配置組A、B、C、D、及E可用來配置UL CRP核心260，以分別處理與時間槽TS1、TS2、TS3、TS4、及TS5相關之資料。在一些例子中，一無線裝置可分配3個有效時間槽TS4、TS5、及TS6給上鏈。TS配置組A、B、C、D、及E中的三個可用來配置UL CRP核心260，以分別處理與時間槽TS4、TS5、及TS6相關之資料。
對於每一有效時間槽而言，UL CRP核心260透過多工器(例如第10圖之242及244)接收來自傳輸訊框記憶體170之資料以及根據儲存在選擇之TS配置組內的參數傳送資料。時間槽配置組以一順序被寫入至觸發FIFO 274，而在此順序中，在TS配置組內的相關觸發暫存器(例如264c)被致能(例如設定較高或其他預設觸發值)。一旦觸發暫存器被致能，相關TS配置組(例如TSA、TSE、或TSC)被寫入至觸發FIFO且因而被處理。因此，觸發的順序成為在相關時間槽內資料的順序，且觸發FIFO 274控制複數有效配置組中何者在任一既定時間內控制UL CRP核心260。
UL CRP核心260之輸出在傳送至DSP核心122之前，可傳送至UL協同處理器100之內部記憶體278。內部記憶體278可以是32字元深的輸出FIFO 278。一旦輸出FIFO 278包含16-位元字元之最高叢發數量(burstable number)例如4字元，DSP直接記憶體存取控制器125被告知，其開始傳送資料至DSP記憶體。此程序可以其他適當的方法來完成。
因此，配置暫存器262及觸發FIFO 274允許一軟體發展者定義大致在任何時間的理想配置，且接著藉由在既定順序上致能相關觸發來選擇每一時間槽對應哪一配置。第13圖之架構的一個優點是在配置與實際實體時間槽之間沒有固定(hard-coded)關係，此允許軟體動態地決定哪一參數應用在哪一時間槽。例如，不需要使用第一TS配置組A 264來配置CRP核心260，以處理關於5個有效時間槽中第一者(例如第10圖之TS1)的資料，但可使用第一TS配置組A 264來配置CRP核心260以處理有效時間槽中的任一者(例如第10圖之TS1至TS5)。
在一些實施中，用於不同時間槽的TS配置組的順序可能具有一限制。在一些例子中，選擇性地接續使用TS配置組A至E以處理一訊框內的複數時間槽。因此，在兩時間槽TS2及TS3內傳送資料之行動電話中，TS配置組A可用於TS2而TS配置組B可用於TS3，或者TS配置組B可用於TS2，而TS配置組C可用於TS3(不使用TS配置組A)。在此例子中，此行動電話可能無法支援TS2來使用TS配置組B以及無法支援TS3來使用TS配置組A。
應能領會複數TS配置組可一次全部被寫入，且接著以不同的順序被觸發，或者TS配置組的一些次組(subset)可被多次寫入且被多次觸發。藉由每當複數配置組為可利用時允許軟體將複數配置組寫入，假使配置是可利用的，軟體可一次寫入所有的5個有效配置以減少在CRP硬體166與DSP軟體32之間的互相影響。然而，為了在參數無效的情況下能維持靈活度，可一個接著一個寫入配置組，且接著以既定順序來觸發。
第1圖所示的晶片配置可使用在一無線裝置，例如移動台(例如智慧手機(smart phone)或個人數位助理(Personal Digital Assistant，PDA))，其遵從TD-SCDMA標準以及/或寬頻碼分多址存取(W-CDMA)標準。
第14圖是一無線網路280之例子示意圖，其中，一無線裝置或移動台252(在一些通訊標準中也稱為使用者設備)包括第1圖之數位基頻處理器120以及加速器110，且一傳送器(稱為手機基地台284)用來致能對一手機網路的上鏈傳輸。數位基頻處理器120以及加速器110可組成一積體電路之一部分(例如一無線晶片組)，且設置在移動台282之電路板上。此手機網路可將移動台282連接至其他裝置，例如其他移動台286。
應可瞭解，本發明之觀點樣態可單獨使用、結合使用，或者以前文所討論之實施例中未指明的配置變化來使用，因此不將本申請案限制在前文或圖示所提出之細節以及元件配置。
雖然前文以討論一些例子，但其他實施或應用也可在後述申請專利範圍之精神內。此處所敘述之本發明之多種樣態可以多種方法方法來實施。例如，前述的多種元件可以硬體、韌體、軟體、或其結合來實施。第6圖之TTI記憶體架構並不限制使用在上鏈傳輸，可用於其他目的。多個控制者共享雙埠記憶體而不需使用仲裁器來仲裁對雙埠記憶體存取(如第9圖所示)，可使用於其他系統。時間槽配置組及觸發FIFO(如第13圖所示)在控制器與資料處理器之不同配置種類下可用來提供靈活度。在第9圖之例子中，傳輸訊框記憶體170可由被多個控制器所存取之其他記憶體來取代，BRP硬體172、CRP硬體166、以及DSP軟體232可以其他種類的控制者來取代。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．UL協同處理器
110．．．加速器
120．．．數位基頻處理器
122．．．DSP核心
124．．．快取記憶體
125．．．DSP直接記憶體存取
126．．．SRAM
128．．．系統RAM
130、132．．．無線訊框
134、136．．．次訊框
138、150．．．時間槽
152．．．中置碼
154、156．．．資料欄位
158．．．保護區
160．．．UL傳輸路徑
162．．．UL BRP前端處理
164．．．UL BRP後端處理
166．．．UL CRP
168．．．TTI記憶體
170．．．傳輸訊框記憶體
172．．．UL BRP硬體
180．．．第一交錯器
182．．．速率匹配
200a、200b、200c、200d、200e、200f、200g、200h、200i．．．記憶列
200．．．專屬實體通道
202．．．資料符元
204．．．控制符元
206．．．行
208．．．實體隨機存取通道
210．．．隨機存取識別碼
212．．．隨機存取資料
220．．．傳輸訊框記憶體
222．．．UL BRP硬體
224．．．UL CRP硬體
226．．．DSP軟體
228．．．仲裁器
232．．．DSP軟體
234、236．．．輸出/輸入埠
242、244．．．多工器
246．．．BRP DONE選擇信號
248．．．CRP DONE選擇信號
254a、254b、254c、256a、256b、256c．．．記憶體段落
258a、258b．．．次訊框
254．．．記憶體段落
255a、255b．．．記憶體區段
257．．．冗餘位元
260．．．UL CRP核心
262．．．配置暫存器
264．．．TS配置組A
264a．．．有效TS配置A欄位
364b．．．參數欄位
264c．．．觸發欄位
266．．．TS配置組B
266a．．．有效TS配置B欄位
366b．．．參數欄位
266c．．．觸發欄位
268．．．TS配置組C
268a．．．有效TS配置C欄位
368b．．．參數欄位
268c．．．觸發欄位
270．．．TS配置組D
270a．．．有效TS配置D欄位
270b．．．參數欄位
270c．．．觸發欄位
272．．．TS配置組E
272a．．．有效TS配置E欄位
272b．．．參數欄位
272c．．．觸發欄位
274．．．觸發FIFO
276．．．多工器
278．．．內部記憶體
280．．．無線網路
282、286．．．移動台
284．．．手機基地台
第1圖表示晶片架構之例子。
第2圖表示TD-SCDMA資料架構之例子。
第3圖表示TD-SCDMA上鏈傳輸路徑之高階架構例子。
第4圖表示部分之BRP後端處理。
第5A~5D圖表示部分TTI記憶體之示意圖。
第6圖表示TTI記憶體架構之示意圖。
第7圖表示具有實體通道範例表之表單。
第8圖表示關於記憶體存取之習知解決例子。
第9及10圖表示介於UL BRP與UL CRP之間的介面示意圖。
第I1A及11B圖表示TDSCDMA訊框架構之例子。
第12A及12B表示訊框記憶體之段落之例子。
第13圖說明使用時間槽配置欄位之晶片速率處理器之例子。
第14圖表示無線通訊系統之例子。
168．．．TTI記憶體
200a、200b、200c、200d、200e、200f、200g、200h、200i．．．記憶列

Claims (25)

  1. 一種無線通訊方法，該方法適用於實施無線訊框等化且遵從一通訊標準之一無線通訊裝置中，其中，該通訊標準指定一傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數，該方法包括：將一傳輸通道之一通道編碼資料區塊儲存至一記憶體中，其中，該記憶體包括複數記憶列，且每一該記憶列具有2M 個位元；假使該通道編碼資料區塊具有複數位元且該等位元不是2M 的整數倍時，在該通道編碼資料區塊之末端後儲存一或多個填入位元至該通道編碼資料區塊所佔用之一最後記憶列之末端；以及以複數相等大小之段落自該記憶體讀取該通道編碼資料區塊以及該等填入位元。
  2. 如申請專利範圍第1項所述之無線通訊方法，其中，該通訊標準包括時分-同步碼分多址存取與寬頻碼分多址存取中至少一者。
  3. 如申請專利範圍第1項所述之無線通訊方法，更包括對於每一有效傳輸通道而言，在每一與各自該有效通道相關之傳輸時間間隔，儲存該有效傳輸通道之一通道編碼資料區塊至該記憶體。
  4. 如申請專利範圍第1項所述之無線通訊方法，其中，T0等於10毫秒且M等於3。
  5. 如申請專利範圍第1項所述之無線通訊方法，其 中，儲存一或多個填入位元之步驟包括儲存位元值均等於0之一或多個填入位元、儲存位元值均等於1之一或多個填入位元以及儲存具有隨機位元值之一或多個填入位元中至少一者。
  6. 如申請專利範圍第1項所述之無線通訊方法，其中，在該通道編碼資料區塊之末端後儲存一或多個填入位元至該通道編碼資料區塊所佔用之該最後記憶列之末端的步驟的執行不需計算被儲存之該等填入位元之數量。
  7. 一種無線通訊方法，包括：以在每一傳輸時間間隔內一編碼資料區塊之速率來儲存編碼資料至一記憶體，其中，該傳輸時間間隔是選擇自一預設數值組，該記憶體包括複數記憶列，且每一該記憶列具有預設數量之位元，該預設數量之位元是根據該預設數值組來決定；對於該編碼資料區塊之末端非對應於該編碼資料區塊所佔用的一最後記憶列之末端之每一該編碼資料區塊而言，在該編碼資料區塊之末端後儲存一或多個填入位元至該編碼資料區塊所佔用之一最後記憶列之末端，使得該最後記憶列由部分之該編碼資料區塊與一或多個填入位元所填滿；以及以一或多個相等大小段落來讀取該編碼資料區塊及該等填入位元，其中，該每一傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數，該每一記憶列之該預設數量為2M 。
  8. 如申請專利範圍第7項所述之無線通訊方法，其中，儲存該編碼資料區塊之步驟、儲存該等填入位元之步驟、以及讀取該編碼資料區塊以及該等填入位元之步驟遵從時分-同步碼分多址存取標準與寬頻碼分多址存取標準中至少一者。
  9. 如申請專利範圍第7項所述之無線通訊方法，更包括在一輸入資料上執行位元速率處理前端處理，以產生該編碼資料。
  10. 如申請專利範圍第7項所述之無線通訊方法，更包括在讀取自該記憶體之複數資料段落上執行位元速率處理後端處理。
  11. 如申請專利範圍第7項所述之無線通訊方法，其中，在該編碼資料區塊之末端後儲存一或多個填入位元至該編碼資料區塊所佔用之該最後記憶列之末端的步驟的執行不需計算被儲存之該等填入位元之數量。
  12. 一種無線通訊裝置，包括：一記憶體，包括複數記憶列，每一該記憶列具有一預設數量之複數位元；一第一電路，用以將與一無線傳輸鏈相關之一傳輸通道的複數資料區塊儲存至該記憶體，以及對於具有複數位元且該等位元之數量非該預設數量之整數倍的每一該資料區塊而言，該第一電路在該資料區塊之末端後儲存一或多個填入位元至該資料區塊所佔用之一最後記憶列之末端；以及一第二電路，以複數相等大小之段落自該記憶體讀取 該資料區塊以及該等填入位元，其中，該第一電路遵從一通訊標準，該通訊標準指定該傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數，且每一該記憶列包含個2M 位元。
  13. 如申請專利範圍第12項所述之無線通訊裝置，其中，對於與該無線傳輸鏈相關之每一有效傳輸通道而言，該第一電路在與各自該有效通道相關之每一傳輸時間間隔內，儲存一資料區塊至該記憶體。
  14. 如申請專利範圍第12項所述之無線通訊裝置，其中，T0等於10毫秒且M等於3。
  15. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第二電路在每一該預設時間間隔T0內自該記憶體讀取一資料段落。
  16. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第一電路在該等資料區塊後儲存該等填入位元至該記憶體，且不需執行計算要在該等資料區塊之末端後所儲存之該等填入位元之數量之操作。
  17. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第一電路與該第二電路遵從時分-同步碼分多址存取標準。
  18. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第一電路包括一通道編碼器。
  19. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第一電路包括一位元速率處理前端處理單元。
  20. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第二電路包括一交錯器，用以交錯來讀取自該記憶體之資料。
  21. 如申請專利範圍第12項所述之無線通訊裝置，其中，該第二電路包括一位元速率處理前端處理單元。
  22. 如申請專利範圍第12項所述之無線通訊裝置，其中，儲存一或多個填入位元包括儲存位元值均等於0之一或多個填入位元、儲存位元值均等於1之一或多個填入位元、以及儲存具有隨機位元值之一或多個填入位元中至少一者。
  23. 一種無線晶片組，用以處理上鏈傳輸之資料，包括：一傳輸時間間隔記憶體，包括複數記憶列，每一該記憶列具有一預設數量之複數位元；一位元速率處理前端處理單元，對於每一有效傳輸通道而言，在每一傳輸時間間隔將一編碼資料區塊儲存至該傳輸時間間隔記憶體，且對於具有複數位元且該等位元之數量非該預設數量之整數倍的每一該編碼資料區塊而言，該位元速率處理前端處理單元在該編碼資料區塊之末端後儲存一或多個填入位元，以填滿該編碼資料區塊所佔用之一最後記憶列；以及一位元速率處理後端處理單元，以一或多個相等大小之段落自該傳輸時間間隔記憶體讀取每一該編碼資料區塊以及相關之該等填入位元，其中，該位元速率處理前端處理單元遵從一通訊標準，該通訊標準指定該傳輸時間間隔為T0*2N 毫秒，T0表 示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數，且每一該記憶列之該預設數量為2M 。
  24. 如申請專利範圍第23項所述之無線晶片組，其中，該位元速率處理前端處理單元在該編碼資料區塊之末端後儲存一或多個填入位元，以填滿該編碼資料區塊所佔用之該最後記憶列，且不需執行執行計算要在該等編碼資料區塊之末端後之該等填入位元之數量之操作。
  25. 一種無線通訊裝置，包括：一記憶體，包括複數記憶列，每一該記憶列具有一預設數量之複數位元；一第一電路，以每一傳輸時間間隔一編碼資料區塊之速率來儲存編碼資料至該記憶體，其中，該傳輸時間間隔是選擇自一預設數值組；儲存裝置，將複數填入位元儲存至該記憶體，其中，對於該編碼資料區塊之末端非對應於該編碼資料區塊所佔用的一最後記憶列之末端之每一該編碼資料區塊而言，在該編碼資料區塊之末端後儲存該等填入位元至該編碼資料區塊所佔用之該最後記憶列之末端，而不需計算該等填入位元之數量；以及一第二電路，以一或多個相等大小之段落自該記憶體讀取該編碼資料區塊以及該等填入位元，其中，該第一電路遵從一通訊標準，該通訊標準指定該傳輸時間間隔為T0*2N 毫秒，T0表示一預設時間間隔，N表示在由0至M的範圍中的任一整數，M表示一正整數，且每一該記憶列之該預設數量為2M 。
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