TWI383679B

TWI383679B - 像素偏斜補償裝置與方法

Info

Publication number: TWI383679B
Application number: TW94145077A
Authority: TW
Inventors: Victor Odryna; Barry Mansell; Mark Desmarais; Robert Gilgen
Original assignee: Avocent Huntsville Corp
Priority date: 2004-12-20
Filing date: 2005-12-19
Publication date: 2013-01-21
Also published as: MY143611A; TW200644637A

Description

像素偏斜補償裝置與方法

本發明係為一種像素偏斜補償裝置與方法。

發明背景

信號偏斜為高速通訊和視訊信號傳輸上眾所周知的特徵。信號偏斜也出現於今日電腦網路普及的多數雙絞纜線對。概略言之，偏斜為資料原先係同時傳輸，但資料於不同信號線的到達時間不匹配。偏斜係經由通過不同纜線對的傳播速率不同所造成。如此典型又係由成對信號線的不同扭絞率所造成。具有較緊密扭絞率的成對信號線造成信號傳播較長距離。含有雙絞線對的纜線經蓄意設計，讓不同對間有不同的扭絞率來減少信號線對間的串擾。

於數位視訊監視器應用用途中，類比視訊信號係藉電腦透過雙絞線纜線對而傳輸至視訊監視器。通常，由電腦所傳輸的視訊信號為類比視訊信號被分解成為視訊信號的分色。典型地，用於加成式彩色顯示器，類比視訊信號係被分解成為紅、綠及藍分色。紅、綠、藍(RGB)視訊信號各自包含一個特定像素的子像素資料。容後詳述，典型類比視訊信號的各個分色被分解成為一系列接續的像素時間。像素時間單純為從一個像素起點至下一個像素起點所經歷的時間週期。此值不可與像素數目混淆。像素數目於本內文係相當於接受處理的主動像素數目。於從電腦傳輸期間，RGB視訊信號係於雙絞線信號線對的不同集合傳輸。

於電腦用途上，今日最常用的雙絞線纜線對為分級為CAT5E、CAT6等的四芯線UTP(未加鞘套雙絞線對)。當視訊信號係於此等型別的UTP纜線上傳輸時，因纜線的偏斜造成視訊子像素係以不同相位到達。對長的纜線而言，偏斜誤差可能為數個像素時間。若此等子像素呈現於視訊監視器上，則由於於視訊監視器上的實體未校準，則顯示品質將變得極差。此種實體未校準直接促成與子像素相關聯的偏斜幅度。與視訊信號相關的偏斜必須被去除，來顯示正確的複合視訊信號於視訊監視器上。

一種已知補償信號偏斜之方法涉及將實體延遲加至較早到達的子像素。實體延遲要求延遲元件，諸如液晶(LC)電路或蜿蜒延遲線。但使用實體延遲來校正整個偏斜有某些非期望的特徵。典型地，設計來補償大量偏斜的實體延遲元件的實體大，可能限制通過該延遲元件的信號頻寬。此等實體延遲元件也要求複雜的控制機制，俾便將該延遲匹配與特殊纜線架設相關聯的偏斜。由於此等問題，此等實體延遲元件的成本不貲。

本發明意圖涵蓋不同的子像素信號偏斜補償之道。本發明並未單純仰賴實體延遲來補償偏斜。但容後詳述，小量實體延遲可用來與本發明之其它態樣結合來去除偏斜。

於今日之多項應用中，UTP纜線係用來從電腦傳輸類比視訊信號至數位顯示監視器。數位顯示監視器使用某種形式的類比至數位(A/D)轉換器(或稱作為ADC)來將類比視訊信號轉換成為數位信號。

一種A/D轉換之概略方法係以極高比率來取樣輸入的類比信號(過度取樣)，然後數位處理取樣信號來獲得數位信號資訊。但於目前的電腦視訊速率，此種方法由於處理此等信號特有的高速而當用於數位顯示器時變成駭人地昂貴。結果，數位監視器典型係以形成的相同速率來取樣該類比視訊流，換言之，同步取樣。用於同步取樣，必須從接收得的視訊信號所含的資訊，來重新形成取樣時鐘。常見鎖相迴路(PLL)電路係用於藉PLL鎖定至接收得的水平同步(Hsync)信號所產生的時鐘相位。所產生的時鐘頻率通常係設定於每條掃描線的像素時間數目，而非像素數目。

於此等習知數位顯示監視器中，A/D轉換器電路理想上係於視訊信號的最穩定點，來取樣輸入的類比視訊信號。此等數位監視器使用於相同相位的單一時鐘，來取樣全部三個RGB類比視訊信號。典型地，此種取樣時間約為各個像素的中心，而非接近像素邊緣，來具有良好的低雜訊比，且達成代表性的顯示結果。至少有兩種方式，此等數位監視器可用來調整取樣時間，俾便達成最佳結果。早期數位監視器包括手動調整機制。於此等監視器中，使用者手動調整取樣時間，直到達成最高品質的圖像為止。目前監視器包括信號處理電路和結構，其允許自動作相位調整(經常伴有使用者想要調整監視器的顯示之手動凌駕自動相位調整之上)。此種自動相位調整係使用技藝界所習知且實作的封閉迴路回授電路和信號處理技術來實作。此項技術之一種常見形式係將不同的相位調整值應用至輸入信號。於每次應用後，檢查影像品質，當全部相位調整值經過測試之後，選定最大的品質良好樣本區中心，換言之，亦即具有最小雜訊區中心來作為正確相位調整值。習知相位調整技術說明於美國專利案6,140,881；6,597,370及6,522,365。

此等習知數位顯示監視器通常係經由相當短的UTP纜線來連接至電腦。結果，所造成的像素偏斜典型係小於一個像素時間。因像素偏斜短，故經由於數位監視器的ADC調整單一取樣時鐘的相位，可達成滿意的顯示。

但當隔開視訊監視器與視訊源的UTP纜線長時發生重大問題。於此等情況下，像素偏斜大於一個像素週期。結果，並無任何對單一取樣時鐘相位的調整可消除或補償由該視訊監視器所接收的類比視訊信號中的全部偏斜。本發明可補償如此大規模的偏斜而無需使用實體延遲元件。如此比較習知偏斜補償方法可達成顯著優點。

發明概要

於最高層次，可將本發明視為一種補償像素偏斜之二步驟式辦法。於第一步驟，接收的視訊信號像素基本上經時間偏移，讓各個子像素的起點和終點係與其它子像素的起點和終點校準。換言之，於偏斜補償的第一步驟結束時，接收的視訊信號的各個分量(例如紅、綠和藍)的像素邊緣彼此校準。於偏斜補償的第二階段，像素進一步經過時間偏移，因此例如與時間週期1相應的紅像素係校準與時間週期1相應的綠子像素和藍子像素。於第二階段的輸出，產生所接收的類比視訊信號的數位呈現而無偏斜。

換言之，本發明為一種二步驟式偏斜補償裝置和方法，其中第一步驟為像素內偏斜補償步驟，而第二步驟為像素間偏斜補償步驟。如此處使用，「像素內偏斜」一詞為一個分色的像素時間起點與第二個分色的像素時間起點間的分隔，此處該二像素時間至少彼此部分重疊。「像素間偏斜」一詞為一個分色的像素時間起點與第二個分色的像素時間起點間的分隔，此處該二像素時間並未彼此重疊。如此，像素內偏斜與像素間偏斜間之差異在於第一分色與第二分色之像素時間的重疊數量。

圖式簡單說明

第1圖為典型雙絞線纜線對之略圖，顯示信號線對的不同扭絞率；第2圖為時序圖，顯示通過纜線諸如第1圖之實例纜線，視訊信號分色之相對傳播時間和偏斜實例；第3圖為方塊圖，顯示使用實體延遲來補償信號偏斜之習知辦法；第3A圖為時序圖，顯示紅、綠和藍類比視訊信號及代表性取樣時間；第4圖為時序圖，顯示典型類比視訊信號；第5圖為方塊圖顯示本發明之第一具體實施例；第6圖為時序圖，顯示根據本發明之具體實施例，於像素解除偏斜的第一階段後之像素校準；第7圖為時序圖，顯示根據本發明之具體實施例，於像素解除偏斜的第二階段後之像素資料校準；第8圖為本發明之第二具體實施例之方塊圖；第9圖為本發明之第三具體實施例之方塊圖；以及第10圖為本發明之第四具體實施例之方塊圖。

較佳實施例之詳細說明

現在參考第1圖，典型組成雙絞線信號線對所組成的纜線，讓各信號線對係以不同比率來扭絞。不同的扭絞率用來減少成對信號線間的串擾量。於第1圖所示代表性纜線中，絞線對1、2和3係以不同扭絞率扭絞。須注意成對間的扭絞率差異於第1圖中誇張顯示僅供舉例說明之用。第二對具有最高扭絞率，接著分別為第一對和第三對。為了讓類比視訊信號可透過第1圖之纜線傳輸，類比視訊信號係由紅、綠和藍的三個分色所組成。於所示實例中，紅分色係經第一雙絞線對傳輸。而綠分色和藍分色分別係經第二雙絞線對和第三雙絞線對傳輸。

通常對於雙絞線對，扭絞率愈高，則傳播時間愈長。因此於第2圖所示實例中，第三對具有最短傳播時間，而第一對具有最長傳播時間。

第2圖顯示通過纜線諸如第1圖所示纜線，紅、綠和藍分色之相對傳播時間(並未照比例繪製)。因綠分色係經由具有最高扭絞率的第二對傳輸，故綠分色的傳播時間(G)11為最大，以t_G 指示。同理，因藍分色係經由具有最低扭絞率的第三對傳輸，故藍分色的傳播時間(B)10為最短且係等於t_B 。紅分色的傳播時間(R)12顯示為t_R ，t_R 係介於綠分色11和藍分色10的傳播時間之間。

如第2圖驗證，紅、綠和藍視訊信號的到達時間差異為可量測的時間差。分色間的傳播時間差典型稱作為像素偏斜。舉例言之，綠分色與藍分色之傳播時間(G)11與傳播時間(B)10間之差為綠分色與藍分色間的偏斜。此種時間差於第2圖中標示為SKEW_G _B 13。紅分色與綠分色之傳播時間間的偏斜標示為SKEW_G _R 15。也可判定紅分色與藍分色間的傳播時間偏斜，於第2圖顯示為SKEW_R _B 14。

於大部分用途，於視訊信號經雙絞線對傳輸的大部分用途中，纜線長度皆相當短。此等情況下，視訊信號間的偏斜係少於一個像素週期。結果如第3圖所示，實體延遲元件23、24及25加至纜線的接收端來補償像素的偏斜。實體延遲元件23、24及25典型係含括於數位視訊監視器30內部。但該等元件於第3圖之視訊監視器顯示於外側以供舉例說明之用。但實體延遲元件23、24及25係於雙絞線纜線對的視訊監視器30該端。第3圖中，紅、綠和藍分色分別顯示為信號對20、21及22。當紅、綠和藍視訊信號到達纜線的視訊監視器末端時，其通過實體延遲元件23、24及25。加諸於紅、綠和藍分色信號的延遲量為可變。

於最早數位顯示器中，視訊監視器30有手動調整，允許視訊監視器30的使用者來調整由實體延遲元件23、24及25所加諸的實體延遲量，俾便達成最佳顯示效果。較為複雜的數位顯示監視器利用信號處理來自動調整由實體延遲元件23、24及25所加諸的實體延遲量。視訊監視器30可經控制線29(可能為多數控制線)來控制實體延遲元件23、24及25的實體延遲量。因此等用途中像素偏斜的最大量係小於一個像素時間，故實體延遲元件23、24及25各自產生等量延遲。然後紅、綠和藍分色的延遲版本分別經由線26、27及28進送至視訊監視器30。然後視訊監視器30將類比紅、綠和藍分色視訊信號轉換成數位信號。類比至數位轉換為數位顯示器技藝界人士已知的標準A/D轉換程序。將實體延遲加諸紅、綠和藍分色，可有效偏移此等分色的取樣時間。因各分色間的最大偏斜係小於一個像素時間，故取樣時間經調整讓A/D轉換器於類比像素資料最接近匹配正確像素資料的時間點來取樣三個分色。

第4圖顯示典型類比視訊信號分色31相對於時間之作圖。如前文討論，像素時間32單純為從一個像素起點至下一個像素起點的時間。

第3A圖顯示到達數位平板顯示監視器之類比紅、綠、藍色彩信號，其中最大偏斜量係小於一個像素時間。紅、綠和藍分色的像素資料分別顯示為紅色R1、R2及R3；藍色B1、B2及B3；以及綠色G1、G2及G3。當原先傳輸像素資料時，像素資料R1、G1及B1係彼此校準。但於通過雙絞線纜線對後，此像素資料變成偏斜少於一個像素時間。數位顯示監視器通常係經由於像素時間的約略中點來取樣接收的類比視訊信號來執行A/D轉換處理程序。第3A圖中，取樣時間顯示為ST1，ST1係與像素B3的約略中點校準。

若類比至數位轉換程序發生於ST1，則A/D轉換器將取樣B3和R3。但轉換器將取樣G2而非取樣G3。當此資訊顯示於數位監視器上時，使用者觀視的相應像素包括像素資料B3、R3和G2，而非正確的像素資料B3、R3和G3。結果，與此等視訊信號相關聯的像素偏斜造成呈現於視訊監視器上的整體視訊影像的降級。使用手動控制或自動控制實體延遲元件23、24及25，類比視訊信號RGB到達視訊監視器30的時間可延遲等量，故A/D轉換處理程序現在係基於於取樣時間ST2取得的樣本。於ST2取得的樣本將獲得像素資料B2、R2和G2。如此由視訊監視器30的使用者觀視的與此種樣本相應的個別像素將包括像素資料B2、R2和G2。下一個樣本係恰在一個像素時間之後取樣，下一個樣本含有像素資料B3、R3和G3。藉此方式，實體延遲元件23、24及25可適當補償當最大偏斜少於一個像素時間時的像素偏斜。

第3圖所示的偏斜補償辦法於最大像素偏斜係大於一個像素時間時並不適用。該等情況下，三個分色的像素資料未曾校準，故RGB視訊信號可同時取樣來獲得正確的像素資料集合(例如像素資料R1、G1和B1)。本發明可補償最大偏斜係大於一個像素時間時的像素偏斜。如此大規模的偏斜典型係發生於雙絞線纜線對比較連接個人電腦與視訊監視器的標準視訊纜線遠更長的應用用途。纜線愈長，則感應的視訊信號愈偏斜。如此，需要有對如此較大規模偏斜問題的解決之道。

第5圖為本發明之一個實施例之方塊圖，其中欲消除大規模的偏斜(亦即大於一個像素的偏斜)。於此實施例中，類比紅、綠、藍彩色視訊信號分別係對應於信號線40、41和42。紅、綠、藍信號線40、41和42將類比像素資料耦接入類比至數位轉換器(ADC)43、44及45。ADC 43、44和45於不同時間取樣接收的類比視訊信號來消除像素內偏斜。取樣時鐘49產生時鐘信號，該時鐘信號進送至相移器46、47和48。相移器46、47和48又依據於信號線40、41和42接收得的個別分色相關的偏斜量，來調整得自取樣時鐘49的時鐘信號相位。來自相移器46、47和48的時鐘輸出用作為ADC 43、44及45個別的取樣時鐘。

於ADC的輸出，視訊信號現在經過數位化。然後數位化之視訊信號於信號線52、53和54傳輸至像素偏斜補償電路的第二部分。於較佳實施例中，像素偏斜補償電路的第二部分係使用場可規劃閘陣列(FPGA)元件59實作。FPGA 58係作為三個現在已經數位化的分色的各個分色的可變長度FIFO(先進先出)緩衝器。此種構件具有緩衝器的可調整深度設定值，其允許兩個最快速信號來與最慢信號校準。須瞭解對各個子像素通道可用作為可變長度FIFO的任何元件或元件集合皆可取代FPGA 58。較佳ADC 43、44及45屬於輸出時鐘信號或選通信號的型別，該時鐘信號或選通信號可用來指示何時呈現於其輸出的資料為穩定，且準備接收為由ADC輸出的數位資訊的下一個可用集合。若干較佳實施例中，ADC 43、44及45為類比裝置公司(Analog Devices)(麻省諾伍德)製造的類比至數位轉換器，部件號碼AD9884A。但預期任何適當的類比至數位轉換器電路皆可用來達成本發明所述目的。一旦ADC 43、44及45已經數位化類比視訊信號，則ADC可於信號線52、53和54輸出該數位信號予FPGA 58。典型地，信號線52、53和54為由數根個別信號線所組成的並聯匯流排。ADC 43、44及45經由進送選通信號於信號線55、56和57而選通於信號線52、53和54的數位化視訊信號進入FPGA。當FPGA 58接收到信號線55、56或57的選通信號時，FPGA 58將相應的數位化資訊讀取入FPGA 58的暫存器或暫存器串列。

第6圖說明數位化像素資料如何由ADC 43、44及45呈時間之函數輸出。數位化像素資訊例如係單純顯示為R5、G4、B8等。各個區塊表示組成藉ADC輸出的數位化像素資料資訊的多個個別位元。因用來於ADC 43、44及45取樣類比信號的時鐘對各個子像素通道已經個別偏移相位，故駐在於FPGA 58內部的數位化像素資料可從一個分色至另一個分色有效同步化。換言之，像素內的偏斜已經被去除。舉例言之，使用第6圖所示之代表性資料，數位化像素資料R3、G1及B6被有效儲存於FPGA 58的第一暫存器集合。於得自ADC 43、44及45的下一個串列選通後，數位化像素資料R4、G2和B7被選通入FPGA 58的第一個暫存器集合，而數位化像素資料R3、G1和B6則被有效偏移至FPGA 58的下一個暫存器集合。此項處理程序於FPGA 58內部持續至整合像素校準控制60命令FPGA 58來輸出數位化像素資料於信號線61為止。信號線61實際上為n條個別信號線。影像處理器/視訊驅動器59接收已經藉FPGA 58解除偏斜的視訊信號。影像處理器/視訊驅動器59隨後輸出數位視訊資訊於有m根個別信號線的信號線62上。

第7圖顯示像素間偏斜已經從第6圖所示的像素資料中去除後，各個子像素通道的像素資料。於第7圖中，先前未校準的像素資料經過時間偏移，故像素1個別的紅、綠和藍像素資料(亦即R1、G1和B1)共同校準。對各個其它像素亦同。

於第5圖之方塊圖中，影像處理器/視訊驅動器59為影像處理器電路與驅動數位視訊監視器耦接至信號線62所需的視訊驅動器組合的代表性區塊。若有所需，此種視訊驅動器可從影像處理器分開。但於較佳實施例中，預期影像處理器也含有驅動視訊監視器本身的電路。目前較佳的影像處理器/視訊驅動器59為俄勒岡州土拉丁的像素工坊(Pixel Works)製造的影像處理器PW 164A數位顯示控制器積體電路。

影像處理器59監控到達信號線61的數位化視訊資訊，以封閉迴路方式來控制藉相移器46、47和48而於時鐘信號50上感應的相移量。對相移器46、47和48的控制係透過控制線51來進行控制，可實作為各個相移器的分開控制線。對相移器46、47和48的控制允許影像處理器59來個別控制由各個相移器46、47和48所感應的相移數量。藉此方式，影像處理器59個別控制通過相移器46、47和48的取樣時鐘的相位，藉此個別控制ADC 43、44及45取樣類比紅、綠和藍色信號40、41和42的時間。

影像處理器59也結合整合像素校準控制60來使用FPGA 58校準像素間偏斜。再度，影像處理器59監測於信號線61接收的數位化視訊信號。於若干實施例中，整合像素校準控制60可與影像處理器59分開。但於前述目前較佳像素工坊元件中，軟體係於CPU執行，CPU構成影像處理器的一部分而非分開。此種FPGA的再度校準控制使用於大部分新穎數位顯示監視器的自動調整特徵。例如影像於畫面上置中的調整若應用於FPGA 58所特有的個別子像素通道，則也於整合像素層面重新校準此等子像素，讓各個像素於畫面上置中，因而彼此校準。

FPGA以外的電路可用來達成此種像素間校準。舉例言之，畫面校準可以單一總記憶體位址進行，增強控制的軟體可建置可變長度緩衝器，該等可變長度緩衝器可用來補償像素間偏斜。具有最大延遲(如本校準特徵判定)的子像素通道可以最小緩衝器長度建置。下一個最慢子像素通道具有略為較長的緩衝器長度。最後，具有最短傳播時間的子像素通道將具有最長的緩衝器長度。

第8圖顯示本發明之第二實施例。於本實施例中，類比紅、綠和藍視訊信號40、41和42首先通過實體延遲元件70、71和72。此等實體延遲元件為可變，且係處於影像處理器59至控制線73的控制之下。控制線73可實作為三條分開控制線，故影像處理器59可分開控制由實體延遲元件70、71和72加諸類比紅、綠和藍視訊信號的實體延遲量。經由使用可變實體延遲量，實體延遲元件70、71和72的類比輸出可經時間移位，因而消除像素內偏斜。因類比視訊信號中的像素內偏斜已經被消除，故ADC 43、44和45無需於不同時間取樣該等類比信號。結果由取樣取樣時鐘49輸出的時鐘信號可直接用來驅動ADC 43、44和45，而未將任何相移加至該時鐘信號。去除偏斜之第二相位係如前文就第5圖之實施例所述。換言之，像素內的偏斜藉三個可變長度FIFO緩衝器(其較佳實作為FPGA 58)而被去除或補償。

即使實體延遲元件用於第8圖所示實施例，此等實體延遲元件實質上係小於習用來去除與視訊信號傳輸通過雙絞線纜線對相關聯的全部像素偏斜的習知延遲元件。實體延遲元件70、71和72只需要夠大來從類比視訊信號中去除一個偏斜像素時間中之最大者。習知單獨實體延遲元件用來去除像素偏斜，該實體延遲元件必須可去除多達數個偏斜像素的本身。此等要求比較於第8圖所示之實施例所需的實體延遲元件遠更大的元件。

第9圖顯示本發明之另一個實施例。本實施例係類似第8圖所示實施例，但替代使用三個分開ADC元件來轉換類比視訊信號，使用單一ADC元件80，其可同時將三個分開類比信號轉成數位格式。數位化紅、綠和藍視訊信號輸出於信號線52、53和54。如同第5圖和第8圖所示實施例，此等數位化視訊信號不具有像素內偏斜，仍然可含有像素間偏斜。信號線52、53和54上的數位化紅、綠和藍視訊信號係藉選通信號而被選通於信號線81上。然後如前文說明，像素間偏斜係於FPGA 58被去除，FPGA 58係用作為三個可變長度FIFO。

第10圖揭示本發明之又另一個實施例。本實施例中，類比紅、綠和藍視訊信號40、41、42係由ADC 43、44和45所接收。ADC 45係屬於含有內部時鐘產生器的該型類比至數位轉換器，該內部時鐘產生器可使用得自輸入類比視訊信號中之一者提取出的水平同步信號，來產生時鐘信號且輸出時鐘信號。於第10圖所示實施例中，ADC 45於信號線57輸出其時鐘信號，該信號用來選通資料至FPGA 58。時鐘信號57也繫至子像素解除偏斜鎖相迴路(PLL)91的時脈輸出。子像素解除偏斜PLL 91係於RDAC控制裝置93(屬於數位至類比轉換器的RDAC，其輸出呈可變電阻器)的控制之下操作。經由改變RDAC的電阻(例如經由軟體控制而改變電阻)，可改變偏移量。RDAC控制裝置93又藉影像處理器59經由信號線94控制。ADC 45也由影像處理器59經由信號線94控制。ADC 45產生的時鐘信號，通過子像素解除偏斜PLL 91，其變更該時鐘信號的相位，隨後將該時鐘信號傳輸至ADC 44。子像素解除偏斜PLL 91偏移時鐘信號的相位，俾便補償綠信號線41相對於紅信號線40相關聯的偏斜。ADC 45所輸出的時鐘信號也繫至子像素解除偏斜PLL 90，子像素解除偏斜PLL 90係處於RDAC控制裝置92的控制之下。子像素解除偏斜PLL 90變更從ADC 45輸入的時鐘信號的相位，來補償於信號線42到達的藍類比視訊信號相對於信號線40上的紅類比視訊信號相關聯的偏斜。由子像素解除偏斜PLL 90輸出的時鐘信號用來計時ADC 43。RDAC控制裝置92係藉影像處理器59經由控制線94控制。

第10圖所示實施例可免除取樣時鐘產生器的需要，取而代之使用於ADC 45內部的時鐘產生器。由子像素解除偏斜PLL 90和91施加的相移量係從控制信號94而導出。ADC 43、44和45從接收得的類比視訊信號去除像素內偏斜。然後數位化類比視訊信號傳輸至三個可變長度FIFO，三個可變長度FIFO較佳係實作成為單一FPGA元件58。於本較佳實施例中，FPGA 58如前文討論去除像素間偏斜。

雖然已經就目前視為最實用且較佳的實施例說明本發明，但須瞭解本發明非僅限於所揭示的實施例，相反地，本發明意圖涵蓋落入隨附之申請專利範圍之精髓及範圍內之多種修改和相當排列。

1、2、3‧‧‧雙絞線對

10、11、12‧‧‧傳播時間、分色

13、14、15‧‧‧傳播時間差

20、21、22‧‧‧信號對

23、24、25‧‧‧實體延遲元件

26、27、28‧‧‧信號線

29‧‧‧控制線

30‧‧‧數位視訊監視器

31‧‧‧典型類比視訊信號分色

32‧‧‧像素時間

40、41、42‧‧‧信號線

43、44、45‧‧‧類比至數位轉換器(ADC)

46、47、48‧‧‧相移器

49‧‧‧取樣時鐘

50‧‧‧時鐘信號

51‧‧‧控制線

52、53、54‧‧‧信號線

55、56、57‧‧‧信號線

58‧‧‧FPGA、場可規劃閘陣列

59‧‧‧影像處理器/視訊驅動器

60‧‧‧整合像素校準控制

61、62‧‧‧信號線

70、71、72‧‧‧實體延遲元件

73‧‧‧控制線

80‧‧‧ADC元件

81‧‧‧信號線

90、91‧‧‧子像素解除偏斜PLL

92、93‧‧‧RDAC控制

94‧‧‧控制線、信號線

R、G、B‧‧‧像素資料

ST‧‧‧取樣時間

40、41、42．．．信號線

43、44、45．．．類比至數位轉換器(ADC)

46、47、48．．．相移器

49．．．取樣時鐘

50．．．時鐘信號

51．．．控制線

52、53、54．．．信號線

55、56、57．．．信號線

58．．．FPGA、場可規劃閘陣列

59．．．影像處理器/視訊驅動器

60．．．整合像素校準控制

61、62．．．信號線

Claims

一種視訊接收器，包含：輸入用來接收相對於彼此為偏斜的視訊分色；以及耦接至該等輸入的偏斜補償電路，用來對像素內偏斜和像素間偏斜二者解除該視訊分色的偏斜，其中：該像素內偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間至少部分彼此重疊，且該像素間偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間彼此間不重疊。
如申請專利範圍第1項之視訊接收器，其中該偏斜補償電路包括第一補償電路，其可補償與該視訊分色相關聯的像素內偏斜。
如申請專利範圍第2項之視訊接收器，其中該偏斜補償電路包括第二補償電路，其可補償與該視訊分色相關聯的像素內偏斜。
如申請專利範圍第3項之視訊接收器，其中該第一補償電路係耦接至該第二補償電路。
如申請專利範圍第1項之視訊接收器，其中該視訊分色為類比視訊信號。
如申請專利範圍第1項之視訊接收器，其中該視訊補償電路包含類比至數位轉換器。
如申請專利範圍第1項之視訊接收器，其中該視訊補償電路包含多個類比至數位轉換器。
如申請專利範圍第1項之視訊接收器，其中該偏斜補償電路包含可變長度FIFO。
如申請專利範圍第1項之視訊接收器，其中該偏斜補償電路包含場可規劃閘陣列電路。
如申請專利範圍第1項之視訊接收器，其中該偏斜補償電路包括第一補償電路，其係用來根據第一時鐘信號來取樣第一視訊分色；其中該第一補償電路係根據第二時鐘信號來取樣第二視訊分色；以及其中該第二時鐘信號具有與該第一時鐘信號之相位不同的相位。
如申請專利範圍第10項之視訊接收器，其中該第一補償電路係根據第三時鐘信號來取樣第三視訊分色；以及其中該第三時鐘信號具有與該第一時鐘信號的相位和第二時鐘信號的相位不同的相位。
如申請專利範圍第10項之視訊接收器，其中該第一時鐘信號之相位係與該第一視訊分色相關聯的偏斜幅度有關。
如申請專利範圍第12項之視訊接收器，其中該第二時鐘信號之相位係與該第二視訊分色相關聯的偏斜幅度有關。
如申請專利範圍第11項之視訊接收器，其中該第三時鐘信號之相位係與該第三視訊分色相關聯的偏斜幅度有關。
如申請專利範圍第1項之視訊接收器，其中該偏斜補償電路包括第二偏斜補償電路，且產生耦接至視訊顯示器的數位視訊信號。
如申請專利範圍第15項之視訊接收器，其中該視訊顯示器為數位視訊監視器。
如申請專利範圍第1項之視訊接收器，其中該視訊分色包括紅、綠和藍視訊分色。
如申請專利範圍第6項之視訊接收器，其中該偏斜補償電路進一步包含實體延遲元件。
如申請專利範圍第6項之視訊接收器，其中該偏斜補償電路進一步包含多個實體延遲元件。
如申請專利範圍第7項之視訊接收器，其中該偏斜補償電路進一步包含實體延遲元件。
如申請專利範圍第7項之視訊接收器，其中該偏斜補償電路進一步包含多個實體延遲元件。
一種補償像素偏斜之方法，包含下列步驟：接收由分色組成之第一視訊信號集合；產生由分色組成的視訊信號之第二集合，其中該第二視訊信號集合係與該第一視訊信號集合有關，以及其中該第二視訊信號集合中之第一分色之像素資料係與該第二視訊信號集合中的第二分色之像素資料同步；以及產生由分色組成的視訊信號之第三集合，其中該第三視訊信號集合係與該第二視訊信號集合有關，以及其中該第三視訊信號集合的分色像素資料間的時間關係係與該第二視訊信號集合的分色像素資料間的時間關係不同。
如申請專利範圍第22項之補償像素偏斜之方法，進一步包含數位化第一視訊信號集合之步驟。
如申請專利範圍第22項之補償像素偏斜之方法，其中該第二視訊信號集合之像素資料為第一視訊信號集合之像素資料的數位化表示。
如申請專利範圍第22項之補償像素偏斜之方法，進一步包含補償與該第一視訊信號集合中的第一分色相關的像素內偏斜之步驟，其中該像素內偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間至少部分彼此重疊。
如申請專利範圍第25項之補償像素偏斜之方法，進一步包含補償與該第一視訊信號集合中的第一分色相關的像素間偏斜之步驟，其中該像素內偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間彼此不重疊。
一種補償像素偏斜之方法，包含下列步驟：接收由多個分色組成的類比視訊信號；數位化該類比視訊信號；根據具有第一相位的第一時鐘信號來取樣第一分色；根據具有第二相位的第二時鐘信號來取樣第二分色，該第二相位係與第一時鐘信號的相位不同；以及其中該第一時鐘信號相位係與該第一分色的偏斜幅度有關。
一種補償像素偏斜之方法，包含下列步驟：接收紅、綠和藍視訊信號於分開雙絞線對；數位化該紅、綠和藍視訊信號；補償與紅、綠和藍視訊信號相關聯的像素內偏斜，其中該像素內偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間至少部分彼此重疊；補償與紅、綠和藍視訊信號相關聯的像素間偏斜，其中該像素內偏斜係一視訊分色之一像素時間起始與一第二視訊分色之一像素時間起始之間分隔，其中該等兩個像素時間彼此不重疊；以及隨後將補償的紅、綠和藍視訊信號組合成為像素信號。
如申請專利範圍第28項之方法，其中該等像素間偏斜補償步驟係出現於像素內偏斜補償步驟之後。
一種像素偏斜補償電路，包含：視訊輸入，其接收相對於彼此為偏斜的視訊分色；多個類比至數位轉換器，其中各個類比至數位轉換器係耦接至單一視訊輸入，以及其中各個類比至數位轉換器數位化其相關的視訊分色，藉此產生數位化分色集合；多個相移器，各自係耦接至單一類比至數位轉換器，其中該相移器輸出時鐘信號予其相關聯的類比至數位轉換器；耦接至該等多個類比至數位轉換器之輸出的FPGA，其中該FPGA接收該數位化色彩信號集合，且輸出與該數位化色彩信號集合相關的第二數位化色彩信號集合予影像處理器；該影像處理器係耦接至數位視訊監視器，且提供控制資訊予該FPGA。
如申請專利範圍第30項之像素偏斜補償電路，其中該FPGA係作為可變長度FIFO。
如申請專利範圍第30項之像素偏斜補償電路，其中該類比至數位轉換器中之一者輸出信號來指示何時該FPGA欲輸入來自該類比至數位轉換器的數位化分色。