TWI353523B - Processor surrogate for use in multiprocessor syst - Google Patents

Description

1353523 九、發明說明： 【發明所屬之技術領域】 本發明係關於資料處理系統，尤有關多處 【先前技術】 糸統。 在數位電腦之發展中，具有繼續朝向較高性能之傾 向。最近在積體電路（IC)製造技術的發展已製造出較^盘 較快速之IC，錢得現在㈣處㈣為基叙電腦系统且 有較前世代之超級電腦更高的性能。微處理器性能由^ 因素決定，包括時脈速度與資料匯流排寬度。 夕 典型之1C I造商已經能夠在特定微處理器之使用备 °p期間提供其較*速之改版型式。微處理器速度之持巧改 進已經讓使用者能夠以較新、較高速微處理器升級腦 系統。因此能夠將較«、較慢的微處理器從其插槽（socket) 拔除，而將新的、較高速微處理器插入其位置。此種可升 級性之-個例子係為一種微處理器’其能夠與記憶體裝置 於某-速度溝通’但是其内部時脈速度能夠提高成較高的 頻率，如於吳國專利N〇 5,828,869號由了汕如⑽等人所揭 示者。 此種型式之升級已允許於單—處理著增進其 性能。然而新近的電腦架構已較單—處理器系統變得更為 複雜。例如-些電腦架構現在❹多個處判和非均句之 記憶體存取（NUMA)。於此種NUMA系統中，二個或多個 微處理器係連接成環形或連接成網路，而各微處理器係具 有關聯記憶體和可能之一個或多個關聯輸入/輸出裝置。對 92692 5 1353523 1 50、和160可以是包括圖形處理器（graphics processor) ' 乙太網控制器（Ethernet controller)、連接至另一匯流排之 橋接益（譬如由個人電腦互連（Personal Computer Interconnect ’ 簡稱 PCI)小組（Special Interest Group)所訂定“ 者等任何變化的I/O裝置。 處理器110和120使用鏈路控制器而與他們個別之I/O · 裝置溝通’該鏈路控制器遵從HyperTransport™ I/O鏈路 ' 規格’第1.05修訂版，©2003高速傳輸技術企業聯盟 鲁 (HyperTransport Technology Consortium)，當使用 1600 MHz資料率時能夠達成3.2GB/秒之通量（throughput)。 HyperTransport技術為施行於二個獨立單方向線組並以封 包為基礎之鏈路。如此例如鏈路112、114、和116包括輸 出連接和輸入連接。各HyperTransport鏈路名義上為點對 點（point-to-point)，並且連接二個裝置。HyperTransport 鏈 路之鏈（chain)亦能夠用為I/O通道，連接I/O裝置與橋接 器至主系統（host system)。HyperTransport鏈路係設計成用 φ 來傳輸中央處理單元（CPU)、記憶體、和I/O裝置之間高性 能和可擴充（scalable)之互連線。HyperTransport鏈路利用 晶粒上差動端（on-die differential)使用低擺幅差動訊號傳 輸（low swing differential signaling)，以達成非常高之資料 率。HyperTransport鏈路使用可調整頻率和資料寬度以達 成可增減頻寬。 系統100包括關聯於各處理器節點以及分佈於該等節 點之間之記憶體。該系統100係採用快取相關非均勻記憶 92692 1353523 體存取（cache coherent non-uniform memory access ; CC NUMA)架構。CC NUMA架構為非均勻的，其中於系統中 • 之所有記憶體係可被各處理器看到，但是存取時間依據處 〜 - 理器與記憶體之間的實體距離（physical distance)而定。因 此處理器110能夠快速存取DRAM 170，但是於該處理器 11 〇能夠存取DRAM 1 80之前’必須等待記憶體存取請求 . 行經整個鏈路116處理器110和120之間的鏈路116使用 -已知為相關 HyperTransport(coherent Hyper Transport)之特 殊形式之 HyperTransport。 ® 第2圖顯示第1圖之多處理器電腦系統1 〇〇之一部分 200之方塊圖，包括處理器11〇和DRAM 170。處理器11〇 為單晶微處理器’並大體上包括中央處理單元（CPU)202、 記憶體控制器206、標記為“XBAR”之縱橫開關（crossbar switch)208、和用於 HyperTransport 而各自標記為 “HT” 之三個鏈路控制器212、214、和216。CPU 202為處理器， 調適成執行所謂χ86指令組之指令。χ86指令組係根據由鲁 美國加州Santa Clara郡之英特爾公司（intei corporation) 首先製造之8086微處理器之指令組。然而CPU 202包括 許多用於X 8 6程式之高性能執行，複雜功能包括管線 (pipelining)和超純量（SUper scalar)設計。CPU 202 包括至 少一個快取記憶體204 ’用來儲存頻繁使用之資料。例如， CPU 202可包括二個上層（top level)(L1)快取記憶體’一個 用來儲存指令，另一個用來儲存資料，以及一個第二層（L2) 快取記憶體，由指令和資料流所共用。 9 92692 1353523 :己fe'體控制器206為用於處理器n 〇和dram 1 70之 間資料轉移之機構。記憶體控制器從卸載記 憶體2取之起使化和終止化之任務。記憶體控制器206包 括内。IM丁列（queue)，允許外部匯流排至DRAM丨7〇的有效 使用。於其他實施例中，DRAM 17〇可由低階（lower_levei) 記憶體系統所取代，該低階記憶體包括一個或多個額外的. 快取記憶體和主記憶體，亦可由靜態RAM、非揮發性記憶， 體等所取代。 AR 208為父換/多工電路，係設計成耦接匯流排内 部至處理器110。 鏈路控制器212、214、和216分別耦接至外部鏈路 112、 114、和116。鏈路112、114、和116分別包括輸d 通道220、230、和240，以及分別包括輪入通道222、232 矛242。各鏈路控制器212 ' 214、和216遵從

Hypema卿⑽ΤΜΙ/〇鏈路規格，第〗也修訂版，但是額 夕地支援能夠鏈接：個處理"點之HyperT· 相關形式。 μ同時考慮第1和2圖’便能夠看出處理器12〇如何 子取DRAM 17G°對應於記憶體控制器206之處理器120 之自有。己隐體控制器將從其cpu接收記 ::該存取為用於存在於另-節點之記憶後，便透過: 工制4 1者經由相關鏈路π6送出記憶體存取請 ^ ♦理mo。由鏈路控制器216接收該請求封包，並 經由XBAR 208路由（。編啦記憶體控制器鳩。 ]〇 92692 ‘一 θ制°。206會檢核其内部目錄，以瞭解請求之記憶體 =疋否存在於快取記憶體2G4中。若請求之記憶體元件 =子在於决取'己憶11 204巾，則記憶體控制器206會讀取 AM 170 ’並提供所請求之資料元件透過 XBAR 208 和 ·.·路控^器216、經由相關鏈路116而回到處理器12〇。 隹…、:可月匕使用插槽相容（socket-compatible)但是較高 逮之處理益來升級系統⑽，但希望能有更具彈性之升 b種月b力頒不於第3圖中，第3圖係顯示使用依照本 受明之處理器代用品320之多處理器電腦系統300之方塊 :此處所使用 < “多處理器，，意味著具有多於一個的 ，理即點，即或僅有一個處理節點具有實際的。印亦然。 系’.先产300除了節點ρι已由標記為“ si，，之節點所取代外 (該節點S1具有處理器代用α口口 320，❿沒具本身的cup)， 其，係相似於系統1〇〇。於此處所使用之“處理器代用品” 為個插入玲黑占s 1之插槽以取代實際處理器之裝置。藉 由使用處理器代用品32G取代實際處理器，而可在系統· 中使用額外的I/O裝置35〇，而不須花費另一個具有自己 的cpu之實際微處理器。系統3〇〇本質上為單處理器系 、充而可以谷易升級為雙處理器系統。因此系統300為低 成本系統但是具有升級之途徑：可稍後將例如關於第2圖 中所示者之實際處理器插入於由處理器代用品320所使用 之插槽中’以顯著升級電腦系統300之性能。 如於後文中可以瞭解的，處理器代用品—般可以有二 嘍型式：主動型和被動型。二種型式之處理器代用品均和 92692 1】 1353523 Λ & $插槽可相容並且可取代操作於實際微處理 ^之紅作，但是它們所使用之互連線電路之型式並不相 -同。第4圖顯示第3圖之處理器代用品32〇之方塊圖。處 .理器代用品320為被動型代用品，並包括連接 Hypemansport鏈路37〇之輸入訊號至 路380之輸出訊號之第—組導線39〇，以及連接 HyperTransport 鏈路 38〇 之輸入訊號至 HyperTransp〇rt 鏈 路370之輸出δί1唬之第二組導線392。處理器代用品32〇 包括積紐电路端子，對應於譬如第2圖之微處理器之實際 處理器之二個鏈路控制器之端子。 於開機（P〇Wer_UP)後，處理器 310#、測 HyperTransport =路為相關的或非相關的（職_c〇herent)，並協商鍵路上的 資·^傳送速度。目此連接到鏈路37〇之處理器训中之鏈 路控制器將會經由處理器代用品32〇從與1/〇控制器35〇 間之通訊而谓測出鏈路是非相關的。然而，若處理器代用 品稍後用實際的處理器所替代，則於處理器31〇中之鍵路 控制器將偵測到主動節點的存在，並將其組態成相關 路。 處理器代用品320具有如第！圖與第2圖之處理器ιι〇 相同之“足跡（f00tprint)”，也就是說，實際上他可以插入 ^破：入可容置如處理器11〇之實際處理器之插槽。因 里存代用品320將具有如實際處理器之相同積體電 #尺寸。然而該積體電路封裝件將僅包含導線3 ㈣是用於處理器m之其中一種型式之封裝件 92692 12 1353523 係已知為陶瓷微針腳柵格陣列（ceramic micro pin grid array)封農件。欲容置於用於微針腳柵格陣列處理器之插 槽，處理器代用品32()亦將使用相似之微針腳柵格陣列封 裝件。然而，用於大部份訊號之接腳（pin)將不連接，而因 此將存在假（dummy)，，接腳。使用接腳372、374、382、 矛384以提供適當的互連線。陶瓷型封裝件提供在陶瓷材 料内使用多個信號平面形成互連線之機會，以減少寄生損 ^ :否則的話若使用導線架（leadframe)型封裝件，則透過 …&線的使用將會發生寄生損失l〇sws)。可選擇 連接電源和接地接腳以提供適當的接地平面，用來屏蔽射 頻(口明輕射和干擾。值得注意的是，可重新設計處理器代 用320，以匹配用於實際處理器之任何其他封裝件型式 :足跡。並且，若電氣和機械性能足夠的話，亦能用較廉 4貝之有機封裝件替代陶瓷封裝件。 羊。之’處理器代用0口口 320可以容裝在纟31列乘上 陣 1::::形成 '總共具有9 61個接腳之陶究微針腳柵格 3S4 I I 〇 HyPerTra^°^^ ^ 372 ,包括38個接腳’包括4個時脈輸 ::接腳、和32個多工命令/位址"靖入接腳，Γ; 號接腳以差動方式傳導各信號。輸出蜂；I: 亦〇括38個對應接腳，包括4個 ^ ^ ^ φ 已祜4個蚪脈輸出接腳、2個 红制輸出接腳、和32個多工命 . 個 製造處理哭制 貪枓輸出接腳。欲 者藉由連接第-鏈路(鏈路〇) 入接腳和第二鍵路（鍵路】）之控制輪出接聊 92692 13 1353523 〇之恰脈輪入接腳和鏈路丨之斜 鰱政η々夕八人/ 之對應時脈輪出接腳，以及該 鏈路0之多工命令/位址/資 夕Ύ w 、—輸入接腳和該鏈路1之對廡 夕叩W位址/資料輸出接腳，而在封#杜由 " 連線_。亦製造相似之連接咬^封農件内形成内部互 X ^ h 逑接線392,用來連接鏈路1之輸 入至鏈路〇之輸出。值得注音 料i 心的疋，Hypei*Transport之特 徵為❹命令/位址/f料輸出接腳之數目從2對至U對之. =，於其他實施财，可以支援除了上述之“對差動接· 腳外的不同數目之命令/位址/資料接腳。 第5圖顯示依照本發明之另—態樣使用處理器代用品 之多處理器電腦系統500之方塊圖。系統5〇〇包括於節點 P0之實際處理器51〇和於節點sm動形式之處理器代 用品52〇。節點P0和S1係使用相關HyperTransp〇rt鏈路 590而連接在一起。系統5〇〇包括4個"〇裝置，包含標 。己為170 A之I/O裝置530、標記為“I/〇 B，，之1/〇裝 置540、標記為“I/0C”之1/〇裝置55〇、和標記為“ι/〇 °之1/0裝置560。使用個別之非相關HyperTransport鏈 路而將I/O裝置530和540連接至處理器510，以及使用 個別之非相關HyperTransport鏈路592和594而將1/〇裝 置550和560連接至處理器代用品520。系統500亦包括 標記為“DRAM 0”之第一 DRAM 570和標記為“ DRAM Γ’之第二DRAM 580 ’係分別連接至節點p〇和S1。 $統500使用主動處理器代用品520，以允許於節點 P〇有更多之資源，而不需要本身具有CPU和快取記憶體 之第二實際處理器。如下文將進一步說明者，處理器代用 92692 14 1353523 品520藉由主動電路取代簡單之接線而提供互達接，以允 。爷處理裔510存取一個I/O裝置5 5 0和5 6 0以及額外“ DRAM 580 ’而不須額外的CPU。因為處理器代’用品520 缺> CPU和快取§己’丨思體，因此處理器代用品52$要較實際•’ 處理裔廉j貝，但疋卻知:供了用於提升未來性能的升級途徑。 參照第6圖將可對主動處理器代用品之構造有更佳之. 瞭解，第6圖顯示包含了處理器代用品52〇和draM58〇 · 之第5圖之系統500的部分之方塊圖。如第6圖所示，處 理器代用品520包括記憶體控制器6〇6、縱橫開關6〇8、和 分別連接到鏈路590、592、和594之HyperTransport鏈路 控制器612、614、和616。如第2圖之處理器11〇，’

HyperTransport鏈路控制器612、614、和616係分別連接 到對應埠’包括輸出連接線組620、630、和640，以及輸 。連接、’表、、且 622、632、和 634。HyperTransport 鏈路控制 :612、614、和616亦連接到縱橫開關6〇8。記憶體控制 606係連接到縱橫開關6〇8並連接至外部。籲 轉第2圖之貫際處理器110和處理器代用品520之記憶 才二制器縱栖開關、和HyperTransport鏈路控制器係功 此上相同。所顯示形式之縱橫開關罵和_均仏自動' ^測fPU疋否存在的特徵。因此該設計係為模組化的，而 此僅簡單地從構件表（netlist)刪除CUP並輸入修正之構件 表至自動配置和繞線CAD軟體，而實現使用於處理器代 用^ 520之積體電路。因為耗用處理器“ 〇之積體電 路區域的Λ貝主要區域，因此用於處理器代用品520之積 15 92692 1353523 肢毛路將令有相當少的并眷。4 θ

之者w 乂的化費或者疋’可使用具有缺陷CPU 只際處理器，而形成主動處理器代用品。 係使意的是’為了使用主動處理器代用品’鏈路590 理哭抑目!!形式之HyperTransport。像記憶體控制器，處 。。代用品520中之鏈路控制传為描 使用於f Μη 系'為模，，且化的，並與那些 、只Ρ不處理裔中之鏈路控制器相同。然而，於 ^鍵路590連接至處理器51〇之處理器代用品52〇中之 成==會賴於另一端之主動裝置，並將該鏈路組態 =之HyperTransp(m。因此該協定係適用於本^ ,/、有:配έ己憶體和記憶體控制器之代用品。 =圖顯示依照本發明之又另—態樣之使用第6圖之 二，用品之多處理器電腦系統之方塊圖。系統· 於建構具有相當升級能力之複雜系統拓樸（t。⑽㈣） 動Γ式處理器代用品之彈性。系統包括分別由 貫際處理盗71〇和處理器代 。 之標記為“Ρ0”、“S1，，\ /°S2\' s y40所執行 理b 和S3之4個處 /即點。系統使用譬如第2圖之處理器11〇 里态用於p〇’和使用譬如顯示於第6圖之處理器代用::口 U之主動形式處理器代用品用於節點S1、S2、和幻。使 相關HyperTranSp〇rt鏈路而將處理器節點連接成環形， ，得節，p〇連接至鄰接之節點S1和S3，節點si連接至 鄰，之節點Ρ"σ S2，節點S2連接至鄰接之節點&和幻， 而節點S3連接至鄰接之節點S2和p〇。 系、、、克700提供對於連接至三個主動形式處理器代用品 92692 】6 1353523 之DRAM和I/O裝置的可存取性，而並不需有額外c叩(該 fu必須為實際處理器）。系統亦具有顯著升級途徑之 月b力，可將系統擴展提升至4個處理器。 於其他的系統中’可使用其他的處理器節點拓樸，而 所有之此等多處理器拓樸可具有至少一個實際處理器和一 或夕们處理$代用品，以提供彈性升級途徑。另外須注 意的是。’。雖然第2圖之處理器11〇係透過使用三個對應鍵 ，控2态之二個HyperTransport鏈路來支援通訊，但是於 八他貫施例中，實際處理11可包括不同數目之鏈路控制 二而使用處理器代用品之可能性亦可有變化。舉例… 處理器m包括4個鏈路控制器，則在二結點 動形式之處理器代用品能允許處理器η。 個絲故5处理裔代用品之二個額外的1/〇裝置進行連接。4 細說明者。 ★更❹之網路拓樸，如於此種所詳 =此係按 Hy脾Transp〇rt Nu =處理器代用品和多處理器系統之實施例。於其他實 匕例中’亦可使用其他處理器間通訊協定（lnter_processo: conrniunication protocols)。更 鏈路而執行處理器間通訊協定^疋，不須使用相關 器間通信鍵路而使用：體二:如而非相關處理 哭W目關官理。而且所揭示之微處理 。。了執仃x86指令組外之其他的指令組。 第8圖顯示可用於第2圖之實際處理器

之處理器代用品勝和第6圖之處理器代用品52:J 92692 】7 1353523

用於鏈路控制器212之下列適當接腳： 表I 接腳名稱 位置 接腳名稱 位置 接腳名稱 位置 LO CADIN L[0] G2 LO CADOUT Lf〇1 ΑΕΙ LO CLKIN Lf〇l L2 LO CADIN L[ll HI LO CADOUT L⑴ AE3 LO CLKIN L[ll M5 LO CADIN 1421 J2 LO CADOUT Lf21 ACl LO CLKIN L3 LO CADIN L[3] K1 LO CADOUT L[31 AC3 LO CLKOUT H[ll L5 LO CADIN Lf41 Ml LO CADOUT Lf41 AA3 LO CLKOUT L[〇l AA1 LO CADIN Lr51 N2 LO CADOUT Ld W1 LO CLKOUT L『11 AB3 LO CADIN L[61 PI LO CADOUT L[61 W3 LO CLKOUT ΗΓ01 AB1 LO CADIN Lf7] R2 LO CADOUT L[71 U1 LO CLKIN H[ll AB4 LO CADIN U81 H5 LO CADOUT L[8] AF3 LO CTLIN Lf〇l T1 LO CADIN L[91 H4 LO CADOUT L[91 AE5 LO CTLIN Hi〇l R1 LO CADIN L[l〇l K5 LO CADOUT L[ 101 AD3 LO CTLOUT Lr〇l U3 LO CADIN LR11 K4 LO CADOUT L[111 AC5 LO CTLOUT Li〇1 U2 LO CADIN Lil21 M4 LO CADOUT L「121 AA5 LO CADIN Lf 131 P5 LO CADOUT L[131 Y3 LO CADIN Lf 141 P4 LO CADOUT L[ 141 W5 LO CADIN L[ 151 T5 LO CADOUT L[15] V3 LO CADIN G3 LO CADOUT H[〇l AF1 LO CADIN ΗΓ11 G1 LO CADOUT Hfll AE2 LO CADIN ΗΓ21 J3 LO CADOUT ΗΓ21 ADI LO CADIN H[3] J1 LO CADOUT Hm AC2 LO CADIN H[4] LI LO CADOUT H『41 AA2 LO CADIN H⑸ N3 LO CADOUT Hf51 Y1 LO CADIN H[6] N1 LO CADOUT H[61 W2 LO CADIN ΗΓ71 R3 LO CADOUT Hf7] VI LO CADIN ΗΓ81 G5 LO CADOUT ΗΓ81 AF4 LO CADIN H[9] H3 LO CADOUT H[91 AF5 LO CADIN H[l〇1 J5 LO CADOUT H[l〇l AD4 LO CADIN HC111 K3 LO CADOUT ΗΠ11 AD5 LO CADIN H[121 M3 LO CADOUT H[ 121 AB5 LO CADIN ΗΓ131 N5 LO CADOUT H[131 Y4 LO CADIN ΗΓ141 P3 LO CADOUT ΗΠ 41 Y5 LO CADIN ΗΠ 51 R5 LO CADOUT H[151 V4 19 92692 1353523 連接至對應之鏈路控制器〇之輸出端。因此’使用第8至 1〇圖之微針腳柵格陣列例子以及表丨和π，接腳 lo_cadin_l[o](指定至接腳位置G2)將連接至接腳 L1-CAD0UT—L[0](指定至接腳位置E14)，接腳 L1_CADIN—H[15](指定至接腳位置E14)將連接至接腳 LO—CAD0UT_H[15](相定至接腳位置V4)，其餘類似。 雖然於上述詳細說明中已至少呈現了一個實施範例， 但是應瞭解該實施範例存有廣泛的變化。亦應瞭解實施範 例或多個實施範例僅用來作為例+，而並不欲以任何& 限制本發明之範圍、應用、或組構。反之，上述詳細說:月 對熟悉此項技藝者提供了施行此實施例和或多個實施例之 方便指引。應瞭解到在功能上和元件配置上能作各種之改 變而不會偏離所附巾請專利範圍中提出之本發明“ 等效者之範疇。 -法疋 【圖式簡單說明] 上文係結合下列圖式而詳細說明了本發明，其中相 之參考號碼係表示相同之元件。 第1圖顯示可助於瞭解本發明之多處理器電 方塊圖； ’' ά < 第2圖顯示.第1圖之多處理器電腦系統之—部分之方 塊圖，包括其令一個處理器和其關聯記憶體； 第3圖顯示依照本發明之使用處理器代用品之 器電腦系統之方塊圖； 免 第4圖顯示第3圖之處理器代用品之方塊圖； 92692 21 丄 J J J jz:) 第5圖顯示依照本 之容"月之另一恶樣使用處理器代用σ 之夕處理β電腦系統之方塊圖； 代用扣 第6圖顯示第5圖 望7心 口之處理益代用品之方塊圖； 弟7圖减不依照本發明 …梯/:fc — 哭代用。$夕+ « 月之又—悲樣使用第ό圖之處理 ⑽代^之多處理器電腦系統之方塊圖； - 第8圖顯不可用於第2圖 之處理器代用品之積r ⑨U 4和6圖 々 檟紐电路封裝件之上視圖； L圖’1 丁_第8圖之積體電路封裝件之側視圖；以及 1圖顯示第8圖之積體電路封裝件之下視圖。 【主要元件符號說明】 100 電腦系統 110 、120 微處理器 112、 Π4、116 通訊鏈路 130 、140 、 150 、 160 輸入/輸出（I/O)裝置 170、 18〇動感隨機存取記憶體（DRAM) 200 多處理器電腦系統100之一部分 202 中央處理單 元（CPU) 204 快取記憶體 206 記憶體控制器 208 縱橫開關“ XBAR” (crossbar) 212、 214 、 216 鏈路控制器 220、 230 ' 240 輸出通道 222、 232 、 242 輸入通道 300 多處理器電腦系統 310 處理器 320 處理器代用品 350 I/O裝置 22 92692 1353523 370 ' 380 HyperTransport 鏈路 372、374、382、384 接腳 374、384輸出埠 390、392導線組 500 多處理器電腦系統 5 10實際處理器 520 主動式處理器代用品 530 ' 540 、 550 、 560 I/O裝置 570 ' 580 DRAM 590 HyperTransport 鏈路 592、 5 94 非相關 HyperTransport 鏈路 606 記憶體控制器 608 縱橫開關 612、 614 ' 616 HyperTransport鏈路控制器 620、 630 、 640 輸出連接線 622 ' 632 ' 634 輸入連接線 700 多處理器電腦系統 710 實際處理器 720、 730 ' 740 處理器代用品 800 積體電路封裝件之上視圖 802 基部 804 蓋部 806 斜部（bevel) 900 積體電路封裝件之側視圖 902 基部 904 蓋部 906 接腳 1000 積體電路封裝件之下視圖 1002 角 1004 列 1006 行 23 92692 1353523 p〇 SI 、 S2 、 S3 處理器節點 24 92692

Claims (1)

1353523 第93129816號專利申請案 1〇〇年3月9日修正替換頁 广、申請專利範園··附件3 理H Γ於夕處理器資料處理系、統之處理節點中之處 品，該多處理器資料處理系統具有複數個耦 並使用對應之通訊鏈路耦接至複數個輸入/ l :置之處理節點，該處理器代用品包括： 接脚璋端，包括第一組積體電路端？，該第一組 、2路端子係調適成耦接至用於耦接至該複數個 處理郎點之其中一者之第一外部通訊鏈路，· 第一埠端，包括第二組積體電路端子，該第二組 ^體電路端子係調適成搞接至用於搞接至該複數個 輸入/輸出裝置之其中一者之第二外部通訊鏈路；以 及 互連線電路，耦接於該第一埠端與第二埠端之 間； 其中該處理器代用品之特徵在於其不具有自己 的中央處理單元。 2. 如申請專利範圍第1項之處理器代用品，其中，該互 連線電路包括在該第一埠端肖該第=璋端之間之被 動互連線。 3. 如申請專利範圍第2項之處理器代用苴 連線電路復包括： 在該第一埠端之複數個輸入端子與該第二埠端 之對應之複數個輸出端子之間之第一組内部連接 線；以及 在該第二埠端之複數個輸入端子與該第一埠端 92692(修正本) 25 1353523 . I~~：------- I 第93129816號專利申請案 I 100年3月9日修正替換頁 之對應之複數個輸出端子之間之第二組内部連接線。 4. 如申請專利範圍第i項之處理器代用品其中該互 連線電路包括在該第一埠端與該第二埠端之間之主 動互連線。 5. 如申請專利範圍第4項之處理器代用品，其中，該互 連線電路復包括： 耦接至該第一埠端之第一通訊鏈路控制器； 耦，至該第二琿端之第二通訊鏈路控制器；以及 縱杈開關（crossbar switch)，具有耦接至該第一通 訊鍵路控制器之第一端子，和輕接至該第二通訊鏈路 控制器之第二端子。 6. 如申請專利範圍第5項之處理器代用品，苴 連線電路復包括： 落瓦 記憶體控制器’係輕接至該縱橫開關，並調適成 搞接至外部記憶體’用來控制該第一與第二通訊鏈路 控制器與該外部記憶體之間之存取。 7. 如申料利範圍第5項之處理器代用品，其中，該第 一與第二通訊鏈路控制器係實質上與 HyperTransportTM 1/〇鏈路規格第丨〇5修訂版相容。 8. 如申請專利範圍第7項之處理器代用品，其中，該第 一通訊鏈路控制器係執行HyperTransp〇rtTM "〇鏈路 規格第1.05修訂版之相關形式。 9·-種用於多處理器資料處理系統中之處理器代用 :二多處理器資料處理系統具有包括實際處理器之 |理即點’和輕接至該第—處理節點並包括該處 92692(修正本) 26 弟931^816號專利申請案 100年3月9曰修正替換頁 棰55沙田口 L-J00年3_炅9曰修正_ 代用〇〇之第二處理節點，該處理器代用品包括： 一 1體電路封裝件，具有形成該處理器代用品之第 一，端並配設於對應於該實際處理器之第一鏈路控 制：之位置之第_複數個端子，以及形成該處理器代 弟埠^並配设於對應於該實際處理器之第 二鏈路控制器之位置之第二複數個端子；以及 在該第一埠端之該第一複數個端子與該第二 端之該第二複數個端子盆 電連接、線 個 ::該處理器代用品之特徵在於其不 的中央處理單元。 1〇.:::ί利範圍第9項之處理器代用品，其中，該複 數個電連接線包括： 料處在該第—璋端之複數個輸入端與該第二埠端之 1 第一組内部連接線；以及 斜庙 端之複數個輸人端與該第—埠端之 1之硬數個輸出端之間之第二組内部連接線。 凊專利範圍第9項之處理器代用 際處理器之該第一知蝥—^ r 0亥只 HyPemansp(mTM 係實質上與 7_範，項之二第代= 處理态資料處理系統復 ^ 之該第二埠端之輸人/輸出裝處心代用品 3. 一種用於多處理器資料處理系統中 品，該多處理器資料處理手 A 11代用 乐、'光具有獲數個處理節點， 92692(修正本} 27 1353523 / 第y·^2兆f6號專利申請案 該等處理節點包括含有者 月9日㈣換I 以及輕接n繁.^ 器之第一處理節點 从汉褐接至戎弟一處理 之第-虑神汾机 户點並3有該處理器代用品 之第：處理即點，該處理器代用品包括： 第埠端，包括第—組積體電路4 + ^ 積體電路端子係調適成轉接至第-外部通訊°鍵路，並 藉此f接至該複數個處理節點之其中一者； 積體：拉包括第一組積體電路端子，該第二組 ，體电路^子係調適成轉接至第二外部通 藉此耦接至輸入/輸出裝置；以及 3 埠端=互連、Γ電路，係耦接於該第-琿端與該第二 2之間’错此耦接該複數個處理節點之其中一者愈 5亥輸入/輸出裝置 ’、 品之特徵在於其不具有自己 其中該處理器代用 的中央處理單元。 14 15 16. 申睛專利範圍第13項之處理器代用品，其中，該 複數個處理節點之該豆中一 '、 αΛ Μ/、中者包括a有該實際處理 盗之δ亥第一節點。 如申請專利範圍第13項之處理器代用品，其中，諛 主動互連線電路包括： 八 耦接於該第一埠端之第一通訊鏈路控制器； 躺接於該弟一蜂端之第二通訊鍵路控制器；以及 縱橫開關，具有耦接至該第一通訊鏈路控制器之 第 ％子，和耦接至該第二通訊鏈路控制器之第二端 如申請專利範圍第15項之處理器代用品，復包括： 28 92692(修正本) 弟铌專利曱請案 〇 诚k I 100年3月9曰修正替換頁 gI 7 _二1态，係耦接至該縱橫開關，並調適成 二 = 卜部記憶體’用來控制該第一與第二通訊鏈路 控制益與該外部記憶體之間之存取。 17. Γ=利範圍第15項之處理器代用品，其中，該 第一和第二通訊鏈路控制器係實質上與 HyperTransportTM 1/〇 鏈路八 18. 如申格第！.05修訂版相容。 第：：專利乾圍第17項之處理器代用品’其中，該 路頻^ ^鍵路^制益係執行HyPerTranSp〇rtTM 1/0鏈 路規格第1.05修訂版之相關形式。 19. 如申，專利範圍第13項之處理器代用品，復包括： ：？端，包括第三組積體電路端子，該第三組 輕ϊίΓ:!輕接至該主動互連線電路，並調適成 輸=置訊鍵路，並藉此麵接至第二輸入/ 2〇.一種多處理器資料處理系統，包括·· 第一處理節點，包括實際處理器； 用品==包;處理器代用品，該處理器代 迪^ ^ 处攻即點之第一埠端、第二埠 第一蜂端和該第二璋端之間之互連線 η·處理器代用品之特徵在於其不具有自己 j r天羼理早兀；以及 第二埠1出裝置’係耦接至該第丄處理節點之該 器可經由該處理器代用品而被該實際處理 2ι.如申請專利範圍第20項之多處理器資料處理系統， 92692(修正本） 29 1353523 j 93】2兇16號專利申諳索 其中，該互連線電路包括在該第一^ 之間之被動互連線。 弟一痒k Sr?::: 21項之多處理器資料處理系統， 具1Ρ該互連線電路復包括： 在該第一埠端之複數個輸入端子與該第二 之對應之複數個輪出端子 線；以及 之間之第-組内部連接 在該第二埠端之複數個輸入端子與該第一 之對應之複數個輸出端子之間之第二组内部連 23. 二申請專利範圍第2〇項之多處理器資料處理系統， 二門連線電路包括在該第一埠端與該第二埠端 之間之主動互連線。 早挪 24. ^請專利範圍第23項之多處理器資料處理系统， 其中’該互連線電路復包括·· ^ 麵接於該第-槔端之第—通訊鏈路控制器； 輕接於該第二琿端之第二通訊鏈路控制器· :橫開關’具編至該第一通訊鏈路控制器之 子。知子’和搞接至該第二通訊鏈路控制器之第二端 25:申請專利範圍第24項之多處理器資料處理系統， 具甲’该第-和第二通訊鏈路控制器係實質上與 HypemansportTM 1/0鏈路規格第】〇5修 相、办 26.如申請專利範圍第24項之多處 谷 其中，該第-通訊鏈路控㈣係執處理系統’ HyPerTransportTM 1/〇鏈路規袼第丨〇5修訂版之相關 30 92692(修正本） 形式 第93129S16號專利申請案 100年3月9曰修正替換頁 Ή:專利範圍第24項之多處理器資料處理系統， 搞接=控制器’係輕接至該縱橫開關，並調適成 耦接至外部記憶體，用來 、机 ^ ^ .. 控制該第一與第二通訊鏈路 控制盗與該外部記憶體之間之存取。 28.—種多處理器資料處理系統，包括： 第一處理節點，包括實際處理器； 第二處理節點，包括第一處理器代用品，該第一 :、Γ ”具有耦接至該第-處理節點之第-埠 第-造埠端、和麵接於該第—埠端、該 第一埠知、和該第三埠踹 〇 旱鳊之間之互連線電路，其中該 处里益代用品之特微方 置- 在於其不具有自己的中央處理 平凡， $ 一處理節點’係輕接至該第二處理節點中 第—處理器代用品之該第三埠端； 第四處理卽點，孫ie Jr- . 一未— 係耦接至該弟三處理郎點和該第 處理卽點；以及 之兮：一？入/輸出裝置，係耦接至該第二處理節點 存:可經由該第-處理器― 明專利軏圍第Μ項之多處理器資料處理系統， I卢’該》第二處理節點包括第二處理器代用品，該第 ^ ^代用品具有輕接至該第二處理節點中之該 名—處理器代用品之該第三埠端之第一埠端、第二埠 92692(修正本) 31 j353523 第93129816號專利申請案丨· 100年3月9日修正替換頁| ： 端、輕接於該第四處理广赴夕货L^2±lAll^m 該第二處理器代用：：：之第三埠端、以及耦接於 該第=# 4 πσ 第一埠端、該第二埠端、和 弟一垾铋之間之互連線電路。 專利範圍第29項之多處理器資料處理系統， 用ΰ 17 ^i輸出裝i D接至該第二處理器代 端’並可經由該第-處理器代用品和 31如”心：代用品而被該實際處理器所存取。 f園第30項之多處理器資料處理系统， :卢：第四處理節點包括第三處理器代用品，該第 =理器=具有麵接至該第三處理節點之第f 端、耦接於該第一處理節點之第三埠 c於該第三處理器代用品之該第-蟑端、 32二！ 和該第三埠端之間之互連線電路。 專利範圍第31項之多處理器資料處理系統， 第三輸入/輸出農置，係麵接至該第三處理器代 =該第二埠端，並可經由該第三處理器代用品而 被该實際處理器所存取。 92692(修正本) 32 1353523 7第93129816號申請專利申請案 ΙΟΠ f巾文圖式第4圖修正圖 100年3月9日

320-, 370 380 {1

第4圖 500· 500· 1353523 第93129816號申請專利申請案 中文圖式第6圖修正圖 100年3月9日