TW573261B - Method for performing sizing-driven placement - Google Patents

Description

573261 五、發明說明（1 ) 本發明係針對數位邏輯設計系統。尤其是，本發明係 針對自動化的數位邏輯合成以及配置系統。 相關技術背景 Η ^ ^ Q} Ί 一 容 是η 准 ψ « 修所 t提 供用於積體電路設計和類似者之先前技術的電腦輔助 設計（CAD)系統利用提供一組執行於數位電腦上的軟體工 具給予使用者而提供設計上之協助。先前的技術中，在一 般的CAD系統上設計積體電路的程序是使用不同的軟體 工具以許多分離步驟而完成。 首先’積體電路之分解圖被互動地輸入以產生積體電 路元件以及他們互相連接之數位表示。這種表示起初可以 是一種硬體說明語言，例如Verilog，並且接著被轉化成為 -利用預先没計功能區塊，例如記憶體和暫存器，的一種暫 存器轉移層次（RTL)之描述。這可能採用被稱為訊號連線表 之一種資料結構形式。 接著’一組邏輯編輯器接收訊號連線表，並且使用構 件資料庫，將所有佈局、確認以及模擬所需要的資訊放置 在針對這些功能而被最佳化之格式的物件檔案。 隨後’ 一組邏輯核對器檢查分解圖中之設計錯誤，例 如多重輸出端被連接在一起、超載之信號路徑，等等，並 且如果有任何此類的設計問題存在時則產生錯誤指示。在 。午夕情況中’ 1C設計者不適當地連接或者不適當地將實際 的物件安置於一組或多組電路單元内。在這情況中，1(:設 计者將被不知這些錯誤以修正佈局電路單元以便佈局電路 單元進行他們適當的邏輯操作。同時，確認程序檢查手工 573261 五、發明說明（2)

佈局電路單元以決定是否多數個設計法則被注意到。設計 法則被提供給積體電路設計者以確保一組件可以較大之產 量被製造。大多數設計法則包含數以百計的參數並且，例 如，包含在金屬線之間的間隙、在基片中擴散區域間之間 隔、確保適當的接觸而不會有電氣短路的導電區域之尺 寸、導電區域之最小寬度、墊片大小、以及類似者。如果 違反設計法則之行為被辨識，則1C設計者將被示知這違反 行為以便1C設計者可適當地更正電路單元，而使電路單元 依據其設計法則而設計。 接著，CAD系統之使用者使用一組模擬器而準備一組 向量列表，該向量列表表示將被應用於積體電路模擬模式 之真正的輸入值。這種表示被轉化成為一種最適合於模擬 之型式。這積體電路之表示接著被模擬器所操作，其產生 與被施加相同輸入之真正電路的反應類比之數字輸出。利 用觀看模擬結果，使用者接著可決定在表示電路完成時所 表不之電路是否會正常運作。如果不，他或者她可以重新 編輯積體電路之分解圖，重新編譯並且重新模擬。這程序 被反覆地執行，直至使用者認為積體電路設計正確為止。 接著，人類1C設計者將一組電路單元程式庫以及行為 模式做為邏輯合成工具的輸入。電路行為模式一般是在記 憶體中的一種檔案，其非常相似於一組電腦程式。電路行 為模式包含邏輯地定義積體電路操作之指令。邏輯合成工 具接收來自電路行為模式之指令以及來自程式庫之程式庫 電路早7L作為輸入。合成工具將來自電路行為模式之指令 573261

ί: ά 請 '-委 :員 二明 .¾〜 i：r

予Q 修叫 iL提 °复 映射至來自程式庫之—組或多組邏輯電路單元以將電路行 為模式轉換為相連電路單元之邏輯閘電路圖連線列表。邏 輯閘電路圖連線列表是—種具有互連邏輯電路單元之資料 庫’其依據電路行為模式指令進行邏輯功能。-旦邏輯問 電路圖連線列表被形成，則它被提供至一組擺置和安排路 線工具。 擺置和安排路線工具被使用以存取邏輯閘電路g連線 列表和程式庫電路單元以便將邏輯閘電路圊連線列表之電 路單元以二維形式的方式安置在積體電路晶圓範圍内之表 面區域内。該擺置和安排路線步驟之輸出是一組二維實際 設計樓案，其指示佈局互連性以及在邏輯閘電路圊連線列 表内之所有的邏輯閘/電路單元之二維IC實際配置。 但是，先前的配置技術是用於實際固定電路單元，並 且給予至擺置程序的訊號連線表是固定的。 本發明概要 本發明考慮先前技術的上述問題，並且本發明之第一 目的在於提供能夠符合目標芯心面積利用的一組芯心内電 路單元和訊號連線之固定延遲配置的方法。 上述目的是依據本發明之論點所提供固定延遲電路單 元和訊號連線安置的方法而被達成，其中電路單元依據它 們驅動之負載被設定尺寸，同時保持各電路單元之延遲為 固定。這首先可利用依據來自電路單元程式庫之參數的電 路單元和訊號連線的啟始配置，接著反覆地將電路單元和 訊號連線粗略地分割為斗狀，依據各分割設定電路單元尺 573261 五、發明說明（4) 寸並且檢查其配置是否符合指定之使用準則而被完成。以 此方式，符合固定延遲使用需要之最佳配置可被得到。 以此方式，具彈性之固定延遲配置系統可被製作成， 其中跨越訊號連線的延遲是固定並且電路單元尺寸是依據 它們驅動之負載而被選擇。 圖形之說明 利用讀取下面較佳實施例之詳細說明並且配合附圖， 本發明之目的、特點和優點將更容易了解，其中： 第1圖是依據本發明之較佳實施例配置程序的第一部 伤之一種流程圖， 第2圖是實施例中正進行配置之芯心内的一種斗部圊 形； 第3圊是對應於第2圖芯心之切割結構的一種圖形； 第4圖是依據本發明之較佳實施例配置程序的第二部 伤之^ 種流程圖，以及 第5圖展示較佳實施例中組對型式之精調處理程序。 較佳實施例詳細說明 在一組模式中，經由單一邏輯閘之延遲可被表示為 d=g · h+p (1) 其中d是延遲，g是被稱為閘”邏輯作用”的參數，h是 被稱為閘”電氣作用”的參數，並且p是延遲之衍生或者固 定的部份。接著，g，被下列方程式所定義 ggate = (Rgate一minCgate一 min)/(Rinv一minCinv一min) (2) 其中gate一min是有關於最小-尺寸的閘並且inv_miri是 正謂 本# ί爲 更 11/ f / 予 修；: β Λ 573261 五、發明說明（ 有關於最小-尺寸的反相器。接著，h被下列方程式所定義 h=cout/c in (3) hi-, :::-入！，'€^准^修^ 修05才.>^.> 其中Cout是輸出閘之電容並且Cin是輸入閘之電容。 在一種電路單元配置之固定延遲方法中，各電路單元 之接腳-至-接腳延遲早在最佳化流程中被固定。這延遲之 保持無關於電路單元驅動之負載。為了保持延遲固定，電 路單元尺寸依據驅動之負載而被調整。結果，設計中之各 電路單元面積隨著驅動之負載而變化。各電路單元的面積 是 a=b+s · c〇ut (4) 其中b和s是關於電路單元邏輯以及電路單元之被選 擇固定延遲的常數。因此，多數閘之矩陣表示的訊號連線 表總共面積是 A=B + SC (5) 利用Ck/hk大致地估計電路單元各接腳之輸入負載，在 電路單元i之輸出的總共負載是

Ci=Cj/gj+(ck/gk)A+di (6) 或，另外地， C丨- Σ i、anout(Ck/hk) + d丨 (7) 其中山是接線負載。亦即，在電路單元j之輸出的總 共負載是所有它的扇出負載加上將電路單元連接至其扇出 的接線之負載總和。多數閘之矩陣標誌表示為， OHC+D (8) (I-H)OD (9) 573261 五、發明說明（6) (10) 01)

設定GM-H， GC = D C=G']D 其中C疋電路所有閘的輸出電容並且D是接線負載。 因此’依據上述方程式，電路中之電路單元的輸出負載可 在知道安置後獲得。接著’各電路單元之尺寸可被獲得以

保持其延遲ϋ定。卩A表示之訊號連線表内之各電路單元 面積是 (12) a=kl+k2tc 並且代入方程式（1 〇)以得到 Α=Κι+Κ2 丁 G·丨 D 〇3) 因為各接線之負載可被表示為d = U.l，其中d是接線 負載，U是接線每單位長度之負載並且丨是接線的總共長 度， A=Ki+uK2TG'lL (1句 並且結合常數項目， A=Ki4-WL (15) 因此，可使WL最小化以便將電路面積最小化，其中 矩陣W可以被當作一組接線長度L之加權。 一般而言，電路單元被形成為具有標準電路單元列高 度之矩形高度的矩形模式。因此，電路單元之寬度和面積 是負載之函數。 本發明之較佳實施例處理一種被安置並且被引導的電 路之資料結構表示。這最好是在所習知技術之數位電腦上 五、發明說明（7) 面被完成。資料結構可以是一組訊號連線表或其他所習知 技術之適當的結構；但是，最好是一種資料模式，該型式 之2貝料模式被彼露於Ginneken等人之美國專利申請，標題 為”供儲存多重位準之設計資料於一共同資料庫之方法，，， 代理人編號53455/253032。其中之内容可配合於此處以為 參考。 依據本發明較佳實施例之配置程序的整體流程被展示 於第1圖。因為安置程序之設計限制是固定的跨越訊號連 線延遲，故電路單元面積取決於它驅動之負載。接著，安 置程序結束前無法準確地獲知接線負載。因此，為達成在 芯'心之内之電路單元的啟始安置，一些啟始評估必須先被 完成。在步驟10中各電路單元被指定一組接腳_至_接腳固 定延遲。熟習此技術者將明瞭適當的技術；但是，接腳延 遲分配最好是依據說明於Buch之1999年4月21日申請之 美國專利申請案，標題”對照表為主之延遲模式的邏輯作用 一般原理”之技術來完成，其技術内容配合作為此處之參 考。經由安置程序，這延遲將被保持固定並且電路單元面 積依據其驅動之負載而變化以便達成指定的延遲。 為完成啟始電路單元安置，在步驟20中各電路單元面 積是使用由步驟15所得到之電路單元檔案庫的線路負載 並且代入方程式15而被計算出。雖然變化電力位準之電路 單元僅可在目標電路單元檔案庫之分離步驟中被獲得，此 技術階段以可獲得連續頻譜的電路單元電力位準之方式進 行並且由檔案庫選擇最接近最後選擇尺寸之電路單元做為 573261 五、發明說明（8) 處理程序之最後一組步驟。 在步驟25中總共的電路單元面積At〇tai是由所有的電 路單元面積相加而決定，並且在步驟3〇中電路單元尺寸被 調整以便達成芯心使用目標之百分比。標準電路單元列是 依此產生。 更明確地說，放置電路單元的芯心100被分割為稱為斗 部110的粗略安置區域（見第2圖）。各斗部11〇是在芯心 100之内的小矩形區域。斗部110具有相等尺度，但是在 斗部110内之可安置面積取決於上面阻隔物的存在，例如 斗部110中的巨集。斗部11〇可容納大約五十個平均大小 的標準電路單元120。接著，在步驟40中一種切割結構或 者二分樹13 0被建立，其葉部140為粗略斗部π 0。例如， 如第2圖所展示具有4x4矩陣之斗部11 〇安置於其上的芯 心100(當然，實際上將有較大數目的斗部i丨〇)可被以第3 圖展示之切割結構130表示。 電路單元120被分配至斗部11〇，因此在各斗部11〇之 内的電路單元120之總共面積接近地匹配於斗部丨1〇之面 積。這是利用資料模式之反覆的二分分割所完成的。首先， G心100的水平或者垂直分割被選擇。在分割各側的總共 可用面積被計算。電路單元120是使用二次式安置（參看下 述）以及一種分割技術在各側被分割（參考，例如，Fiduccia 等人之”供改進訊號連線分割之線性時間推理，，，acm/ieee 設計自動化會議，1982, ρρ·175-81，其配合為此處之參考）， 因此總共的接線長度被最小化。這疊代程序繼續直至所需 11 573261 五、發明說明（9) 的解析度，例如，斗部11()被達到為止。 接著，各電路單元120使用分割技術而被分配至一組 斗部110,如第4圖中步驟45所展示。良好的電路單元12〇 配置是可容易地被引導並且能滿足所給予的時序限制的一 組邏輯電路。二次式配置，尤其是G〇rdian二次式配置， 在將電路中總共正方形的接線長度最小化時尋得一種合法 的配置並且是最佳配置技術。Gordian的二次式配置是，例 如，Klienhans等人的，，G0RDIAN :利用二次規劃以及最佳 化切割之VLSI配置”，IEEE期刊，電腦輔助設計，ν·10， η·3(1991年3月），ρρ·356-365(配合為此處之參考），所展 示的習知技術並且將簡明地被說明於下。 此處問題是獨立地解出χ和y座標。簡潔地敘述X座 標之處理程序（y座標之處理程序是相似的），二次式配置受 支配於Hx=t限制（以考慮真正的情況，例如部分重疊電路 單元以及類似者）以使得總共的接線長度在配置時成為最 小而解出下面之方程式： 1/2( Σ aij(xj-Xj)2+ Σ ^ij(xi-bj)2) (16) 1/2/Αχ-χι(1+常數 （17) x是電路單元120以及星狀訊號連線的位置。星狀訊 號連線是具有多於15個接腳的訊號連線。一種星狀訊號連 線被當作類似電路單元120般地被處理◊所有附屬於星狀 訊號連線的電路單元120被視為經由具有2個接腳之訊號 連線而連到訊號連線中心。星狀訊號連線被使用以減低矩 陣Α中充填項的數目。訊號連線ki的加權是2/(接腳數目）。 12 573261 五、發明說明（10 ) 連接電路單元120至星狀訊號連線中心的訊號連線加權是 l°b具有固定點之位置。該固定點是墊片或者巨集之接 腳。A之對角線的元件是非零並且被計算如下： aij = SUMki (18) 任何經由一組非-星狀訊號連線連接至電路單元ϋ之 電路單元120以及連接至一組電路單元丨之星狀訊號連線 提供總和。如果電路單元i和j是經由訊號連線而被連接 則元素aij不為零。 aij=-SUMki (19) 其景彡響是來自連接電路單元i和j之訊號連線。 di=SUMbjk| (20) 修 其影響是來自所有附屬於電路單元i的固定接腳。使 總共的接線長度最小化之配置的x座標可利用解出下式而 被得到*

Ax=d (21) 用於二次式配置之啟始限制假設晶片上面所有的電路 單元120之質量中心是晶片之中心。如果各電路單元之面 積疋a,j ’ Σ ajXj-xcenter形成二次式配置之第一限制。 由於電路單元120已經在步驟45之斗部u〇中被粗略 地分割，因此更精確接線負載可依據步驟5〇中粗略的配置 而被計算出，並且電路單元面積可在步驟55中使用以新的 線路負載所取代之方程< 15@被重新計算。此時，電路單 元配置將很可能稍微地不平衡。這不均衡狀態可以多種形 式存在： 13 573261

五、發明說明（11 ) •r 青 扣委 .唤㈣ f示 If/ ^ η 只年 ζΛ ί·3 蠔所 t提 一廣泛地變化電路單元使用百分比··例如，如果在電路 單元面積再計算之前的芯心使用率是90% ,在再計算之後 一些斗部110將有較高的使用百分比並且一些斗部11〇將 有較低之使用百分比。這不是我們想要的，因為，例如， 過度利用斗部110可能妨礙於接線安排或者墊片之使用。

—電路單元再計算放大一些電路單元12〇之尺寸，因 此它們無法填入它們的斗部11 〇之内，或者因此它們與其 他的電路單元120部分重疊。 ―電路單元再計算發生太多未有效利用的面積，亦 即，未被利用之芯心面積。

一種反覆的步驟被使用以更正這些問題β首先，目前 之佈局被檢查以查看是否符合所給予的使用限制，例如於 步驟60中的芯心使用百分比。如果確是如此，則配置步驟 被完成並且這部分之例行程序結束❶如果不是如此，亦即， 如果電路單元120的總共面積At()tai在所給予的預定使用限 制之内無法填放於芯心1 〇〇中，則步驟返回至步驟45，在 此依據步驟50中最後被決定之電路單元面積的粗略配置 而被再分割處理，並且再分割-再計算-檢查迴路依據重新 計算的電路單元面積以及接線負載被反覆地一再執行以便 進一步地使趨向於可接受的配置。 另外的分析展示通常可以發現一組基地板平面，其中 電路單元120的總共面積匹配芯心面積。考慮具有位置 Ui，yi)以及依據上述之驅動負載面積的各電路單元12〇之 一種粗略配置。由上述方程式14,設計之總共的面積是

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五、發明說明（l2 )

Ace 丨丨=Ki+WL (22) 接著，假設x和y二個方向被以^:的因數延伸。各接 線長度是以α而被增加，並且因為電路單元面積是線性地 取決於接線長度，所以 AScaledCell= a (Ki+WL) (23) 但是，以α因數調整芯心1 〇〇，其面積將二次式地增

i # -吐 .本 * .無，C it 1ι 怎年 γ·曰 條所 0L提 之 加：

AscaledCore^a 2AC〇re (24) 因為被調整時芯心面積是比電路單元面積更快速地增 加’在某點上芯心面積將等於並且接著超過電路單元面 積。這點可利用設定被調整之芯心面積等於被調整的總共 電路單元面積以及解出α而被發現： ^ 2Ac〇re=a (Ki+WL) (25) a =(B+WL)/Ac〇re (26) 芯心100必須以此因數而放大以便能容納總共的電路 單元面積。 在步驟60中一種符合要求的配置已經被發現之後，分 別斗部110中之電路單元面積被平衡以平衡在所有斗部 110間的路線安排資源使用以及面積使用。首先，廣域路 線安排器指定步驟65中所有的訊號連線之線路並且芯心 100上面之路線安排資源被分析而決定擁塞的面積。在步 驟70中，大多數擁塞面積中的電路單元120是利用任意地 稍微增加它們的面積而”被增補"，並且在大多數缺乏利用 面積中之電路單元120是利用任意地稍微減低它們的面積 15 573261

五、發明說明（n) 而”被縮小"。這有助於增加電路單元12〇從過度利用面積 遷移至缺乏利用面積之速率。 有·' 更 W 赏 〆，） 年. Τ -3 修叫 iL提 接著，斗部等化處理程序被應用至電路單元120以便 在步驟75將電路單元120由過度利用斗部11〇移動至缺乏 利用採用斗部。這是•’斗部列，，移動的一種類型，其中一組 電路單元120最多從一組斗部11〇移動至一組相鄰斗部 110。例如，在水平路徑上面一串列之十個連續被編號之斗 部11〇中，如果電路單元120需要被從斗部丨移動至斗部 10,則一些電路單元120從斗部1被移動至斗部2; 一些 從斗部2被移動至斗部3 ,等等。在電路單元12〇從一組 斗部110移動至另一組斗部，附屬於它們的訊號連線負載 亦被改變。這在設計上導致其他電路單元120面積之對應 的改變，並且這些被局部地更正而不是經由廣域再計算程 序。為確保電路單元面積之改變被最小化，沿著許多不同 路徑的電路單元移動被檢查並且僅最佳者被使用。 最後，在步驟80之組對式的精調處理程序中，一種切 割處理程序以連續的方式被應用在相鄰的斗部11〇之間， 如第5圖所展示。從芯心11〇最上面的角落開始，各斗部 11 〇以及其緊接的右側和底部鄰近者被重新分割以便減低 橫越訊號連線之數目。再分割之完整程序在底部最右側斗 部110被到達時結束。力時，祕甲的總共接線長度在步 驟85被計算出並且所有的電路單元12〇之面積在步驟9〇 被重新調整。如果接線長度有改進的話，則處理程序之另 一疊代從步驟65開始進行；如果沒有改進，則處理程序被 16 573261 五、發明說明（l4) 完成，並且電路已經被擺置並且被安排路線。 本發明較佳實施例之上述說明僅用於展示之目Μ ㈡的，並 且本發明並不因此而受限制。對於熟習本技術者明顯可去 其修改和變化，並且這些修改和變化皆在本發明範疇之 内。因此，本發明僅受限制於所附加申 Τ。月导利範圍的範

1 〇〇......芯心 110......斗部 120......標準電路單元 130......二分樹 14〇……葉部

Claims (1)

1. 573261 六 申請專利範圍 ι· 一種配置電路單元於一組芯心中的方法，其 包含有： 分割芯心中之電路單元； 決定被分割電路單元之面積； 5 決定被分割電路單元是否滿足預定的使用準則； 並且 ο 如果該等被分割電路單元並不滿足該使用準則， 則再分割芯心中已經被分割之電路單元並且重新決 定再被分割電路單元之面積。 2·如申請專利範圍第1項之方法，其中再分割 以及重新決定步驟被反覆地進行。 3.如申請專利範圍第2項之方法，其進一步地 包含’一旦該等被分割電路單元被決定符合該預定的 使用準則，則在被分割電路單元上面進行一種接線擁 擠度分析。 · 4·如申請專利範圍第2項之方法，其進一步地 包含，一旦該等被分割電路單元被決定符合該預定的 使用準則，則增補過度被利用之斗部中的電路單元面 積並且縮小缺乏被利用之斗部中的電路單元面積。 br 5.如申請專利範圍第2項之方法，其進一步地 包3，一旦該等被分割電路單元被決定符合該預定的 使用準則，則等化在斗部中的電路單元分配。 6·如申請專利範圍第2項之方法，其進一步地 包s，一旦該等被分割電路單元被決定符合該預定的 18 573261 六、申請專利範圍 使用準則： 則在該等被分割之電路單元上面進行一種接線擁 擠性分析； 增補過度被利用之斗部中的電路單元面積並且縮 小缺乏被利用之斗部中的電路單元面積；並且 等化在斗部中的電路單元分配。

   7·如申請專利範圍第6項之方法，其進一步地 包含： 決定是否該等被分割電路單元符合預定的使用 準則；並且 如果該等被分割電路單元不符合該準則，則反覆 地進行接線擁擠分析、電路單元增補以及斗部等化之 步驟。

   8·如申請專利範圍第1項之方法，其進一步地 包含： 決定該等被分割電路單元之接線負載； 其中如果該等被分割電路單元不滿足該使用準 則，則再分割該等被分割電路單元，重新決定再被分 割電路單元之接線負載並且重新決定再被分割電路 單元之面積。 9·如申請專利範圍第1項之方法，其中分割和 再分割包含使用一種二次式配置技術。 10.如申請專利範圍第1項之方法，其中決定以 及重新決定電路單元面積包含依據該電路單元驅動 20 573261 六 、申請專利範圍 時之負載而決定電路單元面積。 11 ·如申請專利範圍第1項之方法，其中決定該 等被分割電路單元是否符合預定之使用準則包含比 較該等被分割電路單元與目標芯、心面積使用。 12.如申請專利範圍第1項之方法，其中分割包 含分割在芯心中之該等電路單元成為斗部。 13·如申請專利範圍第1項之方法，其進一步地 包含： 接收一組將被配置之電路的電子式表示； 0 排定接腳-至-接腳延遲至該表示中之元件； 使用電路單元程式庫參數以排定接線負載至該 表示中之元件；並且 依據該等被指定延遲以及該等接線負載而計算 啟始電路单元面積。 14·如申請專利範圍第13項之方法，其進一步地 包含： 計算電路單元之總共面積； 比； 20 依據該總共電路單元面積而計算芯心使用百分 比較該芯心使用百分比與目標芯心使用百分比； 並且 依據該比較而調整電路單元面積。 15.如申請專利範圍第1項之方法，其中之分割 步驟包含在切片結構上面分割該電路單元。 20 5732G1 六、 中請專利範圍 16· —種配置電路單元於一組芯心中之方法，其 包含有： 接收被分割成為斗部之一組電路的電子式表示； 在該電路上面進行接線擁播分析； 鲁 增補過度被利用斗部中的電路單元面積並且縮 小缺乏被利用斗部中的電路單元面積；並且 等化在斗部中的電路單元分配。 17·如申請專利範圍第16項之方法，其進一步地 包含： 決定該等被分割電路單元是否符合預定的使用 準則；並且 如果該等被分割電路單元並不符合該準則，則反 覆地進行接線擁擠分析、電路單元增補以及斗部等化 之步驟。 18.如申請專利範圍第16項之方法，其中等化在 斗部中的電路單元分配包含一種組對式的精調步驟。 21