TW476146B - A wafer lever package - Google Patents

Description

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【發明領域】 本發明係有關於一 積體電路與焊墊不在平 【先前技術】 種晶圓級封裝，转％丨# > ^ 』衣符別係有關於一種 行面之晶圓級封裝。 完成==之〔圓盤㈣基板〕 膠、陶瓷或導線架為载體針$ a #夕# μ e〕後，方以塗 裝，隨著技術之進步積f電路進行個別南 品之微小化，有人提出成本、加快製造效率及癌 體電路+#及k出了日日囫封裝之構想，也就是在箱

行封裝，以達到一:個積體電路遠 到經適當封裝之積體電路。θ 在㈣後即可得 -一插利第5,356,8 38號「半導體裝置製造方法」揭 不Γ半導體封裝方法，其係屬晶圓級封裝，Mila圖 所不，首先提供一晶圓6 〇，在晶圓6 〇之連接墊6丨上形成一 阻障金屬層62〔 barrier metal layer〕，之後在阻障金 屬層62鍍鎳，，此時，該晶圓60係放置於一磁鐵82 〔magnet、〕内，並放置一金屬罩81〔metai mask〕於晶圓 ^上\當複數個焊球透過金屬罩81黏貼於連接墊61，在回 焊後形成凸塊63〔 bump〕，之後如第lib及12圖所示，在 不同積體電路之兩凸塊6 3之間，以網版印刷〔screen

Planting process〕印刷一連接兩凸塊63之導電膠71 〔conductive paste material〕，其係越過切割道64， 在乾知及烘烤後成為兩凸塊63之内部電性連接，接著如第

476146 五、發明說明（2) lie圖所示，以可模鑄之聚醯 P〇iyiffiid"esin〕形成一保護—le 在切割後得到如第13圖所示之曰曰 以保瘦導電膠71 ， 數個位於側邊由切割形成之焊；73，： = = :有複 如第1 4圖所示，將複數個曰ΰ 口 ^ 文/、有雄$之功效 膠74黏目，在側面之焊墊γ曰;、封裝65堆疊並以環氧黏 構成複數個晶片尺寸二裝65::=:版印刷導電膠75 ’以 裝置製造方、去巾,^ 電丨生連接，然而在該半導體 裒置衣方法令，由於需先在連接墊61上掠拮积& Λ掄以 並印刷導電膠7〗，i λ # ^ &堂01上接植形成凸塊63 均以一般後段封裝設備者植形成與導電膠71之印刷 fiGA基板之植球設傷，導5凸塊63之接植形成使用到 之塗施設傷，與前段之之/P刷使用到印刷電路板 系統整合於前段製程，二=包路投備不同，無法確實達到 導電膠71作為電性^龄 曾在形成凸塊63後再以印刷一 用於高密度或小曰片=^線徑係相當寬而粗，無法適 【發明目的及尺寸之晶圓級封裝。 切割前完成封裝，二^ f:提供-種晶圓級封裝，其係在 域，在切割時同時導電線路延伸進人切割區 合之晶片尺寸封裝/表面焊墊，得到複數個可供側面結 本發明之次_目沾— 切割前完成封裝，复=在於提供一種晶圓級封裝，其係在 可在晶圓型態執行了形成之複數個導電線路及封膠層均 前段積體電路與後段：·需：外增加設備之下，達到整合 、衣衣程、降低成本、提高產率之功 第6頁

很本發明之晶圓 圓，其 面形成 提供 在晶圓之上表 切割區域，每 形成複數個導 部電性連接對 端係延伸朝 形成一放 該放大部係超 密封該複 沿切割區 裝。 曰曰 一積體 電線路 應之連 向同一 大部於 過並進 數個導 域切割 級封裝，其主要包含有·· 中該晶圓具有一上表面及一下表面， 有複數個積體電路及複數個已定義之 電路具有複數個供外接之連接塾； 於晶圓之上表面，每一導電線路係内 接墊，且同一積體電路之導電線路之 側之切割區域； 導電線路朝向切割區域之一端，其中 入切割區域； 電線路於晶圓之上表面；及 該晶圓，而分離成複數個晶片尺寸封 【發明詳細說明】 依本發明之晶圓級封裝之一具體實施例，其包含之步 •驟係詳述如下： 兮曰首先’如第1及2圖所示，提供一晶圓10〔 wafer〕， #日日1)10係以—石夕基板H〔sHic〇n substrate〕為基礎 ’其係由一單晶矽棒或多晶矽碇切片形成，並進行積體 個路布局’晶圓1〇係具有一上表面12、一下表面13及複數 切割區域15 ’ 一般切割區域15之寬度約在100 /zm，並複 4固積體電路〔圖未繪出〕係形成於矽基板丨丨之上〔在由 七刀割區域1 5所園繞的範圍内〕，並在晶圓1 0之上表面1 2形 成有 防護層〔passivation layer〕16及複數個連接墊

476146 五、發明說明（4) 14〔contact pad〕，其中防護層16係具有開口，以裸露 連接墊14之部份表面，而連接墊14係為積體電路之電源及 訊號外端接點，通常防護層1 6之形成係以化學氣相沉積 〔Chemical Vapor Deposition〕或電漿促進化學氣相沉 積〔Plasma Enhanced Chemical Vapor Deposition〕製 程沉積形成一層Si 02、磷矽玻璃〔PSG〕或氮化矽 〔Si3N4〕’而通常連接墊14係為一銘塾或銅塾，在本實 施例中，複數個連接墊1 4形成於一中間線係為了易於表示 及瞭解’實際上’連接墊1 4係可形成於晶圓1 〇除了切割區 域1 5之外之其他任何部位，在本發明並不局限連接墊丨4之 位置，較佳地，該晶圓1 〇在進行下一步驟之前係已經過電 性測試〔electrical test〕，以辨識出好的或不良的 體電路。 接著，如第3及4圖所示，形成複數個導電線路21 〔conduct iVecircuit〕於晶圓1〇 之上表面12，每一 線路21係内部電性連接對應之連接墊14，且在同一積體 路二同一個由切割區域15所圍繞之範圍〕之導電線^21之 一端係延伸朝向同一側之切割區域丨5，關於導電 形成係以物理氣相沉積〔Physical vapor

Deposition〕、化學氣相沉積〔CVD〕或電漿促進# 相沉積〔PECVD〕製程沉積鋁Αι、銅。、鎢w或其合予乱 之，在本實施例中，導電線路2丨形成直線並其一 ^> 成 接近右側之切割區域15係為了易於表示及瞭解，电=伸 導電線路2 1係可呈現任意線形或彎曲角度。 馬* ，

476146 五、發明說明（5) 之後，如第5及6圖所示’形成一放大部22於導電線路 2 1朝向切割區域1 5之一端’其中5亥放大部2 2係導通連接導 電線路21同時超過積體電路形成區並進入切割區域15，使 放大部22係較厚於導電線路21之其他部位，關於放大部22 之形成係以印刷〔print ing〕、蒸鍍〔thermal μ一 evaporating〕或電鍍〔plating〕等方砝 之金屬或導電膠，如金Au、銀Ag、鎳Ni、鉬Mo、銦In、錯 錫或其合金，甚至是導電銀膠或高分子導電塑膠等等。 之後，如第7圖所示，密封該複數個導電線路2 1，其係形 成一封膠層30〔 seal ing layer〕於晶圓1〇之上表面12， 用以岔封及保護該複數個導電線路2 1，關於封膠層3 〇之形 成可利用印刷塗施〔print coat ing〕加烘烤、模封射出 〔molding & injection〕加烘烤或者是蒸鍍等技術據以 實施，較佳地，在形成封膠層3〇之後，適當研磨晶圓1〇之 下表面13，以確實掌握整體厚度，最後，以 ===分斷該晶圓丨。，可得到複數個如置及二 = 裝〔叫…㈠―〕，由於放大 割Γ15,在切割的同時，部份放大㈣ ==餘側邊形成裸露可供表面結合 塾23係位於該晶片尺寸封裝之一=大;=成之表面焊 面焊塾23之平面係與晶片之上表=呈=地，形成有表 :結卞於-印刷電路板5〇〔如第10圖右侧之： 〕…該印刷電路板係可預先形成；=寸封裝

第9頁 476146 五、發明說明（6) 〔solder paste〕與底墊52〔underfill〕，顯然，本發

明之晶片尺寸封裝因側向結合具有較小結合面積 X 、〔/〇MPrint〕及較大之散熱面，故可供高密度表面結合 亚具較佳之散熱性，此外’纟等效的變化下 成—封膠層30〔― layer〕於晶圓10 矣可形成另一封膠層31〔sealing 一" 裝〔如第丨。圖左侧之晶Γ:二ί::;?護之晶片尺寸封 者為準，任何熟：ί : ί :後：之申請專利範圍所界定 =内所作之任何變化：

_

第10頁 4/0146 圖式簡單說明 【圖式說明】 第1圖：依本發明之第一具體實施例，晶圓級封裝之製造 ^ 步驟中提供一晶圓之俯視圖； 第2圖：沿第1圖2-2線之剖視圖； 圖·依本發明之第一具體實施例，晶圓級封裝之製造 ^ 步驟中形成導電線路之俯視圖； f 4圖·沿第3圖4 - 4線之剖視圖； 第5圖·依本發明之第一具體實施例，晶圓級封裝之製造 ^ 步驟中形成導電線路之放大部之俯視圖； f 6圖：沿第5圖6-6線之剖視圖； 第7圖·依本發明之第一具體實施例，晶圓級封裝之製造 ^ 步驟中密封導電線路之剖視圖； 第8圖·依本發明之第一具體實施例，晶圓級封裝之製造 步驟中切割得到一晶片尺寸封裝之剖視圖；& ^ 9圖··第8圖之晶片尺寸封裝之立體圖； 第1 〇圖：依本發明之晶圓級封裝，多個晶片尺寸封裝結人 於一印刷電路板之示意圖； σ

Mla圖：美國專利第5, 356, 838號「半導體裝置製造方 々 法」之過程一； 第Ub圖··、美國專利第5, 356, 838號「半導體裝置製造方 々 法」之過程二； 第11C圖·、美國專利第5, 356, 838號「半導體裝置製造方 々 法」之過程三； 第12圖·依美國專利第5, 356,83 8號「半導體裝置製造方

476146 法」，第11 b圖之俯視圖； 圖式簡單說明 第13圖 • 依 美 國 專 利第5， 3 5 6，8 3 8 號『 _半導體 裝 置製造: 法 j 所 得 到之一 半 導體裝置 之立 體圖； 及 第14圖 • 依 美 國 專 利第5， 35 6, 83 8 號[ 半導體 裝 置製造: 法 j 所 得 到之一 半 導體裝置 之堆 疊應用立體圖 【圖號 說 明 ] 10 晶 圓 11 矽 基 板 12 上 表 面 13 下 表 面 14 連 接 塾 15 切 割 區域 16 防 護 層 21 導 電 線 路 22 放 大 部 23 表 面 焊墊 30 封 膠 層 31 封 膠 層 40 切 割 裝置 50 印 刷 電 路 板 51 焊 料 52 底 墊 60 晶 圓 61 連 接 墊 62 阻 障 金屬層 63 凸 塊 64 切 割 道 65 晶 片 尺寸封裝 71 導 電 膠 72 保 護 層 73 焊 墊 74 環 氧黏 膠 75 導 電 膠 81 金 屬 罩 82 磁 鐵

Claims (1)

1. 476146 六、申請專利範圍 1、一種晶圓級封裝，其步驟為： 提供一晶圓，其中該晶圓具有一上表面及一 在晶圓之上表面形成有複數個積體電路及複數個已，， =切割區域，每一積體電路具有複數個供外接之連=義 形成複數個導電線路於晶圓之上表面， 部電性連接對應之連接墊，且同一積體電路之導^ 線路之一端係延伸朝向同一側之切割區域； 電 形成一放大部於導電線路朝向切割區域之一端，1 該放大部係超過並進入切割區域； 八 岔封該複數個導電線路；及 穿:切°彳區域切割該晶圓，而分離成複數個晶片尺寸封 其中導電 其中導電 其中在提 2綠ΐ申！專利範圍第1項所述之晶圓級封裝 3、、如U部ί為一抗氧化之金屬或導電膠 t t: +利範圍第1項所述之晶圓級封裝 4 = 部係較厚於導電線路之其他部位 供範圍第1項所述之晶圓級封裝… ^。 V驟中，在晶圓之上表面係形成有一防護 電項所述之晶圓級封裝，其中該導 〔叫:積⑽〕、化學氣相沉積 6、如申社真*丨 > 進化予軋相沉積〔PECVD〕所形成。 申"專利關第1項所述之晶圓級封裝，其中該導

   第13頁 六、申請專利範圍 電線路之材質係為鋁、銅、鎢或其合金 7 如申請專利範圍第1項所述之晶圓級封裝，其中該導 電線路之放大部係以印刷、蒸鍍或電鍍所形成。 8、 如申請專利範圍第1項所述之晶圓級封裝，其中該導 電線路之放大部之材質係為金、銀、鎳、鉬、銦、鉛錫 或其合金或導電銀膠或高分子導電塑膠。 9、 如申請專利範圍第1項所述之晶圓級封裝，其中在提 供一晶圓之步驟中，在該晶圓之積體電路係已經測試。 10、 一種積體電路封裝方法，其步驟有： 提供一矽基板，其中矽基板具有一上表面及一下表 面’在石夕基板之上表面形成有複數個積體電路及複數 個已疋義之切割區域，每一積體電路具有複數個供外 接之連接塾； 形成複數個導電線路於矽基板之上表面，每一 線路係内部電性連接對應之連接墊，且導電線一 端係延伸進入切割區域； 、 一 形成一封膠層於該矽基板之上表面； 路=割區域切割該梦基板，而分離成複數個積體電 11直：：請專利範圍第10項所述之積體 12::電線路在延伸入切割區域係形成-放大： 乂：請專利範圍第1(3項所述之積體電路封=。 其中在形成複數個導電線路之 方法， 之複數個導電線路係延伸；二體電路 476146

   六、申請專利範園 13、如申請專利範圍第1 〇項所述之積體電路封裝方法 其中該石夕基板係為一晶圓。 i 4、如申請專利範圍第1 0項所述之積體電路封裝方法， 其中該封膠層係密封複數個導電線路。 、一種晶片尺寸封裝，其包含有： 一晶片’具有一上表面及/下表面’在晶片之上表 面具有一防護層及複數個連接塾’其中該複數個連接 墊係至少部份裸露於防護層； 複數個導電線路，每一導電線路係内部電性連接對 應之連接墊，且導電線路之一端係延伸至晶片之邊緣 而形成一表面焊墊；及 一封膠層，至少覆蓋晶片之上表面並裸露出導電線 路之表面焊墊。 1 6、如申請專利範圍第1 5項所述之晶片尺寸封裝，其中 形成有導電線路之表面焊勢之平面係與晶片之上表面 呈垂直。 1 7、如申請專利範圍第1 5項所述之晶片尺寸封裝，其中 複數個導電線路之一端係延伸至晶片之同一侧邊緣。 1 8、如申請專利範圍第丨5項所述之晶片尺寸封裝，其中 5亥導電線路之材質係為紹、銅、鑛或其合金。 1 9、如申請專利範圍第1 5項所述之晶片尺寸封裝，其中 該導電線路之表面焊墊之材質係為金、銀、鎳、錮、 鋼、錯锡或其合金。