TW448353B - Parallel CRC generation circuit for generating a CRC code - Google Patents

Parallel CRC generation circuit for generating a CRC code Download PDF

Info

Publication number
TW448353B
TW448353B TW088113737A TW88113737A TW448353B TW 448353 B TW448353 B TW 448353B TW 088113737 A TW088113737 A TW 088113737A TW 88113737 A TW88113737 A TW 88113737A TW 448353 B TW448353 B TW 448353B
Authority
TW
Taiwan
Prior art keywords
output
register
input
line
cyclic redundancy
Prior art date
Application number
TW088113737A
Other languages
English (en)
Inventor
Gerd Moersberger
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Application granted granted Critical
Publication of TW448353B publication Critical patent/TW448353B/zh

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/091Parallel or block-wise CRC computation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65Purpose and implementation aspects
    • H03M13/6575Implementations based on combinatorial logic, e.g. Boolean circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Description

448353 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(1 ) 發明領域 本發明係關於一個循環冗餘檢查(循環冗餘檢查)之產生, 循環冗餘檢查係用於在傳送器將資料傳送至接收器之時, 檢查錯誤之用。循環冗餘檢查可具有不同長度,並加入於 傳送器的使用者資料中3而在接收器中,循環冗餘檢查資 料與依據所接收之使用者資料而重新產生之循環冗餘檢查 資料相比較。若二者所產生之循環冗餘檢查相符合,則可 決足在傳送器與接收器之傳送過程中並未產生嚴重的傳輸 錯誤。 循環冗餘檢查碼之產生爲一種標準技術,而用於平行式 或序列式產生循環冗餘檢查碼之電路亦於先前技藝中爲眾 所周知=如下文中所將詳述者:有多種設計工具可用於設 計此種序列式或平行式產生電路。然而,迄今爲止,吾人 並不知此種用於平行循環冗餘檢查產生電路之設計工具並 未將回饋線之冗餘行入考慮。亦即,若使用較實現平行循 環冗餘檢查產生所絕對需要之回饋線數量更多之回馈線, 其硬體數量將大增而平行產生循環冗餘檢查位元之逮度更 將因此降低。 本發明特別關於如何降低平行循環冗餘檢查產生電路中 冗餘之問題3 發明背景 當設計一個循環冗餘檢查產生電路(用於產生—個常度爲 N之循環冗餘檢查碼)之時,使用一個循環冗餘檢查多項式 CHCN’該多項式一般以下行等式(la)定義: -4- 本纸張尺度適用中國國家標翠(CNSM4規烙(210 X 297公釐) 11----if —---.. ----11 訂·--— — — — — — i (請先閱讀背面之注意事項再填寫本頁) 448353 A7 B7 \r-) 五、發明說明(2 CRCN = χ + αν_!x UJ +αηχ0 ( 1 a ) 在等式(la)中’係數士 = 1 ’ ^丨而係數心,n=1, ,N—^則 根據所欲形成之循環冗餘檢查碼而爲〇或丨,圖la_示一個 序列式循環冗餘檢查產生電路(依據等式〇a)中之循環冗餘 檢查多項式而實現之原理。循環冗餘檢查產生電路包含數 目爲N,而以串聯方式連接之移動暫存器「,〔,〔 …Cv_, °本發明亦提供數目爲n之X0R閘: X0尺…’/0/^。一個位元流Si以序列方式輸入 X0R閘双^。本質上,依據等式(la)*N &及〜之選擇, X0R閘被提供位於每兩個移動暫存器G , 之間。根據自 X0R閘切心至個別移動暫存器⑴ip_fl〇p)c之間的回饋广一 個期望之循環冗餘檢查碼自最後一級的移動暫存器輸 出。 "1 因此,設計者以選擇回饋(亦即,根據所期望之循環冗餘 檢查碼而選擇N以及係數α<ν之何者爲〇或丨)之方式選擇所將 產生之循環冗餘檢查碼。在圖13之電路中,此種係數心之 選擇反應在位於個別兩個移動暫存器之特別x〇R閘的回饋 以及插入。 圖la中電路的操作如下所述:χ個位元之輸入位元流y (用於範例1 00)在連續時脈周期以序列式輸入至x〇r閘奶八 =工,便以序列方式碩出儲存於序列式移動暫存器之循 環冗餘檢查碼。此意謂著:在使用幻固時脈周期以將X個位 元輸入循環冗餘檢查電路之後’必須另外使用N個時脈周期 以便序列式讀出所產生之循環冗餘檢查碼。之後,所讀出 — — — — —----I--------— —訂---—— — ——— <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -5- 4483 A7 B7 五 經濟部智慧財產局員工消費合作社印製 、發明說明( 之循環冗餘檢查碼便被序列式增補於X位元的使用者資枓之 後’以便與使用者資料一同傳送至接收器3 因此使用圖丨a之序列式循環冗餘檢查產生電路,通常 需要額外的N個時脈周期以便讀出所產生的循環冗餘檢查碼 ,並將因此而增加產生與傳送循環冗餘檢查碼的處理時間。 圖lb顯示一個用於特殊CRC13碼之序列式循環冗餘檢查 電路實例。亦即,圖1 b中,多項式被選擇爲: CRC 13 = x13+x12+x7+x6+x5+x4+x2 + xl 如圖lb行示於序列式循環冗餘檢查電路上方之等式。因 此,在圖I電路中,N=13且 。這些在循環冗餘檢查多項式令係數之選擇係由自移動暫 存器至其他移動暫存器C()_c"經由位於個別移動暫存器c 的個別XOR閘之回饋而反應於電路組態中。在圖汕中,在X 位元已序列式輸出之後’具有長度爲13之循環冗餘檢查被 序列式輸出在”循環冗餘檢查13序列輸出,,。 由於在圖la與】b之電路中,處理以序列方式進列,處理 時間便將if加1此另—種解決方案則爲:以平行方式處 理-個具有了位元(X㈣位元之平行部份)之資料封包的循 環冗餘檢查碼之產生。圖lc顯示_個平行循環冗餘檢查產 生電路之一般性組態。
圈1c中,一個輸入暫存器方法丨具有丁個輸入暫存器、,L ’…以便同時儲存T個輸人位元。每個輸人暫存器具 有一條輸出線 1(0),1(1), UT ., _ , ’ Ηυ ... I(TM),這些輸出線導致 -個镇合方法CM…個輸出暫存器方法〇具有N個輸出暫存 --------------------訂--------·1^· 1 <請先閱讀背面之生意事項再填寫本頁) 297公釐〉 1 6 - 本紙張尺度適用中國國家標準(CNS)AJ規格(21〇 448353 A7 B7 五、發明說明(4 器匕,C,,…C, ..CN.〗’用於平行儲存所產生之循環冗餘檢 經濟部智慧財產局員工消費合作社印製 查竭。每個輸出暫存器具有一條輸入線cQ(T),cl(T), •••Cn(T),...Cn(丁)以及一條輸出線匚。(〇) , Ci(〇), Cn(〇) Cn-JO)。另外’並提供數目爲N之平行X〇R閘x〇R。,x〇Rj …x〇Rn .…xorn-1。每個閘皆具有連接至輸出暫存器的一 條個別輸入線之輸出以及多條耦合至耦合方& CM之輸入線 3個別輸出暫存器之輸出線亦爲耦合方法CM之輸入。 圖1平行循環冗餘檢查產生電路之作業方式如下述: 數量爲T之位元自x位元之資料流被平行地輸入至輸入暫存 态万法I。耦合方法。从決定來自輸入暫存器方法…輸出線 之何者以及來自輸出暫存器的輸出線之何者將被輸入至個 別XOR閘。搞合方法並未„轉合”來自輸入暫存器之輸出 以及輸出暫存器之輸出,卻僅只決定X0R問的輸出線之何 者必須自個別輸人以及輸出暫存器接收_個分離的輸入。 在一個時脈周期内,輸出暫存器C包含-個平行式產生之循 裏几餘檢且碼。之後,在下_個時脈周期内,下—組丁輸 一被輸入土輸入暫存器方法卜之後,他們與先前保留 輸出暫存器的循環冗餘檢查碼-齊輸入至XOR閘。因此 對1每個T輸入位元而言,平行產生循環冗餘檢查碼僅需要 ,個時脈周期3相對於圖la與圖lb之序列式電路(其中循 此:且碼〈序列式產生需要吾人所不欲花費之大量時… ’圖U之平行產生電路爲數量T之輸入位元於—個時脈 周"月内建立循環冗餘檢查値= 入 於 環 間) ----------------I (請先閱讀背面之注意事項再填寫本頁) 4而’通常_合方法CM(決定輸人暫存器之輸出線以及輸
公 t ) 448353 A7 B7 五、發明說明(5 ) 出暫存器之輸出線何者必須被供應作爲個別乂〇11閘之輸入) 之設計工程並不小。亦即:用於處理在一個序列式輸入暫 .存器中内部狀態移動之作業現在必須在圖lc中以—個步^ 平行處理完成。傳統設計工具得以實現(對於循環冗餘檢查 的一個特定多項式以及長度而言)—種模擬,模擬一個序列 式循環冗餘檢查電路以發現序列移動暫存器之個別入口如 何與T位元之輸入連續地改變。根據這些模擬便可決定耦合 方法。 發明人曾實現一種模擬,以設計(亦即:發展並產生)平行 循環冗餘檢查電路並已發現問題:傳統耦合裝置具有一項 缺點:實際上使用太多來自輸出暫存器之回饋。亦即:由 於傳統模擬工具個別尋找序列式循環冗餘檢查電路之每個 «Φ-fiop(移動暫存器),吾人發現他們無法偵測是否存在一 個可能的冗餘,亦即,過多來自輸出暫存器之回饋或者過 多輸入移動暫存器I之輸出線被輸入至乂011閘。這種冗餘將 增加平行循環冗餘檢查產生電路所需之處理時間以及硬體 數量。因此,依據所使用之多項式,許多訊號的回饋實際 上爲多餘的訊號’而目前所有的設計工具並未將之視爲非 必要的。 發明總結 本發明之設計動機係基於瞭解一項問題(依據所使用之多 項式而定):並非所有回饋以及所有來自輸入暫存器之輸出 皆必須作爲XOR閘之輸入,以及:對循環冗餘檢查之平行 計算而言,僅考慮儲存於輸出暫存之前數個數値便已足夠3 -8 - 本紙張尺度適用中國國家標準(CNS)A4規烙(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝---I!11---------線 經濟部智慧財產局員工消費合作社印製 448353 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(6 ) 因此’發明人所察覺之未知問題爲: -提供一種方法與一種平行循環冗餘檢查產生電路,此 舉可提高處理速度並降低所需用於實現平行循環冗餘 檢查產生電路之硬體量。 本問題由一種依據申請專利範圍丨之方法以及一種依據申 叫專利範圍2之平行循環冗餘檢查產生電路所解決。 依據本發明,一個二維(時間·空間)矩陣表示法,用於表 示個序列式移動暫存器之所有entry(以便用於一個特定之 循袤几餘;^且多項式改變的情況)如何儲存於一個記憶體中 。在此矩陣表示方式中,indicati〇n(本質上用於表示内部狀 態以及由所選擇之多項式所指示之内部狀態改變)被儲存。 泛可被視馬等效於一個相對應之序列式循環冗餘檢查產生 «Β路之内邵狀態(儲存於移動暫存器之値)改變。 本發明使用一種特別搜尋技術以評估上述之矩陣表示法 以便取消對同-位元發生二次的内部狀態轉移。亦即:由 兩個相同狀恐(輸人暫存器輸出線或輸出暫存器輸出線)的 組合並未造成—個個別x〇R閘的輸出訊號之改變,該 搜尋方法以—種消除可能同時輸人至平行電路中-個X0R 閘的内邵狀態或輸入位元之方式評估矩陣表示法。依據此 =万式’纟自輸出暫存器之回饋與,或並未導致輸出訊號改 κ輸入位兀將被消除。由於來自輸出暫存器之回饋數目 以及來自輸入暫存器之輸入數目被降低,因此處理時間將 降低,,而所需用於平行循環冗餘檢查電路之硬體量將降低。 僅斤估纟—個序列式循環冗餘檢查電4的每個序列移動 ------------.裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -9 - 經濟部智慧財產局員工消費合作社印製 ΚΙ ____Β7_____ 五、發明說明(7 ) 暫存器之内部狀態之傳統設計工具無法實現對於XOR閘之 雙重數値輸入,因爲這些設計工具僅個別評估每個序列式 移動暫存器之狀態。因此,本發明在降低處理時間與硬體 量方面具有顯著優點。 用於產生一個平行循環冗餘檢查產生電路之方法自動爲 任何所期待之循環冗餘檢查碼(預定之循環冗餘檢查多項式) 提供一個平行循環冗餘檢查電路。 再者,根據本發明之另一項具體實施例,本方法自動產 生一個需要用於製造ASIC或FPGA之VHDL碼。之後,命本 方法所產生之輸出碼將用於載入個別之FPGA。因此而得之 ASIC以及FPGA可顯著增加處理速度並降低硬體量。 本發明可用於任何通訊或傳輸系統,其間一個用於傳輸 之循環冗餘檢查碼必須以一種高速方式產生。 本發明尚具有其他優勢以及改善,其具體實施例如下文 所述之申請專利範園所述。此後,本發明將參考附圖所示 之具體成品以及範例加以説明。在各附圖中,相同或相似 之參考數字代表相同或相似部位„ 附圖簡述 附圖中: 圖la顯不一個一般性循環冗餘檢查多項式之傳統序列式 循環冗餘檢查產生電路; 圖1 b顯不一個傳統序列式循環冗餘檢查產生電路(用於產 生一個所選定的長度爲丨3之循環冗餘檢查碼)之範例 圖〗c顯示一個平行循環冗餘檢查產生電路(使用一個依據 -10- 本紙張尺度適用中國國家標準(cr^TI4規格(2i0 x 297公爱)--— — — — — — — — — — — — - II--— II 訂·!------ (請先閱讀背面之注意事項再填寫本頁) A7 448353 B7 _ 五、發明說明(8 ) 先前技藝而耦合方法CM)之一般組態。 圖2a顯π用於本發明之方法所使用之矩陣(具有n行與 Τ+1列)以及矩陣元素ci之安排方式。 圖孔顯示序列式循環冗餘檢查產生電路之多項式之情況 下的矩陣CT(用於取得—個具有降低冗餘之平行循環冗餘檢 查電路)。 圖2C顯個表,|明採用輸A暫存器㈤哪㈣出以及 輸出暫存器C的哪個冑出用作爲每個取問(以便該表對應 至圖U中的Μ合方法)的輸人,使用_之多項式,而該表 則爲圖2b之結果。 圖3顯示本發明的圖lb中之範例的平行循環冗餘檢查產生 電路,使用圖2c之表;以及 圖4顯示本發明之方法所使用的_個原理流程圖。 發明説 本發明I平行循環冗餘檢查產纟電路具有圖U所示之一 平行產生電路產生—個長度爲N之循環冗餘檢查碼 (如上述等式(la)的個別循環冗餘檢查多項式之所定義)。 亦P 般而5,本發明之平行循環冗餘檢查產生電路 ^ 個輸入暫存器方法1(具有τ個輸入暫存器iQ,L,... ,’用於同時儲存τ個輪入位元),每個輸入位元具有一t 個個別輸出線吵),1(1),... i(t) ...,ι(τ_υ。 固輸出暫存夺方法C具有Ν個輸出暫存器c0,C!, c_ ’ Cw,用於同時(平行式)儲存該循環冗餘檢查碼,每 個輸出暫存器C皆具有-條輸人線Cu(T),Ci(T),Cn(T) • 11 - 本紙張义度適用中國國家標準(CNS)A4 --------------Μ,--------訂---------線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 規格(210 x 297公釐) 44835 j A7 五、發明說明(
Cw⑴與—條輸出糾州,c1(o),..Cn⑼ 數目爲 N之XOI^x〇R() , x〇Ri, X_1 提供,每個閉皆具有一個連接至y撕…被 線的輸出,其輸入線則與至—個預定數輸入 出=及-個預定數目之輸出暫存器輸 mcM決定哪一個來自輸入暫存器的 一個來自輸出暫存器C的輸出線爲個淑_之輸=及 本發明之方法包含下行步驟(如圖4所示)。步: 據循環冗餘檢查多項式之—般等式(la) :二: 檢:::長度一冗餘檢查瑪種類之選擇係 一個N値以及經由定義哪一個係數%,n=〇, ^ 而定。其次’在步驟si中,將決定資料封包τ之長或1 平行處理之位元數目。因此’步驟。已爲二:: 輸入暫存器輸出線之數目以及輸出暫存器輸出線之數目 步驟S2依據所選擇之數値Ν,丁與^,而將圖㈣示之矩 陣CT儲存於一個記憶體。矩陣CT具有Ν行(分別以c〇, ...Cn... CN-丨表示)Τ+丨列(分別以^丨,t 丁表示=, 位於第一列to之列元素ctu,〇, ct。,,, • υ , n.',LI〇 , ν y>\. 別儲存輸出暫存器輸出線之cQ⑼,Cl⑼H 之數値(亦即,一個指標參數)。 對於an=〇4Cn行的行元素ct(例如,若〜=〇,則考慮c3" 之行元素)儲存一個數値0(亦即,他們是,,未定義的,, 丁 設位於對角線左邊之下一個較低元素(在下—個時脈周期)$ 狀態’當矩陣被視爲狀態改變的時間-空間表示(如循環冗 本纸彳長尺度適用中固國家標準(CMS)A-l規格(210 x 297 ) 請 先 閱 讀 背 之 注 意 事 項 再' Ϊ裝 本. 頁 訂 線 經濟部智慧財產局員工消費合作社印製 -12 448353 A7 五、發明說明(10) 檢查多項式之所要求),例如,在—個序列 生電路)以及對於%=1之行數目^(例如,若几‘、:查產 C4之行几素)依據等式(2)而儲存下行數値對: 考慮灯 ctT." = lT·1 ctT.】.n = =(1(T-2))Cn.i(T.2)) ctt. ctKr (2) 在上行數値對之第—個數値柙类 致値代表一個#入暫#器輸出線 ,上行數値對之第二個數値目丨丨冲矣 . 數値則代表一個輸出暫存器狀態袁 數,而數値<^.,(〇)則代表輸出暫存器匸、,之輸出。 " 對於每個元素ctl,n而言,有三種可能輸入‘ ”由對角線箭頭所指出之左下元素ctl〜通常用於—個 左下万元素存在時之备種情沉(因此經常 及下方列); 丁 A 2)輸出暫存器的一個現存輸出Cn⑼,僅用於下方列’‘ _ 13 本紙張尺度適財關冢標準(CNS)加規格(21〇x 297 (請先閲讀背面之注意事項再填寫本頁) I K------ 線 448353 A7 經濟部智慧財產局員工消費合作社印制rt B7 五、發明說明(ή ) 3) —條回饋線’該回饋線爲輸入暫存器it l的輸出i(t_㈠以 及輸出暫存器CiJt-l)(以Vl表示,使用於循環冗餘檢查 多項式的係數a„=l以及回饋線丨㈠存在之時,因此並不在 最下列)的輸出1〇1)之XOR組合)〇 因此矩陣已被填滿(見圖2b之範例)。 在步驟S31中,選擇一個數目爲11之乂〇11閘(11介於〇與]^1 之間,如圖U中所示)’亦即,矩陣CT被評估以決定哪一個 輸出暫存器輸出線以及輸入暫存器輸出線將輸入至X0R閘 ;XORn 〇 /在步躁S32中,選擇矩陣CT之元素ctT n(此爲上方列丁與 仃nn|:)。(後,镇合群組^之建立方式將遵循對角方向 至左下方直到最下-列或最左—行爲止,期間並收集該線 上之所有元素(亦即所有lt將由⑻屢 丨⑴所取代,以便Cw⑴與ctt,N.〖相同。
之後,步驟S33將视察棋合群組心是否僅包含輸入暫存器 2出線1⑴以及輸出暫存器輸出線或、始狀態,乂⑼之指 ^ (亦即,在此點如何形成X〇R 閘X0Rn<輸入將非常明顯) 或者亦包括輸出暫存器狀態象數 抵广〜 〜麥数A,〆亦即:在一個序列式 ^餘檢查產生電路所可能發生之狀態,但卻在一個不 二脈周:,亦即不在時脈周期。h若在步細中,核合 •、且發現包含輸出暫存器狀料 數必須被取代因爲在鶴合群組中, 則该參 暫存+的七 次 並未代表一條輸入 〜出..水或—條輸出暫存 步驟S34處理3 Μ種取代万式於 <請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線 •14-
經濟部智慧財產局員工消費合作社印製 在步驟S34中,對應於上述發現輸出暫存器狀態參數之元 素以,n(h〇,而0通常爲屮丨)以及所有安排於一個對角線方 向(X便U低列與行之數目)之所有元素被讀出,且耦合群組 之輸出暫存器狀態參數由這些數値所取代a在本文件中, 相對的 一 s司意謂:例如當元素包含輸出暫存器狀態參 數CN-l(T-l),則行位置N-1以及列位置τ·丨以及所有位於對 角’泉左下方之元素被讀出並取代耦合群组之個別輸出線 狀態參數而成爲一個新系行之數値對。 <後,取代步驟S34以及檢查步驟S33被重複,直到並無 其他輸出暫存器狀態存在於該耦合群组心爲止。之後’耦 合群组僅包含輸入暫存器輪出線I(t)以及輸出暫存器輸出線 cn(〇)之指標 在步驟S35中,在該耦合群組之多對相同輸入暫存器輸出 線數目以及相同輸出暫存器輸出線數目被取消。此步驟亦 可於取代步驟之中間級處理,因爲相同步數値已可在中間 級包含於辆合群組中。 步驟S31至S35重複用於所有N個XOR閘以形成n個耦合群 組gn。在步驟S3 6中,棘合群組gn可輸出於一個螢幕或作爲 一個用於ASIC 或FPGA之實際 VHDL 碼(ASIC : Application Specific Integrated Circint特定應用積體電路:FPGA : Field Programmable Gate Array場可程式閘陣行)由一個自動設計 與製造裝置所產生》 因此,由於與記憶體中特別設定矩陣有關之取代與取消 步驟之故’爲每個XOR閘所取得之每個概合群组gq指示輸 -15- 本紙張尺度適用中國國家標準(CNS)Ai規格(210 x 297公g ) ----------I J. · I I 1----訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 448353 五、發明說明(13) 入暫存器輸出線以及輪屮蕲六„„ h ,上 、 I存為輸出線連接至個別X〇 R閘 之輸出。 如圖2a所見,基本上,矩陣a爲一個序列式循環冗餘檢 查產生電路(以序列方式實現所選擇之循環冗餘檢查多項式) 9私動暫存為I人π如何在_個時脈周期與另—個時脈周 期之間改變之實際表示方法。依據本發明,這種(時間-空間 )連續狀態改變的表示法(當它由本發明之方法所評估時)得 以偵測所有几餘,其中所有位元(自輸出回馈之時)將再次輪 入至相同XOR閘之時。圖2神,矩陣CT之評估因此得以伯 測所有應於平行循環冗餘檢查電路中避免之冗餘a因此一 個根據上述方式而得之轉合群組^所實現之電路可增進其 處理速度並僅需要最少硬體量。 3 八 上述參考圖4之方法爲—般性方法並且不致於漏失任何冗 餘。該方法之-般性係在於:該方法允許得以針對任何N, an以及T而設計311{)61;101~平行循環冗餘檢查產生電路。 上述方法可與-個輸出VHDL以製造—個或規割—個 fp=裝置之設計工具—併使用。亦即…個用於自動產生 循環冗餘檢查電路之設計工具得以僅依據由使用者所輸入 之輸入參數N,an,與τ以及所取得之耦合群組而產生最佳 化循環冗餘檢查電路並產生實際裝置,例如經由輸出反應 平行循%冗餘檢查電路中,所有輸入與輸出線之間的連接 關係的VHDL碼而產生實際裝置。 範例 爲求説明本發明之方法’此後,將敘述圖丨b中—個對應 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -16-
.¾ 局 員 工 消 448353 Λ7 B7 五、發明說明( 14 於序列循環冗餘檢查產生電路與多項式之無冗餘平行循環 冗餘檢查產生電路之製造。 圖2b表示圖1 b之情況下使用的耦合矩陣CT。圖3表示在應 用本發明之方法至圖2b所示之矩陣CT之後所得之平行循環 冗餘檢查產生電路。 對於等式(U)所定義之多项SCRCN而言,數彳直n=i3且吾 人已選擇使a^a^afa^afa^afa^l。用於平行處理之 位元數目T已選擇爲τ=8。如圖3所示,此種選擇將導致輸入 暫存器方法I之安排將爲:8個輸入暫存器1〇小得以用於同時 儲存-個T=8輸人位元之資料封包α圖3中,輸人暫存器之 V!7之輸出線由Ι(〇Η⑺表示。圖2b中之矩陣〇丁具有丁+1=9 列’分別以tQ-tg表示σ 由於㈣,輸出暫存器方法具有13個同時儲存⑶⑶碼 之輸出暫存器Cd輸出暫存器具有個別輸入線c。⑻_ ci2w以及個別輸入線c〇(0)_Ci2⑼。因此 包含標示爲Cu-C,2之丨3行^ ^C1 個 XOR 閘 X〇r〇_x〇r -個連接至輸出暫存器之個^排万式係使每個開皆具有 組輸出線(與—個預定:::輸入線的個別輸出,… 定數目之輸出暫存暫存器輸出線以及—個預 ^出%存咨輸出線相耦合)。 由於對於所選擇之crc13碼 而 在行 Cl,C3,C8,〇 '''a3=a8=ag=a10=a ,Cl〇,Ci丨之行元素確實
II -0 僅包含 本纸狀度適用刚家 17 公堃)
44^353 A7 B7 五、發明說明(15 ) 對角線入σ作爲參數。另一 万面,CO,C2,C4,C5,C6, C7’C丨2之行分別包含一個數値對,由於對於這些行而言, 二_使用“的簡寫,然而,每—行元素儲存一個値 :,b的矩陣之右表所示。表中的.V,表示此二數値屬 ::一個輕合群組(實際上,檢视圖lb之對應序列組態,數 .〜對應於—個來自個別輸人暫存器νι7以及來自最後 序列移動暫存器c12在不同時脈周期G_7之輸出的個別序列輸入〇儿< X Q R組合)。所定義的輪出暫存器狀態參數爲數値 C'2(7) Cn(6) ? C12(5) , C13(4) , cu(3) , C12(2)^ ^LC12(1) ’其中c12⑼表示輸出暫存器Ci2的—個實際輸出暫存器線 數目。 所有 n-0 ’ n=2,n=4,n=5,㈣,㈣,。=12(亦即:⑶, C2 /4 ’ C) ’ C6 ’ C7 ’ Cl2)包含相同數目之元素以及(例 如)第行之元素(行數目C。)的行如下所示: (請先閱讀背面之注意事項再填寫本頁} I I ---- 經濟部智慧財產局員Η消費合作社印製
Ct?.0 “6,0 Ct5.〇 “4.0 Ct3.0 C^2,0 Ct! .〇 ct〇,〇 (I(7),Cu(7)) (I ⑹,C12(6)) (I(5),Cl2(5)) (I(4),Cn(4)) (H3),C12(3)) (H2),C12(2)) (K",Cl2 ⑴) (l(〇),Cu(0)) Cn(〇) 對於an= 1而言,包含所定義之數値的其他行也包含相 同數 訂---------線 18- 本紙張尺度適用t國國家標準(CNS)A4規格(2[〇 x 297公釐 3 々4835 五、發明說明(16) 値3在所使用之標示中,數値對的第一個數値表 . [久不—個輸 入暫存器輸出線’數値對的第二個數値則代表—個輸出暫 存器狀態參數,而數値cu(0)則代表輸出暫存器數目12之輪 出暫存器輸出線Cu,如圖3所示。c〖2(0)亦可視爲輸出暫存 器c u在一個初始狀態的輸出暫存器狀態參數。 吾人已將矩陣CT如圖2b之所示而安排,爲求說明起見, 箭頭表示狀態在一個序列式循環冗餘檢查產生電路中如何 在每個時脈周期改變= 因此,如上所述’圖2b之矩陣CT是狀態改變在序列循環 冗餘檢查產生電路的一個實際時間-空間表示法(依據所選擇 之多項式而定),除了在圖3(以及圖2a)以外,在圖3以及圖 2a中’此表示法對於所有狀態改變同時處理並説明位元之 連續性移動(自移動暫存器移動至移動暫存器包含如圖“所 不炙個別XOR連接)。吾人應注意:由於以選擇數値Ν,τ以 及an,圖2b之耦合矩陣可與個別元素—起完全設定3 此後,本文將描述一個範例用以説明輸出暫存器c 4的最 後耦合群組g,如何使用本發明之方法而形成(如圖2b之所設 定)。 經濟部智慧財產局員工消費合作杜印製 選擇數目n=4的XOR閘,亦即:選擇元素卟8,“或者列數 t*以及行數&的交又點的元素a因此,可讀出下行元素: ct«-4 = h = (I ⑺,C12(7)) 之後,來自元素cts, 4的對角線左下方的所有已被定義的元 素被讀出且輸入至耦合群組以3在此情況下,元素h,卜被 讀出s因此所形成的耦合群組包含: 本纸張又度適用中國國家標準(CNS)A4規格(210 X 297公餐) 448353 Λ7 B7 17 五、發明說明( 84 = I7; I3 =1(7),Cl2(7); 1(5),C12(5); 1(3),C12(3). (3.1) 目前爲止’耦合群組g4確實包含輸出暫存器I7,I5,、的 輸出線1(7),1(5) ’ 1(3)的指標。然而,它並不包含來自輸出 暫存器的輸出線的指標,亦即,它僅包含輸出暫存器妝能 參數Cl2(7),C12(5),C12(3)(以粗體字表示)。因此,這些輸 出暫存器狀態參數必須用於進一步分解或取代。 對應於輸出暫存器狀態參數¢:,:(7)之元素ct7,12被用作爲 下一個起始元素且此時將執列對角線上(所定義的)元素的讀 出動作。之後,輸出暫存器狀態參數C ^(7)由此項對角線讀 出動作所得之元素所取代=> 使用元素Ct5,12重複相同程序 以取代輸出暫存器狀態參數Cn(5)而元素ct3,12則用於取 代輸出暫存器狀態參數匸^门)。因此,耦合群組g4現在包 含: g4 = I(7),C12(7) = 1(7),16; il; iO; C5(〇); I(5),C12(5) = 1(5),i4; C7(0); I(3);Cl2(3) = 1(3),i2; C9(0). (3 2) i八僅用於縮寫,而完整的轉合群組則如下式之所定義 g4 = I(7);I(6),C12(6);I(1),C12(1);I(0))C12(〇); C5(0); I(5);I(4),C12(4);C7(0); 1(3);I(2),C12(2);C9(0). (3 3) 現在,耦合群組g4包含一些輸入暫存器輪出線,輪出暫 存器狀態參數(以粗體字表示),並首次包含輪出暫存器輸出 -20- 本纸張尺度適用中關家鮮(CNS)A4祕公餐)一 -—.—, ·-·請先閱讀背面之注意事項再填寫本頁)
--------訂·--------T 經濟部智莛財產局員工消費合作社印焚 448353 Λ7 B7 經濟部智慧財產局員工消費合作社印奴 五、發明說明(18 ) 線C5(0),C7(0),C9(0)(已自矩_CT之下方列讀出)。再一 次,重複以13th行(以及對角線左下方之對角線元素)之個別 元素取代輸出暫存器狀態參數之程序直到所有輸出暫存器 狀態參數已被取代爲止,亦即,直到耦合群組以僅包本輸 入暫存器輸出線以及輸出暫存器輸出線之指標,如下所示 g4 = I(7);I(6)I i5,iO,C6(0);I(i),i〇,cn(〇);i(〇), C12(〇);C5(0); 1(5), 1(4), i3, C8(0); C7(0); K^), 1(2), il3 C10(0); C9(0). (3.4) g4 = i⑺,1(6),1(5), C12(5),1(G), C12(0), (:〆0); 1(1), I(〇), C12(0), Cu(0); I(〇), C12(〇); C5(0); 1(5), 1(4), 1(3), C12(3), C,(0); C7(0); 1(3), 1(2), 1(1), C12(l), C10(0); C9(0) (3.5) 進一步取代將導致: g4 = 1(7), 1(6), 1(5), 1(4), 1(3), 1(2), 1(1), 1(0), cu(〇), cn(〇), c10(〇), ¢,(0),0^0)^,(0),1(0) c12(0), c6(0); 1(1), 1(0), C12(0), Cu(0); 1(0), c12(〇); c5(〇); 1(5), 1(4), 1(3), 1(2), 1(1), 1(0), C12(0), Cn(〇), c10(〇), C9(〇), c8(0); C7(0); 1(3), 1(2), 1(1), I(〇), C12(0), Cu(0),C10(0);
Cy(0). (3.6) 既然現在耦合群組僅包含輸出暫存器輸出線以及輸入暫存 21 - 本纸張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公坌) 裝--------訂---------線 f靖先閱讀背面之注意事項再填寫本頁} 44835 ο 經 濟 部 智 慧 財 產 局 消 費 合 ΐ 社 印 A7 B7 五、發明說明(19 ) 器輸出線’便可處理本發明之重要步驟:相同輸入暫存器 輸出線以及相同輸出暫存器輸出線之消除。因此,元素: 1(5), 1(4), 1(3), 1(2), I(i); 1(0), C!2(〇)? CM(〇), c]0(〇), c9(〇), cs(〇), c7(〇), i(〇), c12(〇), i(i}> I(0>5 C12(〇), Cn(0); 1(0), C12(0); 1(5), 1(4), i(3), I(2), 1(1), 1(0), C12(0), Cu(0), C10(0), C9(0), c8(0); C7(〇); 1(1), 1(0), C12(0), cu(0). (3 7) 被消除,並使最後耦合群組g4不再具有冗餘元素,如下所 示: g4 = l(7),1(6),C6(0) ; C5(0) ; 1(3),1(2), CIO(0) i C9(0) (3 8) 因此,最後所取得之耦合群組g4並不包含冗餘並表示輸 入暫存器輸出線以及輸出暫存器輸出線(必須輸出至所選擇 的數目爲4的XOR閘)之數目。 當然’吾人應注意:在執列消除動作之前,將群組分開 直到各群組僅包含輸入與輸出暫存器的輸出線之動作並非 絕對必要。例如:等式(3 4Ί Φ,五Xσ % ^ 八1 4)中吾人應已觀察到:i0在耦 合群组中被包含兩次3因此,此“可能已被消除,既㈣ 使該元素往後將再次發生,它可被留在轉合群紅之中或再 次使用。因此,本演算法亦可於中間步驟掃描辑合群組並 執列消除動作。例如:取代等式(3.1)之第-元素ι7三次已 導致: ’、一久 i7 = 1(7) ’ C!2(7) -> 1(7),i6,u 〇,Γ 0 11 1U l5(°) -> 1(7) ^ 1(6) ’ Cl2(6),il ’ i〇,c5(〇),_> ·/7、 T,A、 .c 八 J > 1⑺’ 1(6),l5 ’ l0,C6(〇),h _____ -22- 本纸張⑷CNWVl祕—— ^--------訂---------線 1 (請先閱讀背面之注意事項再填寫本頁) 448353 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(20 ) ’沁,c5⑼’ (39) 其中15已經再一次發生,以便它可以與等式(3】)中作爲第 二元素的i5 —併消除。再者,等式(3 9)的分解於其本身已 包含1〇兩次以便此項1〇亦可於此處消除。執列中間消除或僅 於最後時間消除冗餘二者結果之不同在於取得最後結果的 處理時間,既然在程序中較早被消除之數値當然並不需要 再次分解=然而,上例顯示圖4之步骤S35並不絕對需要於 所有分解動作的末端執列,但亦可於分解程序的中間級執 列數次。 對於剩餘丨2個XOR閘執列相同程序並將形成一個無冗餘 之個別耦合群组gn。圖2C顯示個別耦合群组g(j - g口之概觀, 之後’ . . gl 2被用於將輸出線連接至個別XOR閘3 圖3顯不對於選擇T = 8 ’ N = 13以及個別數値^之最後電路 3使用圖2b I矩陣的一項令人驚喜的結果是某些數値具有 互補之功能且XOR輸出僅可被個別計算而成爲一個輸入暫 存器輸出線以及個別輸出暫存器輸出線的函數。 依據本發明之方法而經由讀出個別元素d,則僅有元素的 群組的使用得以消除輸出線與輸入線之回饋的依賴性(冗餘) 。本方法可冗全自動化而一個個別碼可由一個個別處理方 法輸出以便載入一個FPGA或發展一個AS1C。本方法爲一般 性方法並且僅需要選擇數値T,N以及a 人 α ” s; 〇 吾人亦應注意:列與行當然可互換且不至於損失任何, 般性3 玉業可龐杜 Μ氏張纥度適用中國國家標準規烙 — I — I III^* I -----^ «ιίι — — — — ( (請先閱讀背面之注意事項再填寫本頁) -23-
44835 J A7 B7 五、發明說明(21 依據本發明之方法所設計之 可用於-個傳送系統(執列循广二丁循環冗餘檢查計算電路 A杳掩用去杳拉AWii 几餘檢查之計算與傳輸以便 b使:編的錯誤)之任何傳送器或接收器, 應注意者馬:本發明並不限於上述具體實施例,而本發 明之各式變化與調整可由經通此技藝者依據上述學説而執 列。特別地’應注意本發明可包含下行中請專利範圍之特 性3申請專利範圍中之數字僅作爲分辨之依據,並不至於
I 限制保護範圍。 (請先閱讀背面之注意事項再填寫本頁) 裝'------—訂--------- 經濟部智慧財產局員工消費合作社印製 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(2丨Ο X 297公釐)

Claims (1)

  1. 448353 A8 R8 C8 D8 1. 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 一種用於產生一平行循環冗餘檢查產生電路(用於平行產 生—個長度爲N之循環冗餘檢查碼)之方法,該循環冗餘 檢查碼之定義如下式一個循環冗餘檢查多項式(循環冗餘 檢查)表示: CRC - aNxN+aN.lXN-i+ a^n+ α,χ'+αοχ0 (la) 其中aN = a()M且係數an之爲0,據所將形成之循環冗 餘檢查碼而定,該循環冗餘檢查碼之形成係對於一個資 料机中,數目爲T之輸入位元而產生,該方法包含: a) —個具有T個輸入暫存器I〇,l, It ,之輸入 暫存器裝置⑴同時儲存上述Τ個輸入位元,每個輸入 暫存器具有一條輸出線1(0),Ι(1), ί(ί) ,; b) —個具有Ν個輸出暫存器c〇,c;,, 之輸出 暫存器方法(C)以便同時儲存上述循環冗餘檢查碼,該 幸别出暫存器母個皆具有—條輸入線匚。(丁),^(丁), ...Cn(T) ...Cn.JT)以及一條輸出線 c0(〇),〔〆〇), …..c„(0) . . .CVKO); 其特徵在於: c) N 個 X〇R 閉 XOR〇’ XORi, x〇Rn x〇Rw每個皆具 有一個連接至該輸出暫存器之一個個別輪出線以及輸 入線(與一個預定數目的輸入暫存器輸出線以及一個預 定數目的輸出暫存器輸出線相耦合)的輸出;以及 d) 輸入暫存器輸出線以及輸出暫存器輪出線與x〇R閘輸 入線之耦合可由下列步驟取得: el)將一個具有N行’ T+丨列的矩陣<:丁儲存於一個計憶體 -25- 本紙張&度滷用中國S家標準(CNSM.1規格(210 X 297公釐) III —---^-----"裝-------^訂---------線 (請先間讀背面之涑意事頊蒋填寫本貢> 448353 800 ΟΌ8 AKaD 六、申請專利範圍 中: 其中位於第0列之列元素Ct〇,〇,Ct^ !,...Cta,n Cte,u 分別儲存輸出暫存器輸出線c〇(〇),C1(0), ...Cn(〇) … C 1 (Ο)之索引:且 其中第Π行之行元素n(an = 0)儲存一個任意非讀數値,用 於表示該數値並未被考慮用於耦合群组之形成且行數爲 n(an=l)之元素儲存下;^數値對: ctT,„ = iT-i = (1(1-1),0^,(1-1)) ctT.i.n = ιΤ-2 ^ (1(1-2),0^,(1-2)) 經濟部智慧財產局員工消費合作社印製 cti,n = i〇 = (I(〇),CN.,(0)) (2) 其中該數値對之第一數値表示一個輸入暫存器輸出線 ’而該數値對之弟二數値則表示一個輸出暫存器狀难參 數而數値CNM(0)則表示輸出暫存器輸出線Cn^之輸出線; e2)如下行步驟而爲N個XOR閘XORQ,XOR,,,.x〇R , …XOR、'」決定輸入暫存器輸出線之索引値以及輸出暫 存器輸出線之索引値: e21)選擇一個數目爲n[0,N-1]之XOR閘; -26- -------=------ ^--------訂---------線 r (请先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —
    經濟部智慧財產局員工消費合作社印ΜΛ
    448353 六、申請專利範圍 e22,矩陣CT以及安排於—個對角線方向之所有元素 對β取兀素對etT , n以用於減少列與行數並將之群红於一 個耦合群组g„ : e23)若耦合群组gn包含輸出暫存器狀態參數c^(t) (t々0)⑨取几素對Ctt , N.JhO)對應於該輸出暫存器狀態 參數以及所有女排於—個對角線方向之元素對(用於降低 列數與仃數)並以等值取代_合群組的輸出暫存器狀態 參數。 e24)重後孩讀出步驟e23直到不再有輸出暫存器狀態參 數存在於㈣合群組㈣及相同輸人暫存器輸出線數目 與相同輸出暫存器輸出線數目(不論是在取代過程的中間 步驟或在所有輸出暫存器狀態參數已被取代之後)之消除 對爲止;以及 e25)對於所,inM@x〇r閘重複步驟e2i_e24以形成n個耦 合群組。 e26)其中對於每個x〇R閘的每個耦合群組胖表示輸入 暫存器輸出線以及輸出暫存器輸出線連接至個別x〇r閘 的輸入。 f用矣平行產生一個長度爲N之循環冗餘撿查碼之平行 循環冗餘檢查產生電路,該循環冗餘檢查碼之定義如下 式—個循環冗餘檢查多項式(循環冗餘檢查)表示, CRC aNx +aN-;xN 丨 + …3ηΧη+…a|Xi+a〇x〇 (⑷ 其中且係數%之爲0,據所將形成之猶環冗 餘铋查碼而定,該循環冗餘檢查碼之形成係對於一個資 _____ -27- 本紙欽度侧中13S家標準(CNSh-Vi规格⑵Οχ 297公发) (請先閱讀背面之注意事項再填寫本頁) i^--------訂---------線 448353 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 料流中之數目爲T之輸入位元而產生,本方法包本‘ a)—個具有T個輸入暫存器I 、 存哭古土川 。ϋ L …t··.1!·-丨I輸入暫 :古()以便同時儲存該T個輸入位元,每個輸入叙 存n-條輸出線丨⑼,1(1),」⑴,丨㈤)·曰 =個具有N個輸出暫存器c〇,Ci,…Cn Cn]之輸出 态万法(C)以便同時儲存該循環冗餘檢查碼,兮 暫存器中每個皆具有一條輸入線CQ(T),C::T;出 CtXTl.C^.JT)以及一條輸出線 Cu(〇) ,Cl , …Cn(0)…CN_i(〇); 其特徵在於: C)N 個 X〇R 間 X〇R〇’ x〇Ri,n x〇Rq 之每個皆 具有一個連接至該輸出暫存器之一個個別輸出線以及二 入線(與一個預定數目的輸入暫存器輸出線以及—個預定 數目的輸出暫存器輸出線相耦合)的輸出;以及 d)該輪入暫存器輸出線及該輸出暫存器輸出線與x〇r 閘輸入線之耦合可由下行步驟取得: e 1)將一個具有N行,T+1列的矩陣CT儲存於一個計情 體中: 其中位於第0列之列元素ct0 , u , ctu ,【,...ct(),n et。 N-1分別儲存該輸出暫存器輸出線c0(0) , CJO), 之索引;且 其中第η行之行元素n(an=0)儲存一個任意非讀數値, 用於指示該數値並未被考慮用於棋合群組之形成且行· 數爲n (a n = 1)之元素儲存下行數值對: -28 本紙張义度適用t國®家標準(CNSM4规格(以〇 x 297公釐〉 -----I-------、M--------^----I 1 ' (請先閱讀背面之注意事項再填寫本頁} 4鉈353 A8 B8 C8 D8 經濟部智慧財產局員工消費合作·社印製 、申請專利範圍 CtT,n = 1τ-Ι = (KT-1),CN.!(T- 1)) CtT-l.n = ίτ·2 = (H^-2),CN.[(1-2)) = i〇 = (I(0),CN](0)) ⑺ 其中該數値對之第-數値表示—個輸人暫存器輸出線 ’而該數値對之第二數値則表示—個輸出暫存器狀態參 數而數値cN.1(o)則表示該輸出暫存器輸出線Cn i之輸出 線; e2)如下述之步驟而爲N個x〇r閘Mr。,x〇R , ...XORn,...XORn]決足該輸入暫存器輸出線之索引値以 及輸出暫存器輸出線之索引値: e2i)選擇一個數目爲n[0 ’ N-1]之x〇R閘; e22)自矩陣CT以及安排於一個對角線方向之所有元素 對讀取元素對ctT,n以用於減少列與行數並將之群組於一 個耦合群組gn ; e23)若該耦合群組gn包含輸出暫存器狀態參數i⑴ (t笑0 ) ’讀取元素對ctt,NM(t *〇)對應於該輸出暫存器狀 態參數以及所有安排於一個對角線方向之元素對(用於降 -29- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) -------------^--------訂---------線 I (請先閱讀背面之涑意事項再填寫本頁) A8 B8 C8 D8
    六、申請專利範圍 448353 低列數與行數)並以該等値取代該棋合群组的 狀態參數。 $存器 e24)重複該讀出步驟⑶直❹再有輸出暫存器狀態參 數存在於琢耦合群组gn以及相同輸入暫存器輸出線數目 與相同輸出暫存器輸出線數目(不論是在取代過程的中間 步驟或在所有輸出暫存器狀態參數已被取代之後)之消除 對爲止:以及 e25)對所有N個X〇R閘重複e2i-e24之步驟以形成n個耦 合群組。 e26)其中對每個x〇R閘的每個耦合群組gn指示輸入暫 存器輸出線以及輸出暫存器輸出線連接至個別X〇R閘的 輸入。 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 -30- 卜紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱)
TW088113737A 1998-08-26 1999-08-11 Parallel CRC generation circuit for generating a CRC code TW448353B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19838865A DE19838865C2 (de) 1998-08-26 1998-08-26 Parallele CRC Erzeugungsschaltung zum Erzeugen eines CRC Codes und Verfahren zum Generieren einer derartigen Schaltung

Publications (1)

Publication Number Publication Date
TW448353B true TW448353B (en) 2001-08-01

Family

ID=7878825

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088113737A TW448353B (en) 1998-08-26 1999-08-11 Parallel CRC generation circuit for generating a CRC code

Country Status (12)

Country Link
US (1) US6560746B1 (zh)
EP (1) EP1110328B1 (zh)
JP (1) JP2002524904A (zh)
KR (1) KR20010072989A (zh)
CN (1) CN1171389C (zh)
AR (1) AR020262A1 (zh)
AT (1) ATE227057T1 (zh)
AU (1) AU5740199A (zh)
CA (1) CA2341504A1 (zh)
DE (2) DE19838865C2 (zh)
TW (1) TW448353B (zh)
WO (1) WO2000013322A1 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6763492B1 (en) * 2000-09-26 2004-07-13 Qualcomm Incorporated Method and apparatus for encoding of linear block codes
US7216285B2 (en) * 2001-11-09 2007-05-08 Marvell International Ltd. System and method for generating cyclic redundancy check
US7174498B2 (en) * 2002-02-15 2007-02-06 Intel Corporation Obtaining cyclic redundancy code
KR100913467B1 (ko) * 2002-11-19 2009-08-25 엘지전자 주식회사 병렬 순환 중복 검사 코드 발생 시스템 및 방법
US7191383B2 (en) * 2003-03-28 2007-03-13 International Business Machines Corporation System and method for optimizing iterative circuit for cyclic redundancy check (CRC) calculation
GB2406247B (en) * 2003-09-19 2006-06-14 Matsushita Electric Ind Co Ltd Hardware accelerator for matrix calculations,especially for calculation of parity bits in cyclic redundancy check codes
US7181671B2 (en) * 2003-09-23 2007-02-20 Macronix International Co., Ltd. Parallelized CRC calculation method and system
US7219293B2 (en) * 2003-12-17 2007-05-15 Macronix International Co., Ltd. High performance CRC calculation method and system with a matrix transformation strategy
US7225387B2 (en) * 2004-02-03 2007-05-29 International Business Machines Corporation Multilevel parallel CRC generation and checking circuit
EP1938458B1 (en) 2005-09-21 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and devices having the cyclic redundancy check circuit
DE102006005836B4 (de) * 2006-02-08 2009-01-02 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Erzeugen von zur Fehlererkennung bei einer digitalen Schaltung auswertbaren Kontrollbits und Anordnung zum Überwachen einer digitalen Schaltung
KR101286238B1 (ko) * 2007-08-01 2013-07-15 삼성전자주식회사 데이터 병렬화 수신기
JP4814969B2 (ja) * 2009-03-23 2011-11-16 富士通株式会社 準固定回路
CN101795175B (zh) * 2010-02-23 2014-03-19 中兴通讯股份有限公司 数据的校验处理方法及装置
CN101783688B (zh) * 2010-03-05 2013-08-14 苏州和迈微电子技术有限公司 一种64位并行多模式crc码生成电路的设计方法
CN102546089B (zh) * 2011-01-04 2014-07-16 中兴通讯股份有限公司 循环冗余校验crc码的实现方法及装置
CN102394720B (zh) * 2011-10-14 2014-08-06 广西师范大学 一种信息安全校验处理器
CN102891685B (zh) * 2012-09-18 2018-06-22 国核自仪系统工程有限公司 基于fpga的并行循环冗余校验运算电路
CN102946297B (zh) * 2012-11-10 2015-06-17 华中科技大学 一种用于数据传输差错控制的嵌套crc码生成方法及装置
CN105653390A (zh) * 2014-11-10 2016-06-08 无锡华润矽科微电子有限公司 一种SoC系统的校验方法
WO2018207155A2 (en) * 2017-05-12 2018-11-15 Telefonaktiebolaget Lm Ericsson (Publ) Adaptive crc length for beam sweeping
CN108540137B (zh) * 2018-03-02 2021-09-03 江西清华泰豪三波电机有限公司 一种循环冗余校验码生成方法与装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593393A (en) * 1984-02-06 1986-06-03 Motorola, Inc. Quasi parallel cyclic redundancy checker
JPH02101824A (ja) 1988-10-11 1990-04-13 Fujitsu Ltd 巡回冗長検査符号生成装置
EP0431416A3 (en) * 1989-12-04 1992-04-29 National Semiconductor Corporation Apparatus and method for accessing a cyclic redundancy error check code generated in parallel
US5103451A (en) * 1990-01-29 1992-04-07 Motorola, Inc. Parallel cyclic redundancy check circuit
CA2050123C (en) * 1990-10-11 1997-12-09 Subrahmanyam Dravida Apparatus and method for parallel generation of cyclic redundancy check (crc) codes
US5878057A (en) * 1995-10-06 1999-03-02 Tektronix, Inc. Highly parallel cyclic redundancy code generator

Also Published As

Publication number Publication date
WO2000013322A1 (en) 2000-03-09
JP2002524904A (ja) 2002-08-06
DE19838865C2 (de) 2001-03-01
EP1110328A1 (en) 2001-06-27
AU5740199A (en) 2000-03-21
KR20010072989A (ko) 2001-07-31
CA2341504A1 (en) 2000-03-09
AR020262A1 (es) 2002-05-02
CN1171389C (zh) 2004-10-13
CN1324517A (zh) 2001-11-28
DE69903743D1 (de) 2002-12-05
US6560746B1 (en) 2003-05-06
ATE227057T1 (de) 2002-11-15
DE19838865A1 (de) 2000-03-09
EP1110328B1 (en) 2002-10-30

Similar Documents

Publication Publication Date Title
TW448353B (en) Parallel CRC generation circuit for generating a CRC code
Troeger et al. Estimates of global, regional, and national morbidity, mortality, and aetiologies of diarrhoeal diseases: a systematic analysis for the Global Burden of Disease Study 2015
Baguelin et al. Assessing optimal target populations for influenza vaccination programmes: an evidence synthesis and modelling study
US11422515B2 (en) Optimization device and method for controlling optimization device
JPS59123945A (ja) 多数バイトエラ−訂正システム
Shi et al. Inferring Plasmodium vivax transmission networks from tempo-spatial surveillance data
Su et al. Assessing the burden of congenital rubella syndrome in China and evaluating mitigation strategies: a metapopulation modelling study
CN108764348A (zh) 基于多个数据源的数据采集方法及系统
Zheng et al. Constructing vectorial bent functions via second-order derivatives
Abajo et al. New small regular graphs of girth 5
CN107431672B (zh) 一种数据加扰方法和加扰装置
Bouttier et al. Statistics of planar graphs viewed from a vertex: a study via labeled trees
Li et al. A characterisation on arc-transitive graphs of prime valency
TW567713B (en) Color conversion device and color conversion method
Montgomery et al. Hopf automorphisms and twisted extensions
Dong et al. The Hamiltonicity of generalized honeycomb torus networks
Ghaderpour et al. Cayley graphs of order 27p are hamiltonian
Rossi et al. A Q-factorial complete toric variety with Picard number 2 is projective
Koike et al. Arc-transitive cubic abelian bi-Cayley graphs and BCI-graphs
Zhou et al. The spectrum for large sets of pure directed triple systems
Goda et al. The b-adic tent transformation for quasi-Monte Carlo integration using digital nets
Maffray et al. 4-coloring (P6, bull)-free graphs
Cao et al. The Core Conjecture of Hilton and Zhao I: Pseudo-multifan and Lollipop
Cameron et al. Decomposable twofold triple systems with non-Hamiltonian 2-block intersection graphs
Casselgren Coloring graphs from random lists of size 2

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees