TW441019B - Manufacturing method of copper damascene - Google Patents
Manufacturing method of copper damascene Download PDFInfo
- Publication number
- TW441019B TW441019B TW089103124A TW89103124A TW441019B TW 441019 B TW441019 B TW 441019B TW 089103124 A TW089103124 A TW 089103124A TW 89103124 A TW89103124 A TW 89103124A TW 441019 B TW441019 B TW 441019B
- Authority
- TW
- Taiwan
- Prior art keywords
- copper
- manufacturing
- layer
- conformal
- barrier film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
經濟部智慧財產局員工消費合作社印製 4 4 ^30wjd0/〇〇6 A7 _____B7____ 五、發明説明(/) 本發明是有關一種銅金屬鑲嵌(Copper Damascene)的製 造方法,且特別是有關於一種半導體元件之多重金屬內連 線(Multi-Level Metal Interconnect)之製造方法。 當積體電路的積集度增加,使得晶片的表面無法提供 足夠的面積以製作所需的內連線時,爲了配合金氧半導體 (Metal Oxide Semiconductor)電晶體縮小後所需增加的內連 線需求,多重金屬化製程便逐漸成爲許多積體電路元件所 採用的方式。對半導體元件後段製程而言,隨著金屬線寬 (Width of Metal Line)的日漸縮小,金屬線所承受之電流密 度(CuiTent Density),相對地逐漸增大。傳統以鋁金屬爲主 所形成之金屬線,遭受到電遷移(Electron Migration,EM) 效應的影響,進而導致元件之可靠度(Reliability)降低。而 且隨著金屬線寬的日漸縮小,金屬線的阻値(Resist)也越來 越高。爲解決上述半導體元件進入深次微米製程時所遭遇 之課題,使用電遷移效應極小及阻値較低之銅金屬,就成 了所有半導體元件製造者一致的選擇。 將金屬銅應用在金屬內連線的製程上,可提供無數的 優點,因爲銅具有低阻値、咼熔點、筒抗電移能力 (Electro-Migration Resistance)等優點。而且銅的內連線電路 可以改善晶片的運作速率,與鋁相比較,銅內連線可以提 高約2倍的運作速率。利用金屬鑲嵌的製程來形成銅內連 線的結構,不但可以降低RC延遲時間’還可以降低內連 線之間的靜電電容量。因此爲了提高元件積集度,以及元 件導通速度,使用金屬銅來形成金屬內連線的結構已成爲 3 本紙張尺度適用中國國家標準(CNS > A4规格(210X297公嫠) ----------^------1T------1 一 - (讀先閲讀背面之注意事項再填寫本頁) 4410 19 5 8 3 61 w I1'. d o c / 0 0 6 A 7 B7 五、發明説明(\) 一種趨勢。 ---------裝— (锖先閱讀背面之注意事項再填寫本頁) 但是由於銅非常容易滲透擴散進入由矽和氧化矽所組 成的材質中,因此在將銅塡入於氧化矽介電層的開口中之 前,必須先沈積一層阻障層,阻止銅在介電層中進行滲透 擴散,以免造成元件之間的短路現象。 另外銅金屬本身具有不易被一般蝕刻氣體所蝕刻的特 性,因此銅金屬導線的製作,就不能再以傳統之製造方法 來完成,於是提出金屬鑲嵌的製程來解決此問題。 金屬鑲嵌法係一種在介電層中先蝕刻出金屬內連線的 開口,再塡入金屬當作內連線的方法。此法可以滿足製程 中對高可靠度及高良率內連線的要求,所以此法將成爲在 深次微米(sub-quarter micron)中內連線製造方法的最佳選 擇。 經濟部智慧財產局員工消費合作社印製 習知在金屬銅塡入氧化矽介電層的開口中之後’是以' 化學機械硏磨法(Chemical Mechanical Polishing, CMP)來移 除塡充於開口之外及高出介電層的銅金屬。因爲金屬銅的 質地比較軟,在化學機械硏磨的製程中會在銅金屬導線的 表面造成嚴重的碟狀下陷的現象。例如在0.8到丨微米的 銅金屬導線的製程中,可以造成大於o.i微米深度的碟狀 下陷。 第1A圖和第1B圖係繪示傳統銅金屬鑲嵌結構之製造 剖面示意圖。 請參照第1A圖’利用微影蝕刻技術,在介電層100 中形成鑲嵌溝渠102。再形成共形阻障層104,共形地覆 4 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 5S3 6t\vi.doc/006 八7 經濟部智慧財產局員工消費合作社印製 五、發明説明(> ) 蓋鑲嵌溝渠102與介電層100的表面。然後,形成共形的 銅晶種層106覆蓋共形阻障層104。在共形銅晶種層106 之上形成銅金屬層108,並塡充鑲嵌溝渠102。接著,使 用每平方公分300到400克重的壓力的化學機械硏磨法將 覆蓋於介電層100表面之銅金屬層108、共形銅晶種層106 及共形阻障層104依序去除,形成銅金屬鑲嵌108a,如第 1B圖所示之結構。 有鑑於此,本發明的目的就是在提供一種銅金屬鑲嵌 的製造方法1依此方法可以避免銅金屬鑲嵌產生碟狀下陷 的現象發生。 本發明的另一目的是在提供一種包括化學機械硏磨的 銅金屬鑲嵌的製造方法,依此方法不只可以避免銅金屬鑲 嵌產生碟狀下陷的現象發生,而且可以降低化學機械硏磨 製程步驟的成本。 本發明的更進一步目的是在提供且特別是有關於一種 半導體元件之多重金屬內連線之製造方法,依此方法可製 造出-具有平坦表面的銅金屬導線。 本發明提出一種銅金屬鑲嵌結構之製造方法,包括於 基底上形成材質層,在材質層中形成鑲嵌溝渠,再利用例 如氮化鎢、氮化鉅、鉅或氮化鉅/鉅等材質,形成共形阻障 層覆蓋鑲嵌溝渠及整個材質層表面。接著在共形阻障層表 面覆蓋上一層共形銅金屬晶種層。然後,在共形銅金屬晶 種層上塗佈光阻並以光阻塡滿鑲嵌溝渠。以化學機械硏磨 的方式移除位於鑲嵌溝渠外的光阻層及共形銅晶種層而保 (請先閱讀背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家標準(CNS) A4規格(2IOX297公釐) 4 410 19 5 S 3 6 Ιιλ f. d 〇c /ί) Ο6 八了 經濟部智慧財產局員工消費合作社印製 五、發明説明(^) 留鑲嵌溝渠內的光阻層,直至位於鑲嵌溝渠外的阻障薄膜 暴露出來爲止。在此,鑲嵌溝渠內的光阻層是爲了保護位 於鑲嵌溝渠內壁上的共形銅晶種層,以避免在化學機械硏 磨時被硏漿所損壞。接下來,移除鑲嵌溝渠內的光阻,並 且沉積銅金屬層以塡滿鑲嵌溝渠,並覆蓋住共形阻障層。 然後可以較低壓力的化學機械硏磨法移除位於鑲嵌溝渠外 的銅金屬層與共形阻障層,並在鑲嵌溝渠內形成一具有平 坦表面的銅金屬鑲嵌結構。 根據本發明所提供的銅金屬鑲嵌的製造方法,可以避 免銅金屬鑲嵌產生碟狀下陷的現象發生。在本發明中第二 次的化學機械硏磨所用的壓力,可遠低於習知所用的壓 力,大約是每平方公分120到240公克重的壓力,而且所 用的硏漿也不需特別使用銅金屬製程專用的硏漿,可以降 低化學機械硏磨製程步驟的成本。本發明更可運用在半導 體元件之多重金屬內連線之製程。根據本發明所提供的方 法可製造出一具有平坦表面的銅金屬導線。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉較佳實施例,並配合所附圖示,作詳細 的說明。 圖式之簡單說明: 第1A圖和第1B圖係繪示傳統銅金屬鑲嵌結構之製造 剖面示意圖。 第2A至2E圖是根據本發明一較佳實施例所繪之-種 具有平坦的表面銅金屬導線的銅金屬鑲嵌結構之製造流程 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 經濟部智慧財產局員工消費合作社印製 '4 410 19 5S36twf doc/〇〇6 A7 B7 五、發明説明(夕) 剖面示意圖。 圖式之標記說明: 100 :介電層 102、202 :鑲嵌溝渠 104、204 :共形阻障層 106、206 :共形銅晶種層 108 :銅金屬層 108a、2Π :銅金屬鑲嵌 200 :材質層 208 :光阻層 208a :光阻鑲嵌 210¾.晶系銅金屬層 210b :非晶系銅金屬層 窨施例 請參照第2A圖’在一底材(未於圖中顯示)上形成—層 材質層200,在材質層200中以例如蝕刻的方式形成鑲嵌 溝渠202 °在材質層200表面形成一層共形的阻障層204 ’ 並將鑲嵌溝渠202塡滿。阻障層204的材質’例如可爲氮 化鉅/钽、钽、氮化鈦、氮化鎢。 在共形阻障層204表面覆蓋上一層共形銅金屬晶種層 206。然後,在共形銅金屬晶種層206上塗佈光阻層2〇8, 並且光阻層208將鑲嵌溝渠202塡滿。共形銅金屬晶種層 206可以例如物理氣相沉積法的方法形成。 請參照第2B圖,以共形阻障層204爲中止層’以例 7 .^ϋ· ^—^1 ^^^1 m ^^^1 HI - - 1 1· 1' i - - —^n i - — j ^^^1 (請先閱讀背面之注項再填寫本頁) 本紙張尺度速用中國國家揉準(CNS ) A<)現格(210X297公釐) ^41019 ^ 8 3 61 vs Γ. d o c / 0 0 6 A7 __________B7 五、發明説明(彡) 如化學機械硏磨法來移除光阻層2〇8及共形銅晶種層2〇6, .至共形阻障層204的表面暴露出來爲止。 請參照第2C圖,以例如氧電漿蝕刻的方法移除鑲嵌 溝渠202內的光阻2〇8a,並以有機或無機溶液將鑲嵌溝渠 內殘留的光阻淸洗乾淨。 請黎照第2D圖,在阻障層204之上形成銅金屬層210a 及210b塡充鑲嵌溝渠2〇2並覆蓋住共形阻障層2〇4。其中 210a爲晶系銅金屬層,而21〇1)爲非晶系銅金屬層。形成 銅金屬層210a及2i〇b的方法例如爲化學氣相沉積法、物 理氣相沉積法或電鍍法。 請參照第2E圖,以材質層200爲中止層,進行化學 機械硏磨’以移除非晶系銅金屬層210b及小部分晶系銅 金屬層210a與共形阻障層2CK,並在鑲嵌溝渠202內形成 表面平坦的銅金屬鑲嵌結構212。在此化學機械硏磨步驟 中,其使用的硏磨壓力例如可爲每平方公分120到240克 重,其所使用的硏漿例如可爲以過氧化氫和氧化鋁顆粒爲 主要成分之SMbaura CHS600的硏漿。 因爲在此化學機械硏磨法不需選用專用於銅製程的硏 漿而僅需選用硏磨一般阻障層所用的硏漿,所以不只可以 避免銅金屬鑲嵌產生碟狀下陷的現象發生,而且可以降低 化學機械硏磨製程步驟的成本。 在以例如化學氣相沉積、物理氣相沉積或電鑛法形成 銅金屬層時,由於鑲嵌溝渠內的表面上有一共.形銅晶種 層’銅金屬會依照共形銅晶種層的晶格排列方式堆積’而
S 本紙張尺度適用中國國家& ( CNS"> A4规格(2丨0X297公羡 1 ----------i—— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局8工消f合作社印製 4 410 19 ^ 836t\vt' doc/〇06 ___!Z_ 五、發明説明(/7) 形成具有良好晶格排列的晶系銅金屬(如第2D圖所示。_ 在鑲嵌溝渠外的共形阻障層上的共形銅晶種層已在第〜 化學機械硏磨時被移除(如第2B圖所示)’銅金屬非常不容 易在此位置堆積,而且即使銅金屬能在此堆積出來,也都 是非晶系(Amorphous)銅金屬。 在習知的方法中,因爲在鑲嵌溝渠內及外部均存在有· 銅晶種層,所以所形成的銅金屬層均爲具有良好晶格排列 的晶系銅金屬。具有良好晶格排列的晶系銅金屬硬度較 高,所以在以化學機械硏磨法移除晶系銅金屬時需要較高 的壓力以及專門使用於銅製程時所用的硏漿°也因此根據 習之方法所得的銅金屬鑲嵌在化學機械硏磨的應力作用下 會產生碟狀下陷的現象。 經濟部智慧財產局員工消費合作社印製 n· II -- - n —i n ί (H ------- τ 1ν# {請先閱讀背面之注意事項再填寫本頁) 由於非晶系銅金屬的硬度低於具有良好晶格排列的晶 系銅金屬。因此在以化學機械硏磨法移除非晶系銅金屬 時,其所用的壓力比習知方法移除晶系金屬銅所用的壓力 要小許多,約只要習知方法所用壓力的一半即可,而且不 需要使用專用於硏磨銅金屬所需的硏漿,而改用硏磨一般 阻障層所用的硏漿即可’可以降低化學機械硏磨的成本ε 另外,在有銅晶種存在時’銅金屬堆積的速度快而且晶形 佳,而在無銅晶種存在時’銅金屬堆積的速度慢而且晶形 差。 本發明即根據以上的觀點來改善銅金屬鑲嵌的製程= 運用可能的手段只在鑲嵌溝渠內形成銅晶種層,在形成銅 金屬層時只在鑲嵌溝渠內形成晶系金屬銅而在鑲嵌溝渠外 9 本紙張尺度適用中國囷家標準(CNS ) Α4况格(210X297公4 ) 4 410 19 5 8 3 ft t w 1'. d o c /00 6 A7 B7 五'發明説明(及) 只能形成少量非晶系金屬銅。因此,在移除鑲嵌溝渠外部 的銅晶屬層時,所運用的化學機械硏磨法中只需使用硏磨 一般阻障層的硏漿,而且只需使用約爲習知方法一半的壓 力而減低化學機械硏磨應力的作用,因此可以得到具有平 坦表面的銅金屬鑲嵌。 所以,根據本發明所提供的製程,可以比習知方法更 容易的方式以及比習知化學機械硏磨法更低的成本來形成 銅金屬鑲嵌結構,而且此銅金屬鑲嵌結構可以避免習知製 程所造成碟狀下陷的結果,亦即此銅金屬鑲嵌結構具有平 坦的表面。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 n· n In l^i .^—n I ΙΪ I I If _ 丁— I 木 U3. τ 卩 \ , J - (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1 〇 本紙張尺度適用中國國家標準(CMS ) A4規格(2iOx297公釐)
Claims (1)
- 經濟部中央標隼局員工消費合作社印製 4 4 1 Ο 1 g as B8 5 83 6tvvf. doc/0 06 C8 D8 六、申請專利範圍 1. 一種銅鑲嵌的製造方法,可應用於一基底,該基底 上形成有一絕緣層,該絕緣層上具有一鑲嵌溝渠,該製造 方法包括: 在該鑲嵌溝渠內,沉積一共形阻障薄膜; 在該共形阻障薄膜上形成一共形銅晶種層; 塗佈一光阻層,分別塡滿該鑲嵌溝渠及覆蓋住該共形 銅晶種層; 以該共形阻障薄膜爲中止層,以化學機械硏磨法移除 位於該鑲嵌溝渠之外該共形阻障薄膜上的該光阻層及該共 形銅晶種層,並在該鑲嵌溝渠內形成一光阻鑲嵌; 移除該光阻鑲嵌; 在該共形阻障薄膜之上形成一銅金屬層,並塡滿該鑲 嵌溝渠;以及 以化學機械硏磨法移除高於該絕緣層表面之該銅金屬 層與該共形阻障薄膜。 2. 如申請專利範圍第1項所述之該銅鑲嵌的製造方 法,該共形阻障薄膜的材質包括氮化钽/鉅、鉅、氮化鈦或 氮化鎢。 3. 如申請專利範圍第1項所述之該銅鑲嵌的製造方 法,形成該共形銅晶種層的方法包括物理氣相沉積法。 4. 如申請專利範圍第1項所述之該銅鑲嵌的製造方 法,形成該銅金屬層的方法包括化學氣相沉積法、物理氣 相沉積法或電鍍法。 5. 如申請專利範圍第1項所述之該銅鑲嵌的製造方 訂 線 (請先閲讀背面之汶意事項#填窝本頁) 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) Αδ Β8 C8 D8 4410 19 583 6t\vt.doc/006 六、申請專利範圍 法,形成該銅金屬層的方法包括電鍍法D 6. 如申請專利範圍第1項所述之該銅鑲嵌的製造方 法’磨除該銅金屬層與該共形阻障薄膜所用之該化學機械 硏磨的壓力爲120 - 240克重/每平方公分。 7. —種具有平坦表面銅鑲嵌的製造方法,可應用於— 基底上,該基底上形成有一材質層,該材質層上具有複數 個鑲嵌溝渠,該製造方法包括: 在該些鑲嵌溝渠內,依序分別沉積一共形阻障薄膜、 一·銅晶種層,以及 形成一銅金屬層,並塡滿該鑲嵌溝渠,再以化學機械 硏磨法移除高於該材質層表面之該銅金屬層與該共形阻障 薄膜。 8. 如申請專利範圍第7項所述之該具有平坦表面銅鑲 嵌的製造方法’該共形阻障薄膜的材質包括氮化鉅/钽、鉅、 氮化鈦或氮化鎢。 9. 如申請專利範圍第7項所述之該具有平坦表面銅鑲 嵌的製造方法,形成該共形銅晶種層的方法包括物理氣相 沉積法。 10. 如申請專利範圍第7項所述之該具有平坦表面銅 鑲嵌的製造方法,形成該銅金屬層的方法包括化學氣相沉 積法、物理氣相沉積法或電鍍法。 11. 如申請專利範圍第7項所述之該具有平坦表面銅 鑲嵌的製造方法,形成該銅金屬層的方法包括電鍍法。 12. 如申請專利範圍第7項所述之該具有平坦表面銅 本紙張尺度逋用中困國家標準(CNS ) A4C格(2丨〇><297公釐) ---------^------ΐτ------ii (請先聞讀背面之注意Ϋ項再填寫本頁) 經濟部十央標率局貝工消費合作社印装 9 9 5836twf.d〇c/006 A8 B8 C8 D8 申請專利範圍 鑲嵌的製造方法,磨除該銅金屬層與該共形阻障薄膜所用 之該化學機械硏磨的壓力爲120 - 240克重/每平方公分。 ^^1 «—^1 —^^1 ^^^1 n I ! f— - - (請先閲讀背面之注意事項再填寫本頁) 訂 I十 經濟部中央標率局貝工消費合作社印裝 3 本紙張尺度適用中國圈家揉準(CNS > A4規格(210X297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW089103124A TW441019B (en) | 2000-02-23 | 2000-02-23 | Manufacturing method of copper damascene |
US09/535,494 US6524950B1 (en) | 2000-02-23 | 2000-03-24 | Method of fabricating copper damascene |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW089103124A TW441019B (en) | 2000-02-23 | 2000-02-23 | Manufacturing method of copper damascene |
Publications (1)
Publication Number | Publication Date |
---|---|
TW441019B true TW441019B (en) | 2001-06-16 |
Family
ID=21658859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089103124A TW441019B (en) | 2000-02-23 | 2000-02-23 | Manufacturing method of copper damascene |
Country Status (2)
Country | Link |
---|---|
US (1) | US6524950B1 (zh) |
TW (1) | TW441019B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6861354B2 (en) * | 2002-02-04 | 2005-03-01 | Asm Nutool Inc | Method and structure to reduce defects in integrated circuits and substrates |
US6774042B1 (en) * | 2002-02-26 | 2004-08-10 | Taiwan Semiconductor Manufacturing Company | Planarization method for deep sub micron shallow trench isolation process |
US7129165B2 (en) * | 2003-02-04 | 2006-10-31 | Asm Nutool, Inc. | Method and structure to improve reliability of copper interconnects |
US7115517B2 (en) * | 2003-04-07 | 2006-10-03 | Applied Materials, Inc. | Method of fabricating a dual damascene interconnect structure |
US7091126B2 (en) * | 2003-04-24 | 2006-08-15 | Taiwan Semiconductor Manufacturing Company | Method for copper surface smoothing |
US20050095869A1 (en) * | 2003-11-05 | 2005-05-05 | Hun-Jan Tao | Low K dielectric surface damage control |
US7709392B2 (en) * | 2003-11-05 | 2010-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low K dielectric surface damage control |
US7232731B2 (en) | 2003-12-31 | 2007-06-19 | Dongbu Electronics Co., Ltd. | Method for fabricating transistor of semiconductor device |
US7199045B2 (en) * | 2004-05-26 | 2007-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-filled openings for submicron devices and methods of manufacture thereof |
US7947637B2 (en) * | 2006-06-30 | 2011-05-24 | Fujifilm Electronic Materials, U.S.A., Inc. | Cleaning formulation for removing residues on surfaces |
US20110244683A1 (en) * | 2010-04-01 | 2011-10-06 | Michiaki Sano | Fabricating Voids Using Slurry Protect Coat Before Chemical-Mechanical Polishing |
US8105942B2 (en) * | 2010-04-20 | 2012-01-31 | Globalfoundries Inc. | CMP-first damascene process scheme |
US8517769B1 (en) | 2012-03-16 | 2013-08-27 | Globalfoundries Inc. | Methods of forming copper-based conductive structures on an integrated circuit device |
US8673766B2 (en) | 2012-05-21 | 2014-03-18 | Globalfoundries Inc. | Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition |
US9337164B2 (en) * | 2014-01-30 | 2016-05-10 | Freescale Semiconductors, Inc. | Coating layer for a conductive structure |
US11289375B2 (en) | 2020-03-23 | 2022-03-29 | International Business Machines Corporation | Fully aligned interconnects with selective area deposition |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
US5654245A (en) * | 1993-03-23 | 1997-08-05 | Sharp Microelectronics Technology, Inc. | Implantation of nucleating species for selective metallization and products thereof |
US5670425A (en) * | 1995-11-09 | 1997-09-23 | Lsi Logic Corporation | Process for making integrated circuit structure comprising local area interconnects formed over semiconductor substrate by selective deposition on seed layer in patterned trench |
US6174811B1 (en) * | 1998-12-02 | 2001-01-16 | Applied Materials, Inc. | Integrated deposition process for copper metallization |
US6093656A (en) * | 1998-02-26 | 2000-07-25 | Vlsi Technology, Inc. | Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device |
US6162727A (en) * | 1998-11-25 | 2000-12-19 | Advanced Micro Devices, Inc. | Chemical treatment for preventing copper dendrite formation and growth |
US6287968B1 (en) * | 1999-01-04 | 2001-09-11 | Advanced Micro Devices, Inc. | Method of defining copper seed layer for selective electroless plating processing |
US6010962A (en) * | 1999-02-12 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company | Copper chemical-mechanical-polishing (CMP) dishing |
-
2000
- 2000-02-23 TW TW089103124A patent/TW441019B/zh not_active IP Right Cessation
- 2000-03-24 US US09/535,494 patent/US6524950B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6524950B1 (en) | 2003-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW441019B (en) | Manufacturing method of copper damascene | |
TW389991B (en) | Method for producing copper interconnect | |
TW396524B (en) | A method for fabricating dual damascene | |
TW432546B (en) | Manufacturing method of copper damascene | |
JP6244474B2 (ja) | スルー基板ビアおよび前側構造を製造するためのデバイス、システムおよび方法 | |
TW400619B (en) | The manufacture method of dual damascene structure | |
TW389993B (en) | Method for producing thin film resistance of dual damascene interconnect | |
TW513738B (en) | Semiconductor device and its manufacturing method | |
TW408443B (en) | The manufacture method of dual damascene | |
TW382787B (en) | Method of fabricating dual damascene | |
TW401621B (en) | Semiconductor device and its manufacture method | |
CN107452674A (zh) | 集成电路中的接触件填充 | |
TWI679742B (zh) | 金屬化層級及其製造方法 | |
TW459289B (en) | Embedded wiring structure and method for forming the same | |
TW451402B (en) | Manufacturing method of inter-metal dielectric layer | |
TW432515B (en) | Manufacturing method of copper damascene | |
TW410434B (en) | Structure of multilevel interconnects in semiconductor device and its manufacturing method | |
TW404007B (en) | The manufacture method of interconnects | |
TW407342B (en) | Planarization method of damascene structure | |
TW408435B (en) | Self aligned process and structure capable of increasing the yield of borderless contact window | |
TW424301B (en) | Manufacturing method for dual damascene | |
TW379418B (en) | Damascence involving borderless via technologies | |
TW473920B (en) | Method for manufacturing copper damascene | |
TW436989B (en) | Manufacturing method of via | |
TW580754B (en) | Dual damascene process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |