TW415081B - Fabrication of DRAM of Capacitor Under Bit line (CUB) - Google Patents

Description

4ip81 五、發明說明（1) [發明領域] . 本發明係有關於半導體積體電路裝置，特別是有關於 以具有在位元線下之電容器之記憶體單元的陣列來製造動 態隨機存取記憶體裝置的方法。同時積體過程中也在dram 晶片中之單元區域和周邊區域中形成可為複合層接觸窗縮 小縱橫比之鎢連接插塞。其中上述鎢連接插塞包括一 τ i N / T i / N+之複晶矽之阻障層，上述阻障層可以避免從基 底流失摻質並形成對基底有低接觸電阻（rc)之矽化鈦 (TiSi2)。 [習知技術之描述] 在電子業中廣泛地使用動態隨機存取記憶體（DRAM)來 儲存資料。每一個記憶體單元包含一個電容器和一當作電 荷轉移之場效電晶體。二進位的資料（1，s和〇, s)以電荷形 式儲存在每個記憶體單元之電容器内。近幾年内，DRAM 晶片中記憶體單元的數目和密度戲劇性地增加。預計至西 元2000年，DRAM晶片中記憶體單元的數目會到達1千萬位 元。提高的電路密度導因於個別半導體裝置（FETs)的縮小 及隨後所增加的裝置堆積密度。裝置得以縮小的一部份原 因歸功於高解析度的微影技術和方向性（非等向性）的電漿 钱刻。然而當要將水平的裝置縮小至次微米尺寸時，便需 要自行對準技術來減緩對準的需要並改善關鍵尺寸 (critical dimension, CD)。 不幸地，當持續地減少水平的尺寸時，垂直的尺寸也 變的更重要，因為若增加縱橫比（深度對寬度）的話，會造

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頁 C:\Program Files\Patent\0516-3933-E. ptd第 £156)81 五、發明說明（2) 成敍刻可靠的接顧愈 接觸窗時，這是雜當在DRAM裝置令蚀刻複合層 5,332,685中\^重/^。1^等人在美國專利號 觸窗困難的方法。在上 置中降低蝕剡高縱橫比接 選擇性的沈積或、、尤積爯二氺：’在基底上之絕緣層中以

容器之位元線。然：上述方法 Ik 一.同縱k比之接觸窗，所以會增加縮小裝置尺寸之困 難。Arim〇t〇等人在美國專利號5, 045, 899中敘述另一種製 造DRAM之方法。因為位元線形成在堆疊的電容器之間並 與堆疊的電容器相鄰，所以會降低位元線電容而改善電路 之表現。但上述方法未提及製造具有高縱橫比之複合層接 觸窗之問題。因此，仍然有改善DRAM製程之需要，使得可

在縮小裝置特徵尺寸之過程中，在DRAM晶片上降低複合層 接觸窗之縱橫比。 隨著積集密度的增加會造成具有縮小尺寸之接觸窗會 增加接觸窗電阻以及為改善FET的電特性而在FET源極/汲 極接觸區域中形成窄的擴散接面深度（shallQwei_ diffused junction depths)的問題。另—種方法是以使 用鈇/氮化鈦阻障/粘合層之鎢金屬插塞來代替傳統地摻雜

C:\Program Files\Patent\0516-3933-E.ptd第 6 頁 415081 五、發明說明（3) 的複晶矽插塞。 這種方法敘述在Somekh等人之美國專利號 5, 250, 467。上述方法使用一種傳統PVD法濺鍍製程來在接 觸窗内沈積一鈦阻障層，並在氮氣中回火形成一 1^3“層 和一頂端之T i N層。然後再以使用六氟化鎢之CVD沈積法來 形成鎢插塞。然而，Somekh等人沒有提及在TiSi2形成過 程中會從基底接觸處流失摻質之問題，上述問題也會造成 接觸窗電阻之增加。Pinchovski等人在美國專利號4, 822, 753中敘述另一種製造W/ TiN插塞之方法，在上述方法中 使用一自行對準的矽化鈦（金屬矽化物），然後沈積一當作 阻障/祐合層之TiN層。然而，Pinchovski等人並沒有提及 在TiSi2形成過程中會從在基底接觸處之窄擴散的接合處 流失摻質之問題。 因此半導體工業仍需要提出一種可行且有經濟效應之 製程來在DRAM晶片上增加記憶體單元密度並同時縮小複合 層接觸窗之縱橫比和降低接觸電阻。 [發明概述] 本發明的主要目的為形成一種具有在位元線下之電容 器結;和鎢連接插塞之高密度動態隨機存取記憶體單元的 陣列。 本發明的又一目的為同時在DRAM晶片之記憶單元區域 和周邊區域中形成這些連接插塞來同時縮小在DRAM晶片之 兩個區域中之複合層接觸窗之縱橫比。 本發明的另一目的為形成鎢連接插塞之前先形成一

C:\ProgramFiles\Patent\0516-3933-E.ptd第 7 頁 415Q81 五、發明說明（4)

TiN/Ti/N+之阻障層來避免在回火過程中從基底流失摻 ， 質，因此避免了接觸電阻之增加。 本發明敘述一種製造具有作為位元線、電容器節點和 複合層插塞之連接插塞之動態隨機存取記憶體（ΡΜΜ)之陣 列’其中這些連接插塞會縮小複合層插塞之縱橫比。本發 明也包含了在連接插塞和基底介面間，當作一部份阻障廣 之N +掺雜的複晶石夕層’因而較傳統的複晶梦插塞製程改善 了接觸電阻。 當本發明從提供一半導體基底開始。一般而言，上述 基底為具<100〉單晶晶格方位的p-掺雜單晶石夕。在基底上 作為DRAM記憶體單元和周邊裝置之裝置區域被相當厚之場 氧化層區域圍繞和電性隔離著。一種工業界普遍用來形成 場氧化層區域的傳統方法’乃使用淺渠溝隔離法（STI)。 之後形成FET。在上述裝置區域上成長薄閘極氧化層β之 後沈積並圖形化由一濃r摻雜的複晶矽層、一耐高溫金屬 石夕化物層（複晶矽化金屬）和一氧化矽/氮化矽層構成之複 合層以形成有一蓋氧化層之閘極電極β同時已圖形化之複 晶石夕層產生在場氧化層區域上之字元線。為了這些次微米 FET結構’在閘極電極旁形成淡摻雜源極/汲極區域，之後 在FET閘極電極旁形成絕緣的側壁間隔物以降低短通道效 應和改善裝置的電特性。另外，於FET閘極電極上之侧壁 間隔物旁離子植入如磷離子（jm) 型摻源來形成源極/汲 極接觸區域。這樣便完成在dRAM單元中用來產 體陣列之m陣列。另外，藉由切基底中同時包

C:\Program Files\Patent\0516-3933-E.ptd第 8 頁 415381 五、發明說明（5) ' ---- 井區域之製程步騍，可以同時形成P通道和N通道FET來在. 周邊區域中及上方提供互補的金屬氧化半導體電路 之後形成低接觸電阻之鎢連接插塞接觸窗。沈積一非 薄且保角的氮化矽層。沈積一由硼磷矽玻璃（BPSG)組成 之非常厚第一絕緣層，並施以化學/機械研磨法來產生一 平坦的表面。 使用第一光阻罩幕和非等向性蝕刻法，於記憶單元區 域中之第一絕緣層内選擇性地蝕刻接觸窗至源極/汲極接 觸區域上方以形成自行對準的位元線和電容器節點之接觸 窗’並同時在周邊裝置區域中蝕刻接觸窗至基底。之後移 除第光阻罩幕及從第一絕緣層内之接觸窗内移除氮化石夕 層’使用第二光阻罩幕和非等向性银刻法，在周邊區域9 中第一絕緣層和氮化矽層内蝕刻接觸窗至已圖形化之複晶 石夕化金屬層’同時银刻過程中第二光阻罩幕會保護記憶單 元區域不被蝕刻。移除第二光阻罩幕。本發明的一個重要 特徵為沈積一r掺雜的複晶矽層後，再沈積由鈦（Ti)和氮 化鈦（TiN)構成的阻障層。回火上述基底來在接觸窗中形 成梦化鈦（TiSi2) ’同時加入的N+摻雜的複晶石夕層會避免在 回火過程中因為產生固體狀態的擴散而流失基底之掺質。 這提供了改善的接觸電阻（低接觸電阻）。沈積一如鎢（w) 之第一導電層至足以填滿接觸窗之厚度。將鎢層、TiN和 TiSi2層回#至第一絕緣層來形成在接觸窗中之w連接插 塞。沈積一如氮化矽（Si3N4)之蝕刻終止層。

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的第隹儲存電容器以沈積一由二氧化石夕構成之非常厚 層來形成，㊉用第三光阻罩幕及非等向性餘刻 電容号麻ί緣層和蝕刻終止層内形成接觸窗’使得可以將 上。移電極對準並㈣1當作電容器節點之連接插塞 極之開口由二光阻罩幕，及在基底上和作為電容器底部電 蔣一内沈積由鎢或氮化鈦構成之保角的第二導電層。 電容残門化矽或聚合物構成之第三絕緣層沈積至可以填滿 兔谷器開口並形成一平坦的表面。 在第將層或聚合物全面回蝕（blanket etch back)至 之頂端表面上之第二導電層，同時遺留部分 層來避免蝕刻當底部電極用之第二導電層 ΐίΑΜΐ 層頂端表面上之第二導電層施行回敍來為 電漿Ϊ化：谷器底部電極之陣列。之後以如濕式蝕刻法或 電聚灰化法移除氧化層或聚合物。 :用氫氟酸蝕刻法將剩餘之第二絕緣層移除至蝕刻終 止層並施订電漿灰化法來移除聚合物，這樣便完成 器底部電極。然後在底冑電極上形成電$器電極間介電 層，及再沈積並圖形化如TiN、w或類似物之第三導電層以 形成電容器頂端電極。沈積第四絕緣層至能夠填滿電 底部電極之厚度，然後回磨第四絕緣層以形成」平坦& 面。 — 繼續下面製程步驟便可以完成有縮小縱樺比之複人芦 接觸窗。然後在第四絕緣層内蝕刻複合層接觸窗或介；二 來形成下-層電的内連接。冑用傳統的微影技術和非等向

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性蝕刻法在第四絕緣層中蝕刻複合層接觸窗至電容器頂端 電極，及在周邊裝置區域中之第四絕緣層和飯刻終止層中 蝕刻複合層接觸窗到基底上之連接插塞插塞），和到已 圖形化複晶矽層（1 8，1 6 )上之連接插塞。同時也在記憶單 元區域中蝕刻接觸窗至FET源極/汲極區域上之連接插塞。 以本發明之方法’將複合層接觸窗都同時蝕刻至連接插 塞。將導致有縮小縱橫比之較窄接觸窗，並且單一蝕刻會 降低在不同接觸窗蝕刻過程中可能發生之基底損害的風 險。這將改善在有次微米尺寸之高密度電路上製造接插塞 之可罪性。為了將積體電路（DRAM)完成至第一層電的内連 接’便沈積並回蝕如Ti/TiN和W之第四導電層來在複合層 接觸窗内形成導電插塞。然後沈積如Ti/TiN/A1Cu/TiN之 第一金屬層’並以傳統方法圖形化之以完成包含位元線之 第一層電的内連接。可以重複製造第一層電的内連接之製 程以形成另一層電的内連接來完成DRAM晶片之電路。 [實施例] 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明 圖1到圖13為概略的剖面圖’顯示製造新的具有在位 元線下之電容器（capacitor under bit line，CUB)的 DRAM晶片’其中包括在單元區域和周邊區域有具縮小縱橫 比之複合層接觸窗。

C:\Prograni Files\Patent\0516-3933-E.ptd第 11 頁 41.5_ 五、發明說明（8) 現以圖1至1_3來敘述製造具有縮小的縱橫比之複合層、 接觸由之CUB-ΜΑΜ的一較佳實施例。使用鶴連接插塞來造 成縮小的縱橫比。另一個新顆的特徵為在阻障層中包含一 導電摻雜的複晶矽層使得連接插塞可以降低接觸電阻。雖 然上述製程是用來製造如存取電晶體之具有N通道的eft的 DRAM裝置之記憶體單元，但是熟知此技術人士也之除了這 較佳實施例之外’在DRAM晶片上也可以包括其他類型的裝 置。例如’在一 P掺雜的基底中形成N井區域，便可以再形 成P通道之EFT以形成這個互補的金屬氧化半導體（cmos)電 路，如DRAM晶片之周邊區域所需。 參照圖1 ’從提供半導體基底10開始，圖中顯示一部 分上述基底具有記憶單元區域8和周邊區域9。一般而言， 上述基底為具< 1 0 0 >單晶晶格方位的P-摻雜單晶；6夕。以圍 繞和電性隔離裝置區域的方式來形成場氧化層區域12。圖 中所示之部分場氧化層區域12為記憶單元區域之一。一種 工業界普遍用來形成場氧化層區域的傳統方法，乃使用淺 渠溝隔離法（STI)。通常，藉由在基底上的場氧化層區域 内蝕刻深度介於約2000-4000埃間之渠溝來形成STI。當於 凹槽内形成薄熱氧化層後，渠溝充滿一種絕緣物質，如二 氧化矽（S i 02)，並再施行如平坦的回蝕法或化學/機械研 磨法（CMP)使得渠溝與基底10 —樣變的平坦。之後在上述 裝置區域上成長厚度介於約40-90埃之間的薄閘極氧化層 1 4。沈積N+摻雜的複晶矽層1 6，然後便形成FET閘極電 極，層16以如低壓化學氣相沈積法（Low pressure

C:\ProgramFiles\Patent\0516-3933-E.ptd第 12 頁 五、發明說明（9) chemical vapor deposition，LPCVD)通常沈積至厚度介 於約500-1500埃之間。層16以神（αγ)或碟（p)摻雜至濃度 介於 1.0E20-1.0E21 at〇ms/cm3 之間。以 LPCVD 法沈積一種 对高溫金屬矽化物層18至厚度介於約500-1500埃之間，層 18由矽化鎢（WSia)組成較佳，。沈積由Si〇2*—si3N4頂層 構成之蓋（CAP)氧化層20。層20以LPCVD法沈積較佳，並且 沈積至厚度介於約1 000-250 0埃之間。使用傳統的微影技 術和非等向性電漿蝕刻法來圖形化層2 〇、1 8、和1 6，造成 在主動裝置區域（active device area) 8上形成複晶石夕閘 極電極’同時在場氧化層區域12上形成字元線並為周邊電 路在晶片區域9中形成部分FETs。之後離子植入磷（psi)而 於鄰接閘極電極形成淡摻雜源極/汲極區域以減少次微米 結構的短通道效應 現參照圖2 ’在閘極電極（1 6， 1 8)之侧壁（s i dewa 11 ) 上形成絕緣的侧壁間隔物22。侧壁間隔物22以LPCVD法沈 積一保角的（conforma 1) Si3N4層後，再用非等向性電漿法 回蝕上述Si3N4層來完成較佳。在回蝕之前，Si3N4層沈積 至厚度介於約2 0 0 - 8 0 0埃之間較佳。現在，於侧壁間隔物 22旁離子植入如P31的N型掺源來形成源極/汲極接觸區域 19(N+)以完成FETs。接觸區域19(N+)摻雜至最後濃度介於 約 1.0 E19-1.0E21 atoms/cm3 之間較佳。 仍參照圖2，在製造自行對準鎢（W)位元線和鎢接觸插 塞之方法中，包括沈積非常薄且保角的層24。層24由Si3N4 構成較佳，並使用如二氣矽甲烷（SiCl2H2)和氨（NH3)為反

C:\Program Files\Patent\0516-3933-E.ptd第 13 頁 415QS1 五、發明說明（10) 應氣體混和物之LPCVD法沈積。層24沈積至厚度介於約 、 50-400埃之間較佳。在Si3N4層24上沈積非常厚第一絕緣層 26。層26是由硼磷矽玻璃（BPSG)組成，以原矽酸四乙醋 (TEOS)當反應氣體之LPCVD法沈積。硼和磷是在沈積bpsg 層過程中加入的。之後對層26施行化學/機械地研磨，來 在閘極電極上產生厚度介於約4500-9000埃之間的平坦表 面。 現參照圖3 ’使用第一光阻罩幕2 8和非等向性姓刻 法’於記憶單元區域8中之第一絕緣層2 6内選擇性地钱刻 接觸窗2’和2’’至源極/汲極接觸區域19(N+)上之Si3N4層 24 ’以及在周邊區域9中選擇性地蝕刻接觸窗2至基底1〇， 同時第一光阻罩幕28保護其他區域不被蝕刻。較佳之非等 向性蝕刻法採用反應性離子蝕刻法（R〖E)及以例如四氟異 丁烯（CJ8)、三氟甲烷（CHFS)、一氟曱烷（CHSF)、四氟化碳 (CF4)、一氧化碳（CO)、氧（〇2)和當作載送氣體氬（Ar)之餘 刻氣體混合物’並提供對BPSG和S“N4高於20 : 1之蝕刻速率 選擇性。這將導致如圖3所示之位元線接觸窗2’和節點接 觸商2 自行對準至閉極電極。然後以如在氣中之點將灰 化法移除第一光阻罩幕28。 參照圖4，在移除第一光阻罩幕之後，使用第二光阻 罩幕30和非等向性蝕刻法，在周邊區域9中第—絕緣層26 和S“N4層内蝕刻接觸窗4，其中上述接觸窗穿越蓋氧^匕層 20至由層18和16構成之已圖形化之複晶矽化金屬層之表面 頂端。在蝕刻過程中，第二光阻罩幕3〇會保護記憶單元區

415Q81 五、發明說明（11) 域8 °較佳的非等向性蝕刻技術是在具有對BPSG層和WSi2 . 層1 8高於1 〇 : 1之高蝕刻速率選擇性的反應性離子蝕刻器中 實行。 參照圖5，為周邊的接觸插塞蝕刻接觸窗4後，移除第 二光阻罩幕。移除暴露在接觸窗2、2’和2’’中和源極/汲 極接觸區域19(N+)上之Si3N4層24。之後產生本發明的一個 重要特徵。沈積一保角的導電地摻雜的複晶矽層32。層32 以使用矽甲烷（SiH4)為反應氣體之LPCVD沈積較佳，並將 複晶矽層沈積至厚度介於約1 00-30 0埃之間。之後以使用 P31離子之離子植入法將複晶矽層32摻雜至濃度介於約1〇 £19-1.〇£2181:〇1118/(；1113之間較佳。為了防止植入至？通道 FETs之接觸窗，可以在ρ3ι植入過程中使用一光阻概略的 (block-out)罩幕，或者當在p通道FET之接觸窗内植入如 硼（B)之P摻質時，可使用一block_out罩幕在n通道FET 之接觸窗上。然後形成由鈦（Ti)層34和氮化鈦（TiN)層36 所構成之一保角的金屬阻障層。例如，T i層3 4使用以 TiCU當反應氣體之CVD法來沈積。將層34沈積至厚度介於 約50-200埃之間較佳。接下來，TiN層36可用以如TiCl4 和氨（NHS)當反應氣體之CVD法來沈積。將層36沈積至厚度 介於約1 0 0 - 3 0 0埃之間較佳。 形成阻障層後，回火上述基底使Ti層34和複晶矽層32 反應來形成TiSi2層35。在無氧之環繞氣體及介於 500-700 °C間之溫度中回火一段時間至能夠形成TiSi2， 更特別是1到30分鐘。另外也可採用快速熱回火法（rtA)來

C:\Program Files\Patent\0516-3933-E.ptd第 15 頁 五、發明說明（12) 形成TiSi2層35。因為TiSU層35為N+摻雜的，所以會避免_ 矽基底外擴散（outdiffusion)和流失N摻質而且並避免高 接觸電阻（Rc)。另外可在氮氣或氨（NH3)中進行回火來省 略沈積TiN之製程步驟， 仍參照圖5 ’鎢層3 8採用以六氟化鎢（WF6)當反應氣體 之LPCVD法沈積。將層38沈積至厚度足以填滿開口 2、 2’ 、2’’和4，更特別是至少大於1〇〇〇埃之厚度。 參照圖6 ’然後將鶴層38、TiN層36、由層34和層32反 應而產生之TiSi2層回#刻至第一絕緣層26，因此產生由 具有TiN/TiSi2阻障層和鎢層之導電插塞38，。或者可用化 學/機械地回磨層38、36和由層34和層32反應而產生之 Ti Sis層。導電插塞3 8’當成後來形成之複合層插塞之連接 插塞。這樣製造了有縮小的縱橫比之複合層插塞。並因為 所有的插塞都同時地製造，這將降低可能發生在不同接觸 窗蝕刻過程中之基底損壞的可能風險。 參照圖7 ’沈積一敍刻終止層4 0和一厚的第二絕緣層 42。蝕刻終止層40由氮氧化矽（SiON)層或氮化矽構成較 佳，並且沈積在連接插塞接觸窗38,之上。以如二氯石夕甲 烷（31(：12112)和氨<^113)當反應氣體混和物之1^(^1)法沈積層 40 ’並且沈積至厚度介於約1 00-5 0 0埃之間。層42由氧化 梦層或BPSG構成較佳、且沈積至厚度介於約 埃之間。以TE0S當反應氣體之LPCVD法沈積3丨〇2層42，並 且如果使用BPSG，則可在沈積過程中加入如硼和填的適當 摻源。

C:\ProgramFiles\Patent\0516-3933-E.ptd第 16 頁 415Θ81 五、發明說明（13) 參照圖8 ’使用第三光阻罩幕4 4以及非等向性蝕刻技 術在第二絕緣層4 2和蝕刻終止層4 〇中形成複數開口 6，使 得電容器底部電極可以對準至當作電容器節點之連接插塞 38’之上；同時第三光阻罩幕保護在其他連接插塞上之第 一絕緣層4 2不被蝕刻。開口之姓刻採用R〗e法及如c4F8、 CHh、、CF4、c〇、〇2和當作載送氣體Ar之蝕刻氣體混 合物。

現參照圖9 ’以在氧氣中之電漿灰化法移除第三光阻 罩幕44。沈積當作電容器底部電極用之一保角的第二導電 層46。較佳之層46為以六氟化鎢（WF6)當反應氣體之LPCVD 法沈積之鎢層。將第二導電層46沈積至厚度介於約 300-1000埃之間。層46也可以是其他電的導電材料，例如 TiN，可以使用如TiCU和NH3當反應氣體之CVD法沈積。 仍參照圖9，沈積一第三絕緣層48。較佳之層48為一 聚合物，其使用旋轉塗覆法沈積至足以填滿電容器開口 δ ’並形成一平坦的表面。可以使用多種聚合物，包括光 阻和聚亞氨。

參照圖10，將聚合物48全面回姓（blanket eteh back)至在第二絕緣層42頂端表面上之第二導電層46 ,同 時在電容器開口 6中遺留部分聚合物48以保護開口中之第 二導電層，這樣會為電容器提供底部電極。聚合物之回# 以在氧氣中之電漿灰化法完成較佳。並如圖中所示，回# 暴露於在第二絕緣層42頂端表面上之第二導電層46來為 DRAM完成電容器底部電極46’陣列。對TiN或W層施行以如

C:\Program Files\PatentM)516-3933-E.pt(i第 17 頁 4lg〇81 五、發明說明（14) " ' 1 --

Cl2、BC13、SF6、CF4、02和人!·為蝕刻氣體之電襞蝕刻法 化學/機械的回磨法來形成電容器底部電極。或者，一以 氧化層可以代替聚合物為第三絕緣層。

參照圖11，以接下來之步驟來完成電容器。使用以如 在氧氣中之電漿灰化法移除剩餘之聚合物48。之後以氫 酸蝕刻法來選擇性地將剩餘之第二絕緣層42移除至蝕刻终 止層40。假如層48為一 CVD氧化層，則可以這種氫氟酸蝕、 刻步驟同時移除之。然後在電容器底部電極46，之表面上 形成電容器電極間介電層5〇，而且其在圖u中非描述為一 分離層。較佳之層50為一具高介電常數絕緣層。假使底部 電極由鶴或TiN構成’則電極間介電層可由高介電常數層 構成，例如五氧化二钽（Ta2〇5)或氧化鋇勰鈦 H

UaSr)Ti〇3(通常以BST視之）。層5〇之厚度介於約453〇〇 埃之間較佳。 參照圖11，現在以沈積一保角的第三導電層52來完成 堆積的電容器之陣列，層50可例如TiN、w或類似物。層5〇 沈積至厚度介於約5〇〇_〗5〇〇埃之間較佳。之後圖形化層5〇 來形成複數電容器頂端電極52。 參照圖1 2 ’將第四絕緣層5 4沈積至足夠填滿電容器開 口6之厚度，更特別是介於約1〇〇〇〇_2〇〇〇(}埃之間之厚度。 ，層54施行化學/機械地回磨以形成一平坦表面及對記憶 單元區域8上方和在周邊區域9之晶片裝置提供絕緣。 仍參照圖1 2 ’使用傳統的微影技術和非等向性蝕刻法 在第四絕緣層54内蝕刻接觸窗7至電容器頂端電極52，並

4ΐζ〇81 五、發明說明（15) 同時在第四絕緣層54和蝕刻終止層40内蝕刻複合層接觸窗 7’到基底上之W連接插塞38’和到周邊裝置區域9中之已圖 形化複晶矽層（18, 16)上之連接插塞38’。同時也在記憶單 元區域之FET源極/汲極區域19(N+)上將接觸窗7’ ’蝕刻至 連接插塞38’。複合層接觸窗之蝕刻使用具有Si02對#或 T i N5之高選擇的蝕刻速率之非等向性蝕刻法來完成。例如 接觸窗之蝕刻可採用RIE法及如C4F8、CHF3、CH3F、CF4、 CO、02和當作載送氣體Ar之蝕刻氣體混合物，其具有si〇2 對W或T i N5高於1 0 : 1之的蝕刻速率比例。 以本發明之方法’所有的複合層接觸窗都同時蝕刻至 電的連接插塞。這將導致有縮小縱橫比之較窄接觸窗，並 且單一银刻會降低在不同接觸窗餘刻過程中可能發生之基 底損害的風險。這將改善在有次微米尺寸之高密度電路上 製造接觸窗之可靠性。 現參照圖1 3 ’ DRAM電路現已完成到金屬内連接之第 二層。沈積第四導電層56並回蝕之來在複合層接觸窗7、 7’ 、7’’中形成導電插塞56。以沈積一Ti/TiN阻障層和一 鶴層來形成層56較佳。Ti/TiN阻障層以CVD法沈積至厚度 介於约1 00-800埃之間，鎢層以使用WFe之以0法沈積至足 以填滿開口 7、7’ 、7’，之厚度，更特別是厚度介於約 200 0-500 0埃之間。之後對層56施以回蝕或化學/機械地回 磨來在有縮小縱橫比之開口 7、7’、7,，中形成導電插塞。 之後，以沈積一第五導電層58來形成金屬内連接之第 一層。層58為複合層由如TiN之阻障層58’ 、*A1Cu之導電

41p81 五、發明說明（16) 層58’ ’、如TiN之頂端層58’，，構成較佳。以物理氣相沈積 法或CVD法將層58’沈積至厚度介於約400-1500埃之間。將 AlCu層58’’沈積至厚度介於約4000 -8000埃之間。將TiN層 58’ ’’沈積至厚度介於約200-1 500埃之間。之後以傳統微 影技術和電漿蝕刻法圖形化複合層58以形成下一層電的内 連接。同時如圖13所示，使用類似第一層金屬内連接之方 法形成第二層金屬内連接。另外沈積如CVD氧化層之絕緣 層6 0，之後蝕刻接觸窗開口 11並以如w的金屬插塞填滿 之’然後再沈積並圖形化一第二層金屬64，例如

Ti/AlCu/TiN 。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技術者，在不脫離本發明之精神 和範圍内’當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

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Claims (1)

1. 六、申請專利範圍 機；ΐ製造具有在位元線下之電容器（CUB)之動雄PI' 機存取§己憶體（DRAM)之方法，包括步驟· 動J IW 底，？有記憶單元區域和周邊裝置區域之半導體基 自一pm π儿 琢軋化層區域圍繞和電性隔離著，更 域卜η :之複晶矽層和一絕緣的蓋層來在上述裝置區 =上形成有間極電極之場效電晶冑，並且上述閑極㊁ 中之源極/沒極接觸區域；_於閉極電極之上^件區域 沈積一保角的氮化石夕層； 沈積和平坦化一第一絕緣層； 使用第一光阻罩幕和選擇性的非等向性蝕刻法在上 述第-1緣層和上述氮化石夕層内银刻㈣窗至i述記憶單 π區域之源極/汲極接觸區域，並同時蝕刻接觸窗至在上 述周邊裝置區域之上述基底； 移除第一光阻罩幕； 使用一第二光阻罩幕和選擇性的非等向性蝕刻法在上 述第一絕緣層内蝕刻接觸窗至在上述周邊裝置區域中之已 圖形化之複晶矽層；同時第二光阻罩幕會保護上述記憶單 元區域不被姓刻； 移除第二光阻罩幕及從上述第一絕緣層内之接觸窗内 移除上述氮化矽層； 在上述基底上之接觸窗内沈積一保角且導電換雜的複 晶梦層； 沈積一保角且導電的金屬阻障層且回火來形成一具有

   C:\PiOgram Files\Patent\0516-3933-E.ptd第 21 頁 41SQ81 ' ---— 上述的導電摻雜的複晶石夕層之金屬；5夕化物在上述接觸窗 内，使得基底之摻質不會流失，否則會增加接觸電阻； 一 沈積並回蝕一第一導電層至足以填滿接觸窗至上述第 —絕緣層來形成連接插塞； 沈積一银刻終止層和一第二絕緣層； 為了電容器使用第三光阻罩幕來在上述第二絕緣層和 上述姓刻終止層内蝕刻接觸窗；同時保護在上述連接插塞 上之上述第二絕緣層不被蝕刻； 移除第三光阻罩幕； 沈積一保角的第二導電層來作為上述電容器之底部電 極； 沈積一第三絕緣層到能夠填滿電容器接觸窗並平坦化 上述第三絕緣層； 沈積一電容器電極間介電層； 沈積並圖形化一第三導電層來完成上述電容器； 在上述電谷器上沈積'一第四絕緣層並回银上述第四絕 緣層來形成一平坦的表面； 在第四絕緣層内蝕刻複合層接觸窗至上述電容器頂端 電極，同時蝕刻複合層接觸窗至當作位元線用之上述連接 插塞，和蝕刻複合層接觸窗至在上述周邊裝置區域中之上 述連接插塞； 沈積一第四導電層至能夠填滿電容器接觸窗並回蝕上 述第四導電層以形成導電插塞； 沈積並圖形化一第一金屬層以完成dram裝置至第一層

   C:\Program Files\Patent\〇516-3933-E_ptd第 22 頁 41ga81 六、申請專利範圍 電的内連接。 2. 如申請專利範圍第1項之方法，其中上述第一絕緣 層由氧化矽構成並在上述閘極電極上平坦化至厚度介於約 4500-9000 埃之間。 3. 如申請專利範圍第1項之方法，其中上述導電之阻 障層以沈積一 摻雜的複晶石夕層、一鈥層和一氮化鈦層， 以及在介於500-700 t：間之溫度之上述回火步驟中形成， 其中上述摻雜的複晶石夕層會避免從上述基底流失掺質，因 此避免接觸電阻（Rc)之增加。 4·如申請專利範圍第1項之方法，其中上述第一導電 層以使用六氟化鎢之化學氣相沈積法來沈積。 5‘如申請專利範圍第1項之方法’其中上述蝕刻終止 層為氮化矽並且沈積至厚度介於约1 00-500埃之間。 6 _如申請專利範圍第1項之方法，其中上述第二絕緣 層為氧化矽並且沈積至厚度介於約10000-20000埃之間。 7_如申請專利範圍第1項之方法，其中上述第二導電 層從包含鎢和氮化鈦之族中擇一之物質，並且沈積至厚度 介於約300-1〇〇〇埃之間。 又 8. 如申請專利範圍第1項之方法，其中上述第三絕緣 層為以化學氣相沈積法沈積之氧化，矽，並且以化學/機械 的研磨法來平坦化。 9. 如申請專利範圍第1項之方法，其中上述第三絕緣 層為一聚合物，並且以熱回火法來平坦化。 10_如申請專利範圍第1項之方法，其中上述電極間介

   4i5〇8i 六、申請專利範園 電層為從包含五氧化二鈕和氧化鋇鋰鈦（BaSr)Ti〇3之族中 擇一之物質。 11. 如申請專利範圍第1項之方法，其中上述第三導電 層為從包含鎢和氮化鈦之族中擇一之物質’並且沈積至厚 度介於約5 0 0 - 1 5 0 0埃之間。 12. 如申請專利範圍第1項之方法，其中上述第四絕緣 層為以電漿加強化學氣相沈積法沈積之氧化碎，並且已平 坦化。 13·如申請專利範圍第丨項之方法，其中上述第四導電 層以連續地沈積一鈦層、一氮化鈦和一鎢層而形成。 14_如申請專利範圍第1項之方法，其中上述第一金屬 層為依序地沈積鈦-氮化鈦/銅化鋁/氮化鈦層而形成之一 複合層。 15· —種製造具有在位元線下之電容器（cub)之動態隨 機存取記憶體（DRAM)之方法，包括步驟： 提供具有e己憶單元區域和周邊裝置區域之半導體基 底，上述裝置區域被場氧化層區域圍繞和電性隔離著，更 =一已圖形化之複晶矽層和一絕緣的蓋層來在上述裝置區 j上形成有閘極電極之場效電晶體，並且上述閘極電極具 f絕緣的侧壁間隔物和在相鄰於閘極電極之上述元件區域 中之源極/汲極接觸區域； 沈積一保角的氮化矽層； 沈積和平坦化一第一絕緣層； 使用―第-光阻罩幕和選擇性的非等向性#刻法在上

   C:\Program Files\Patent\0516-3933-E.ptd第 24 頁

   415181

   述第一絕緣層和上述氮化發層内蝕刻接觸窗至上述記憶單 π區域之源極/沒極接觸區域，並同時蝕刻接觸窗至在上 述周邊裝置區域之上述基底； 移除第一光阻罩幕； 使用一第二光阻罩幕和選擇性的非等向性蝕刻法在上 述第一絕緣層内蝕刻接觸窗至在上述周邊裝置區域中之已 圖形化之複晶碎層；同時第二光阻罩幕會保護上述記憶單 元區域不被餘刻； 移除第二光阻罩幕及從上述第一絕緣層内之接觸窗内 移除上述氮化矽層； 在上述基底上之接觸窗内沈積一保角的Ν+摻雜複晶矽 層； 沈積一保角的鈦阻障層並且回火來形成一具有上述導 電的摻雜複晶矽層之金屬矽化物在上述接觸窗内，而且沒 有流失基底之摻質，否則會增加接觸電阻； 沈積並回蝕一第一導電層至足以填滿接觸窗至上述第 一絕緣層來形成連接插塞； 沈積一触刻終止層和一第二絕緣層； 為了電容器使用第三光阻罩幕來在上述第二絕緣層和 上述蝕刻終止層内蝕刻接觸窗；同時保護在上述連接插塞 上之上述第二絕緣層不被蝕刻； 移除第三光阻罩幕； 沈積一保角的第二導電層來作為上述電容器之底部電 極；

   C:\Program Files\Patent\0516-3933-E,ptd第 25 頁 415381 '申請專利範圍 ___— 沈積一第三絕緣層到能夠填滿電容考桩 上述第三絕緣層； 器接觸自並平坦化. 沈積一電容器電極間介電層； 沈積並圖形化一第三導電層來完成上述電容器. 在上述電容器上沈積一第四絕緣層並回蝕上 緣層來形成一平坦的表面； &第四絕 在第四絕緣層内餘刻複合層接觸窗至上述電容 電極’同時蝕刻複合層接觸窗至當作位元線用之2為頂端 杨塞’和敍刻複合層接觸窗至在上述周邊裝 接 述連接插塞； 匕场中之上 窗並回餘上 置至第一層 沈積一第四導電層至能夠填滿電容器接觸 述第四導電層以形成導電插塞； 沈積並圖形化一第一金屬層以完成裝 電的内連接。 1 6.如申請專利範圍第1 5項之方法，其中上述第—絕 緣層由氧化石夕構成’並且在平坦化後在閘極電極上具有 於約4500-9000埃間之厚度。 17. 如申請專利範圍第15項之方法，其中將上述…摻 雜的複晶妙層沈積至厚度介於約1〇〇-3〇〇埃之間以及摻雜 至濃度介於約1.0 Ε19-1.0Ε21 at〇ms/cm3之間。 18. 如申請專利範圍第15項之方法，其中上述導電的 阻障層以依序地沈積一鈦層至厚度介於約5〇2〇〇埃之間、 沈積一鈦層至厚度介於約100-300埃之間，之後在介於 500-700 °C間之溫度來施行上述回火步驟來形成一矽化欽

   C:\ProgramFiles\Patent\0516-3933-E.ptd第 26 頁 ^15981 六、申請專利範圍 而造成。， •如申請專利範園第15項之方法，其中上述第一導 電層為以使用六氟化鎢之化學氣相沈積法沈積之鎢層。 20、如申請專利範園第15項之方法，其中上述姓刻終 止層為虱化矽並且沈積至厚度介於約1 00-500埃之間。 21·如申請專利範圍第15項之方法，其中上述第二絕 緣層為氧化矽並且沈積至厚度介於約1〇〇〇〇_2〇〇〇〇埃之 間。 22.如申請專利範圍第1 5項之方法，其中上述第二導 電層從包含鎢和氮化鈦之族中擇一之物質，並且沈積至厚 度介於約300-1000埃之間。 2 3.如申請專利範圍第丨5項之方法，其中上述第三絕 緣層為以化學氣相沈積法沈積之氧化矽，並且以化學/機 械的研磨法來平坦化。 24.如申請專利範圍第丨5項之方法，其中上述第三絕 緣層為一聚合物，並且以熱回火法來平坦化。 2 5.如申請專利範圍第丨5項之方法，其中上述電極間 介電層為從包含五氧化二钽和氧化鋇勰鈦（BaSr)Ti03之族 中擇一之物質。 26. 如申請專利範園第15項之方法，其中上述第三導 電詹為從包含鎮和氮化鈦之族中擇一之物質，並且沈積至 厚度介於約500-1500埃之間。 27. 如申請專利範圍第15項之方法’其中上述第四絕 緣層為以電漿加強化學氣相沈積法沈積之氧化矽，並且以

   C:\Program Files\Patent\0516-3933-E.ptd第 27 頁 415Θ81 六、申請專利範園 化學/機械的研磨法來平坦化。 28. 如申請專利範圍第15項之方法’其中上述第四導 電層以連續地沈積一欽層、一氮化欽和一鶴層而形成。 29. 如申請專利範圍第15項之方法，其中上述第一金 屬層為依序地沈積鈦-氮化鈦/銅化鋁/氮化鈦層而形成之 一複合層。 im C:\ProgramFiles\Patent\0516-3933-E.ptd第 28 頁