TW413788B - Ternary synchronous content addressable memory with single cycle operation - Google Patents

Description

41378 413788 五、發明說明（i) 相關申請案叉參考 邛分連續i中之美國專利申請案第08/967，314號之 内！請曰1 99 7年10月3〇曰，名稱"以單-週期 運之同步内谷可定址記憶體"。 發明領域 ^略而言本發明係關於内容可定址記憶體（⑽）裝置。 比憶體(CAM)裝置為健存裝置，其可被指令 乂、疋較基準貧料與儲存於其關聯CAM陣列之資 料。正個陣列或其節段被平行搜尋是否與比較基準資 料匹配若存在有匹配，貝彳CAM裝置藉由主張匹配旗標指 示匹配。夕重匹配亦可藉由主張多重匹配旗標指示。CAM 裝置典型包括優先順序編碼器用於將匹配位置轉譯成匹配 位址或CAM索引’及輸出此位址給狀態暫存器。 各CAM儲存格習知包括一比較器及一隨機存取記憶體 (RAM)元件。CAM陣列可劃分為分開節段，其中一節段儲存 CAM或待與比較基準資料比較之資料，及另一節段儲存對 應於各該CAM或比較位置之關聯ram資料。一旦決定CAM資 料與比較基準資料間存在有匹配，則匹配位置之關聯βΑΜ 資料可被輸出至狀態暫存器。然後可由狀態暫存器讀取 RAM資料及/或CAM資料。 習知CAM裝置需要多於一個時脈週期來執行一寫入與比 較指令。例如典型寫入與比較指令需要至少三時脈週期： 第一時脈週期係呈現一比較指令及/或比較基準資料給c A Μ

第6頁 413788 五 '發明說明（2) ------ :置砗： = 及產生匹配旗標及多重匹配旗標信號； ==時脈週期係指令CAM裝置輸出匹配以对位址或索？丨； f二時脈週期係指令CAM裝置對匹配位置輸出關聯資料及 ，態資訊(例如跳位位…白位元，滿旗標，及匹 二重匹，旗標）。習知週期時間通常執行100毫微秒（ns)， 而要至V 300 ns才能完成此種程序。如此通常將習知 ，置,搜尋速率限於每秒約i至3百萬搜尋。也通常限制於 父換器或路由器環境下可由習知CAM裝置支援的埠節段或' 裝置數目。 4 由於習知CAM裴置之架構，故通常需要多時脈週期程 序。大半CAM裝置包括一通用雙向匯流排，其維持UM裝置 之接腳數目至最少（例如4 4接腳）。雙向匯流排用於載入比 幸父基準資料及指令至CAM裝置。雙向匯流排也用於輸出於 CAM裝置源自狀態暫存器之匹配位址、關聯資料及狀態位 凡。由於此一匯流排係由相當多輸入及輸出功能共享，故 需要許多時脈週期來多工處理匯流排之資料。 CAM裝置已經將通用雙向匯流排劃分為一資料輸入匯流 排及一資料輪出匯流排，但仍然需要至少三時脈週期來執 行前述寫入與比較運算，亦即：~個時脈週期載入寫入與 比較指令及/或載入比較基準資料及與CAM陣列執行比較了 一個時脈週期存取關聯資料；及一個時脈週期指令CAM裝 置輸出匹配位址、關聯資料及/或狀態資訊。 隨著CAM裝置應用之速度增局’需要有更快速的CAM裝置 其具有更短的搜尋時間，或較佳可於更少數時脈週期執行

413788 五、發明獅⑶ ' — 〆寫入與比較指令。例如希望有—c 濾波器或位址轉譯器於乙太網路交換器\路由„„作/1址 V位元(Mb/s)至每秒十億位元⑽/s)之資料V 率運π。也需要有一種CAM裝置其可 、4速 訊協定（IP)交換器之快速路由/、 、仃凋際網路通 入状厌迷路由表。隨著由 支援的埠、節段或F w溆曰w 4 1 又換Is戍路由器 组比# Ό m 裝置數日 支援CAM裝置執行寫入 與^運#(例如位址濾波或轉譯運算）需要的時間縮短。 例：為了支援1 Gb/S乙太網路交換器’支援約三埠之C錢 裝置較佳可於1 〇 〇 ns或更快速執行單一寫入與比較指八 支援約6埠之CAM裝置較佳可於約50 ns或更快 寫入與比較指令。 π πI — 發明概沭 揭示一種内容可定址記憶體（CAM)裝置。CAM裝置為—種 同步裝置其可於單一時脈週期執行全部下列運算：（〗）接 收源自比較基準匯流排之比較基準資料；（2)接收源自指 令匯流排之一指令，指示CAM裝置比較該比較基準資料^ C A Μ陣列之第一組c A Μ儲存格；（3 )執行比較基準資料與第 一組CAM儲存格之比較；（4)對CAM陣列之儲存匹配比較基 準資料的資料所在位置產生一匹配位址；（5)存取儲存於 CAM陣列之第二組CAM儲存格之資料，其中該第二組CAM儲 存格可儲存匹配位置的關聯資料；及（6)輪出匹配位址、 儲存於第二組CAM儲存格之資料、及/或對應於匹配位址或 苐一組C A Μ儲存格之狀,¾、貧sfl*給輸出匯流排。狀雖資訊包 括匹配旗標，多重匹配旗標，滿旗標’跳位位元，空白位 413788 五、發明說明（4) 元或CAM裝置之裝置ID。CAM陣列也包括三元CAM儲存格其 可個別被遮掩而有效儲存邏輯1、邏輯〇或隨意態用於比較 運算。 其他本發明之目的、特點及優點由附圖及後文詳細說明 將顯然易明。 1式之簡單說明 本發明之特點及優點係舉例說明但絕非意圖囿限本發明 之範圍於所示特定具體例，附圖中： 圖1為根據本發明之CA Μ裝置之一具體例之方塊圖； 圖2為圊1之CAM裝置之一具體例之方塊圖； 圖3為CAM儲存格之—具體例之方塊圖； 圖4為圖3 CAM儲存格之一具體例； 圊5為於單一時脈週期執行寫入與比較運算之方法之一 具體例； 圖6為由圖1時序產生器產生之信號之一具體例之時序 圖； 圖7為圖1時序產生器之一具體例； 圖8為圖1之時序產生器之另一具體例； 圖9為時序圖示例說明圖1之CAi丨裝置之管線運算模態； 圖為輪出至圖1之ADS BUS之信號之一具體例； 圖11為輸出至圖1之ADS BUS之信號之另一具體例； 圖1 2為三元CAM陣列之一具體例之方塊圖； 圖1 3為圖1 2之三元c A Μ陣列之一具體例； 圖14為三元CAM儲存格之一具體例之方塊圖；

413788 五、發明說明（5) 圖1 5為圖】4三元CAM儲存格之一具體例之電路圓； 圖16為另一種三元CAM儲存格之電路圖； 圖17為線圖比較圖15與圖丨6之三元CAM儲存格之性能； 圖18為另一種三元CAM儲存格之方塊圖； 圖19為圖18之二元CAM儲存格之一具體例之電路圖；及 圖20為三元CAM儲存格之另一具體例。 詳細說明 揭示一種内容可定址記憶體（CAM)裝置。後文說明中， 為了解釋目的陳列特定命名以求徹底了解本發明。但業界 人士顯然易知此等特定細節並非實施本發明所必須。其他 例中’眾所周知之電路及裝置以方塊圖形式顯示以免非必 要地混淆本發明。此外，電路元件或方塊間之互連可顯示 為匯流排或單一信號線。各該匯流排可替代為單一信號 線’及各該信號線可替代為匯流排。 、本發明之CAM裝置為同步裝置，其具有一指令匯流排用 以接收指令，一分開比較基準匯流排用以接收待與Cam陣 列之一或多個CAM儲存格比較之比較基準資料，及一分開 關聯資料及狀態位元匯流排。關聯資料及狀態位元醒"7流汗排 可同時或各自輸出：對CAM陣列之匹配比較基準資料之所 在位置輸出一匹配位址或CAM索引：輸出儲存於二或多個 CAM陣列之CAM儲存格之資料，其中該資料係關聯匹配位 址；及狀態資訊對應於匹配位址或關聯資料。狀態資訊 括匹配旗標，多重匹配旗標，滿旗標，跳位位元，空白 疋，或CAM裝置之裝置識別資訊。 ^13788 五、發明說明（6：) 與時脈週期(亦即流經模態)執行-寫入 之比較Λ ^ = ^ . 裝置：（1 )接收源自比較基準匯流排 (2)接收源自指令匯流排之一指令，指 Γ二Γ該比較基準資料與賴列之第-二 若CAM Pi仃比較基準資料與第—組CM儲存格之比較； Q 4 )右L A Μ陣列之一朽罢叫士 位置儲存匹配該比較基準資料之資料， 庳於ΓΑΐ7陆匹配位址；（5)存取儲存於第二組CAM儲存格之對 車列之匹配位置的資料，其中該被存取的資料需 ，聯匹配位址；及（6)輸出匹配位址、儲存於第二組cam儲 子格之資料、及/或狀態資訊給關聯資料及狀態位 排。 單一週期可有任何週期時間。於一具體例，單一週期時 ，約25 ns，及CAM裝置具有搜尋速率每秒約35至45百萬搜 哥如此本發明用於南速（例如1 0 0 M b / s或1 G b / s)網路橋 接盗或路由器環境極為有用。例如本發明之CAM裝置可於 具有例如1 Gb/s資料速率之高速乙太網路交換器或路由器 環丨兄下支援8或8以上i皐、節段或裝置。本發明之c a μ裝置 可儲存於網路上介於節段、埠或裝置間發送的資料封包之 目的地位址。 圖1顯示根據本發明之一具體例之CAM裝置1 〇 〇。CAM裝置 1 0 0包括3分開璋輕合至3分開匯流排。第一璋係轉合至比 較基準匯流排（CBUS)l 38，其可為雙向匯流排用以提供比 較基準資料給比較基準暫存器1 20。CBUS 138也用以存取 裝置配置暫存器136、狀態暫存器132、裝置ID暫存器

第丨1頁 413788 五、發明說明（7) 121、記憶體配置暫存器1〇6、CAM 102及一或多遮掩暫存 益（圖中未顯示）°CBUS 138可為任何尺寸可容納任何位元 數目。於一具體例中CbuS 1 38為64位元匯流排。第一埠具 有輸入緩衝器或暫存器耦合至⑶⑽138。 第二蟑係耦合至指令匯流排（丨Bus )丨4 〇，其係用以提供 指令給指令解碼器1 2 8。指令可由一或多個由時脈緩衝器 124輸出至匯流排144之時脈信號由ibuS 140依時序輸入指 令解碼器128 °IBUS 140可為任何尺寸而容納任何數目之 位元及任何數目之指令。一具體例中，I BUS丨4 〇寬1 4位元 而可容納214獨特可能的二進制編碼指令。其他編碼也可使 用。第二埠之輸入緩衝器或暫存器可耦合至IBUS 1 4〇。 時脈緩衝器124可緩衝外部時脈信號CLK 178，及透過匯 流排1 8 0提供一或多時脈信號給時序產生器1 2 6 ,及可透過 匯流排1 4 4提供一或多時脈信號給指令解碼器丨2 8。時脈緩 衝器124也可產生具有不同相位及頻率之時脈信號。 第三璋係耦合至關聯資料及狀態位元匯流排（ADS BUS) 1 4 2，其輪出匹配位址資料，源自CAM陣列丨〇 4對應於 匹配位址之資料’及/或狀態資訊。ADS BUS 142可為任何 尺寸而容納任何數目之位元。一具體例中ADS BUS 142為 64位元匯流排。第三槔具有輸出緩衝器或暫存器耦合至 ADS BUS 142 。 輸出多工器134提供資料給ADS BUS 142。輸出多工器 134包括輸出緩衝器’一或多多工器’選擇器電路，暫存 器或閂鎖。輸出多工器1 3 4透過匯流排1 4 6接收源自優先順 413788 五、發明說明（8) 序編碼器1 1 6之匹配CAM位址或索引，及亦透過感測放大器 122及匯流排1 52接收儲存於CAM陣列1〇4之資料。此外，輸 出多工器134可接收狀態資訊，包括透過線148接收源自優 先順序編碼器1 1 6之匹配旗標信號（M F )，透過線1 5 0接收源 自優先順序編碼器11 6之多重匹配旗標信號（MMF )，透過線 1 5 6接收源自旗標邏輯1 3 0之滿旗標信號（F F )，透過匯流排 1 55接收源自裝置I d暫存器1 2 1之裝置識別資訊，及/或透 過匯流排1 5 7接收有效位元1 〇 8。狀態資訊容後詳述。輸出 多工器1 34另外或額外透過匯流排1 5 8接收匹配C AM位址， 儲存於CAM陣列1 〇4對應於匹配CAM位址之資料，及/或源自 狀態暫存器1 3 2狀態資訊。配置暫存器1 3 6可儲存一或多 個可程式位元’其可控制輸出多工器134是否輸出匹配CAM 位址，CAM陣列資料，及源自狀態暫存器]32之狀態資訊 (例如於管線模態）或源自其他電路元件之狀態資訊（例如 於單一週期流經模態）。狀態暫存器1 32包含一或多個暫存 器。 CAM裝置1 〇 〇也包括旗標邏輯1 3 〇，其可響應匯流排丨5 7之 有效位元108產生滿旗標（FF)信號於線156。旗標邏輯丨3〇 可產生匹配旗標信號及多重匹配旗標信號於線丨56。旗標 可輕合至輸出多工器丨34及/或狀態暫存器132。 CAM裝置1〇〇也包括裝置iD暫存器12ι，其可儲存辨識CAM 裝置1 0 0與系統之其他CA Μ裝置之裝置識別資訊。裝置識別 資5孔包含任何數目之位元或信號。一具體例中，裝置識別 資訊為1 6位元之二進制編碼資訊。可使用任何其他編碼格

第13頁 五、發明說明（9) 式。裝置識別資訊也可提供給狀態暫存器1 3 2。 CAM裝置1〇〇也包括CAM 102 »CAM 102包括一 CAM陣列104 其可組織成任何數目之列及攔之CAM儲存格。CAM 1 02也包 括有效位元1 08 ’其可儲存有關CAM陣列104之對應位置之 貢訊。例如C A Μ陣列1 〇 4之一指定列或位置之有效位元可包 括—跳位位元及一空白位元。跳位位元指示當執行與儲存 於比較基準暫存器120之比較基準資料之比較運算時，CAM 陣歹彳1 0 4之特定位置必須跳過。空白位元指示c A Μ陣列1 0 4 之姆應位置為空白。有效位元也如表1指示將CAM儲存格分 成四態。比較運算可對CAM陣列1 04對應於指定態之任一位 置比較比較基準資料。 表1

跳位 空白 狀態 0 0 有效 0 1 空白 ] 0 跳位 1 1 RAM 有效位元1 0 8可以匯流排1 5 7提供（例如經由感測放大器 提供）給輸出多工器1 34、狀態暫存器1 32及/或旗標邏輯 1 3 0。另外有效位元1 0 8可響應由指令解碼器1 2 8輸出的解

第14頁 五、發明說明（ΙΟ) 碼指令而被產生或解碼。 圖2顯示CAM陣列102之一具體例，其具有複數CAM儲存格 2 0 2組織成任何數目之列及攔。一具體例中，c A Μ陣列1 0 2 包括約4k(亦即4 0 9 6 )列及約64欄CAM儲存格202。另一具體 例中’ CAM陣列1 0 2包括約2 k (亦即2 0 4 8 )列及約1 2 8欄CA Μ儲 存格202。有效位元也可含括於CAM儲存格202之其他列及 棚。 各列CAM儲存格202係耗合至一匹配線204及一字線208。 各字線208係由位址解碼器112驅動而選擇一或多個CAM錯 存格2 0 2供寫入或讀取。各匹配線2 〇 4耦合至匹配閂鎖 11 4 ’其閂鎖比較運算之匹配結果。個別匹配線唯有於該 列全部CAM儲存格202(實際比較的儲存格）皆匹配比較基準 資料時才指示匹配。然後閂鎖結果供給優先順序編碼器 1 1 6，其產生對應至少一個匹配位置之一位址。一具體例 中’匹配位址為最高順位匹配位址。最高順位匹配位址可 為最低编號位址’最高編號位址，或任何其他選定的位 址。另外’匹配位址可為最低順位匹配位址或任何其他預 定順位。 各攔CAM儲存格輕合至位元線（BL)210，互補位元線

(BLB)2 12 ’比較線（Cl)214及互補比較線（CLB)216。BL 2 1 0及B L B 2 1 2係耦合至感測放大器1 2 2，其可致能資料由 CAM儲存格20 2讀取或寫入其中。CL 214及CLB 216係耗合 至比較基準暫存器1 20，及提供比較基準資料給CAM儲存格 2 0 2供比較目的。替代具體例可使用任何其他c Α μ陣列架

第15頁 413788 五、發明說明（11) 構。例如CAM陣列1 02不包括CL 214及CLB 216 ;反而BL 210及BLB 212可耦合至比較基準暫存器120且如業界概略 已知，可用於執行與儲存於CAM儲存格2 0 2之資料之比較。 例如比較週期之第一部分中，比較資料可源自比較基準暫 存器120供給BL 210及BLB 212。比較週期之第二部分中， BL 210及BLB 212可以CAM陣列104輸出之資料驅動。 圖3顯示CAM儲存格300，此乃CAM儲存格2 0 2之一具體 例。CAM儲存格3 0 0包括比較器30 2及RAM儲存格3 04。RAM儲 存格3 0 4係耦合至BL 210、BLB 212及字線208且可為任一 型RAM儲存格。當RAM儲存格304由字線208選定時，資料可 透過位元線BL 210及BLB 212由RAM儲存格304讀取或寫入 其中。比較器3 0 2耦合至RAM儲存格3 0 4、CL 214、CLB 216 及匹配線2 0 4。比較器3 0 2可比較源自比較基準暫存器1 2 0 之資料（供給於CL 214及CLB 216)與儲存於RAM儲存格304 之資料（供給於線2 1 8及2 2 0 )。比較器302輸出比較結果給 匹配線204。比較器302可為任一型比較電路包括互斥 OR(XOR)或互斥NOR(XNOR)閘。CAM儲存格300之比較及讀取 功能可同時或循序執行。替代具體例中（例如CL 2 1 4及CLB 2 1 6刪除），比較與讀取功能可循序執行。需了解無數其他 CAM儲存格也可用於CAM儲存格2 0 2。 圖4顯示CAM儲存格400，此乃圖3 CAM儲存格300之一具 體例及/或圖2 CAM儲存格20 2之一具體例。需了解其他CAM 儲存格可用於形成CAM儲存格3 0 0及/或CAM儲存格20 2。CM 儲存格400包括RAM儲存格40 4及比較器402。RAM儲存格404

第16頁 413788 五、發明說明（12) 包括交又耦合反相器406及408耦合至節點428及430。反相 器406及4 08可為任一型反相器，包括關〇3、1^〇3或(^〇3反 相器附有主動或被動載入。RAM儲存格4〇 4也包括通過閘 410及412。通過閘410可為NMOS電晶體，其源極（汲極）係 耦合至節點4 2 8，其汲極（源極）係耦合至B [ 2 1 0及其閘極 係耦合至字線208。通過閘41 2可為NMOS電晶體其源極（汲 極）係耦合至節點4 3 0 ’其汲極（源極）係耦合至β l B 21 2， 及其閘極係耦合至字線2 0 8。當字線2 〇 8被選定時（例如升 壓至邏輯高態），通過閘410被致能而介於節點428與BL 2 1 0間傳送資料’及通過閘4 1 2被致能而介於節點4 3 0與BLB 2 1 2間傳送資料。 比較器402包括電晶體414 '416、418及420。電晶體414 其閘極係耦合至節點4 2 8，其源極耦合至線4 2 6，及其汲極 耗合至電晶體4 1 6之源極。電晶體4丨6之汲極耦合至匹配線 204及其閘極耗合至CLB 21 6。電晶體420之閘極耦合至節 點430，其源極耦合至線426，及其汲極耦合至電晶體4 18 之源極。電晶體4 1 8之汲極耦合至匹配線2 〇 4及其閘極耦合 至C L 2 1 4。線4 2 6可被驅動至高於地電位約—閾電壓之電 壓¥1^?以例如約〇.6伏至約〇_8伏），原因為_〇3電晶體422 之二極體配置成其源極耦合至接地’及其汲極及閘極耦合 至線42 6。電晶體4 22可用於多於—個以^陣列丨〇4之以姑儲 存格。另外VREFL可由參考電壓產生器或其他電路驅動至 約0伏至約1伏 替代具體例中線426可直接接地。 CAM儲存格400也包括PM0S電晶體4 24，其當儲存於RAM儲

第17頁 413788 五、發明說明（13) 存格404之資料與提供於比較線CL 2 14及CLB 216之比較基 準資料間並無匹配時可拉動匹配線2 0 4朝向VDD。PMOS電晶 體424其源極係耦合至VDD，其汲極耦合至匹配線204，及 其閘極耦合至參考電壓VREFH。VREFH低於VDD約一閾值壓 降（例如約低於VDD 0. 6至0. 8伏）。另外VREFH可為其他電 壓。VD D可為任何電源電壓。例如VD D為約2. 7伏至約7. 〇 伏0 CAM儲存格402之運算舉例說明如後。假定儲存格4 〇4 儲存邏輯高態（1 )於節點428，使電晶體414導通。反相器 406及4 0 8之交叉耦合性質將使邏輯低態（〇)儲存於節點43〇 而關斷電晶體4 2 0。比較運算期間，若比較基準資料亦為 咼（CL 2 1 4高）’則CLB 2 1 6將被驅動低而使電晶體4 1 6關 斷。因此若比較基準資料與RAM儲存格4〇4儲存之資料^有 匹配，則匹配線2 0 4將維持於高態。但若比較基準資料為 低（C L 2 1 4低）’則C L β 2 1 6被驅動高而使電晶體46、導通'， 及匹配線2 04透過電晶體4 14及4 16被拉向線426之電位。 此若比較基準資料與RAM儲存格4 04儲存之資料間無匹 則匹配線2 0 4將被拉至低態。 ' 同理若RAM儲存格404儲存邏輯低態於節點428， 曰 ，414將斷路而電晶體42 0將導通。比較運算期間，若7較 土準亦為低’則C L 2 1 4將被驅動低而使電曰I* 4彳β 因此若比較基準資料與RAM儲存格4〇4儲存:次 f 。 配，則匹配線2 0 4將維持於高態。但若比較美貝準 則CL 2 14被驅動高而使電晶體418被導诵 :+貝抖局， v通，及匹配線2〇 4透

413788 五、發明說明（14) .過電晶體418及420被拉向線426之電位。因此若比較基準 資料與RAM儲存格4 04儲存之資料間並無匹配，則匹配線 2 0 4將被拉至低態。 由於位元線與比較線分開，C A Μ儲存格4 0 0可於資料由 RAM儲存格4 04讀取之同時執行比較運算。換言之，資料可 於線CL 214及CLB 216與節點428及4 30比較，而同時該資 料係分別由節點428及43 0讀取至BL 210及BLB 212。如此 可優異地於CAM裝置如圖1 CAM裝置1 〇〇執行比較運算。 參照圖2，CAM陣列1 0 4可儲存關聯記憶體資料或比較資 料（例如埠位址，模式辨識關鍵等）於一指定列之CAM儲存 格中任何數目之CAM儲存格2 02。比較資料可與儲存於比較 基準暫存器1 2 0之比較基準資料比較。同理，c a μ陣列1 〇 4 可儲存關聯資料或RAM資料（例如橋接器或交換器埠位址， 存取資訊或老化資料）於一指定列之CAM儲存格中任何數目 之CAM儲存格202。關聯資料可對應於或關聯於儲存比較資 料之同一列之其他CAM儲存格。CAM儲存格2〇2可以1之粒卢 劃分成比較資料節段及關聯資料節段，比較資料與關聯^ 料節段可交織’或可為非交織節段。 一具體例中，S己憶體配置暫存器1 〇 6可用於程式規劃CAM 陣列104之何者位元用以儲存比較資料，及何者位元用以 儲存關聯資料或其他資訊。如此記憶體配置暫存器丨〇 6作 為遮掩暫存器’其指示何者CAM儲存格2 〇2(例如可儲存比 較資料）將參與與比較基準資料之比較運算，及何者位元 (例如儲存關聯貰料或任何其他資訊）將不參與與比較基準

第19頁 413788 五、發明說明（15) -- 貫料之比較運算。例如記憶體配置暫存器丨〇 6包括一或多 可程式規劃位元對應於CAM陣列〗〇4之各欄CAM儲存格。各 位元可透過CBUS 138裎式規劃。 儲存於CAM陣列1 〇4之資料可以任何順序或任何格式輸出 (例如透過感測放大器122及輸出多工器134輸出）。—旦體 例=CAM陣列104可輸出其内容於多位元段。各段可儲存比 較資料關駟i料及/或其他資訊。一例中，以丨〖陣列〗 可刀為四又各含16位元。一或多段可被感測及由輸出多 工器1 34以任何順序輸出（例如24或〗6種可能排序輪出）。 裝置配置暫存裔〗36之一或多位元可透過CBUS 2 38程式規 剑而使一或多於輸出多工器〗3 4之多工器輸出預定節段順 f給ADS BUS H2。例如程式規劃於裝置配置暫存器1 36之 一位兀，可使第一16位元節段輸出於ADS BUS 142之第一 組1 6條線，及第二1 6位元節段輸出於^ 42之第二

組16條線。此例中ADS BUS 142之其餘信號線可輸出匹配 =址及狀態貧訊，如圖丨〇所示。另一具體例中，程式規劃 =置配置暫存器m之一位元可使第三16位元節段輸出於 β US 142之第一組16條線，及第四16位元段輸出於ADS BUS 142之第二組1 6條線。 圖5說明於外部時脈信號CLK i 78之單一時脈週期通常於 ' 、置1〇〇執行寫入與比較指令一具體例50 0。於該時脈 週期起點’指令解碼器丨28於步驟5〇2解碼於IBUS u〇之寫 d與比較指令。響應該指比較基準暫存器1 2 0於步驟 載入源自CBUS 138之比較基準資料。指令解碼器128包

苐20頁 413788 五、發明說明（16) 括一查表，一狀態機器，或任何其他控制邏輯其可解碼寫 入與比較指令或比較指令於IB U S 1 4 0。 於步驟506，比較基準暫存器120之比較基準資料與儲存 於C A Μ陣列1 0 4之資料比較俾決定是否匹配。由指令解碼器 128解碼之寫入與比較指令可指示CAM裝置100對全部載 入、僅有效載入（例如跳位及空白位元無活性）、跳位位元 為活性載入’或跳位位元及空白位元為活性載入比較該比 較基準資料。寫入與比較指令也指令C A Μ裝置1 〇 〇使用一或 多遮掩暫存器（圖中未顯示）遮掩某些攔CAM儲存格不用於 比較。另外，被解碼的寫入與比較指令可指令CAM裝置1〇〇 相對於儲存於CAM陣列104之關聯資料比較該比較基準資 料。寫入與比較指令可為二進制编碼於IB U S 1 4 0，或可以 任何其他格式編碼。步驟5 0 6之比較結果將由匹配線2 〇 4狀 態反映於C A Μ陣列1 0 4。 於步驟5 0 8，C A Μ陣列1 〇 4之匹配線狀態由匹配閂鎖11 4閃 鎖並供給優先順序編碼器1 1 6 ^於步驟5 1 0，優先順序編碼 器1 1 6由比較決定最高順位四配位址。匹配閂鎖1 1 $可合併 於優先順序編碼器11 6。然後匹配位址由優先順序編碼器 1 1 6輸出至匯流排1 46 ’及由位址閂鎖11 8閂鎖。匯流排丨46 耦合匹配位址至輸出多工器丨34及狀態暫存器〗3 2用以輸出 給A D S B U S 1 4 2。如業界一般已知，若介於比較基準資料 與儲存於C A Μ陣列1 〇 4之資料間至少有一匹配，則優先順序 編碼器1 1 6也可產生匹配旗標信號於線〗4 8。此外，若介於 比較基準資料與儲存於CAM陣列1 04之資料間至少有二匹

413788 五、發明說明（π) 配，則優先順序編碼器1 1 6也可產生多重匹配旗標信號於 線 1 5 0。 於匯流排1 62之匹配位址由位址選擇器〗丨〇供給位址解碼 杰11 2 °位址選擇益11 0響應線1 6 6之信號_合位址匯流排 1 64之位址或匯流排1 62之匹配位址至位址解瑪器丨丨2。位 址匯流排1 6 4可為C A Μ裝置1 〇 〇内部之内部匯流排（例如耗合 至位址計數器）或CAM裝置1 〇 〇外部之匯流排。位址選擇器口 110可為多工器。替代具體例中，位址選擇器η〇可被刪 除，及匯流排1 6 2可直接連結至位址解碼器丨丨2。 於步驟5 1 2 ’位址解碼器1 1 2解碼匹配位址，及選擇〔& μ 陣列1 0 4對應於匹配位址之一列c A Μ儲存格。位址解碼器 1 12也可對CAM陣列104之選定列選擇對應有效位元丨〇8。於 步驟5 1 4 ’於高優先順序匹配位址之一或多CAM儲存格由感 測放大器1 22感測並耦合至匯流排1 5 2用以透過輸出多工器 134輸出給A DS BUS 142。另外，有效位元可被存取及/或 感測（例如由感測放大器1 2 2感測）及輸出給匯流排1 5 7。於 步驟5 1 6且於外部時脈CLK 1 78之第一時脈週期結束前，輸 出多工器134可同時或並行輸出下列給ads BUS 142 :讀取 自CAM陣列1 〇 4之資料於匯流排1 5 2 ;匹配位址於匯流排 146 ;及/或狀態資訊（例如匹配旗標信號於線148，多重匹 配信號於線1 5 0 ’滿旗標信號於線1 5 6，有效位元於匯流排 157 ’及/或讀取自裝置ID暫存器Ι2ι之裝置識別資訊於匯 流排1 5 5 )。例如輸出多工器！ 34可如圖〗〇及丨〗輸出信號。 時序產生器1 2 6可響應一或多個源自時脈緩衝器1 24之時

第22頁 413788 五、發明說明（18) 脈信號及源自指令解碼器1 2 8於匯流排1 5 9之寫入與比較指 令（或單純比較指令）之指示’輸出時序信號於線16〇、 166、1 68、1 70、1 72、1 74、176 及 1 82。時序信號協調各 個電路元件之運算而於單一時脈週期執行寫入與比較指 令。 圖6為示例說明時序圖’顯示由時序產生器丨2 6對寫入與 比較指令產生之信號順序之具體例。於時間t〇，亦即CLK 1 7 8時脈週期起點，指令解碼器1 2 8解碼寫入與比較指令於 I BUS 1 4 0及發送一信號於匯流排1 5 9給時序產生器1 2 6。回 應於此，時序產生器126發送一脈波信號於線160而使CBUS 1 3 8之比較基準資料載入比較基準暫存器丨2 〇。 時間t 0與11間，比較基準資料供給CAM陣列1 0 4，及對一 或多CAM陣列1 04之CAM儲存格比較是否匹配。匹配結果反 映於C A Μ陣列1 〇 4之匹配線，然後耦合至匹配閂鎖1 1 4及於 時間11於線1 7 2由產生的脈波閂鎖。被閂鎖的匹配信號耦 合至優先順序編碼器1 1 6。 於時間12 ’時序產生器1 2 6產生一脈波於線1 7 4，其使優 先順序編碼器11 6對最高順位匹配位置產生一匹配位址。 最高順位匹配位址輸出給匯流排1 4 6。於時間13，時序產 生器1 2 6產生一脈波於線1 7 6，其使位址閂鎖1 1 8閂鎖源自 優先順序編碼器1 1 6之匹配位址，及提供被閂鎖的匹配位 址給匯流排1 6 2。替代具體例中，匹配位址可未被位址閂 鎖11 8閂鎖而供給位址選擇器11 〇。 於時間t4，時序產生器1 2 6產生一脈波信號於線1 66，其

第23頁 413788 五、發明說明（19) 使選擇性的位址選擇器1 1 〇為合於匯流排丨6 2之匹配位址至 位址解碼器1 1 2。位址解碼器i丨2隨後解碼匹配位址及選擇 於CAM陣列1 〇 4之該列CAM儲存格及/或對應於該匹配位址之 有效位元1 0 8。位址解碼器1 1 2另可響應線1 6 6之信號同步 開始解碼匹配位址。另外，位址解碼器丨丨2可響應線丨6 8之 脈波信號開始解碼匹配位址D線1 6 8之脈波信號可與線1 6 6 之脈波信號同時產生，位於線1 6 6之脈波信號之後但於線 1 7 0之脈波信號之前產生。 時間t4與t 5間，感測放大器1 2 2感測被選定之CAM陣列 1 04之CAM儲存格（及/或對應有效位元）。於時間t5，時序 產生器1 2 6產生一脈波信號於線1 7 0，其使感測放大器1 2 2 閂鎖感測得之資料及耦合此資料至匯流排1 5 2。然後於時 間t 6此資料可連同源自匯流排1 4 6之匹配位址及狀態資訊 (例如有效位元1 〇 8，源自線1 4 8之E配旗標信號，源自線 1 5 0之多重匹配旗標信號，源自線1 5 6之滿旗標信號，及/ 或匯流排155之裝置ID)由輸出多工器134輸出給ADS BUS 1 4 2。然後於時間t 6開始隨後指令（例如另一寫入與比較指 令）。 時序產生器1 2 6於時間16額外產生一或多脈波信號於匯 流排1 8 2，其使狀態暫存器1 3 2載入源自匯流排1 4 6之匹配 位址，源自匯流排1 4 8之匹配旗標信號，源自線1 5 0之多重 匹配旗標信號，源自匯流排1 5 5之裝置識別資訊’於匯流 排152之感測得之資料CAM陣列資料，源自線156之滿旗標 信號，及/或源自匯流排1 5 7之有效位元1 〇 8 °匯流排1 8 2之

第24頁 413788 __________ 1、發明說明（20) 號另外可由指令解碼器128產生β 門於線160、172、174、176、166、170及182產生之脈波 之％間差足夠允許前述運算於預期的特徵化或特定程 、溫度及電源電壓範圍適當發揮功能。—具體例中，時 ^遇期時間（例如t6_t〇)約為25 ns，t卜t〇約4 ns，t2-tl '力 2 ns ’t3-t2 約 5 ns ’t4-t3 約 2 ns，t5-t4 約 4 ns 及 、~ t 5約3 ns。其他具體例介於各脈波信號間之時間差可 為不同值。 -於線160、172、174、176、166、170 及 182 產生之信號 不於圖6為脈波信號。至於.替代具體例，可產生信號之上 升緣或下降緣替代一脈波信號。脈波信號也可程式規劃或 可調整而有任何脈波寬度。 時序產生器126可為任一種於適當時間於線160、172、 174、176、166、170及182產生脈波之時序產生器電路。 圖7顯示時序產生器700亦即圖1時序產生器之一具體例。 時序產生器700包括控制邏輯702，其接收一或多源自時脈 緩衝器1 24之時脈信號於匯流排1 80，及源自指令解碼器 I 2 8之寫入與比較指令指示於匯流排1 5 9。控制邏輯7 〇 2可 為脈波產生器電路，其產生一脈波信號於線71 0其可耦合 至線1 6 0。脈波信號於線7 1 0可由一系列延遲元件7 0 4、 705、706、707 '708及709延遲，其可用以產生脈波信號 於線 172、Π4、176、166、170 及 182。延遲元件 704-709 包括例如電阻器，電容器，電晶體通過闊，反相缓衝器， 及/或非反相緩衝器。各延遲元件也包括一可程式元件，

第25頁 413788 五、發明說明（21) 其致能使用者或製造商程式規劃各該延遲元件之延遲，故 線172、174、176、166、170及182之脈波可於適當時間產 生。可程式元件也可程式規劃一或多信號172、174、 176、166、170及182之脈波寬度。 替代具體例令’時脈緩衝器1 2 4可於不同時間產生多個 信號’及時序產生器126包括可選擇性致能各該時脈信號 於適當時間耦合至線160、172、174、176、166、170及 1 82之電路。 又另一具體例中’時脈緩衝器1 2 4可產生一時脈信號於 匯流排180，其具有頻率為CLK 1 78頻率之η倍，此處η大於 1。時序產生器126可為狀態機器或計數器其連續產生信號 於線 160、172、174、176、166、170 及 182，每一匯流排 1 8 0之時脈信號之時脈週期產生一次。 圖8示例說明時序產生器8 0 0，亦即圖1時序產生器1 2 6之 另一具體例。時序產生器8 0 0包括時脈產生器8 0 2及閂鎖 8 0 3 - 8 0 8。時脈產生器8 0 2可響應於匯流排1 8 0接收之一或 多個源自時脈缓衝器1 2 4之經過缓衝的時脈信號，產生一 或多時脈信號於匯流排8 1 6。另外時脈產生器8 0 2可接收 CLK 1 7 8。匯流排8 1 6之時脈信號可為脈波信號或緣過渡且 可具有任何脈波寬度。一具體例中，匯流排8 1 6之時脈信 號包括持續時間為約2至6 n s之脈波信號。源自匯流排81 6 之時脈信號供給閂鎖8 0 3 - 8 0 8之時脈輸入。例如一或多於 線81 0、81 1、8〗2、813、81 4及815之時脈信號分別耦合至 閂鎖8 0 3、8 0 4、8 0 5、8 0 6、8 0 7及8 0 8之時脈輸入。線

第26頁 413788 五、發明說明（22) 8 1 0-8 1 5之信號可為相同信號或相異信號。一具體例中， 線810 815之化说為脈波信號’其始於一時脈週期之起 點，時脈週期中間，時脈週期終點’或一時脈週期之任何 其他預定時間。閂鎖803、804、805、806、80 7及808可響 應於線820-825之資料輸入信號及於線810-815之主張時脈 信號’自行依時序閂鎖而分別於線1 72、174、1 76、166、 170及182產生脈波信號。線MO-825可由圖1之指令解碼器 129含括於匯流排159之輸出。 參照圖6及8 ’時脈產生器8 0 2可於時間10產生信號於線 160 °於線160之信號另外可由閂鎖裝置產生，但較佳極為 接近CLK 178之上升緣過渡產生此信號。一具體例中，clk 1 7 8可於線1 6 0供給。於寫入與比較指令被解碼後，指令解 碼器1 2 8可主張信號於線8 2 0 - 8 2 5，其使脈波產生於線 172 '174、176、166、170 及 182。閂鎖 803 可響應於線810 之時脈信號閂鎖信號於線8 2 0。於線81 0之信號可於時間11 到達，或閂鎖80 3可稍早接收於線8 1 0之信號，及延遲於線 1 7 2之信號之產生至時間11。閂鎖8 0 4可響應於線8 1 1之時 脈信號閂鎖信號於線821。線81 1之信號可於時間t2到達， 或閂鎖8 04可稍早接收線811之信號而延遲於線1 74之信號 之產生至時間12。閂鎖8 0 5可響應線8 1 2之時脈信號閂鎖線 822之信號。線8 22之信號可於時間t3到達，而閂鎖805可 稍早接收線8 1 2之信號而延遲線1 7 6之信號之產生至時間 t3。閂鎖80 6可響應線81 3之時脈信號而閂鎖信號於線 823。線813之信號可於時間t4到達，或閂鎖8 0 6可稍早接

第27頁 413788 五 '發明說明（23) 收線8 1 3之信號而延遲線1 6 6之信號之產生至時間14。問鎖 807可響應線814之時脈信號而閂鎖信號於線824。線81 4之 信號可於時間15到達’或閂鎖8 0 7可稍早接收線8丨4之信號 及延遲線170之信號之產生至時間t5。閂鎖808可響應線 815之時脈信號而閂鎖線825之信號。線8丨5之信號可於時 間t6到達’或閂鎖808可稍早接收線815之信號而延遲線 182之信號之產生至時間t6 =可有另一閂鎖8〇8輸出一或多 信號於一或多線182。 先前具體例已經描述寫入與比較指令之單一時脈週期運 算。圖1之CAM裝置100也於單一週期執行比較指令。比較 指令執行前述寫入與比較運算之相同步驟，但載入比較基 準資料於比較基準暫存器1 2 0之額外步驟除外。 CAM裝置1〇〇也於管線運异模態執行而利用CAm裝置丨〇〇可 於單一時脈週期執行一寫入與比較指令（或單純 令）。管線運算模態之例示例說明於圖9。於時間t 〇，第一 寫入與比較指令係於第一比較基準資料於CBUS } 38供给比 較基準暫存器120之同時供給CAM裝置100於匯流排丨/o :於 時脈週期期間’圖5及/或圖6之全部程序步騾係由 CAM裝置執行。至結束時，狀態暫存器132接收於 匯流排146之匹配位址’於線丨48之匹配旗標信號，於線 1 5 0之夕重匹配旗標號，於線1 5 6之滿旗標^古於，於匯a 排155之裝置識別資訊，於匯流排丨52讀取自車列1〇4 : 資巧，及/或於匯流排157之有效位元108。狀態暫存器132 可赭一或多個源自時序產生器126或時脈緩衝器124之匯流

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IH 413788 五、發明說明（24) ----- 排1 8 2之信號更新此資訊。 CLK 178於時間tl之上升緣可於時間七2透過輸出多工器 134依時序輸出狀態暫存器132之内容於人⑽bus 142。輸 士夕工器134之配置可藉由程式規劃一或多個於配置暫存 器1 36之位元而由狀態暫存器】32輸出資料而非繞過狀態暫 存器132。圖1〇顯示當ADS讓為64位元匯流排時，透過 輸出多工器134由狀態暫存器132輸出至ADS Bus H2之資 料之具體例。圖11顯示另一具體例。替代具體例令，由狀 態暫存器1 32輸出之資料可為任何其他格式或順序。又其 他具體例中，可有多於—狀態暫存器132而進一步管線化 輸出資料至ADS BUS 142。 呀間11與t 2間之時間差可極快速，原因為此時間為依時 序輸出一暫存器元件之時間。一具體例中u與。間之時間 差約2-1〇〇5。此外’由狀態暫存器132輸出至六])8]&1]5 142之資料對大半百分比之時脈週期時間（例如約30%至約 90%)有效’原因為資料唯有於次一時脈週期一舶結束時 才變失效。 於時脈週期終點及時脈週期t遇期2起點，第二寫入 與比較指令（或單純比較指令）可連同CBUS i 3 8之第二比較 基準貧料供給IBUS 140。時脈週期t_2期間，圖5及/或 圖6之全部程序步驟皆由c裝置丨〇 〇執行。至tiam終點， 狀態暫存器1 3 2接收於匯流排1 4 6之匹配位址，線1 4 8之匹 配旗標信號，線1 5 〇之多重匹配信號，線1 5 6之滿旗標信 5虎’匯流排1 5 5之裝置識別資訊，透過匯流排1 5 2讀取自

第29頁 413788 五、發明綱⑵） ' 陣-列工〇4之貝料’及/或匯流排15 2之有效位元】08。隨 後此貧訊可於時脈週期由狀態暫存器132獲得。迎 /am裝置100之CAM陣列104也可作為三元cm陣列，及於 早一時脈週期或少於3時脈週期執行前述"寫入與比較"或 比較運算。三元CAM裝置為可有效儲存三態資訊之cam裝

置，亦即：邏輯1態，邏輯〇態及隨意態供比較運算。如 提供CAM裝置1〇〇使用上之更大彈性。 D 圖12顯示三元CAM陣列1 20 0亦即圖！ CAM陣列1〇4之一具 體例。二tlCAM陣列1 2 0 0之CAM字具有關聯局部遮掩字’其 儲存CAM字之遮掩資料。例如局部遮掩字〇儲存CAM字〇之、： CAM儲存格之遮掩資料，及局部遮掩字N儲存於以从字^之 CAM儲存格之遮掩資料。 與通用遮掩暫存器（例如通用遮掩暫存器12〇8)其遮掩整 欄CAM儲存格相反，局部遮掩字用於以逐字元基準遮掩對 應C A Μ子之個別C A Μ儲存格。如果各對c a Μ儲存格/局部遮掩 儲存格（例如CAM儲存格1 204之局部遮掩儲存格1 206)可視 為遮掩母一位元C A Μ儲存格，例如圖1 2之遮掩每一位元a Μ 儲存格1 2 0 2。 局部遮掩資訊可由比較基準匯流排1 3 8，由比較基準暫 存器120 ’由通用遮掩暫存器（圖中未顯示）t或由CAM裝置 100之其他儲存位置直接寫入各該局部遮掩字。局部遮掩 位置可由位址解碼器112選擇用於寫入，局部遮掩位置可 循序或隨機選擇而接收局部遮掩資料。局部遮掩資料也可 透過感測放大器1 7 0讀取，及可供給狀態暫存器丨3 2，輸出

第30頁 413788 五、發明說明（26) 、 ' 多工益134，ADS BUS 142，比較基準暫存器12〇 ’通用遮 掩暫存器’或CAM裝置100之任何其他儲存元件。 具體例中’局部遮掩儲存格為揮發性遮掩儲存格，其 於CAM裝置1 〇 〇啟動後必須被更新。局部遮掩儲存格也可於 對應CAM儲存格更新時或任何其他時間被更新。另一具體 例中’局部遮掩儲存格可為其他類型記憶體儲存格包括非 揮發性S己憶體儲存格。另外及/或此外，局部遮掩儲存格 可例如於啟動後或藉其他手段復置至預定狀態。 圖13顯示三元CAM陣列1 30 0 ’此乃圖12之三元CAM陣列 1 200之一具體例。三元CM陣列丨3〇〇包括CM字，其各自包 括一列任何數目的CAM儲存格1302，及局部遮掩字其各自 包括一列任何數目的遮掩儲存格13〇4。有效位元也可含括 於其他列及欄之CAM儲存格1 302。CAM儲存格1 3 0 2耦合至匹

配線1314，字線1316 ’位元線BL 1 3 06，及位元線BLB 1 3 0 8之邏輯補數。各局部遮掩儲存格丨3 〇 4係耦合至對應 CAM 儲存格 1 3 02 ’BL 1 30 6，BLB 1 30 8，比較基準線 CL 1312 ’比較基準線CLB 1310之邏輯補數，及遮掩字線 1 3 1 8 °比較基準線供給比較基準資料給CAM儲存格丨3 0 2用 以與儲存於CAM資料之資料比較。雖然CL 1312及CL3B 1 310 顯示為可提供資料給局部遮掩儲存格〗3 〇 4，但替代具體例 中CAM儲存袼1 3 0 2可額外或另外接收源自CL 131 2及CLB 1 3 1 0之比較基準資料。此外，雖然三元CAM〗3 0 0顯示多櫊 CAM儲存格1 3 0 2及遮掩儲存格1 3 〇 4係耦合至共通位元線， 但於替代具體例中遮掩儲存格丨3 〇4可耦合至分開遮掩位元

第31頁 413788 五、發明說明（27) 線。此外及/或另外，字線1316及1318可為同一條字線。 各字線1316係由位址解碼器112驅動而選擇一或多CAM儲 存格1 3 02用於寫或讀。同理，各遮掩字線1318係由位址解 碼器112驅動而選擇一或多局部遮掩儲存格1304用於寫或 讀。位址解碼器1 1 2可響應由圖1指令解碼器1 2 8解碼的適 當指令驅動字線1 3 1 6或遮掩字線1 3 1 8。 各對CAM儲存格1302 /局部遮掩儲存格1304可視為逐位元 遮掩CAM儲存格’其中局部遮掩儲存格1 3〇4用於儲存其對 應C A Μ儲存格之遮掩資料。範例逐位元遮掩c A M儲存格丨3 2 〇 顯示為包括CAM儲存格1302及局部遮掩儲存格1304。替代 具體例中’局部遮掩儲存格1 3 0 4可用以儲存對應於多於一 CAM儲存格1 3 02之遮掩資料。 圖14顯示逐位元遮掩三元CAM儲存格14〇〇，此乃圖13之 逐位元遮掩三元CAM儲存格1320之一具體例。cAM儲存格 1400包括CAM儲存格1402及局部遮掩儲存格14〇4。cam儲存 格1 402包括記憶體儲存格14〇6及比較電路14〇8。記憶體儲 存格1 4 0 6儲存資料而於比較運算期間與c乙1 3 1 0及C L β " 1 3 1 2供給的比較基準資料比較。記憶體儲存格1 4〇6可為任 何揮务丨生或非揮發性记憶體儲存格。當記憶體儲存格Μ 〇 6 由字線1316選定時，資料可透過BL 13〇6及虬8 13〇8由記 丨思虹儲存格1 4 0 6讀取或寫入其中。比較電路〗4 〇 8耦合至記 憶體儲存格1 406，其比較儲存於記憶體儲存格U06之資料 與遮掩電路1410於線141 6及1417供給之資料。比較電路 1 408輸出比較結果給匹配線1314。比較電路““可為任一

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413788 五、發明說明（28) 型比較電路包括互斥〇R(X〇R)或⑽以^⑽）閘。 局部遮掩儲存格1404包括遮掩儲存格1412及遮掩電路 1410。遮掩儲存格1412儲存遮掩資料，其指示於比較運算 期間儲存於記憶體儲存格1 4 0 6之資料是否需被遮掩。一具 體例申，遮掩儲存格1 4 1 2可為任·一種揮發性或非揮發性記 憶體儲存格。當遮掩儲存格1412由遮掩字線1318選定時， 遮掩資料可透過BL 1 3 0 6及BLB 1 3 08由遮掩儲存格1412讀 取或寫入其中。遮掩電路丨410透過線1418及1419接收源自 遮掩儲存格1412之遮掩資料，及回應於此決定cl 1310及 CLB 1 3 1 2之比較基準資料或遮掩資料是否於線丨4丨6及〗4 j 7 供給比較電路1 4 0 8。例如當儲存於遮掩儲存格1 4 1 2之遮掩 資料指示記憶體儲存格1 406之資料必須被遮掩不與於CL 1 3 1 0及C L B 1 3 1 2供給的比較基準資料比較時，遮掩電路 1410¼供遮掩資料給比較電路1408，故比較電路1408指示 匹配於匹配線1 3 1 4，而與儲存於記憶體儲存格丨4 〇 6之資料 是否匹配比較基準資料無關。提供於線丨4〗6及丨4丨7之被遮 掩的資料可為任何預定資料。一具體例中，被遮掩的資料 可為遮掩儲存格1412提供於線1418及1419之相同遮掩資料 或其邏輯補數。 當儲存於遮掩儲存格1 4 1 2之遮掩資料指示儲存於記憶體 儲存格1 4 0 6之資料不應被遮掩而不與比較基準資料比較 時’遮掩電路1 4 1 0提供比較基準資料給比較電路1 4 〇 8而與 健存於3己fe體儲存格1 4 0 6之貧料進行比較。 如此響應於遮掩儲存格1 4 1 2之遮掩資料，遮掩電路1 4 1 0

第33頁 413788 五 '發明說明（29) 可提供比較基準資料或被遮掩的資料給比較電路丨4 〇8。習 知逐位元遮掩三元CAM儲存格通常包括一遮掩元件介於比 較電路與匹配線間，如此遮掩比較結果。如此傾向於減慢 CAM儲存格之運算。相反地，三元CAM儲存格14〇〇決定實際 被比較的資料，而可提高C A Μ儲存格1 4 0 0決定匹配線丨3 ) 4 之狀態之運算速度。 雖然顯示兩條信號線介面於記憶體儲存格丨4 〇 6與比較電 路1408間（亦即線1414及1415) ’介於比較電路14〇8與遮掩 電路1410間（亦即線141 6及1417)，及介於遮掩電路141〇與 遮掩儲存格1412間（亦即線141 8及1419)，但可使用任何^ 目之信號線。 圓15顯示逐位元遮掩三元CAM儲存格15〇〇，此乃圖丨^腫 儲存格1400之一具體例。CAM儲存格15⑽包括記憶體儲存 格1 50 6、比較電路1 508 '遮掩電路1510及遮掩儲存格 1512，其分別為電路14〇6、14〇8、141〇及1412之範^具體 例。也可使用其他具體例。

第34頁 413788 五'發明說明（30) 形成雙穩問鎖而儲存遮掩資料節點1 545及1 547。遮掩資料 透過由遮掩字線1318控制的通過閘1546及1548介於BL 1 3 0 6與B L β 1 3 0 8間通訊。雙穩閂鎖儲存遮掩資料指示被遮 掩的資料或比較基準資料是否供給比較電路;I 5 0 8用以比 較。 遮掩資料於線1518及1519供給遮掩電路1510。遮掩電路 1 5 1 0包括電晶體1 5 3 8及1 5 4 0，其決定被遮掩的資料或比較 基準資料是否響應線1518及1519之遮掩資料而供給線 1516。電晶體1538之源極（沒極）輕合至CLB 1312，没極 (源極）耗合至線1516 ’及閉極柄合至線1519。電晶體1540 之汲極耦合至線1 5 1 6，源極耦合接地及閘極轉合至線 1518。遮掩電路1510進一步包括電晶體1542及1544，其決 定響應線1518及1519之遮掩資料，被遮掩的資料或比較基 準資料疋否供給線1517。電晶體1544具有源極（没極）耗合 至CL 1 310，汲極（源極）耦合至線1517，及閑極搞合至線 1 51 9。電晶體1 542具有汲極耦合至線1 517，源極耗合接地 及閘極耦合至線1 5 1 8。 比較電路1 5 08包括二電晶體集合可比較記憶體儲存格 1506輸出於信號線1514及1515之資料與遮掩電路151〇輸出 於線1 5 1 6及1 5 1 7之資料。第一集合電晶體包括電晶體丨5 3 〇 及1532。電晶體1530具有其源極麵合接地，其丨及極耗人至 電晶體1532之汲·極（源極）’及其間極搞合至信號線1514。 電晶體1 532具有其源極（沒極）耦合至匹配線1314及其閘極 搞合至信號線1516 °第一集合電晶體包括電晶體1534及

第35頁 413788 五、發明說明（31) . 1536。電晶體1534具有其源極耦合接地，其汲極耦合至電 晶體1 5 3 6之汲極（源極），及其閘極耦合至信號線丨5丨5。電 晶體1 5 3 6具有其閘極耦合至信號線丨5丨7及其源極（汲極）耦 合至匹配線1314。匹配線1314可由預充電電路1520預充電 至約略等於電源電壓VDD之電壓。

CAM儲存格1 50 0之運算舉例說明如後。當遮掩被去能 時’.遮掩儲存格1 5 1 2提供邏輯〇信號於線丨5丨8而關斷電晶 體1 540及1 54 2 ’及進一步提供邏輯1信號於線1519而致能 電晶體1 538及1 5 44而提供比較基準資料分別由CLb 1 31 2及 CL 1310至線1516及1517。當遮掩被去能時，比較電路 1 508可比較線1 5 1 4及1 5 1 5之資料與源自CLB 1 31 2及CL 1 3 1 0之比較基準資料。若屬匹配，則比較電路1 $ 〇 8之任一 電晶體集合皆未提供路徑接地，及匹配線]3 1 4之狀態保持 未變。若無匹配，則匹配線1 3 1 4將透過比較電路1 5 〇 8之至 少一電晶體集合朝向地電位放電。 當遮掩被致能時，遮掩儲存格1 5 1 2提供邏輯〇信號於線 1519而關斷電晶體1538及1544，故比較基準資料未提供至 信號線1 51 6及1 5 1 7。此外遮掩儲存格1 51 2提供邏輯1信號 於信號線1518而導通電晶體1540及1542且拉低線1516及 1 5 1 7朝向地電位。當信號線1 5 1 6及1 5 1 7被拉向地電位時， 電晶體1 5 3 2及1 5 3 6被關斷，故於比較電路1 5 〇 8並無任何路 徑可用以接地，而與CLB 1312及CL 1310之比較基準資料 是否匹配記憶體儲存格1 506儲存之資料無關。如此CAM儲 存格1 5 0 0有效儲存隨意態用以比較運算。

第36頁 413788 五，發明說明（32) CAM儲存格1 50 0可提供透過其他三元CAM架構解析匹配線 1314之態之速度優點。另一三元CAM 1600之例顯示於圖 16 ’其包括記憶體電路1606 '比較電路1608、遮掩儲存格 1612及遮掩電晶體〗610。比較電路1608比較儲存於比較健 存格1 6 0 6之資料與CLB及CL之比較基準資料並提供比較結 果給節點1 6 2 2。遮掩儲存格1 6 1 2儲存遮掩資料其控制遮掩 電晶體1610。遮掩電晶體16丨〇決定節點1 622之比較結果是 否供給匹配線1 6 2 0。考慮遮掩被去能之例（電晶體1 6 1 〇導 通），及線16 15提供之資料為邏輯〇。於比較運算期間若 CLB提供邏輯1給電晶體1 6 32 (匹配條件），則節點丨以2及 1633將充電至VDD減NMOS電晶體1610及1632之一閾電壓 (ντ)。隨後之不匹配週期期間’節點1 633及ι 622需連通匹 配線1 6 1 4放電。如此三元CA M儲存格使遮掩電路介於比較 電路與匹配線間而閘控匹配結果，可能導致非期望的被^ 電的節點而須於決定不匹配時放電。 與CAM儲存格1 6 0 0相反，CAM儲存格1 50 0使用充電電路 1510決定供給比較電路〗5〇8之資料。遮掩電路〗未用於 閘控完整比較至匹配線1314 ^如此匹配線13U可比其他三 元CAM儲存格架構更快速充電與放電。例如考慮匹配線 1314初步預充電至邏輯高態及一或多三元儲存格如[Μ 儲存格1 50 0指示非遮掩匹配條件之例。比較運算期間，非 遮掩匹配儲存格各自有中間節點1 53 3或1 5 3 5其f / VDD-2VT，而節點1 537藉預充電電路152〇保持預充電51至約 VDD °若耦合至同一匹配線之三元CAM儲存格之—隨後指示

第37頁 413788 五、發明說明（33) 於隨後比較運具之未經遮掩的非匹配條件，則未經遮掩的 非匹配儲存格必須放電匹配線i 3 14及非遮掩的 之中間節點丨533(及/或〗535 )。注意僅—中間節點丨 1535必須放電’而非如圖16之三元CAM儲存格1600示例說 明之放電二中間節點。同理’若未經遮掩的非匹配儲存格 隨後於比較運算指示未經_遮掩的匹配條件，則僅有一個中 間節點1 5 3 3或1 5 3 5必須由預充電電路1 6 2 〇充電至 V D D - 2 V T。如此導致解析匹配線1 3 1 4之狀態所需時間顯著 縮短’如此導致產生C A Μ裝置之匹配旗標需要的時間顯著 縮短。 圖1 7之線圖顯示於VDD約3 . 1 4伏對CAM儲存格1 5.0 0及1 6 0 0 之一具體例所取範例模擬資料。如線圖示例說明，對未經 遮掩的非匹配條件放電匹配線之速度增加（△ t i )對CAM儲 存格1 5 0 0比CAM儲存格1 6 0 0於1. 5伏為約2. 3毫微秒（ns)。 線圖進一步說明對未經遮掩的匹配條件充電匹配線之速度 立曰南（At2)對CAM儲存格1500比CAM儲存格1600於1.5伏為 約3 · 8毫微秒（n s )。 CAM儲存格1 5 0 0之響應速度可藉設置pM〇s電晶體跨越電 晶體i 5 3 8及1 5 4 4而進一步增高。例如p ~丨〇 s電晶體可具有其 源極（没極）耦合至電晶體丨5 38源極（汲極）&CLB a丨2，其 沒極（源極）耦合至電晶體1 5 38之汲極（源極）及信號線 2 1 6 ’及其閘極耦合至信號線1 5 1 8。具有類似配置的PM0S 電f體可跨越電晶體1 54 4耦合。此種配置可提供約VDD之 較高極電壓給信號線1516及1517，故當出現未經遮掩的匹

第38頁 413788 五、發明說明（34) 配條件時，節點1 5 3 3或1 5 3 5為約VDD - VT。如此進一步增加 CAM儲存格1 5 0 0之響應時間達約〇. 5至3 ns。 圖1 8顯示逐位元遮掩三元CAM儲存格1 8 0 0，此乃圖〗3逐 位元遮掩二元CAM儲存格1320之另一具體例。CAM儲存格 1800包括一 CAM儲存格及一局部遮掩儲存格。CAM儲存格包 括記憶體儲存格1 8 0 6及比較電路1 80 8。局部遮掩儲存格包 括遮掩電路1810及遮掩儲存格1812。記憶體儲存格1806於 比較運算期間儲存資料待與提供於CL 1310及CLB 1312之 比較基準比較。記憶體儲存格1 8 0 6可為任何揮發性或非揮 發性記憶體儲存格。當記憶體儲存格1 8 0 6由字線1 3 1 6選定 時’資料可透過BL 1 3 0 6及BLB 1 308由記憶體儲存格1806 讀取或寫入其中。 遮掩儲存格1812儲存遮掩資料’其指示儲存於記憶體儲 存格1 8 0 6之資料於比較運算期間是否需要被遮掩。遮掩儲 存格1 8 1 2可為任何揮發性或非揮發性記憶體儲存格。當遮 掩儲存格1812由字線1318選定時，遮掩資料可透過bl 1306及BLB 1308由遮掩儲存格18121買取或寫入其中。遮掩 電路18 10透過線18 18及1 819接收源自遮掩儲存格1 812之遮 掩資料’及回應於此決定儲存於記憶體儲存格1 8 0 6之資料’： (供給於線1 8 1 4及1 81 5 )或被遮掩的資料是否於線1 8 1 6及 1 8 1 7供給比較電路1 8 0 8。 比較電路1 808比較於線CLB 13 12及CL 1310之比較基準 資料與由遮掩電路1 8 1 0供給於線1 8 1 6及1 8 1 7之資料。比較 電路1 8 0 8輸出比較結果給匹配線1 3 1 4。比較電路1 8 0 8可為

第39頁 413788 五、發明說明（35) 任一型比較電路包括互斥⑽（X〇R)或互斥N0R(XN0R)閉。 當儲存於遮掩儲存格1 8 1 2之遮掩資料指示記憶體儲存格 1 80 6之資料必須被遮掩不與於CL i310&CLb 1312供给的 比較基準資料比較時，遮掩電路丨8 1 〇提供被遮掩的資料於 線1 8 1 6及1 6 1 7給比較電路1 8 0 8，比較電路1 8 0 8指示巴配给 匹配線1 3 1 4而與儲存於記憶體儲存格1 8 〇 6之資料是否匹^ 比較基準資料無關。線1 8 1 6及1 8 1 7供給之遮掩資料可為任 何預定資料。一具體例中，遮掩資料可為供給於線〗8丨8及 1819之相同遮掩資料或其邏輯補數。 當儲存於遮掩儲存格1812之遮掩資料指示於記憶體儲存 格1 8 0 6之資料不應被遮掩而不與比較基準資料比較時，遮 掩電路1 8 1 0提供儲存於記憶體儲存格1 8 〇 6之資料給比較電 路1 8 08而與CLB 13 12及CL 1310之比較基準資料比較。 如此響應儲存於遮掩儲存格1 8 1 2之遮掩資料，遮掩電路 1810提供儲存於記憶體儲存格丨8〇6之資料或被遮掩的資料 給比較電路1 8 0 8。此種配置可比典型三元CAM儲存格如圖 1 6之三元CAM儲存格1 60 0更快速解析匹配線1 31 4之狀態。 雖然—彳§號線顯示為介面於記憶體健存格1 8 〇 6與遮掩電 路1810間（亦即線1814及1815)，介於比較電路18〇8與遮掩 電路1810間（亦即線1816及1817)，及介於遮掩電路1810與 遮掩儲存格1 81 2間（亦即線1 8 1 8及1 8 1 9 )，可使用任何數目 之信號線。 圖19顯示逐位元遮掩三元cam儲存格1900，此乃圖18之 C A Μ儲存格〗8 0 0之一具體例。c A Μ儲存格1 9 0 〇包括記憶體储

第40頁 413788 ______ 五、發明說明（36) 存格1906、比較電路19〇8、遮掩電路191〇及遮掩儲存格 1912 ’其分別為電路18〇6、ι8〇8、181〇及1812之範例具體 例。也可使用其他具體例。 記憶體電路1906包括二交又耦合反相器丨926及192δ，其 形成雙穩閂鎖而儲存資料於節點丨9 2 1及丨9 2 3。資料可分別 透過通過問1 9 22及1 9 2 4分別介於雙穩閂鎖與BL 1 3 0 6及BLB 1 3 0 8間通訊。通過閘1 9 2 2及1 9 2 4係由字線1 3 1 6控制。替代 具體例中’可使用任何其他類型之揮發性或非揮發性記憶 體储存格。記憶體儲存格19〇6儲存之資料於線1914及1916 运至比較電路1908用以與由遮掩電路191〇輸出的資料比 較。 遮掩儲存格1912包括二交又耦合反相器1950及1952 ,其 形成雙穩閃鎖而儲存遮掩資料於節點1 9 4 5及丨9 4 7。遮掩資 料透過由遮掩字線丨318控制的通過閘丨946及丨94 8介於BL 1 3 0 6與B L B 1 3 0 8間通訊。雙穩閂鎖儲存的遮掩資料指示被 遮掩的資料或儲存於記憶體儲存格丨9 〇 6之資料是否供給比 較電路1 9 0 8用以與比較基準比較。 遮掩資料係於線1918及1919供給遮掩電路191〇 ^遮掩電 路1910包括電晶體1 9 3 8及丨94〇 ’其決定被遮掩的資料或線 1 9 1 4之資料是否響應線丨9丨8及1 9丨9之遮掩資料而供給線 1 9 1 6 °電晶體1 9 3 8具有其源極耦合接地，其汲極耦合至線 1 9 1 6，及閘極耦合至線丨9〗8。電晶體丨9 4 〇具有其汲極（源 極）轉合至線1 9 1 6 ’其源極（汲極）耦合至線1 9 1 4，及其閘 極輕合至線1919。遮掩電路1910進一步包括電晶體丨942及

413788 五、發明說明（37) 1 944，其決定被遮掩資料或線19 15之資料是否響應線19 18 及1 9 1 9之遮掩資料供給線1 9 1 7。電晶體1 944具有其源極轉 合接地，其汲極耦合至線1917，及閘極耦合至線1918。電 晶體1 9 42具有其汲極（源極）耦合至線1917，其源極（汲極） 耦合至線1915，及其閘極耦合至線1919。 比較電路1 9 0 8包括二電晶體集合用以比較由記憶體儲存 格1906輸出於信號線1914及1915之資料與遮垮電路1910輸 出於CL B 312及CL 310之比較基準資料。第一集合電晶體 包括電aa體1930及1932。電晶體1930之源極耗合接地，其 汲極耦合至電晶體1 9 3 2之汲極（源極），及其閘極耦合至信 號線1 9 1 6。電晶體1 9 3 2具有其源極（汲極）耦合至匹配線 1 3 1 4及其閘極耦合至CLB 1 3 1 2。第二集合電晶體包括電晶 體1934及1936。電晶體1934之源極搞合接地，其；:及極耗合 至電晶體1 9 3 6之汲極（源極）’及其閘極耦合至信號線 1 9 1 7。電晶體1 9 3 6之閘極耦合至CL 1 3 1 0及其源極（汲極） 耦合至匹配線1314。匹配線1314可藉預充電電路1920預充 電至約略等於電源電壓VDD之電壓。 CAM儲存格1 9 0 0之運算舉例說明如後。當遮掩被去能 時’遮掩儲存格1 9 1 2提供邏輯〇信號於線1 91 8而關斷電晶 體1 938及1 944，及進一步提供邏輯1信號於線1919而致能 電晶體1 940及1 9 4 2而分別供給線1914及1915之資料給線 1 9 1 6及1 9 1 7。如此當遮掩被去能時，比較電路丨9 〇 8可比較 線1914及1915之資料與源自CLB 1312及CL 1310之比較基 準資料。若匹配，則比較電路丨9 〇8之任一電晶體集合皆不

哪

413788 五 '發明說明（38) 提供路徑接地，及匹配線1 3 1 4之狀態保持未變。若無匹 配，則匹配線1 3 1 4將透過比較電路I 9 0 8之至少一電晶體集 合朝向地電位放電。 ^ 當遮掩被致能時，遮掩儲存格1912提供邏輯〇信號於線 1919而關斷電晶體1 940及1 9 42，故記憶體儲存格資“料未提 供信號線191 6及1917。此外遮掩儲存格1912提供邏輯】信 號於信號線1918而導通電晶體1938及1944且拉低線1916及 I 9】7朝向地電位。當信號線1 9 1 6及1 9 1 7被拉向地電位時， 電晶體1 9 3 0及1 9 3 4被關斷，因此比較電路丨9 〇 8並無任何可 利用之接地電路，而與CLB 1312及CL 1310之比較基準資 料是否匹配記憶體儲存格1 9 0 6儲存之資料無關。如此比較 運算被遮掩。 如同三元CAM儲存格1 5 0 0，遮掩電路1910未用於閘控完 成的比較至匹配線1314 ;反而CAM儲存格1900使用遮掩電 路1 9 1 0決定資料是否供給比較電路丨g 〇 8。如此匹配線〗3 ^ 4 可比其他三元CAM儲存格架構更快速充放電D例如考慮匹 配線1314初步預充電至邏輯高態’及一或多三元CAM儲存 格如C A Μ儲存格1 9 0 0指示未經遮掩的匹配條件之例。比較 運异期間，未經遮掩的匹配儲存格各自具有中間節點1 9 3 3 或1 9 3 5將被充電至約VDD - VΤ ’而節點1 9 3 7保持由預充電電 路1920預充電至約VDD。若耦合至同一匹配線之三元儲 存格之一隨後指示於比較運算之未經遮掩的非匹配情況’ 則未經遮掩的非匹配儲存格必須放電匹配線1 3 1 4及非經遮 掩的匹配儲存格之中間節點1 9 3 3 (及/或1 9 3 5 )。注意僅中

第43頁 五、發明說明（39) ------ 間節點1 933或1 9 3 5之一必須放電，而非如圖16之二 儲存格〗6 00示例說明之放電二中間節點。同理，^铖 掩的非匹配儲存格隨後於比較運算指示未經遮掩的匹^产 況時，則僅一中間節點1 933或1 9 35必須由預充電電路192月〇 及其他未經遮掩之匹配儲存格充電至VDD_VT。如此 析匹配線1314之狀態所需時間顯著縮短，因而導致對“Μ 裝置產生匹配旗標所需時間顯著縮短。 CAM儲存格1 90 0之響應時間可藉設置PM〇s電晶體跨越 晶體1 9 40與1 942而進一步延長。例如PM〇s電晶體具有其源 極（>及極）叙合至電晶體1 9 4 0之源極（汲極）及線丨9〗4，其汲 極（源極）编合至電晶體194〇之汲極（源極）及信號線19】^， 及其閘極耗合至信號線丨91 8。具有類似配置的PM〇s電晶體 可麵合跨越電晶體1 9 4 2。此種配置可提供約v j) d之較高閉 極電壓給信號線1 9 1 6及1 9 1 7，故當發生未經遮掩的匹配條 件時’節點1933或1935為約VDD-VT。如此進一步延長cam 儲存格1 5 0 0之響應時間。 圖20顯示三元CAM儲存格2000，此乃圖18之CAM儲存格 1800之另一具體例。CAM儲存格2000包括比較電路1908其 係同圖19之CAM儲存格1900，但包括不同的遮掩電路 2010。遮掩電路2010包括兩個NOR閘2002及2004，其響應 儲存於遮掩儲存格1812及提供於線1819之遮掩資料，提供 被遮掩的資料或儲存於記憶體儲存格1 8 〇 6之資料給線1 8 1 6 及1817。NOR閘2002具有第一輸入搞合至信號線1814，第 一輸入搞合至線1819之遮掩資料，及輸出透過信號線

苐44頁 413788 五、發明說明（40) 耗合至電晶體1 9 30之閘極。NOR閘20 04具有第一輪入耦合 至信號線181 5，第二輸入耦合至線1 819之遮掩資料’及輪 出透過信號線1 8 1 7耦合至電晶體1 93 4之閘極9當信號線 1819之遮掩資料為邏輯〇時，遮掩被去能，及儲存於記憶 體儲存格1 80 6之邏輯補數供給比較電路1 9 0 8用於與CLB 1312及CL 13 10之比較基準資料比較。當於信號線181 9之 遮掩資料為邏輯1時，遮掩被致能及被遮掩的資料供給比 較電路1 9 0 8故匹配線1 3 1 4無法被放電。其他具體例中，一 或多個其他邏輯閘可用於替代NOR閘200 2及2004 1 —或多 h號可由遮掩儲存格1812產生。 則文說明書中已經參照特定範例具體例說明本發明。但 顯然易知可未恃離本發明之廣義精髓及範圍做出多種修改 及變彳卜。H日去 ^ 况月書及附圖僅視為舉例說明而非限制性意義。

第45頁

Claims (1)

1. 413788 厂 _ _案號 87118091 年孑月！ 6曰 a修JeJ 六、申請專利範圍 L '…補先丨 1 . 一種用於耦合至匹配線之内容可定址記憶體（CAM)儲 存格，該内容可定址記憶體儲存格包含： 一第一記憶體儲存格用以儲存第一資料； 一第二記憶體儲存格用以儲存遮掩資料； 一遮掩電路用以接收比較基準資料及遮掩資料，及 輸出第二資料；及 一比較電路耦合至該記憶體儲存格及該遮掩電路， 比較電路可比較第一資料與第二資料而影響匹配線之邏輯 態。 2. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該第二資料包含比較基準資料β 3. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該第二資料包含響應遮掩資料產生的被遮掩資料。 4. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其進一步包含： 一字線其係耦合至第一記憶體儲存格； 一第一位元線其係耦合至第一記憶體儲存格； 一第二位元線其係耦合至第一記憶體儲存格； 一第一比較基準線其係耦合至遮掩電路；及 一第二比較基準線其係耦合至遮掩電路。 5. 如申請專利範圍第4項之内容可定址記憶體儲存格， 其進一步包含： 一遮掩字線其係耦合至第二記憶體儲存格； 一第一遮掩位元線其係耦合至第二記憶體儲存格； 及

   O:\55\55540.ptc 第丨頁 2000.08.14. 046 413788 厂 _ _案號 87118091 年孑月！ 6曰 a修JeJ 六、申請專利範圍 L '…補先丨 1 . 一種用於耦合至匹配線之内容可定址記憶體（CAM)儲 存格，該内容可定址記憶體儲存格包含： 一第一記憶體儲存格用以儲存第一資料； 一第二記憶體儲存格用以儲存遮掩資料； 一遮掩電路用以接收比較基準資料及遮掩資料，及 輸出第二資料；及 一比較電路耦合至該記憶體儲存格及該遮掩電路， 比較電路可比較第一資料與第二資料而影響匹配線之邏輯 態。 2. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該第二資料包含比較基準資料β 3. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該第二資料包含響應遮掩資料產生的被遮掩資料。 4. 如申請專利範圍第1項之内容可定址記憶體儲存格， 其進一步包含： 一字線其係耦合至第一記憶體儲存格； 一第一位元線其係耦合至第一記憶體儲存格； 一第二位元線其係耦合至第一記憶體儲存格； 一第一比較基準線其係耦合至遮掩電路；及 一第二比較基準線其係耦合至遮掩電路。 5. 如申請專利範圍第4項之内容可定址記憶體儲存格， 其進一步包含： 一遮掩字線其係耦合至第二記憶體儲存格； 一第一遮掩位元線其係耦合至第二記憶體儲存格； 及

   O:\55\55540.ptc 第丨頁 2000.08.14. 046 413788 _索號87118091 ^年$月修正_ 六、申請專利範圍 一第二遮掩位元線其係耦合至第二記憶體儲存格。 6 .如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該遮掩電路包含： 一第一電晶體具有源極Μ合接地，沒極輕合至比較 電路之輸入，及閘極耦合至遮掩資料；及 一第二電晶體具有源極耦合至第一電晶體汲極，汲 極耦合至比較電路之輸入，及閘極耦合至遮掩資料。 7. —種用於耦合至匹配線之内容可定址記憶體電路，該 内容可定址記憶體電路包含： 一第一記憶體儲存格用以儲存第一資料； 一第二記憶體儲存格用以儲存遮掩資料； 一遮掩電路其具有輸入可接收記憶體資料及遮掩資 料，及又有輸出可供給第一資料；及 一比較電路耦合至遮掩電路，比較電路可比較第一 資料及比較基準資料而影響匹配線之邏輯態。 8. 如申請專利範圍第7項之内容可定址記憶體電路*其 中該第一資料包含比較基準資料。 9 .如申請專利範圍第7項之内容可定址記憶體電路，其 中該第一資料包含響應遮掩資料產生的被遮掩資料》 10.如申請專利範圍第7項之内容可定址記憶體電路，其 進一步包含： 一字線其係耦合至第一記憶體儲存格； 一第一位元線其係耦合至第一記憶體儲存格； 一第二位元線其係耦合至第一記憶體儲存格； 一第一比較基準線其係耦合至遮掩電路；及

   O:\55\55540.ptc 第2頁 2000.08.14. 047 413788 _索號87118091 ^年$月修正_ 六、申請專利範圍 一第二遮掩位元線其係耦合至第二記憶體儲存格。 6 .如申請專利範圍第1項之内容可定址記憶體儲存格， 其中該遮掩電路包含： 一第一電晶體具有源極Μ合接地，沒極輕合至比較 電路之輸入，及閘極耦合至遮掩資料；及 一第二電晶體具有源極耦合至第一電晶體汲極，汲 極耦合至比較電路之輸入，及閘極耦合至遮掩資料。 7. —種用於耦合至匹配線之内容可定址記憶體電路，該 内容可定址記憶體電路包含： 一第一記憶體儲存格用以儲存第一資料； 一第二記憶體儲存格用以儲存遮掩資料； 一遮掩電路其具有輸入可接收記憶體資料及遮掩資 料，及又有輸出可供給第一資料；及 一比較電路耦合至遮掩電路，比較電路可比較第一 資料及比較基準資料而影響匹配線之邏輯態。 8. 如申請專利範圍第7項之内容可定址記憶體電路*其 中該第一資料包含比較基準資料。 9 .如申請專利範圍第7項之内容可定址記憶體電路，其 中該第一資料包含響應遮掩資料產生的被遮掩資料》 10.如申請專利範圍第7項之内容可定址記憶體電路，其 進一步包含： 一字線其係耦合至第一記憶體儲存格； 一第一位元線其係耦合至第一記憶體儲存格； 一第二位元線其係耦合至第一記憶體儲存格； 一第一比較基準線其係耦合至遮掩電路；及

   O:\55\55540.ptc 第2頁 2000.08.14. 047 413788 _案號 87118091 β尸年^月曰 修正_ 六、申請專利範圍 一第二比較基準線其係耦合至遮掩電路。 1 1.如申請專利範圍第1 0項之内容可定址記憶體電路， 其進一步包含： 一遮掩字線其係耦合至第二記憶體儲存格； 一第一遮掩位元線其係耦合至第二記憶體儲存 格；及 一第二遮掩位元線其係輛合至第二記憶體儲存 格。 1 2.如申請專利範圍第7項之内容可定址記憶體電路，其 中該遮掩電路包含： 一第一電晶體具有源極耦合接地，汲極耦合至比 較電路之輸入，及閘極耦合第二記憶體儲存格；及 一第二電晶體具有源極耦合至第一記憶體儲存 格，汲極耦合至第一電晶體汲極，及閘極耦合第二記憶體 儲存格。 13.如申請專利範圍第7項之内容可定址記憶體電路，其 中該遮掩電路包含一 NOR閘。 1 4. 一種運算内容可定址記憶體裝置之方法，該方法包 含： 提供源自記憶體儲存格之第一資料給比較電路； 提供源自遮掩電路之第二資料給比較電路； 比較第一資料與第二資料；以及 響應比較決定匹配線之邏輯態。 15.如申請專利範圍第14項之方法，其中該第二資料包 含比較基準資料。

   O:\55\55540.ptc 第3頁 2000.08.14. 048 413788 _案號 87118091 β尸年^月曰 修正_ 六、申請專利範圍 一第二比較基準線其係耦合至遮掩電路。 1 1.如申請專利範圍第1 0項之内容可定址記憶體電路， 其進一步包含： 一遮掩字線其係耦合至第二記憶體儲存格； 一第一遮掩位元線其係耦合至第二記憶體儲存 格；及 一第二遮掩位元線其係輛合至第二記憶體儲存 格。 1 2.如申請專利範圍第7項之内容可定址記憶體電路，其 中該遮掩電路包含： 一第一電晶體具有源極耦合接地，汲極耦合至比 較電路之輸入，及閘極耦合第二記憶體儲存格；及 一第二電晶體具有源極耦合至第一記憶體儲存 格，汲極耦合至第一電晶體汲極，及閘極耦合第二記憶體 儲存格。 13.如申請專利範圍第7項之内容可定址記憶體電路，其 中該遮掩電路包含一 NOR閘。 1 4. 一種運算内容可定址記憶體裝置之方法，該方法包 含： 提供源自記憶體儲存格之第一資料給比較電路； 提供源自遮掩電路之第二資料給比較電路； 比較第一資料與第二資料；以及 響應比較決定匹配線之邏輯態。 15.如申請專利範圍第14項之方法，其中該第二資料包 含比較基準資料。

   O:\55\55540.ptc 第3頁 2000.08.14. 048 413788 _案號 87118091 年Y月（厶曰 修正_ 六、申請專利範圍 1 6.如申請專利範圍第1 4項之方法，其中該第二資料包 含被遮掩的資料。 1 7•—種運算内容可定址記憶體裝置之方法，該方法包 含： 提供源自遮掩電路之第一資料給比較電路； 提供比較基準資料給比較電路； 比較第一資料與第二資料；及 響應比較決定匹配線之邏輯態。 1 8.如申請專利範圍第1 了項之方法，其中該第一資料包 含儲存於記憶體儲存格之資料。 19. 如申請專利範圍第17項之方法，其中該第一資料包 含被遮掩的資料。 20. —種由同步内容可定址記憶體裝置存取資料之方 法，其包含： 將資料載入CAM裝置之複數CAM儲存格； 對CAM裝置之各該複數CAM儲存格載入個別遮掩資 料； 指令CAM裝置比較比較基準資料與儲存於複數第一 CAM儲存格之資料， 比較比較基準資料與儲存於未由個別遮掩資料遮 掩的各該複數CAM儲存格之資料； 感測儲存於CAM儲存格之資料；以及 由CAM裝置輸出被感測的資料，其中該等指令、比 較、感測及輸出步驟全部皆發生於少於三個時脈週期。 21. —種由同步内容可定址記憶體裝置存取資料之方

   O:\55\55540.ptc 第4頁 2000.08.14. 049 413788 _案號 87118091 年Y月（厶曰 修正_ 六、申請專利範圍 1 6.如申請專利範圍第1 4項之方法，其中該第二資料包 含被遮掩的資料。 1 7•—種運算内容可定址記憶體裝置之方法，該方法包 含： 提供源自遮掩電路之第一資料給比較電路； 提供比較基準資料給比較電路； 比較第一資料與第二資料；及 響應比較決定匹配線之邏輯態。 1 8.如申請專利範圍第1 了項之方法，其中該第一資料包 含儲存於記憶體儲存格之資料。 19. 如申請專利範圍第17項之方法，其中該第一資料包 含被遮掩的資料。 20. —種由同步内容可定址記憶體裝置存取資料之方 法，其包含： 將資料載入CAM裝置之複數CAM儲存格； 對CAM裝置之各該複數CAM儲存格載入個別遮掩資 料； 指令CAM裝置比較比較基準資料與儲存於複數第一 CAM儲存格之資料， 比較比較基準資料與儲存於未由個別遮掩資料遮 掩的各該複數CAM儲存格之資料； 感測儲存於CAM儲存格之資料；以及 由CAM裝置輸出被感測的資料，其中該等指令、比 較、感測及輸出步驟全部皆發生於少於三個時脈週期。 21. —種由同步内容可定址記憶體裝置存取資料之方

   O:\55\55540.ptc 第4頁 2000.08.14. 049 413788 -案號 8711 if /έ s 修正 六、申請專利範圍 法，其包含： 可個別逆指地令^=裝置比較比較基準資料與儲存於複數第一 J個別遮掩的CAM儲存格之資料； 的CAM儲：2 Ϊ ΐί準資料與儲存於複數第-可個別遮掩 對複數健存匹配比較基準資料之資料的CAM儲存格 中之至少一者決定一匹配位址；以及 β ^ ,由CAM裝置輸出匹配位址’其中指令、比較、決定 及输出步驟全部皆發+ & + # , 砰玉n &、生於少於三個時脈週期。 2 種同步内容可定址記憶體裝置，其包含： 一 CAM陣列其具有複數個別可遮掩CAM儲存格，其 包括一記憶體儲存格用以儲存資料及一遮掩儲存格用 以儲存遮掩資料，該CAM陣列也包括複數匹配線； 一時脈輸入用以接收時脈信號； 一編碼器其係耦合至C A Μ陣列用以編碼信號於匹配 線及產生被編碼的匹配位址； 一位址解碼器其係耦合而可接收被編碼的匹配位 址及提供被解碼的匹配位址給CAM陣列；以及 一指令解碼器其係耦合至CAM陣列及時脈輸入，指 令解碼器可接收一指令其指示CAM裝置比較比較基準資料 與儲存於個別被遮掩的CAM儲存格之記憶體儲存格之資 料’及於接收指令後於少於三個時脈遇期内輸出匹配位置 之C A Μ位址》 23.如申請專利範圍第22項之同步内容可定址記憶體裝 置，其進一步包含時序產生器耦合至指令解碼器及時脈輸

   2000.08.14. 050 O:\55\55540.ptc 第5頁 413788 -案號 8711 if /έ s 修正 六、申請專利範圍 法，其包含： 可個別逆指地令^=裝置比較比較基準資料與儲存於複數第一 J個別遮掩的CAM儲存格之資料； 的CAM儲：2 Ϊ ΐί準資料與儲存於複數第-可個別遮掩 對複數健存匹配比較基準資料之資料的CAM儲存格 中之至少一者決定一匹配位址；以及 β ^ ,由CAM裝置輸出匹配位址’其中指令、比較、決定 及输出步驟全部皆發+ & + # , 砰玉n &、生於少於三個時脈週期。 2 種同步内容可定址記憶體裝置，其包含： 一 CAM陣列其具有複數個別可遮掩CAM儲存格，其 包括一記憶體儲存格用以儲存資料及一遮掩儲存格用 以儲存遮掩資料，該CAM陣列也包括複數匹配線； 一時脈輸入用以接收時脈信號； 一編碼器其係耦合至C A Μ陣列用以編碼信號於匹配 線及產生被編碼的匹配位址； 一位址解碼器其係耦合而可接收被編碼的匹配位 址及提供被解碼的匹配位址給CAM陣列；以及 一指令解碼器其係耦合至CAM陣列及時脈輸入，指 令解碼器可接收一指令其指示CAM裝置比較比較基準資料 與儲存於個別被遮掩的CAM儲存格之記憶體儲存格之資 料’及於接收指令後於少於三個時脈遇期内輸出匹配位置 之C A Μ位址》 23.如申請專利範圍第22項之同步内容可定址記憶體裝 置，其進一步包含時序產生器耦合至指令解碼器及時脈輸

   2000.08.14. 050 O:\55\55540.ptc 第5頁 413788 _案號 87118091 年夕月，& _a_修正_ 六、申諳專利範圍 入，時序產生器用於輸出複數信號給比較基準儲存元件、 編碼器及位址解碼器。 24.如申請專利範圍第22項之同步内容可定址記憶體裝 置，其中該編碼器包含一優先順序編碼器。

   O:\55\55540.pu； 第6頁 2000.08.14.051 413788 _案號 87118091 年夕月，& _a_修正_ 六、申諳專利範圍 入，時序產生器用於輸出複數信號給比較基準儲存元件、 編碼器及位址解碼器。 24.如申請專利範圍第22項之同步内容可定址記憶體裝 置，其中該編碼器包含一優先順序編碼器。

   O:\55\55540.pu； 第6頁 2000.08.14.051