TW318220B - Computer architecture with read buffer - Google Patents
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經濟部中央榡準局員工消費合作社印製 318220 五、發明説明(1) 本發明係有關一種具讀取緩衝器(Read Buffer)之電 腦架構,利用讀取缓衝器充當暫時性讀取資料之記憶體, 配合預取(Prefetch)處理’管線(Pipelined)處理或同時( Concurrent)處理等功能,以縮短下一個讀取週期(Read Cycle)所花費之時間,解決中央處理單元(Central Processing Unit, CPU) 耗時等待讀取遇期 的問題 ,以提升電腦 整體執行速度。 參閲圖一,習用電腦架構。其中包含有一CPU1、一主 匯流排2、一PCI匯流排控制器4、一SRAM/DRAM控制器5、 一PCI匯流排6、一SRAM7、一DRAM8、一個或多個週邊裝置 9。CPU1藉主匯流排2(Host Bus)與PCI匯流排控制器4、 SMM/DRAM控制器5作資料傳輸,而PCI匯流排控制器4藉 PCI匯流排6控制週邊裝置9,SRAM/DRAM控制器5控制SRAM7 、DRAM8資料的讀窝。現今CPU1的運算速度不斷提升,但 記憶禮SRAM7、DRAM8、週邊装置9(Peripheral Device)的 資料讀取週期與窝入週期(Write Cycle)通常較耗費時間 ,尤其是讀取週期。CPU在該讀取週期未執行完畢之前, 無法執行下一個讀取週期,因爲無儲存空間可存放讀取之 資料,因此,CPU花費相當多的時間在等待讀取週期的執 行,以致於降低了CPU對電腦系統的整體表現。 參閲囷二’習用讀取週期時序囷。其中包含有一cpu 時鐘之信號(cpuclk)、一突發讀取週期之信號(ha)、一位 址閃控之信號(ads)、一突發讀取準備之信號(brdy)、一 3 本紙張尺度適财賴家辟(CNS ) A4規格(―210X297公釐)— "--- —---------參------ΐτ------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 318S20 at _ B7 五、發明説明(2) 列位址閃控之信號(ras)、一行位址閃控之信號(cas)。採 用奔騰(Pentium)CPU之電腦系統,其突發(Burst)模式讀 取週期需費時13個CPU時鐘單位,而前一個指令未執行完 畢前,下一個讀取週期便無法先進行,因系统無额外空間 可存放該讀取之資料。圖二中所有信號皆包含第一讀取遇 期21與第二讀取週期22二個讀取週期,分別讀取一個被32 位元组(bytes)定址之記憶體所存放之資料。 參閲圖三,習用管路處理之讀取週期時序囷。其中包 含有一CPU時鐘之信號(cpuClk)、一突發讀取週期之信號( cycle)、一位址閃控之信號(ads)、一突發讀取準備之信 號(brdy)、一突發讀取觸發之信號(na)、一pci時鐘之信 號(pciclk)、一终始過程之信號(frame)、一啓始器準備 之信號(irdy)、一目標器準備之信號(trdy)、一裝置選擇 器之信號(devsel)、一列位址閃控之信號(ras)、一行位 址閃控之信號(cas)。囷三中包含一讀取週期31,需要26 個CPU時鐘單位。 參閲圖四,習用同時處理之讀取週期時序圖。其中包 含有一PCI時鐘之信號cpuclk、一位址閃控之信號ads、一 突發讀取準備之信號brdy、一位址前進之信號adv---决 取致能之信號koe、一ram寫入之信號wffpush、一列位址 閃控之信號ras、一行位址閃控之信號cas、一記憶體窝入 之信號ramwe。囷四中包含一讀取週期41,需要30個CPU時 鐘單位。 無論指令執行方式是預取處理,管線處理或同時處理 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -----_-----裝-- (請先閱讀背面之注意事項属填寫本頁)
,1T *^^220 *^^220 經濟部中央榡準局負工消費合作社印製 Μ Β7 五、發明説明(3) ,該讀取週期皆無法再縮短,而讀取週期是最耗費時間的 指令,雖然CPU本身的運算速度很快,但卻須等讀取遇期 執行完畢,才能執行下一指令,因此CPU花相當多時間在 等待狀態,以致於降低了電腦整體執行速度。 本發明之主要目的在提供一讀取缓衝器以建立一電腦 架構,對於預取處理,管線處理或同時處理等指令執行方 式,該讀取缓衝器充當暫時性讀取資料之記憶體,以節省 下一個讀取週期所耗費的時間,加速電腦整體執行速度。 囷式之簡單説明: 囷一爲習用電腦架構。 囷二爲習用讀取週期時序囷。 囷三爲習用管路處理之讀取遇期時序囷。 圖四爲習用同時處理之讀取週期時序囷。 圖五爲本發明電腦架構。 囫六爲本發明預取處理之讀取週期時序囷。 圖七爲本發明管路處理之讀取週期時序囷。 囷八爲本發明同時處理之讀取週期時序囷。 囷式中之參照數號
1 CPU 4 PCI匯流排控制器
5 SRAM/DRAM 控制器 7 SRAM
2主匯流棑 6 PCI匯流棑 8 DRAM -----------^------、玎------^ (請先閲讀背面之注意事項爿填寫本頁〕 本紙張尺度適用中國囤家標準(CNS ) A4規格(210X297公釐) 五、發明説明(头) 9週邊装置 21第一讀取週期 31讀取遇期 51 CPU 53讀取缓衝器 531讀取發送器 54寫入缓衝器 541寫入發送器 55裁決器 56 PCI匯流排或記憶體匯流排 59週邊裝置或記憶键 61第一讀取週期 71讀取週期 A7 B7 '---^ 22第二讀取週期 41讀取週期 52主匯流排 532讀取接收器 542寫入接收器 62第二讀取週期 81讀取遇期 (請先閲讀背面之注意事項丨填寫本頁} -> , -•H° r 經濟部中央標準局員工消費合作衽印製 兹配合囷切本㈣最佳實施例詳細説明如下。 參閲圖五,本發明電腦架構。其中包含有•:一CPU51、 一主匯流排52、一讀取緩衝器53、一讀取發送器531、一 讀取接收器532、一寫入緩衝器54、一寫入發送器541、一 窝入接收器542、一裁決器55、一PCI匯流排或記憶體匯流 排56、一週邊裝置或記憶體59。讀取發送器531與窝入發 送器541分別將資料送入讀取缓衝器53與窝入缓衝器54, 或是分別直接送入讀取接收器532與窝入接收器542,上述 兩種傳送資料的選擇,由裁決器55決定。讀取缓衝器53的 配置有二種選擇,一種爲使用二個讀取缓衝器分別給預取 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) $18220 at B7 五、發明説明(5 ) 與同時處理用;另一種爲只用一個讀取缓衝器同時給預取 與同時處理用。讀取缓衝器可用先進先出暫存器(First
In First Out,FIFO)、SRAM或單階栓(Single Level tch)來製作。 參閲囷六,本發明預取處理之讀取週期時序圖。其中 包含有cpuclk、ha、ads、brdy、ras、cas。囷六中包含 二個讀取週期,第一讀取週期61需13個CPU時鐘單位而第 二讀取週期62需6個CPU時鐘單位,共需要19個CPU時鐘單 位,較圖二中共需要26個CPU時鐘單位,節省7個CPU時鐘 單位,約佔原二個讀取週期的27%。 參閲圖七,本發明管路處理之讀取週期時序圖。其中 包含有cpuclk、cycle、ads、brdy、na、pciclk、frame 、irdy、trdy、devsel、ras、cas。。囷七中包含一讀取 週期71,需要19個CPU時鐘單位,較圖'三中讀取遇期31 的26個CPU時鐘單位,節省7個CPU時鐘單位,約佔原讀取 週期27%〇 參閲圖八,本發明同時處理之讀取遇期時序囷。其中 包含有cpuclk、ads、brdy、adv、koe、wffpush、ras、 cas ' ramwe ° 囷八中包含一讀取週期81,需要26個CPU時 鐘單位,較圖四中讀取週期41的30個CPU時鐘單位,節省 4個CPU時鐘單位,約佔原讀取週期13%。 對一個具有緩衝器的電腦架構,使用預取、管線、同 時處理去執行指令時,資料的讀取、窝入會發生資料不一 致的情形,爲達到資料的一致性,本發明提出下列四種解 本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公楚) (請先閲讀背面之注意事項-¾填寫本頁) 絮. 經濟部中央標準局員工消費合作社印製 A7 A7 經濟部中央標準局員工消費合作杜印製 B7 五、發明説明(6 ) 決方案。第-種,包含三個情況,⑴當寫入發送器841要 送資料時’本身目前存放的位址先與讀取緩衝器83内存放 的位址作比較,此一動作叫Snoop,如果二者相同,則不 動作;(2)當讀取發送器831要送資料時,先^叩寫入缓衝 魏,如果二者相同,則放棄該資料,等寫入緩衝細的 資料窝入記憶體後,再由讀取發送器831預取資料;⑶當 窝入發送器841與讀取發送器831同時要送資料時,讀取發 送器831先Snoop窝入發送器841,如果二者相同,則讀取 發送器831暫停動作,等窝人發送器841完成窝人動作。第 二種,包含三個情況,(1)同第一種的( 漏2要送資料時,先S_窝入緩衝器j’,如果^者相同 ,則放棄該資料,令讀取發送器831再—次預取資料;⑶ 當窝入發送器841與讀取接收器832同時要送資料時,’讀取 接收器832先Snoop窝入發送器841,如果二者相同,則讀 取接收器832暫停動作,等寫人發送器841完成窝入動作。 第二種,包含三個情況,⑴當窝入發送器841要送資料時 ,先Sn_讀取緩衝器83,如果二者相同,則更新讀取緩 衝器83的資料;(2)同第-種的(2);⑶同第一種的⑶。第 四種,包含三個情沉,⑴同第三種的(1);(2)同第二種的 (2);(3)同第二種的(3)。 综上所述,當知本案發明具有實用性與創作性,且本 發明未見之於任何刊物,當符合專利法規定。 唯以上所述者,僅爲本發明之一較隹實施例而已,當 不能以之限定本發明實施之範圍。即大凡依本發明申請專 ----------_| (請先閲讀背面之注意事項-V填寫本頁) 訂 線 表紙張尺度關t關家蘇 A7 B7 五、發明説明(7 )利範園所作之均等變化與修飾,皆應屬本發明專利涵蓋之 範圍内。 (請先閲讀背面之注意事項-S填寫本頁) -裝. 、va -線_ 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0X297公釐)
Claims (1)
- 8 8 8 8 ABCD 六、申請專利範圍 1. 一種具讀取緩衝器之電腦架構,其包括一中央處理單元 、一主匯流排、一寫入缓衝器、一讀取缓衝器、一裁決 器、一讀取發送器、讀取接收器、一寫入發送器、一窝 入接收器、一週邊元件互連或記憶體匯流排、一週邊裝 置或記憶體所構成,對於預取處理,管線處理或同時處 理等指令執行方式,該讀取缓衝器充當暫時性讀取資料 之記憶體,節省下一個讀取週期所耗費的時間,解決中 央處理單元須花費相當多的時間在等待讀取週期的問題 ,加速電腦整體執行速度。 I I— I 裝訂線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW85111498A TW318220B (en) | 1996-09-20 | 1996-09-20 | Computer architecture with read buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW85111498A TW318220B (en) | 1996-09-20 | 1996-09-20 | Computer architecture with read buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
TW318220B true TW318220B (en) | 1997-10-21 |
Family
ID=51566875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW85111498A TW318220B (en) | 1996-09-20 | 1996-09-20 | Computer architecture with read buffer |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW318220B (zh) |
-
1996
- 1996-09-20 TW TW85111498A patent/TW318220B/zh active
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