TW202412281A - 具有閘極結構的半導體元件及其製備方法 - Google Patents
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Abstract
本揭露提供一種半導體元件及其製備方法。該半導體元件包括一第一位元線以及一第一字元線，該第一位元線在一第一方向上延伸，該第一字元線一第二方向上延伸，該第二方向大致垂直於該第一方向。該半導體元件亦包括一第一通道。該第一位元線與該第一字元線電性耦接到該第一通道。該半導體元件亦包括一第一閘極線，設置在該第一位元線與該第一字元線之間。該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一字元線經由該第一通道而短路連接在一起時即關閉該第一通道。
Description
本申請案主張美國第17/940,365號專利申請案之優先權（即優先權日為「2022年9月8日」），其內容以全文引用之方式併入本文中。
本揭露關於一種具有一閘極線的半導體元件及其製備方法。特別是有關於一閘極線電性耦接到一存取電晶體的一通道。
一記憶體陣列包括多個記憶體單元，每個記憶體單元具有一儲存電容器以及一存取電晶體。存取電晶體的汲極可以連接到一位元線且存取電晶體的源極可以連接到儲存電容器的一節點。存取電晶體的閘極(亦稱為一字元線)可以用作一開關以控制源極與汲極之間的存取電晶體的一通道。
舉例來說，通道的製作技術可包括使用微影與蝕刻而界定貫穿多層的一孔洞，然後用合適的材料填充該孔洞。隨著記憶體單元密度的增加以及臨界尺寸的減小，此類通道的深寬比繼續增加。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一位元線，沿一第一方向延伸；以及一第一字元線，沿一第二方向延伸，該第二方向大致垂直該第一方向。該半導體元件亦包括一第一通道。該第一位元線與該第一字元線電性耦接到該第一通道。該半導體元件亦包括一第一閘極線，設置在該第一位元線與該第一字元線之間。該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一字元線經由該第一通道而短路連接在一起時即關閉該第一通道。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一位元線，沿一第一方向延伸；以及一第一閘極線，沿一第二方向延伸，該第二方向大致垂直該第一方向。該半導體元件亦包括一第二閘極線，沿該第二方向延伸。該半導體元件亦包括一第一通道，設置在該第一閘極線與該第二閘極線之間。該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一閘極線經由該第一通道而短路連接在一起時即關閉該第一通道。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底；以及形成一第一閘極堆疊在該基底上。該第一閘極堆疊包括一第一字元線以及一第一閘極線，該第一閘極線設置在該第一字元線上。該製備方法亦包括形成一第一通道在該第一閘極堆疊中；以及形成一位元線在該第一閘極線上。
藉由使用設置在一字元線與一位元線之間的一閘極線，一旦在該位元線與該字元線之間經由通道而發生短路時，則可以向一個或多個存取電晶體提供一控制電壓以關閉一個或多個存取電晶體的通道。
因此，藉由該位元線而連接的其他通道的功能不會受到影響。更多的通道可以藉由單一個位元線而啟動。藉由允許在單一個操作期間將更多資料寫入該半導體元件/從該半導體元件讀取更多資料，其可以提高該半導體元件的有效讀取/寫入的效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件。
在一些實施例中，半導體元件1可以包括一揮發性記憶體元件或一非揮發性記憶體元件，例如一動態隨機存取記憶體(DRAM)、電可抹除可程式化唯讀記憶體(EEPROM)、一NAND快閃記憶體以及一氧化物半導體RAM(OSRAM)等。
如圖1A所示，在一些實施例中，半導體元件1可以包括通道100、101、102、103、104、105、106、107、108(統稱為通道10)、位元線BL
0、BL
1、BL
2、BL
3、BL
4(統稱為位元線「BL」)、字元線WL
0、WL
1、WL
2、WL
3、WL
4(統稱為字元線「WL」)以及閘極線V_ctrl
0、V_ctrl
1、V_ctrl
2、V_ctrl
3、V_ctrl
4(統稱為閘極線「V_ctrl」）。
位元線BL可以各自包括一部分(例如一縱向部分)，其具有在一方向(或一方位)D1上或沿著方向(或方位)D1而延伸的一帶狀形狀。位元線BL可各自電性耦接到一個或多個通道10。舉例來說，BL
4可以電性耦接到通道100、101、102、103與104。
字元線WL均可以包括一部分(例如一縱向部分)，其具有在一方向(或方位)D2上或沿方向(或方位)D2延伸的一帶狀形狀，而方向D2大致垂直於方向Dl。字元線WL可各自電性耦接到一個或多個通道10。舉例來說，WL
0可以電性耦接到通道100、105、106、107與108。
閘極線V_ctrl可各自包括一部分(例如一縱向部分)，其在方向D2上或沿方向D2延伸的一條狀形狀。閘極線V_ctrl可以各自電性耦接到一個或多個通道10。舉例來說，閘極線V_ctrl
0可以電性耦接到通道100、105、106、107與108。
字元線WL與閘極線V_ctrl可以重疊。從一頂視圖來看，字元線WL可以被閘極線V_ctrl所覆蓋或阻擋。
通道10可以排列成一陣列。通道10可沿方向D2對齊。舉例來說，通道10可沿方向D2而呈一直線排列。
通道10可以不沿著方向Dl對齊。舉例來說，通道10可沿方向D1而交替偏移。舉例來說，通道10可以不與位元線BL完全重疊。舉例來說，通道10可以偏離位元線BL的中心線。舉例來說，每一個通道10可以一交替的方式偏移，使得每一個通道10都可以與其緊鄰的兩個通道偏移。
舉例來說，通道100可以更靠近位元線BL
4的一側，相鄰通道101可以更靠近位元線BL
4的另一側。舉例來說，通道100可具有未被位元線BL4所覆蓋的一部分。舉例來說，通道100可以具有從位元線BL
4的一側突伸的一部分。
在一些實施例中，為了使通道臨界尺寸微型化，通道的製作技術可以包括雙重圖案化製程。交替偏移配置可以幫助增加記憶體單元密度並增加半導體元件1的速度。在一些實施例中，半導體元件1可以包括一記憶體陣列，其具有多個記憶體單元。記憶體單元可以包括多個資料單元以及多個虛擬單元。
資料單元可以經配置以或用於正常的(或標準的)儲存操作。舉例來說，資料單元可以儲存邏輯低值(例如0)或邏輯高值(例如1)。
虛擬單元可以與資料單元相鄰地設置或者設置在記憶體陣列的一邊界上。在一些實施例中，虛擬單元可以不經配置以或用於正常(或標準的)儲存操作。
當從對應的虛擬單元所讀取的邏輯值是準確的時，從資料單元讀取的邏輯值可以是有效的。另一方面，當從對應的虛擬單元所讀取的邏輯值不準確時，從資料單元讀取的邏輯值可能無效。因此，虛擬單元可以保護資料單元並增加半導體元件1的可靠度。
在一些實施例中，一資料單元或一虛擬單元可以包括一儲存電容器以及一存取電晶體(例如氧化物半導體FET)。存取電晶體可具有一汲極接觸點、一源極接觸點、一閘極以及一通道。存取電晶體的汲極接觸點可以連接到一位元線，並且存取電晶體的源極接觸點可以連接到儲存電容器的一節點。存取電晶體的閘極(亦稱為字元線)可以用作控制存取電晶體的通道的一開關。在一些實施例中，位元線BL與字元線WL可以經配置以對存取電晶體進行定址。
在一些實施例中，位元線BL可以包括虛擬位元線，其經配置以提供多個測試訊號給存取電晶體的汲極接觸點。
舉例來說，位元線BL
4可以經配置以提供多個測試訊號給通道100、101、102、103與104。
在一些實施例中，字元線WL可以包括虛擬字元線，其經配置以藉由開啟存取電晶體或打開通道來啟動測試。
舉例來說，字元線WL
0可以打開或啟動通道100(以及電性耦接到字元線WL
0的其他通道105、106、107與108)。舉例來說，字元線WL
1可以打開通道101(以及電性耦接到字元線WL
1的其他通道)。舉例來說，字元線WL
2可以打開通道102(以及電性耦接到字元線WL
2的其他通道)。舉例來說，字元線WL
3可以打開通道103(以及電性耦接到字元線WL
3的其他通道)。舉例來說，字元線WL
4可以打開通道104(以及電性耦接到字元線WL
4的其他通道)。
圖1B是剖視示意圖，例示本揭露一些實施例的半導體元件1a。在一些實施例中，圖1B的半導體元件1a可以是圖1A中沿剖線AA’的剖視示意圖。
半導體元件1a可以包括通道100、102與104、位元線BL
4、字元線WL、閘極線V_ctrl、電性接觸點10c1、10c2、一介電層10i以及一著陸墊10p。
應當理解，為了簡明與清楚起見，半導體元件1a的一些元件並沒有顯示在圖1B中。更詳細的結構顯示在圖1G中並且將參考圖1G進行描述。
通道100可以是柱狀的、管狀的或圓柱狀的。在一些實施例中，通道100可以大致垂直於一基底的一主表面(例如圖1G中的一基底11)。在一些實施例中，通道100的一端可以電性連接到位元線BL
4，而通道100的另一端可以電性連接到一儲存電容器(圖未示)的一節點或一端子。
在一些實施例中，通道100可以包括一實心通道，其填充有一材料以連接位元線BL
4以及儲存電容器。在一些實施例中，通道材料可以包括氧化銦鎵鋅(IGZO)或其他合適的半導體材料。在一些實施例中，通道100的製作技術可以包括經由一原子層沉積(ALD)或一電漿增強化學氣相沉積(PECVD)來填充多個開口。在一些實施例中，通道100的製作技術可以包括使用氣相磊晶生長而從垂直取向通道的底部向上到垂直取向通道的頂部生長單晶矽。在一些實施例中，通道100的製作技術可以包含使最初沉積的非晶半導體材料再結晶。
在一些實施例中，電性接觸點10c1可以設置在通道100下方。在一些實施例中，電性接觸點10c1可以包括氧化銦錫(ITO)、摻雜銦的氧化鋅(IZO)、摻雜銦的氧化鎘(ICdO或CdO:In)、摻雜鋁的氧化鋅(AZO)、摻雜鎵的氧化鋅(GZO)、鎢/氮化鈦(W/TiN)或其他。
在一些實施例中，電性接觸點10c1可以包括一源極接觸點。在一些實施例中，電性接觸點10c1可以經配置以電性耦接到一參考電位接地(GND)。在一些實施例中，電性接觸點10c1可以經配置以電性耦接到儲存電容器的一節點(圖未示)。
在一些實施例中，介電層10i可以圍繞或覆蓋通道100。在一些實施例中，介電層10i可以包括一介電材料，例如氧化矽(SiO
2)、氮化矽(Si
3N
4)、氮氧化矽(SiON)以及氮氧化矽(N
2OSi
2)、其他高k隔離材料，或任何電性隔離材料。
在一些實施例中，電性接觸點10c2可以設置在通道100上或上方。在一些實施例中，電性接觸點10c2可包括此處針對電性接觸點10c1所列的一材料。
在一些實施例中，電性接觸點10c2可以包括一汲極接觸點。在一些實施例中，電性接觸點10c2可以經配置以經過著陸墊10p而電性耦接到位元線BL
4。
在一些實施例中，著陸墊10p可以設置在電性接觸點10c2上或上方。在一些實施例中，著陸墊10p可以包括鎢(W)、多晶矽(poly-Si)或其組合。在一些實施例中，著陸墊10p可以經配置以電性耦接到位元線BL
4。
通道102與104可以經配置成類似於通道100。因此，一些詳細的描述可以參考上面的相對應段落，為了簡潔起見，下文不再重複。
在一些實施例中，位元線BL
4可以包括一縱向部分，其大致平行於一基底(例如圖1G中的基底11)的一主表面而延伸。在一些實施例中，位元線BL
4可以包括鎢(W)、多晶矽(poly-Si)或其組合。
在一些實施例中，從圖1B的剖面來看，位元線BL
4可以經配置以電性耦接到一個以上的著陸墊(包括著陸墊10p)。
舉例來說，如圖1A所示，位元線BL
4可以經配置以電性耦接到兩個緊鄰的通道10。然而，由於圖1A中的通道10從其兩個緊鄰通道偏移，所以剖線AA’並未穿過圖1A中的一些通道10。因此，從圖1B的剖面來看，位元線BL
4可以接觸通道100、102與104。另外兩個通道(即通道101與103)可以接觸位元線BL
4在圖1B的剖面中看不到的其他部分。
在一些實施例中，每個字元線WL可以包括一縱向部分，其大致平行於一基底(例如圖1G中的基底11)的一主表面而延伸。
在一些實施例中，字元線WL可各自包括一單層金屬、金屬複合物或多個導電材料層。在一些實施例中，字元線WL可各自包括鈦(Ti)、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鉭(Ta)、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鎢(W)、氮化鎢(WN)、矽化鎢(WSi)、氮化鎢矽(WSiN)、多晶矽(poly-Si)、銅(Cu)、鋁(Al)、鈷(Co)、矽化鈷(CoSi)、其合金或其組合。
在一些實施例中，閘極線V_ctrl各自均可以包括一縱向部分，其大致平行於一基底(例如圖1G中的基底11)的一主表面而延伸。在一些實施例中，閘極線V_ctrl可各自包括一單層金屬、金屬複合物或多層導電材料層。在一些實施例中，閘極線V_ctrl可各自包括如針對字元線WL所列的一材料。
在一些實施例中，閘極線V_ctrl與字元線WL可以大致垂直於一基底(例如圖1G中的基底11)的一主表面而至少部分地重疊。舉例來說，通道100、102和104可以各自穿過或貫穿其中一個閘極線V_ctrl以及其中一個字元線WL。
在一些實施例中，閘極線V_ctrl
0與字元線WL
0可以是一存取電晶體的一閘極堆疊的一些部分。在一些實施例中，閘極線V_ctrl
0與字元線WL
0可以具有相同的寬度。類似地，閘極線V_ctrl
1與字元線WL
1可以是一存取電晶體的一閘極堆疊的一些部分。
在一些實施例中，閘極線V_ctrl與字元線WL可以設置在相對於一基底(例如圖1G中的基底11)的一主表面的不同高度處。舉例來說，閘極線V_ctrl可以比字元線WL更靠近位元線BL
4。舉例來說，字元線WL可以比閘極線V_ctrl更遠離位元線BL
4。舉例來說，字元線WL可以比閘極線V_ctrl更靠近基底。舉例來說，閘極線V_ctrl可以比字元線WL更遠離基底。
在一些實施例中，舉例來說，存取電晶體的通道(例如通道100、102、104)的製作技術可以包括藉由微影與刻蝕而經多層以界定一孔洞或一開口，然後用合適的材料填充孔洞。
為了用一單條字元線啟動更多的存取電晶體，記憶體單元密度增加並且臨界尺寸縮減。因此，此類通道的深寬比不斷增加。舉例來說，存取電晶體的每一個通道(例如通道100、102與104)的深寬比可以超過13，例如14、15、16、17或更多。
在圖1B中，通道100穿過或貫穿一閘極堆疊(包括閘極線V_ctrl
0與字元線WL
0)以接觸基底或儲存電容器的一節點。通道102與通道104也分別穿過一閘極堆疊而接觸基底或儲存電容的一節點。
然而，在一些其他實施例中，並非所有通道都穿過或貫穿其中一個閘極線V_ctrl以及其中一個字元線WL以接觸基底或儲存電容器的一節點。如圖1C所示，一些通道可以在高於基底或儲存電容器的一節點的一高度處停止或終止。
圖1C是剖視示意圖，例示本揭露一些實施例的半導體元件1a’。 在一些實施例中，圖1C的半導體元件1a’可為圖1A中沿剖線AA’的剖視示意圖。
圖1C的半導體元件1a’類似於圖1B的半導體元件1a，除了如下差異之外。
通道100可以在字元線WL
0處停止或終止。電性接觸點10c1可以接觸字元線WL
0。通道100可以電性連接字元線WL0。通道100可以與字元線WL
0短路。位元線BL
4可以經過通道100而與字元線WL
0短接。
通道100可以比通道102與104更淺。通道102與104的深寬比可以各自超過13，例如14、15、16、17或更多。通道100的深寬比可小於13，例如12、11、10、9或甚至更小。
在一些實施例中，一旦位元線BL
4與字元線WL
0短路，閘極線V_ctrl
0可以關閉、終止、停止或耗盡通道100，而不影響或關閉電性耦接到字元線WL
0的其他通道或電性耦接到位元線BL
4的其他通道。舉例來說，閘極線V_ctrl0可以經配置以關閉電流(意即通道中載子流的流動)。
舉例來說，閘極線V_ctrl
0可以經配置以關閉通道100。舉例來說，閘極線V_ctrl
2可以經配置以關閉通道102。舉例來說，閘極線V_ctrl
4可以經配置以關閉通道104。
在一些實施例中，字元線WL
0可以被施加一接地電壓(或者可以被接地)並且閘極線V_ctrl
0可以被施加一負電壓(或者被反向偏壓)以關閉或耗盡通道100。
在沒有閘極線V_ctr
l的比較實施例中，若是一開口(例如用於形成通道100的開口)蝕刻不夠深的話，則位元線(例如位元線BL
4)與字元線(例如字元線WL
0)之間可能會經由通道(例如通道100)而發生短路。
根據本揭露的一些實施例，藉由使用設置在字元線WL與位元線BL之間的閘極線V_ctrl，一旦位元線與字元線之間發生短路，則一控制電壓可提供給一個或多個存取電晶體提供以關閉其通道。
因此，被位元線所連接的其他通道的功能不會受到影響。更多的通道可以由一單個位元線所啟動。藉由允許在一單個操作期間將更多資料寫入半導體元件/從半導體元件讀取更多資料，可以提高半導體元件的有效讀/寫效能。
請往回參考圖1A，在虛擬單元的一測試過程中，一旦位元線BL
4與字元線WL
0短路連接在一起，則閘極線V_ctrl
0可以關閉通道100。通道101、102、103與104仍然可以進行記憶體操作以評估邏輯值是否準確。
圖1D是電路示意圖，例示本揭露一些實施例的半導體元件。在一些實施例中，半導體元件1a可具有圖1D的電路示意圖。
兩個存取電晶體可以連接在基底(或儲存電容器的一節點)與位元線BL
4之間。下存取電晶體的閘極可以電性連接到字元線WL
0並且上存取電晶體的閘極可以電性連接到閘極線V_ctrl
0。若是位元線BL
4與字元線WL
0短路連接在一起，則可能會產生漏電流。閘極線V_ctrl
0可以關閉上存取電晶體的通道而不影響或關閉電性耦接到位元線BL
4的其他通道。
應當理解，當一個元件被稱為「連接」或「耦接」到另一個元件時，則可以直接連接或耦接到另一個元件，或者可以存在中間元件。反之，當一個元件被稱為「直接連接」或「直接耦接」到另一個元件時，則不存在中間元件。
圖1E是剖視示意圖，例示本揭露一些實施例的半導體元件1b。在一些實施例中，圖1E的半導體元件1b可為圖1A中沿剖線BB’的剖視示意圖。
圖1E的半導體元件1b類似於圖1B的半導體元件1a，除了如下差異之外。
著陸墊10p可以界定有一凹角10pc。在一些實施例中，凹角10pc可以是大約90°。在一些實施例中，凹角10pc可以大於90°。在一些實施例中，著陸墊10p的一表面與位元線BL
4的一表面可以大致呈共面。
著陸墊10p的一部分可以從著陸墊10p與位元線BL
4的共面表面突伸。著陸墊10p的一部分可以與閘極線V_ctrl
0一起突伸。
在一些實施例中，通道100可以不與位元線BL
4完全重疊。在一些實施例中，通道100可以與位元線BL
4部分重疊並且與位元線BL
4部分不重疊。
圖1F是剖視示意圖，例示本揭露一些實施例的半導體元件1b’。 在一些實施例中，圖1F的半導體元件1b’可為圖1A中沿剖線BB’的剖視示意圖。
圖1F的半導體元1b’類似於圖1E的半導體元件1b，除了如下差異之外。
通道100可以在字元線WL
0處停止或終止。電性接觸點10c1可以接觸字元線WL
0。通道100可以與字元線WL
0電性連接。通道100可以與字元線WL
0短路連接。位元線BL
4可以經過通道100而與字元線WL
0短路連接。
圖1G是剖視示意圖，例示本揭露一些實施例的半導體元件1a”。 在一些實施例中，圖1G的半導體元件1a”可為圖1A中沿剖線AA’的剖視示意圖。
圖1G的半導體元件1a”類似於圖1B的半導體元件1a，除了如下差異之外。
半導體器件1a”可以包括通道100、102與104、位元線BL
4、一基底11、一閘極堆疊12、一間隙子結構13以及層間介電層14、15、16。
基底11可以包括一半導體基底。在一些實施例中，舉例來說，基底11可以包括矽(Si)、單晶矽、多晶矽、非晶矽、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、鎵(Ga)、砷化鎵(GaAs)、銦 (In)、砷化銦(InAs)、磷化銦(InP) 或其他 IV-IV族、III-V族或 II-VI族半導體材料。在一些其他實施例中，基底11可以包括一層狀半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。
在一些實施例中，基底11可以包括一摻雜區11d。摻雜區11d可以接觸電性接觸點10c1。摻雜區11d可以電性耦接到通道100。
在一些實施例中，摻雜區11d可以摻雜有一N型摻雜物，例如磷(P)、砷(As)、銻(Sb)或其組合。在一些其他實施例中，摻雜區11d可以摻雜有一P型摻雜物，例如硼(B)或銦(In)。在一些實施例中，基底11可以是或包括未植入區。在一些實施例中，摻雜區11d可以具有比基底11更高的一摻雜濃度。
在一些實施例中，摻雜區11d可以包括大致恆定的一摻雜濃度。在一些實施例中，摻雜區11d可以包括一階梯、梯度或其他摻雜分佈。舉例來說，摻雜區11d可以包括逐漸變化的一摻雜濃度。
在一些實施例中，摻雜區11d可以被稱為源極/汲極區。在一些實施例中，摻雜區11d可以包括一位元線接觸區並且可以與位元線BL
4電性連接。在一些實施例中，摻雜區11d可以包括一儲存節點接面區並且可以與例如一儲存電容器的一記憶體元件電性連接。在一些實施例中，可以在摻雜區11d上設置金屬矽化物以降低接觸電阻。
閘極堆疊12可以包括隔離層12dl、12d2、12d3、閘極線V_ctrl
0以及字元線WL
0。通道100可以穿過閘極堆疊12。
隔離層12dl可以設置在摻雜區11d上。隔離層12d1可以設置在摻雜區11d與字元線WL
0之間。字元線WL
0可以藉由隔離層12d1以及介電層10i而與通道100隔離或分離。
隔離層12dl可以包括一氧化物層。在一些實施例中，舉例來說，隔離層12d1可以包括氧化矽(SiO
2)、氮化矽(Si
3N
4)或其組合。
隔離層12d2可以設置在字元線WL
0上。隔離層12d2可以設置在字元線WL
0與閘極線V_ctrl
0之間。字元線WL
0可以藉由隔離層12d2而與閘極線V_ctrl
0隔離或分離。
隔離層12d2的材料可以相同或不同於隔離層12dl的材料。
隔離層12d3可以設置在閘極線V_ctrl
0上。隔離層12d3可以用於保護閘極線V_ctrl
0。
隔離層12d3可以包括一罩蓋層。在一些實施例中，隔離層12d3可以包括氧化矽(SiO
2)、氮化矽(Si
3N
4)或其組合。在一些實施例中，隔離層12d3可以包括一氮化矽襯墊以及一旋塗介電質(SOD)材料。
其他閘極堆疊可以類似於閘極堆疊12。因此，一些詳細的描述可以參考此處的相對應段落，為簡潔起見，在此不再重複。
間隙子結構13可以設置在閘極堆疊12的側邊或側面。間隙子結構13可以沿著閘極堆疊12延伸。間隙子結構13可以包括氮化矽(Si
3N
4)、氮氧化矽(N
2OSi
2)、氧化氮化矽(N
2OSi
2)等。然而，在一些其他實施例中，可以省略間隙子結構13。
層間介電層14可以共形地設置在間隙子結構13與閘極堆疊12上。層間介電層15可以填充該等閘極堆疊之間的間隙。層間介電層16可以設置在層間介電層15上，以界定用於形成通道的開口的位置。層間介電層14、15與16可以各自包括氮化矽(Si
3N
4)、氮氧化矽(N
2OSi
2)、氧化氮化矽(N
2OSi
2)等。
圖1H是剖視示意圖，例示本揭露一些實施例的半導體元件。在一些實施例中，圖1H的半導體元件可以是圖1A中沿剖線AA’的剖視示意圖。
圖1H的半導體元件類似於圖1G的半導體元件1a”，除了可以省略間隙子結構13與層間介電層14之外。閘極堆疊12可以被層間介電層15或其他隔離材料所圍繞。在一些實施例中，由於省略了間隔子結構13與層間介電層14，因此可以進一步縮減圖1H的半導體元件的通道的臨界尺寸。
圖2A是頂視示意圖，例示本揭露一些實施例的半導體元件2。圖2A的半導體元件2類似於圖1A的半導體元件1，除了如下差異之外。
半導體元件2可以包括通道，例如通道200、201、202 (統稱為通道20)。
通道20可以不與字元線WL重疊。通道20可以與字元線WL間隔開。舉例來說，通道201可設置在字元線WL
0與字元線WL
1之間。舉例來說，通道202可設置在字元線WL
1與字元線WL
2之間。
類似地，通道20可以不與閘極線V_ctrl重疊。通道20可以與閘極線V_ctrl間隔開。舉例來說，通道201可以設置在閘極線V_ctrl
0與閘極線V_ctrl
1之間。舉例來說，通道202可以設置在閘極線V_ctrl
1與閘極線V_ctrl
2之間。
圖2B是剖視示意圖，例示本揭露一些實施例的半導體元件2a。在一些實施例中，圖2B的半導體元件2a可以是圖2A中沿剖線AA’的剖視示意圖。
圖2B的半導體元件2a類似於圖1G的半導體元件1a”，除了如下差異之外。
半導體元件2a可以包括通道200、201與202、位元線BL
4、一基底21、一閘極堆疊22、一間隙子結構23以及層間介電層24、25。
基底21可以類似於基底11。在一些實施例中，基底21可以包括一摻雜區21d。 摻雜區21d可以設置在兩個閘極堆疊之間。
閘極堆疊22可以包括隔離層22dl、22d2、22d3、閘極線V_ctrl
0以及字元線WL
0。閘極堆疊22可以類似於閘極堆疊12。
間隙子結構23可以類似於間隙子結構13。層間介電層24可類似於層間介電層14。層間介電層25可以類似於層間介電層15。
通道200可以經由電性接觸點20c1而電性耦接到摻雜區21d。通道200可以經由電性接觸點20c2與著陸墊20p而電性耦接到位元線BL
4。
通道200可以不穿過閘極堆疊22。通道201可以不穿過閘極堆疊22。通道200可以與閘極堆疊22間隔開。類似地，通道201可以與閘極堆疊22間隔開。
字元線WL
0可以藉由間隙子結構23以及層間介電層24而與通道200隔離或分離。類似地，字元線WL
0可以藉由間隙子結構23以及層間介電層24而與通道201隔離或分離。
通道200、201與202可以各自朝向基底21而逐漸變細。
舉例來說，通道201的上部可以比通道201的下部更寬。通道201的下部可以被層間介電層24所圍繞或覆蓋。通道201的上部可以延伸到層間介電層25、層間介電層24、間隙子結構23以及隔離層22d3中。
通道201的上部可以接觸隔離層22d3。通道201的上部可以被隔離層22d3所圍繞。
在一些實施例中，為了形成足夠深的通道以接觸基底或儲存電容器的一節點，此通道的深寬比可以超過13，例如14、15、16、17或更多。
間隙子結構23與層間電介電層24可以經配置以將通道與字元線隔離或分離。
然而，在其他一些實施例中，可能會出現臨界尺寸的偏差，並導致位元線與字元線之間的短路問題，如圖2C所示。
圖2C是剖視示意圖，例示本揭露一些實施例的半導體元件2a’。 在一些實施例中，圖2C的半導體元件2a’可以是圖2A中沿剖線AA’的剖視示意圖。
圖2C的半導體元件2a’類似於圖2B的半導體元件2a，除了如下差異之外。
通道201可以延伸到層間介電層24、間隙子結構23以及閘極線V_ctrl
0中。通道201可以接觸閘極線V_ctrl
0。通道201可以被閘極線V_ctrl
0所圍繞。通道201可以與閘極線V_ctrl
0短路連接。
在一些實施例中，閘極線V_ctrl
0可以關閉通道201而不影響或關閉電性耦接到字元線WL
0的其他通道。
在一些實施例中，通道201可以接觸閘極線V_ctrl
1。通道201可以被閘極線V_ctrl
1所圍繞。通道201可以與閘極線V_ctrl
1短路連接。
在一些實施例中，閘極線V_ctrl
l可以關閉通道201而不影響或關閉電性耦接到字元線WL
l的其他通道。
圖3A、圖3B、圖3C以及圖3D是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的各個階段。為了更好地理解本揭露的各方面，已經簡化這些至少一些圖式。在一些實施例中，圖1H中的半導體元件可以藉由這里關於圖3A、圖3B、圖3C以及圖3D描述的操作來製造。
請參考圖3A，可以提供基底11。可以藉由植入或其他摻雜技術來執行一雜質的一摻雜製程。因此，摻雜區11d可以形成在基底11中。
一閘極堆疊12可以形成在基底 11。在一些實施例中，隔離層12d1的製作技術可以包括一熱氧化操作、一物理氣相沉積(PVD)、一化學氣相沉積(CVD)製程或一ALD製程。字元線WL
0可以藉由一CVD製程或一ALD製程而設置在隔離層12d1上。隔離層12d2可以設置在字元線WL
0上。閘極線V_ctrl
0可以藉由一CVD製程或一ALD製程而設置在隔離層12d2上。隔離層12d3可以設置在閘極線V_ctrl
0上。
多個開口12h的製作技術可以包括微影與蝕刻。首先，一遮罩可以形成在閘極堆疊上方並進行圖案化以形成暴露閘極堆疊的多個開口。遮罩可以包括任何合適的材料，例如一層或多層光阻及/或硬遮罩材料。然後，可以蝕刻閘極堆疊(例如使用反應性離子蝕刻(RIE))以在閘極堆疊中形成該等開口12h。
請參考圖3B，層間介電層15可以藉由例如ALD、CVD、PVD、RPCVD、PECVD、塗佈等而形成在該等開口12h中。此外，可以另外執行例如化學機械研磨(CMP)的一平坦化製程。
層間介電層16可以藉由例如ALD、CVD、PVD、RPCVD、PECVD、塗佈等而形成在層間介電層15上。可圖案化層間介電層16而形成多個開口16h以界定在後續操作中形成的通道的位置。
請參考圖3C，可以經過層間介電層16而蝕刻閘極堆疊12以形成對應於該等開口16h的位置的多個開口16h’。
請參考圖3D，電性接觸點10c1可以設置在該等開口16h中。通道100可以藉由使用氣相磊晶生長而從垂直取向通道的底部向上到垂直取向通道的頂部生長單晶矽而形成在該等開口16h中。在一些實施例中，通道100的製作技術可以包括再結晶一最初沉積的非晶半導體材料。
在一些實施例中，在形成通道100之後，位元線BL
4可以形成在通道100上方。在一些實施例中，多個佈線層以及層間隔離膜可以形成在通道100上方。
圖4是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法40。
在一些實施例中，製備方法40可以包括一步驟S41，提供一基底。舉例來說，如圖3A所示，可提供基底11。
在一些實施例中，製備方法40可以包括一步驟S42，形成具有一閘極線以及一字元線的一閘極堆疊在該基底上。舉例來說，如圖3A所示，閘極堆疊12可形成在基底上。
在一些實施例中，製備方法40可以包括一步驟S43，形成一通道在該閘極堆疊中。舉例來說，如圖3D所示，通道100可形成在閘極堆疊12中。
在一些實施例中，製備方法40可以包括一步驟S44，形成一位元線在該閘極線上。舉例來說，如圖3D所示，位元線BL可形成在閘極線V_ctrl
0上。
在一些實施例中，製備方法40可以包括一步驟S45，一旦該位元線與該字元線經由該通道而短路連接在一起就關閉該通道。舉例來說，如圖1C所示，通道100可以在字元線WL
0處停止或終止。電性接觸點10c1可以接觸字元線WL
0。通道100可以與字元線WL
0電性連接。位元線BL
4可以與字元線WL
0短路連接。閘極線V_ctrl
0可以經配置以關閉通道100而不影響或關閉電性耦接到字元線WL
0的其他通道。
圖5A、圖5B、圖5C、圖5D、圖5E、圖5F及圖5G是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的各個階段。為了更好地理解本揭露的各方面，已經簡化這些至少一些圖式。在一些實施例中，圖2B中的半導體元件2a可以藉由以下關於圖5A、圖5B、圖5C、圖5D、圖5E、圖5F及圖5G所描述的操作來製造。
請參考圖5A，可以提供基底21。可以藉由植入或其他摻雜技術來執行一雜質的一摻雜製程。因此，摻雜區21d可以形成在基底21中。
一閘極堆疊22可以形成在基底21上。多個開口22h的製作技術可以包括微影以及蝕刻。多個閘極堆疊可以藉由該等開口22h而分隔開。
請參考圖5B，一犧牲間隙子層可以使用例如CVD的一合適製程而形成在基底21上方。可以執行一非等向性蝕刻製程以移除犧牲間隙子層的一部分，以形成間隙子結構23在閘極堆疊的側壁上。
請參考圖5C，層間介電層24可以藉由例如ALD、CVD、PVD、RPCVD、PECVD、塗佈等形成在圖5B的結構的上表面上。
請參考圖5D，層間介電層25可以藉由例如ALD、CVD、PVD、RPCVD、PECVD、塗佈等而形成在開口22h中。
請參考圖5E，可以蝕刻層間電介質層25以形成多個開口25h。
請參考圖5F，電性接觸點20c1可以設置在該等開口25h中。
請參考圖5G，通道200可以藉由類似於圖3D中的操作而形成在該等開口25h中。在一些實施例中，在形成通道200之後，位元線BL
4可以形成在通道200上。在一些實施例中，多個佈線層以及層間隔離膜可以形成在通道200上。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一位元線，沿一第一方向延伸；以及一第一字元線，沿一第二方向延伸，該第二方向大致垂直該第一方向。該半導體元件亦包括一第一通道。該第一位元線與該第一字元線電性耦接到該第一通道。該半導體元件亦包括一第一閘極線，設置在該第一位元線與該第一字元線之間。該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一字元線經由該第一通道而短路連接在一起時即關閉該第一通道。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一位元線，沿一第一方向延伸；以及一第一閘極線，沿一第二方向延伸，該第二方向大致垂直該第一方向。該半導體元件亦包括一第二閘極線，沿該第二方向延伸。該半導體元件亦包括一第一通道，設置在該第一閘極線與該第二閘極線之間。該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一閘極線經由該第一通道而短路連接在一起時即關閉該第一通道。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底；以及形成一第一閘極堆疊在該基底上。該第一閘極堆疊包括一第一字元線以及一第一閘極線，該第一閘極線設置在該第一字元線上。該製備方法亦包括形成一第一通道在該第一閘極堆疊中；以及形成一位元線在該第一閘極線上。
藉由使用設置在一字元線與一位元線之間的一閘極線，一旦在該位元線與該字元線之間經由通道而發生短路時，則可以向一個或多個存取電晶體提供一控制電壓以關閉一個或多個存取電晶體的通道。
因此，該位元線所連接的其他通道的功能不會受到影響。更多的通道可以由一單個位元線所啟動。藉由允許在一單個操作期間更多資料寫入半導體元件/從半導體元件讀取更多資料，可以提高半導體元件的有效讀/寫效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:半導體元件
1a:半導體元件
1a’:半導體元件
1a”:半導體元件
1b:半導體元件
1b’:半導體元件
10:通道
10c1:電性接觸點
10c2:電性接觸點
10i:介電層
10p:著陸墊
10pc:凹角
11:基底
11d:摻雜區
12:閘極堆疊
12d1:隔離層
12d2:隔離層
12d3:隔離層
12h:開口
13:間隙子結構
14:層間介電層
15:層間介電層
16:層間介電層
16h:開口
16h’:開口
2:半導體元件
2a:半導體元件
2a’:半導體元件
20:通道
20c1:電性接觸點
20c2:電性接觸點
20p:著陸墊
21:基底
21d:摻雜區
22:閘極堆疊
22d1:隔離層
22d2:隔離層
22d3:隔離層
22h:開口
23:間隙子結構
24:層間介電層
25:層間介電層
25h:開口
40:製備方法
100:通道
101:通道
102:通道
103:通道
104:通道
105:通道
106:通道
107:通道
108:通道
200:通道
201:通道
202:通道
BL:位元線
BL
0:位元線
BL
1:位元線
BL
2:位元線
BL
3:位元線
BL
4:位元線
D1:方向
D2:方向
S41:步驟
S42:步驟
S43:步驟
S44:步驟
S45:步驟
V_ctrl:閘極線
V_ctrl
0:閘極線
V_ctrl
1:閘極線
V_ctrl
2:閘極線
V_ctrl
3:閘極線
V_ctrl
4:閘極線
WL:字元線
WL
0:字元線
WL
1:字元線
WL
2:字元線
WL
3:字元線
WL
4:字元線
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件。
圖1B是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖1C是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖1D是電路示意圖，例示本揭露一些實施例的半導體元件。
圖1E是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖1F是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖1G是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖1H是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖2A是頂視示意圖，例示本揭露一些實施例的半導體元件。
圖2B是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖2C是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖3A是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖3B是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖3C是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖3D是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖4是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。
圖5A是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5B是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5C是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5D是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5E是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5F是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
圖5G是剖視示意圖，例示本揭露一些實施例的半導體元件的製備方法的一或多個階段。
1:半導體元件
10:通道
100:通道
101:通道
102:通道
103:通道
104:通道
105:通道
106:通道
107:通道
108:通道
BL0:位元線
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
D1:方向
D2:方向
V_ctrl0:閘極線
V_ctrl1:閘極線
V_ctrl2:閘極線
V_ctrl3:閘極線
V_ctrl4:閘極線
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
Claims (20)
- 一種半導體元件，包括： 一第一位元線，沿一第一方向延伸； 一第一字元線，沿一第二方向延伸，該第二方向大致垂直該第一方向； 一第一通道，其中該第一位元線與該第一字元線電性耦接到該第一通道；以及 一第一閘極線，設置在該第一位元線與該第一字元線之間，其中該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一字元線經由該第一通道而短路連接在一起時即關閉該第一通道。
- 如請求項1所述之半導體元件，還包括： 一第二位元線，沿該第一方向延伸；以及 一第二通道，其中該第一字元線與該第二位元線電性耦接到該第二通道； 其中該第一閘極線經配置以關閉該第一通道而不關閉該第二通道。
- 如請求項2所述之半導體元件，其中該第一通道對齊該第二通道。
- 如請求項2所述之半導體元件，還包括： 一第二字元線，沿該第二方向延伸；以及 一第三通道，其中該第二字元線與該第一位元線電性耦接到該第三通道。
- 如請求項4所述之半導體元件，其中該第一通道並未對齊該第三通道。
- 如請求項4所述之半導體元件，還包括一第二閘極線，設置在該第一位元線與該第二字元線之間，其中該第二閘極線電性耦接到該第三通道且經配置以一旦該第一位元線與該第二字元線經由該第三通道而短路連接在一起時即關閉該第三通道。
- 如請求項1所述之半導體元件，其中該第一通道穿過該第一閘極線與該第一字元線。
- 如請求項1所述之半導體元件，其中該第一通道終止在該第一字元線處。
- 如請求項1所述之半導體元件，還包括： 一著陸墊，設置在該第一通道與該第一位元線之間； 其中該著陸墊界定有一凹角； 其中該第一通道終止在該第一字元線處。
- 如請求項1所述之半導體元件，其中該第一通道穿過一閘極堆疊，該閘極堆疊包括該閘極線與該第一字元線，且該第一通道的一深寬比大於大約13。
- 一種半導體元件，包括： 一第一位元線，沿一第一方向延伸； 一第一閘極線，沿一第二方向延伸，該第二方向大致垂直該第一方向； 一第二閘極線，沿該第二方向延伸；以及 一第一通道，設置在該第一閘極線與該第二閘極線之間； 其中該第一閘極線電性耦接到該第一通道且經配置以一旦該第一位元線與該第一閘極線經由該第一通道而短路連接在一起時即關閉該第一通道。
- 如請求項11所述之半導體元件，其中該第一通道接觸該第一閘極線，且該第一通道部分穿過該第一閘極線。
- 如請求項11所述之半導體元件，其中該第二閘極線電性耦接到該第一通道且經配置以一旦該第一通道與該第二閘極線經由該第一通道而短路連接在一起時即關閉該第一通道，該第一通道接觸該第二閘極線，且該第一通道部分穿過該第二閘極線。
- 如請求項11所述之半導體元件，還包括： 一第二通道，其中該第一閘極線設置在該第一通道與該第二通道之間； 其中該第一閘極線經配置以關閉該第一通道而不關閉該第二通道。
- 一種半導體元件的製備方法，包括： 提供一基底； 形成一第一閘極堆疊在該基底上，其中該第一閘極堆疊包括一第一字元線以及一第一閘極線，該第一閘極線設置在該第一字元線上； 形成一第一通道在該第一閘極堆疊中；以及 形成一位元線在該第一閘極線上。
- 如請求項15所述之半導體元件的製備方法，還包括： 形成一開口在該第一閘極堆疊中； 其中該開口終止在該第一字元線處。
- 如請求項15所述之半導體元件的製備方法，還包括： 形成終止在該第一字元線處的該第一通道； 將該第一位元線與該第一字元線短路；以及 經由該第一閘極線而關閉該第一通道。
- 如請求項15所述之半導體元件的製備方法，還包括： 形成一第二閘極堆疊在該基底上； 其中該第二閘極堆疊包括一第二字元線以及一第二閘極線，該第二閘極線設置在該第二字元線上。
- 如請求項18所述之半導體元件的製備方法，還包括形成一第二通道在該第二閘極堆疊中。
- 如請求項19所述之半導體元件的製備方法，還包括經由該位元線而電性連接該第一通道與該第二通道。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/940,365 | 2022-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202412281A true TW202412281A (zh) | 2024-03-16 |
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