TW202405684A - 借助針對性保護控制來進行記憶體裝置的資料管理的方法、記憶體裝置、電子裝置以及記憶體裝置的記憶體控制器 - Google Patents

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Abstract

一種借助針對性保護控制來進行一記憶體裝置的資料管理的方法可包含有：自一主機裝置接收一第一主機命令；將一第一操作命令傳送至一非揮發性記憶體以自非揮發性記憶體內的一第一位置讀取第一儲存資料；監控第一位置的一讀取計數以判斷第一位置的讀取計數是否達到一讀取計數門檻；監控非揮發性記憶體內至少一其它位置的其它儲存資料的至少一錯誤位元計數，以判斷至少一錯誤位元計數是否達到一錯誤位元計數門檻；以及開始進行一針對性保護程序來處理第二儲存資料，以防止第二儲存資料被主機裝置的至少一讀取行為所損壞。

Description

借助針對性保護控制來進行記憶體裝置的資料管理的方法、記憶體裝置、電子裝置以及記憶體裝置的記憶體控制器
本發明係有關於記憶體控制，且尤指一種借助針對性保護控制(targeted protection control)來進行記憶體裝置的資料管理的方法以及相關裝置。
記憶體裝置可包含有用來儲存資料的快閃記憶體，並且針對快閃記憶體的存取管理相當複雜，舉例來說，記憶體裝置可以是一記憶卡、一固態硬碟(solid state drive, SSD)或一嵌入式儲存裝置（例如符合通用快閃儲存(universal flash storage, UFS)規範的一嵌入式儲存裝置）。當利用記憶體裝置（例如固態硬碟）來作為一系統硬碟時，可能會發生某些問題，尤其是，儲存於被利用來作為系統硬碟之固態硬碟中的某個檔案可能會被頻繁地讀取。當固態硬碟被設計而具有較高儲存容量時，固態硬碟內用來儲存資料的實體區塊可能為四層單元(quadruple level cell, QLC)區塊，其中與三層單元(triple level cell, TLC)區塊相比，四層單元區塊可能具有較短的預期壽命(expected lifetime)並較不可靠，頻繁地讀取固態硬碟內儲存著該檔案的位置可能會導致位於固態硬碟內一個或多個位置（例如儲存著該檔案的該位置及/或一個或多個相鄰位置）的記憶體單元的編程狀態改變，因此，在固態硬碟內的一個或多個位置可能會有資料錯誤，此外，固態硬碟之不同類型的錯誤處理機制可能會被該資料錯誤所觸發，因此，固態硬碟可能會消耗太多時間來針對不同類型的錯誤處理機制進行某些內部操作，其造成無法因應主機端要求來立即地操作並使得整體性能下降，綜上所述，極需一種創新的方法以及相關架構來在不引入副作用的情況下或藉由不太可能引入副作用的方式解決該些問題。
因此，本發明的目的之一在於題中一種借助針對性保護控制來進行記憶體裝置的資料管理的方法以及相關裝置，以解決上述問題。
本發明之至少一實施例提供了一種借助針對性保護控制來進行一記憶體裝置的資料管理的方法，其中該方法可應用於記憶體裝置的一記憶體控制器。記憶體裝置可包含有記憶體控制器以及一非揮發性記憶體，非揮發性記憶體可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件），該方法可包含有：自一主機裝置接收一第一主機命令，其中第一主機命令指示要求讀取第一儲存資料，以及第一儲存資料係儲存於非揮發性記憶體內的一第一位置中；因應第一主機命令，將一第一操作命令傳送至非揮發性記憶體以自非揮發性記憶體內的第一位置讀取第一儲存資料，以供回傳至主機裝置；監控第一位置的一讀取計數以判斷第一位置的讀取計數是否達到一讀取計數門檻，其中第一位置的讀取計數係記錄於非揮發性記憶體內的一讀取計數表中；因應第一位置的讀取計數達到讀取計數門檻，監控非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中至少一其它位置包含有非揮發性記憶體內的一第二位置，以及其它儲存資料包含有儲存於第二位置中的第二儲存資料；以及因應至少一錯誤位元計數達到錯誤位元計數門檻，開始進行一針對性保護程序來處理第二儲存資料，以防止第二儲存資料被主機裝置的至少一讀取行為所損壞，其中主機裝置的至少一讀取行為包含有傳送第一主機命令以讀取第一儲存資料。
除了上述方法之外，本發明另提供了一種記憶體裝置，記憶體裝置包含有一記憶體控制器以及一非揮發性記憶體，非揮發性記憶體係用以儲存資訊，其中非揮發性記憶體可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）。記憶體控制器係耦接於非揮發性記憶體，並且記憶體控制器係用以控制記憶體裝置的操作，此外，記憶體控制器包含有一處理電路，其中處理電路係用以根據來自一主機裝置的複數個主機命令來控制記憶體控制器，以允許主機裝置透過記憶體控制器來存取非揮發性記憶體。舉例來說，記憶體控制器自主機裝置接收一第一主機命令，其中第一主機命令指示要求讀取第一儲存資料，以及第一儲存資料係儲存於非揮發性記憶體內的一第一位置中；因應第一主機命令，記憶體控制器將一第一操作命令傳送至非揮發性記憶體以自非揮發性記憶體內的第一位置讀取第一儲存資料，以供回傳至主機裝置；記憶體控制器監控第一位置的一讀取計數以判斷第一位置的讀取計數是否達到一讀取計數門檻，其中第一位置的讀取計數係記錄於非揮發性記憶體內的一讀取計數表中；因應第一位置的讀取計數達到讀取計數門檻，記憶體控制器監控非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中至少一其它位置包含有非揮發性記憶體內的一第二位置，以及其它儲存資料包含有儲存於第二位置中的第二儲存資料；以及因應至少一錯誤位元計數達到錯誤位元計數門檻，記憶體控制器開始進行一針對性保護程序來處理第二儲存資料，以防止第二儲存資料被主機裝置的至少一讀取行為所損壞，其中主機裝置的至少一讀取行為包含有傳送第一主機命令以讀取第一儲存資料。
根據某些實施例，本發明另提供了一種電子裝置，該電子裝置可包含有上述記憶體裝置並另包含有耦接於記憶體裝置的主機裝置，主機裝置可包含有：至少一處理器，用以控制主機裝置的操作；以及一電源供應電路，耦接於至少一處理器，並且用以提供電源給至少一處理器以及記憶體裝置，此外，記憶體裝置提供儲存空間給主機裝置。
除了上述方法之外，本發明另提供了一種記憶體裝置的記憶體控制器，其中記憶體裝置包含有記憶體控制器以及一非揮發性記憶體，非揮發性記憶體可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件），此外，記憶體控制器包含有一處理電路，其中處理電路係用以根據來自一主機裝置的複數個主機命令來控制記憶體控制器，以允許主機裝置透過記憶體控制器來存取非揮發性記憶體，舉例來說，記憶體控制器自主機裝置接收一第一主機命令，其中第一主機命令指示要求讀取第一儲存資料，以及第一儲存資料係儲存於非揮發性記憶體內的一第一位置中；因應第一主機命令，記憶體控制器將一第一操作命令傳送至非揮發性記憶體以自非揮發性記憶體內的第一位置讀取第一儲存資料，以供回傳至主機裝置；記憶體控制器監控第一位置的一讀取計數以判斷第一位置的讀取計數是否達到一讀取計數門檻，其中第一位置的讀取計數係記錄於非揮發性記憶體內的一讀取計數表中；因應第一位置的讀取計數達到讀取計數門檻，記憶體控制器監控非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中至少一其它位置包含有非揮發性記憶體內的一第二位置，以及其它儲存資料包含有儲存於第二位置中的第二儲存資料；以及因應至少一錯誤位元計數達到錯誤位元計數門檻，記憶體控制器開始進行一針對性保護程序來處理第二儲存資料，以防止第二儲存資料被主機裝置的至少一讀取行為所損壞，其中主機裝置的至少一讀取行為包含有傳送第一主機命令以讀取第一儲存資料。
本發明的方法以及裝置可保證記憶體裝置在不同情況下可適當地操作，尤其是，防止因應主機端寫入要求而消耗太多時間進行記憶體裝置的某些內部操作，舉例來說，在利用記憶體裝置（例如固態硬碟）來作為一系統硬碟情況下，記憶體裝置（例如其中的記憶體控制器）可借助針對性保護控制來進行資料管理以增強記憶體裝置的資料保護，並因此保證了相對於時間來說的記憶體裝置的資料儲存可靠性，因此，記憶體裝置（例如其中的記憶體控制器）可減少觸發錯誤處理機制的機率，並可適當地操作而無需受記憶體裝置的某些內部操作（例如記憶體裝置之針對不同類型的錯誤處理機制的內部操作）所阻礙，此外，本發明的方法以及裝置可在不引入副作用的情況下或藉由不太可能引入副作用的方式解決先前技術的問題。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含有主機裝置50以及記憶體裝置100。主機裝置50可包含有至少一處理器（例如一個或多個處理器；其可被統稱為處理器52）、電源供應電路54以及傳輸介面電路58，其中處理器52與傳輸介面電路58可透過匯流排而彼此耦接，並且可耦接於電源供應電路54來取得電源。處理器52係用以控制主機裝置50的操作，以及電源供應電路54係用以提供電源至處理器52、傳輸介面電路58以及記憶體裝置100，並輸出一個或多個驅動電壓至記憶體裝置100。記憶體裝置100可用以提供儲存空間給主機裝置50，並且可自主機裝置50取得一個或多個驅動電壓以作為記憶體裝置100的電源。主機裝置50的範例可包含有但不限於：多功能手機、平板電腦、可穿戴裝置以及個人電腦，例如桌上型電腦以及筆記型電腦，記憶體裝置100的範例可包含有但不限於：可攜式記憶體裝置（例如符合SD / MMC、CF、MS或XD規範的記憶卡、固態硬碟(solid state drive, SSD)以及不同類型的嵌入式記憶體裝置（例如符合通用快閃儲存(universal flash storage, UFS)規範或嵌入式多媒體卡(embedded multi media card, eMMC)規範的嵌入式記憶體裝置）。根據本實施例，記憶體裝置100可包含有一控制器，諸如記憶體控制器110，並且可另包含有非揮發性記憶體120（為簡潔起見，在第1圖中標記為“NV記憶體”），其中記憶體控制器110係用以控制存取非揮發性記憶體120，以及非揮發性記憶體120係用以儲存資訊。非揮發性記憶體120可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件），諸如複數個非揮發性記憶體元件122-1、122-2、…、以及122-N E（為簡潔起見，在第1圖中分別標記為“NV記憶體元件”），其中“N E”可以代表大於1的正整數。舉例來說，非揮發性記憶體120可以是快閃記憶體，並且複數個非揮發性記憶體元件122-1、122-2、…、以及122-N E可以分別是複數個快閃記憶體晶片或複數個快閃記憶體裸晶(die)，但是本發明不限於此。
如第1圖所示，記憶體控制器110可包含有一處理電路（例如微處理器112）、一儲存模組（例如唯讀記憶體(read-only memory, ROM)112M；為簡潔起見，標記為“ROM”）、控制邏輯電路114、隨機存取記憶體（random access memory, RAM；為簡潔起見，標記為“RAM”，舉例來說，其可以藉由靜態隨機存取記憶體(static random access memory, SRAM)來實現）116以及傳輸介面電路118，其中上述元件之至少一部分（例如一部分或全部）可通過匯流排彼此耦接。隨機存取記憶體116可包含有多個儲存區域並可用以提供內部儲存空間給記憶體控制器110（例如可暫時地儲存資訊），尤其是，可包含有藉由該多個儲存區域之中的一儲存區域所實現的一緩衝器（未顯示），以供緩衝資料（例如來自主機裝置50的寫入資料（例如待寫入資料）以及來自非揮發性記憶體120的讀取資料（例如待讀取資料）），但是本發明不限於此。此外，本實施例的唯讀記憶體112M係用以儲存程式碼112C，並且微處理器112係用以執行程式碼112C以控制非揮發性記憶體120的存取，要注意的是，程式碼112C也可被儲存於隨機存取記憶體116或任一類型的記憶體，此外，控制邏輯電路114可用以控制非揮發性記憶體120，並且可包含有錯誤校正碼(error correction code, ECC)電路114E以供進行錯誤校正碼編碼/解碼操作來保護資料及/或進行錯誤校正，並另包含有隨機化器電路114R以供進行隨機化與去隨機化操作。
舉例來說，於寫入程序期間，記憶體控制器110（例如微處理器112）可利用錯誤校正碼電路114E（例如其中的錯誤校正碼編碼器）來對來自主機裝置50的寫入資料（例如待寫入資料）進行錯誤校正碼編碼操作以產生寫入資料的編碼後資料，並可利用隨機化器電路114R（例如其中的一隨機化器）來對編碼後資料進行隨機化操作以產生隨機化後資料並將其儲存至非揮發性記憶體120中，此外，於讀取程序期間，記憶體控制器110（例如微處理器112）可利用隨機化器電路114R（例如其中的一去隨機化器）來對先前儲存的資料（例如隨機化後資料）進行去隨機化操作以產生去隨機化後資料（例如編碼後資料的一恢復後版本），並可利用錯誤校正碼電路114E（例如其中的錯誤校正碼解碼器）來對去隨機化後資料（例如編碼後資料的恢復後版本）進行錯誤校正碼解碼操作以產生解碼後資料（例如寫入資料的一恢復後版本，諸如待寫入資料的一恢復版本）來作為讀取資料（例如待讀取資料），以供回傳至主機裝置50，但是本發明不限於此。根據某些實施例，可以改變進行錯誤校正碼編碼操作與隨機化操作的順序以及進行錯誤校正碼解碼操作與去隨機化操作的順序，舉例來說，於另一寫入程序期間，記憶體控制器110（例如微處理器112）可利用隨機化器電路114R（例如其中的隨機化器）來對來自主機裝置50的寫入資料（例如待寫入資料）進行隨機化操作以產生寫入資料的相對應的隨機化後資料，並可利用錯誤校正碼電路114E（例如其中的錯誤校正碼編碼器）來對寫入資料的相對應的隨機化後資料進行錯誤校正碼編碼操作以產生相對應的隨機化後資料的編碼後資料，並將編碼後資料儲存至非揮發性記憶體120中，此外，於另一讀取程序期間，記憶體控制器110（例如微處理器112）可利用錯誤校正碼電路114E（例如其中的錯誤校正碼解碼器）來對先前儲存的資料（例如編碼後資料）進行錯誤校正碼解碼操作以產生解碼後資料（例如相對應的隨機化後資料的一恢復版本），並可利用隨機化器電路114R（例如其中的一去隨機化器）來對解碼後資料進行去隨機化操作以產生去隨機化後資料（例如寫入資料的一恢復後版本，諸如待寫入資料的一恢復版本）來作為讀取資料（例如待讀取資料），以供回傳至主機裝置50。
針對記憶體裝置100（例如記憶體控制器110）與主機裝置50之間的通訊，傳輸介面電路118可符合不同通訊規範（例如序列先進技術附件(Serial Advanced Technology Attachment, SATA)規範、通用序列匯流排(Universal Serial Bus, USB)規範、快捷外部連接標準(Peripheral Component Interconnect Express, PCIe)規範、非揮發性記憶體儲存裝置(Non-Volatile Memory Express, NVMe)規範、嵌入式多媒體卡規範或通用快閃儲存規範）之中的一個或多個通訊規範，並可為記憶體裝置100來根據該一個或多個通訊規範與主機裝置50（例如傳輸介面電路58）進行通訊。類似地，傳輸介面電路58可符合該一個或多個通訊規範，並可為主機裝置50來根據該一個或多個通訊規範與記憶體裝置100（例如傳輸介面電路118）進行通訊。
在本實施例中，主機裝置50可以藉由將複數個主機命令以及相對應的邏輯位址傳送至記憶體控制器110來間接地存取記憶體裝置100內的非揮發性記憶體120，記憶體控制器110接收複數個主機命令以及相對應的邏輯位址，並且分別將複數個主機命令轉換成複數個記憶體操作命令（其可簡稱為操作命令），再利用複數個操作命令來控制非揮發性記憶體120，以對在非揮發性記憶體120內相對應之實體位址的記憶體單元或資料頁面(data page)進行讀取或寫入/編程等等，其中實體位址可以與邏輯位址相關。舉例來說，記憶體控制器110可產生或更新至少一邏輯至實體(logical-to-physical, L2P)位址映射表來管理實體位址與邏輯位址之間的關係，其中非揮發性記憶體120可儲存全域(global)邏輯至實體位址映射表120T以供記憶體控制器110控制記憶體裝置100來存取非揮發性記憶體120中的資料，但是本發明不限於此。又例如，記憶體控制器110可產生或更新讀取計數表120R以供記憶體控制器110來借助針對性保護控制(targeted protection control)以進行記憶體裝置100的資料管理。
為了更好的理解，全域邏輯至實體位址映射表120T可位於非揮發性記憶體122-1元件內的一預定區域（例如一系統區域）中，但是本發明不限於此，舉例來說，全域邏輯至實體位址映射表120T可被劃分成複數個區域(local)邏輯至實體位址映射表，並且該複數個區域邏輯至實體位址映射表可儲存於非揮發性記憶體元件122-1、122-2以及122-N E的一個或多個非揮發性記憶體元件中，尤其是，可分別儲存於非揮發性記憶體元件122-1、122-2以及122-N E中。當需要時，記憶體控制器110可將全域邏輯至實體位址映射表120T的至少一部分（例如一部分或全部）加載至隨機存取記憶體116或其它記憶體中，舉例來說，記憶體控制器110可將該複數個區域邏輯至實體位址映射表之中的一區域邏輯至實體位址映射表加載至隨機存取記憶體116以作為一暫時邏輯至實體位址映射表116T，以供根據儲存為暫時邏輯至實體位址映射表116T的該區域邏輯至實體位址映射表來存取非揮發性記憶體120中的資料，但是本發明不限於此。
為了更好的理解，全域邏輯至實體位址映射表120T及/或讀取計數表120R可位於非揮發性記憶體122-1元件內的一預定區域（例如一系統區域）中，但是本發明不限於此，舉例來說，全域邏輯至實體位址映射表120T可被劃分成複數個區域(local)邏輯至實體位址映射表，並且該複數個區域邏輯至實體位址映射表可儲存於非揮發性記憶體元件122-1、122-2以及122-N E的一個或多個非揮發性記憶體元件中，尤其是，可分別儲存於非揮發性記憶體元件122-1、122-2以及122-N E中。當需要時，記憶體控制器110可將全域邏輯至實體位址映射表120T的至少一部分（例如一部分或全部）加載至隨機存取記憶體116或其它記憶體中，舉例來說，記憶體控制器110可將該複數個區域邏輯至實體位址映射表之中的一區域邏輯至實體位址映射表加載至隨機存取記憶體116以作為一暫時邏輯至實體位址映射表116T，以供根據儲存為暫時邏輯至實體位址映射表116T的該區域邏輯至實體位址映射表來存取非揮發性記憶體120中的資料，但是本發明不限於此。此外，記憶體控制器110可將讀取計數表120R的至少一部分（例如一部分或全部）加載至隨機存取記憶體116或其它記憶體中，舉例來說，在隨機存取記憶體116的儲存容量足夠的情況下，記憶體控制器110可將一最新讀取計數表（例如讀取計數表120R的最新版本）加載至隨機存取記憶體116中以作為一暫時讀取計數表116R，以供根據被儲存為暫時讀取計數表116R的該最新讀取計數表來借助針對性保護控制以進行記憶體裝置100的資料管理，又例如，在隨機存取記憶體116的儲存容量被限制的情況下，記憶體控制器110可將一最新讀取計數子表（例如讀取計數表120R的多個讀取計數子表之中的一讀取計數子表的最新版本）加載至隨機存取記憶體116中以作為暫時讀取計數表116R，以供根據被儲存為暫時讀取計數表116R的該最新讀取計數子表來借助針對性保護控制以進行記憶體裝置100的資料管理。
此外，上述至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件，諸如非揮發性記憶體元件{122-1, 122-2, …, 122-N E}）可包含有複數個區塊，其中記憶體控制器110可對非揮發性記憶體120進行資料抹除操作的最小單位為一區塊，並且記憶體控制器110可對非揮發性記憶體120進行資料寫入操作的最小單位為一頁面，但是本發明不限於此，舉例來說，非揮發性記憶體元件122-1、122-2、…以及122-N E之中的任一個非揮發性記憶體元件122-n（符號“n”可代表在區間[1，N E]中的任一整數）可包含有複數個區塊，並且該複數個區塊內的一區塊可包含並記錄一特定頁面數量，其中記憶體控制器110可根據一區塊位址以及一頁面位址來存取該複數個區塊內某個區塊的某個頁面。
第2圖為依據本發明一實施例之三維反及閘(3D NAND)快閃記憶體的示意圖。舉例來說，在上述至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）內的任一個記憶體元件（諸如在複數個非揮發性記憶體元件122-1、122-2、…以及122-N內的每一個非揮發性記憶體元件）可基於第2圖所示之三維反及閘快閃記憶體來實現，但是本發明不限於此。
根據本實施例，三維反及閘快閃記憶體可包含有以三維結構作排列的複數個記憶體單元，例如(Nx * Ny * Nz)個記憶體單元{{M(1, 1, 1), …, M(Nx, 1, 1)}, {M(1, 2, 1), …, M(Nx, 2, 1)}, …, {M(1, Ny, 1), …, M(Nx, Ny, 1)}}, {{M(1, 1, 2), …, M(Nx, 1, 2)}, {M(1, 2, 2), …, M(Nx, 2, 2)}, …, {M(1, Ny, 2), …, M(Nx, Ny, 2)}}, …, 以及{{M(1, 1, Nz), …, M(Nx, 1, Nz)}, {M(1, 2, Nz), …, M(Nx, 2, Nz)}, …, {M(1, Ny, Nz), …, M(Nx, Ny, Nz)}}，其分別被設置於垂直於Z軸的Nz個層當中，分別對齊於相對應於X軸、Y軸和Z軸的三個方向，以及可另包含有複數個選取電路(selector circuit)以進行選取控制，例如設置在該Nz個層的上層的(Nx * Ny)個上選取電路(upper selector circuit){MBLS(1, 1), …, MBLS(Nx, 1)}、{MBLS(1, 2), …, MBLS(Nx, 2)}、…以及{MBLS(1, Ny), …, MBLS(Nx, Ny)}，以及設置在該Nz個層的下層的(Nx * Ny)個下選取電路(lower selector circuit){MSLS(1, 1), …, MSLS(Nx, 1)}、{MSLS(1, 2), …, MSLS(Nx, 2)}、…以及{MSLS(1, Ny), …, MSLS(Nx, Ny)}。此外，三維反及閘快閃記憶體可包含有用來進行存取控制的複數條位元線(bit line)以及複數條字元線(word line)，例如設置於上層之上的頂層的Nx條位元線BL(1)、…、BL(Nx)以及分別設置於該Nz個層中的(Ny * Nz) 條字元線{WL(1, 1), WL(2, 1), …, WL(Ny, 1)}、{WL(1, 2), WL(2, 2), …, WL(Ny, 2)}、…以及{WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz)}。此外，三維反及閘快閃記憶體可包含有複數條選取線(selection line)以進行選取控制，例如設置於上層的Ny條上選取線BLS(1)、BLS(2)、…以及BLS(Ny)以及設置於下層的Ny條下選取線SLS(1)、SLS(2)、…以及SLS(Ny)，並且可另包含有複數條源極線(source line)以提供參考位準，例如被設置於底層的Ny 條源極線SL(1)、SL(2) 、…以及SL(Ny)。
如第2圖所示，三維反及閘快閃記憶體可被劃分為沿著Y軸分佈的Ny 個電路模組PS2D(1)、PS2D(2)、…以及PS2D(Ny)，為了更好的理解，電路模組PS2D(1)、PS2D(2)、…以及PS2D(Ny)可具有類似於具有設置於單一層的多個記憶體單元的平面反及閘(planar NAND)快閃記憶體的某些電子特性，並因此可分別視為偽二維(pseudo-2D)電路模組，但是本發明不限於此。此外，電路模組 PS2D(1)、PS2D(2) 、…以及PS2D(Ny) 中的任一個電路模組PS2D(ny)可包含有Nx個次電路模組(secondary circuit module) S(1, ny)、…以及S(Nx, ny)，其中“ny”可代表區間[1, Ny]中的任一個整數。舉例來說，電路模組PS2D(1)可包含有Nx個次電路模組S(1, 1)、…以及S(Nx, 1)，電路模組PS2D(2)可包含有Nx個次電路模組S(1, 2)、…以及S(Nx, 2)，以及電路模組PS2D(Ny)可包含有Nx個次電路模組S(1, Ny)、…以及S(Nx, Ny)。在電路模組PS2D(ny)中，次電路模組S(1, ny)、…以及S(Nx, ny)中任一個次電路模組S(nx, ny) 可包含有Nz個記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…以及M(nx, ny, Nz)，並且可包含有對應於記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…以及M(nx, ny, Nz)的一組選取電路，例如上選取電路MBLS(nx, ny)以及下選取電路MSLS(nx, ny)，其中“nx”可代表區間[1, Nx]內的任一個整數。上選取電路MBLS(nx, ny)、下選取電路MSLS(nx, ny)以及記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…以及M(nx, ny, Nz)可利用電晶體來實現，舉例來說，上選取電路MBLS(nx, ny)以及下選取電路MSLS(nx, ny)可利用一般電晶體來實現，而無需用到任何浮閘(floating gate)，並且記憶體單元M(nx, ny, 1)、M(nx, ny, 2)、…以及M(nx, ny, Nz)中的任一個記憶體單元M(nx, ny, nz)可利用一浮閘電晶體來實現，其中“nz”可代表區間[1, Nz]中的任一個整數，但是本發明不以此為限。此外，電路模組PS2D(ny)中的上選取電路MBLS(1, ny)、…以及MBLS(Nx, ny)可根據相對應之選取線BLS(ny)上的選取訊號來進行選取，並且電路模組PS2D(ny)中的下選取電路MSLS(1, ny)、…、MSLS(Nx, ny)可根據相對應之選取線SLS(ny)上的選取訊號來進行選取。
第3圖為依據本發明一實施例之第2圖所示之三維反及閘快閃記憶體的一些部分架構。三維反及閘快閃記憶體可以被設計以具有複數個柱狀部分架構（rod-shaped partial structure；諸如第3圖所示之複數個柱狀部分架構），並且該複數個柱狀部分架構可用以分別通過次電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…以及{S(1, Ny), …, S(Nx, Ny)}，為了更好的理解，該複數個柱狀部分架構可分別視為第2圖所示之架構內的次電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…以及{S(1, Ny), …, S(Nx, Ny)}的相關電晶體的通道(channel)，諸如用以實現上選取電路MBLS(nx, ny)以及下選取電路MSLS(nx, ny)的一般電晶體之通道以及用以實現記憶體單元M(nx, ny, nz)的浮閘電晶體之通道。根據某些實施例，該複數個柱狀部分架構的數量可等於次電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…以及{S(1, Ny), …, S(Nx, Ny)}的總數(Nx * Ny)，但是本發明不限於此，舉例來說，可以改變複數個記憶體單元的排列，並且可以相對應地改變該複數個柱狀部分架構的數量。
此外，三維反及閘快閃記憶體可被設計以具有複數個管狀部分架構(pipe-shaped partial structure)，並且該複數個管狀部分架構可用以包圍(encircle)複數個柱狀部分架構來形成次電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…以及{S(1, Ny), …, S(Nx, Ny)}的各自的元件，尤其是，形成複數個記憶體單元之各自的控制閘(control gate)與各自的浮閘以及第2圖所示之架構中複數個選取電路的各自的閘極(gate)。記憶體單元{{M(1, 1, 1), M(2, 1, 1), …}、{M(1, 1, 2), M(2, 1, 2), …}、…}以及字元線{WL(1, 1)、WL(1, 2)、…}被繪示於第3圖中，以及第3圖所示之管狀部分架構可指示複數個柱狀部分架構的每一個柱狀部分架構被某些額外的部分架構環繞著，其中針對該額外的部分架構之進一步的細節會於以下實施例中描述。
第4圖為依據本發明一實施例之第2圖所示之三維反及閘快閃記憶體的多個記憶體單元中的一記憶體單元的某些實施細節。如第4圖所示，記憶體單元M(nx, ny, nz)可包含有複數個柱狀部分架構中的一柱狀部分架構的一部分，諸如對應於次電路模組S(nx, ny)的柱狀部分架構內的一柱段(rod segment)，並且可另包含有具有相同對稱軸的某些管狀部分架構，舉例來說，該柱段的上端Md以及下端Ms可用來作為浮閘電晶體的汲極(drain)以及源極(source)以供實現記憶體單元M(nx, ny, nz)，並且該些管狀部分架構內的一第一管狀部分架構Mfg以及一第二管狀部分架構Mcg可用來作為此浮閘電晶體的浮閘以及控制閘，該些管狀部分架構內的其它管狀部分架構（諸如在該柱段與第一管狀部分架構Mfg之間的管狀部分架構，以及在第一管狀部分架構Mfg與第二管狀部分架構Mcg之間的管狀部分架構）可利用一個或多個絕緣材料(insulation material)來實現。
根據某些實施例，第2圖所示之架構內複數個選取電路中的任一個選取電路可以藉由修改第4圖所示之架構來實現，舉例來說，可以利用柱段的上端Md以及下端Ms來作為一般電晶體的汲極以及源極，以供實現此選取電路，並且可以利用該些管狀部分架構內的第二管狀部分架構Mcg來作為一般電晶體的閘極，其中第一管狀部分架構Mfg應自一個或多個絕緣材料移除。因此，在柱段以及第二管狀部分架構Mcg之間僅會有一管狀部分架構，但是本發明不以此為限。
第5圖為依據本發明一實施例之一種用以借助針對性保護控制來進行第1圖所示之記憶體裝置100之資料管理的方法的儲存控制方案。舉例來說，非揮發性記憶體120之資料區域內用來儲存資料的實體區塊可以是四層(quadruple level cell, QLC)單元區塊，並且編程狀態的數量可以等於16（例如2 4= 16），但是本發明不限於此。
為了更好的理解，假設電路模組PSD(1)、PSD(2)、…、以及PSD(Ny)中的任一個電路模組PSD(ny)可用以儲存資料（例如上述寫入程序中所產生的至少一部分（例如一部分或全部）的隨機化後資料）。在此情況下，該任一個電路模組PSD(ny)中次電路模組{S(1, ny), S(2, ny), S(3, ny), S(4, ny), …, S(Nx, ny)}的各自的記憶體單元之中的任一個記憶體單元M(nx, ny, nz)可用以儲存4個資料位元（為簡潔起見，標記為“儲存資料位元”），由於該4個資料位元中的任一個資料位元可等於兩個可能邏輯值（例如邏輯值“0”與“1”）的其一，因此可分別利用16個編程狀態來表示該4個資料位元的16個可能組合{0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111}，此外，次電路模組{S(1, ny), S(2, ny), S(3, ny), S(4, ny), …, S(Nx, ny)}的各自的記憶體單元之中的任一個記憶體單元M(nx, ny, nz)的該4個資料位元（例如第5圖右上方所示之記憶體單元的該4個資料位元）可以視為分別對應於較低頁面、中間頁面、較高頁面以及最高頁面的較低位元(lower bit)、中間位元(middle bit)、較高位元(upper bit)以及最高位元(top bit)，尤其是，可分別屬於不同頁面（例如較低頁面、中間頁面、較高頁面以及最高頁面），舉例來說，連接於某條字元線（例如字元線{WL(ny, 1), WL(ny, 2), WL(ny, 3), WL(ny, 4), WL(ny, 5), …, WL(ny, Nz)}之中的任一條字元線WL(ny, nz)）的一組記憶體單元在該字元線致能(enable)該組記憶體單元的存取時可以對其進行存取操作，並且儲存於該組記憶體單元的較低位元、中間位元、較高位元以及最高位元可分別屬於藉由相同字元線（例如上述任一條字元線WL(ny, nz)）所存取的較低頁面、中間頁面、較高頁面以及最高頁面，但是本發明不限於此。
根據某些實施例，非揮發性記憶體120的資料區域內用來儲存資料的實體區塊的類型可以改變，舉例來說，資料區域內的實體區塊可代表三層(triple level cell, TLC)單元區塊，並且編程狀態的數量可變為8（例如2 3= 8），又例如，資料區域內的實體區塊可代表單層單元(single level cell, SLC)區塊，並且編程狀態的數量可變為2（例如2 1= 2），又例如，資料區域內的實體區塊可代表多層單元(multiple level cell, MLC)區塊，並且對於多層單元的狹義（例如每一個記憶體單元有兩個位元）來說編程狀態的數量可以變成4，或對於多層單元的廣義（例如每一個記憶體單元有至少兩個位元）來說編程狀態的數量可以至少為4，為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
第6圖為依據本發明一實施例之該方法的針對性保護控制方案，其中非揮發性記憶體120的資料區域內的實體區塊可以是四層單元區塊，並且編程狀態的數量可以等於16，但是本發明不限於此。該方法可應用於第1圖所示之記憶體裝置100，尤其是，可應用於記憶體控制器110以及其內部元件，舉例來說，記憶體裝置100（例如記憶體控制器110）可進行以下操作： (1)記憶體控制器110可自主機裝置50接收一第一主機命令（例如主機命令CMD_H(0)，諸如一主機讀取命令），其中該第一主機命令（例如主機命令CMD_H(0)）可指示要求讀取儲存資料DATA(1)。舉例來說，儲存資料DATA(1)係儲存於非揮發性記憶體120內的一位置LOC(1)，諸如藉由字元線WL(ny, 3)所存取的記憶體單元的位置； (2)因應該第一主機命令（例如主機命令CMD_H(0)），記憶體控制器110可將一第一操作命令（例如操作命令CMD_OP(0)，諸如一讀取命令）傳送至非揮發性記憶體120以自非揮發性記憶體120內的位置LOC(1)讀取儲存資料DATA(1)，以供回傳至主機裝置50； (3)記憶體控制器110可監控位置LOC(1)的一讀取計數RCNT(1)以判斷位置LOC(1)的讀取計數RCNT(1)是否達到一讀取計數門檻RCNT_Th，其中位置LOC(1)的讀取計數RCNT(1)可被記錄於非揮發性記憶體120內的讀取計數表120R中； (4)當位置LOC(1)的讀取計數RCNT(1)達到讀取計數門檻RCNT_Th時，記憶體控制器110可監控非揮發性記憶體120內至少一其它位置（例如一個或多個其他位置）的其它儲存資料的至少一錯誤位元計數（例如一個或多個錯誤位元計數），諸如與位置LOC(1)不同之位置LOC(j)（例如j ≠ 1）的錯誤位元計數ECNT(j)，以判斷該至少一錯誤位元計數是否達到一錯誤位元計數門檻ECNT_Th，其中該至少一其它位置可包含有非揮發性記憶體120內的一位置LOC(2)，並且該其它儲存資料可包含有儲存資料DATA(2)。舉例來說，儲存資料DATA(2)係儲存於位置LOC(2)（例如藉由字元線WL(ny, 4)所存取的記憶體單元的位置）中； (5)當該至少一錯誤位元計數（例如錯誤位元計數ECNT(j)）達到錯誤位元計數門檻ECNT_Th時，記憶體控制器110可開始進行一針對性保護程序來處理儲存資料DATA(2)，以防止儲存資料DATA(2)被主機裝置50的至少一讀取行為（例如一個或多個讀取行為）所損壞； 其中主機裝置50的至少一讀取行為可包含有傳送該第一主機命令（例如主機命令CMD_H(0)）以讀取儲存資料DATA(1)，但是本發明不限於此。在某些範例中，可因應主機裝置50的至少一讀取行為來更新位置LOC(1)的讀取計數RCNT(1)，並且記憶體裝置100（例如記憶體控制器110）可另進行以下操作： (1)記憶體控制器110D可自主機裝置50接收複數個第二主機命令（例如主機命令CMD_H(1)、CMD_H(2)、…等等，諸如多個等效於上述主機讀取命令的多個主機讀取命令），其中該複數個第二主機命令中的每一個第二主機命令（例如主機命令CMD_H(1)、CMD_H(2)、…等等中的任一個主機命令）可指示要求讀取儲存資料DATA(1)； (2)因應該複數個第二主機命令（例如主機命令CMD_H(1)、CMD_H(2)、…等等），記憶體控制器110可將複數個第二操作命令（例如操作命令CMD_OP(1)、CMD_OP(2)、…等等，諸如等效於上述讀取命令的多個讀取命令）傳送至非揮發性記憶體120以分別自非揮發性記憶體120內的位置LOC(1)讀取儲存資料DATA(1)，以供分別回傳至主機裝置50； 其中主機裝置50的至少一讀取行為可另包含有傳送該複數個第二主機命令（例如主機命令CMD_H(1)、CMD_H(2)、…等等）以讀取儲存資料DATA(1)多次(multiple times)，舉例來說，因應主機裝置50的至少一讀取行為，位置LOC(1)的讀取計數RCNT(1)可達到讀取計數門檻RCNT_Th。
根據本實施例，該至少一其它位置可另包含有非揮發性記憶體120內的一位置LOC(3)，並且該其它儲存資料可另包含有儲存資料DATA(3)，舉例來說，儲存資料DATA(3)係儲存於位置LOC(3)（例如藉由字元線WL(ny, 2)所存取的記憶體單元的位置）中，此外，針對開始進行針對性保護程序來處理儲存資料DATA(2)以防止儲存資料DATA(2)被主機裝置50的至少一讀取行為所損壞，記憶體控制器110可處理多於一個位置的儲存資料，尤其是，因應該至少一錯誤位元計數（例如錯誤位元計數ECNT(j)）達到錯誤位元計數門檻ECNT_Th，記憶體控制器110可開始進行針對性保護程序來處理儲存資料DATA(2)與DATA(3)，以防止儲存資料DATA(2)與DATA(3)被主機裝置50的至少一讀取行為所損壞。
為了更好的理解，假設在儲存於藉由字元線WL(ny, 3)所存取的記憶體單元之中的某個記憶體單元（例如對應於次電路模組S(2, ny)的記憶體單元）的四個資料位元之中，某個儲存資料位元（例如較高位元）係一重要資料位元並頻繁地被主機裝置50所讀取（為簡潔起見，標記為“頻繁地被讀取的儲存資料位元”），舉例來說，記憶體裝置100（例如固態硬碟）可以作為一系統硬碟，並且該重要資料位元可代表一旗標(flag)或一系統檔案中的某個設定，並因此可被主機裝置50頻繁地讀取，上述主機裝置50的至少一讀取行為（例如在位置LOC(1)（例如藉由字元線WL(ny, 3)所存取的記憶體單元的位置）頻繁地讀取該重要資料位元）可能使得相鄰位置LOC(2)與LOC(3)（例如相鄰於位置LOC(1)的位置，諸如藉由字元線WL(ny, 4)所存取的記憶體單元的位置以及藉由字元線WL(ny, 2)所存取的記憶體單元的位置）的某些位元發生改變並且成為受害位元(victim bit)（為簡潔起見，標記為“儲存資料位元變為受害位元”），記憶體控制器110可根據針對保護控制方案來操作以防止記憶體裝置100的任一資料錯誤，尤其是，可開始進行針對性保護程序來處理儲存資料DATA(2)與DATA(3)以防止儲存資料DATA(2)與DATA(3)被主機裝置50的至少一讀取行為所損壞。
在第6圖所示之實施例中，藉由字元線WL(ny, 3)所存取的記憶體單元的位置可作為位置LOC(1)的範例，並且藉由字元線WL(ny, 4)所存取的記憶體單元的位置以及藉由字元線WL(ny, 2)所存取的記憶體單元的位置可分別作為相鄰位置LOC(2)與LOC(3)的範例，但是本發明不限於此。根據某些實施例，位置LOC(1)可以變化，並且相鄰位置LOC(2)與LOC(3)亦可相對應地變化，舉例來說，在上述至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）之中的某個非揮發性記憶體元件（例如非揮發性記憶體元件{122-1, 122-2, …, 122-N E}之中的任一個非揮發性記憶體元件122-n））內，位置LOC(2)與LOC(3)皆可相鄰於位置LOC(1)，又例如，在上述至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）之中的某個非揮發性記憶體元件（例如非揮發性記憶體元件{122-1, 122-2, …, 122-N E}之中的任一個非揮發性記憶體元件122-n））內，位置LOC(1)可對應於透過一第一字元線（例如字元線WL(ny, nz)）所存取的一組第一記憶體單元，位置LOC(2)可對應於透過一第二字元線（例如兩個相鄰字元線WL(ny, nz + 1)與WL(ny, nz - 1)之中的一字元線）所存取的一組第二記憶體單元，以及位置LOC(3)可對應於透過一第三字元線（例如該兩個相鄰字元線WL(ny, nz + 1)與WL(ny, nz - 1)之中的另一字元線）所存取的一組第三記憶體單元，其在中此非揮發性記憶體元件（例如非揮發性記憶體元件122-n）內的所有字元線之中，該第一字元線（例如字元線WL(ny, nz)）與該第二字元線（例如該兩個相鄰字元線WL(ny, nz + 1)與WL(ny, nz - 1)之中的該字元線）可彼此相鄰，以及該第一字元線（例如字元線WL(ny, nz)）與該第三字元線（例如該兩個相鄰字元線WL(ny, nz + 1)與WL(ny, nz - 1)之中的該另一字元線）可彼此相鄰。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
根據某些實施例，在上述至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）之中的某個非揮發性記憶體元件（例如非揮發性記憶體元件{122-1, 122-2, …, 122-N E}之中的任一個非揮發性記憶體元件122-n））內，位置LOC(1)可以是一邊界位置(boundary location)，尤其是，可以是該任一個電路模組PS2D(ny)中所有記憶體單元的一邊界的位置，在此情況下，對於位置LOC(1)（例如藉由字元線WL(ny, nz)所存取的記憶體單元的位置）來說，會有單一相鄰位置LOC(j)（例如位置{LOC(j) | j = 2}）而不是有多個相鄰位置{LOC(j)} (例如位置{LOC(j) | j = 2, 3})，舉例來說，假設nz = 1，並且對於位置LOC(1)（例如藉由字元線WL(ny, 1)所存取的記憶體單元的位置）來說，該單一相鄰位置LOC(j)（例如位置{LOC(j) | j = 2}）可以相鄰於位置LOC(1)，並可代表藉由字元線WL(ny, 2)所存取的記憶體單元的位置，位置LOC(1)可對應於透過該第一字元線（例如字元線WL(ny, 1)）所存取的該組第一記憶體單元，並且位置LOC(2)可對應於透過該第二字元線（例如相鄰字元線WL(ny, 2)）所存取的該組第二記憶體單元，其中在此非揮發性記憶體元件（例如非揮發性記憶體元件122-n）內的所有字元線之中，該第一字元線（例如字元線WL(ny, 1)）與該第二字元線（例如相鄰字元線WL(ny, 2)）彼此相鄰。又例如，假設nz = Nz，並且對於位置LOC(1)（例如藉由字元線WL(ny, Nz)所存取的記憶體單元的位置）來說，該單一相鄰位置LOC(j)（例如位置{LOC(j) | j = 2}）可以相鄰於位置LOC(1)，並可代表藉由字元線WL(ny, Nz - 1)所存取的記憶體單元的位置，位置LOC(1)可對應於透過該第一字元線（例如字元線WL(ny, Nz)）所存取的該組第一記憶體單元，並且位置LOC(2)可對應於透過該第二字元線（例如相鄰字元線WL(ny, Nz - 1)）所存取的該組第二記憶體單元，在此非揮發性記憶體元件（例如非揮發性記憶體元件122-n）內的所有字元線之中，該第一字元線（例如字元線WL(ny, Nz)）與該第二字元線（例如相鄰字元線WL(ny, Nz - 1)）彼此相鄰。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
第7圖為在第5圖所示之儲存控制方案應用於第1圖所示之記憶體裝置100的情況下，非揮發性記憶體120的資料區域內至少一實體區塊的編程狀態分配的一範例，其中為了更好的理解，某個編程狀態之編程狀態分配相對於時間來說變得更糟的一範例繪示於第7圖的左半部。舉例來說，上述非揮發性記憶體120的資料區域內的至少一實體區塊可代表至少一四層單元區塊（例如一個或多個四層單元區塊），並且編程狀態的數量可以等於16，但是本發明不限於此，此外，在編程狀態P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15與P16的編程狀態分配中，橫軸可代表電壓（例如用以感測一記憶體單元中之位元資訊的門檻電壓），而縱軸可代表計數（例如上述至少一實體區塊（例如至少一四層單元區塊）中所有記憶體單元的記憶體單元計數）。
如第5圖上半部所示，上述至少一四層單元區塊中的編程狀態P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15與P16可以非常均勻(uniform)，其中可預先根據至少一預定規則來適當地準備隨機化器電路114R（例如其中的隨機化器）所使用的種子(seed)，以保證上述至少一四層單元區塊中所有資料的隨機化特性，並因此使得上述至少一四層單元區塊中的編程狀態P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15與P16非常均勻。隨著時間流逝，編程狀態P1可能變糟，並且編程狀態P1的編程狀態分配可能看起來像編程狀態P1之原始編程狀態分配的崩塌版本，因此，至少前兩個編程狀態（例如編程狀態P1與P2）可能變得無法區分，並且無法區分編程狀態的問題可能導致資料錯誤，為解決上述問題，本發明可根據該方法的至少一控制方案（例如一個或多個控制方案；諸如第6圖所示之針對性保護控制方案）來操作記憶體控制器110，以防止由於無法區分編程狀態的問題所導致的記憶體裝置100的任一資料錯誤。
第8圖為依據本發明一實施例之該方法的基於儲存與重新映射的針對性保護控制方案，其中非揮發性記憶體120之資料區域內的實體區塊可以是四層單元區塊，而編程狀態的數量可以等於16，但是本發明不限於此。舉例來說，於針對性保護程序期間，處理儲存資料DATA(2)的步驟可包含有以下操作： (1)記憶體控制器110可自位置LOC(2)讀取儲存資料DATA(2)，其中在第8圖所示之針對性保護程序中所處理的兩組目標資料之中的上面那組目標資料可作為自位置LOC(2)讀取之儲存資料DATA(2)的範例，並且儲存有上面那組目標資料的位置可作為位置LOC(2)的範例；以及 (2)記憶體控制器110可將自位置LOC(2)讀取的儲存資料DATA(2)儲存至非揮發性記憶體120內的另一位置LOC’(2)中以防止儲存於該另一位置LOC’(2)中的儲存資料DATA(2)被主機裝置50的至少一讀取行為所損壞，藉此允許儲存於位置LOC(2)中的儲存資料DATA(2)被主機裝置50的至少一讀取行為所損壞，其中在第8圖所示之針對性保護程序中所產生的兩組最新儲存資料之中的上面那組最新儲存資料可作為儲存於該另一位置LOC’(2)之儲存資料DATA(2)的範例，並且儲存有上面那組最新儲存資料的位置可作為該另一位置LOC’(2)的範例； 其中位於該另一位置LOC’(2)的記憶體單元的記憶體單元計數可以等於位於位置LOC(2)的記憶體單元的記憶體單元計數，但是本發明不限於此。又例如，於針對性保護程序期間，處理儲存資料DATA(3)的步驟可包含有以下操作： (1)記憶體控制器110可自位置LOC(3)讀取儲存資料DATA(3)，其中在第8圖所示之針對性保護程序中所處理的兩組目標資料之中的下面那組目標資料可作為自位置LOC(3)讀取之儲存資料DATA(3)的範例，並且儲存有下面那組目標資料的位置可作為位置LOC(3)的範例；以及 (2)記憶體控制器110可將自位置LOC(3)讀取的儲存資料DATA(3)儲存至非揮發性記憶體120內的另一位置LOC’(3)中以防止儲存於該另一位置LOC’(3)中的儲存資料DATA(3)被主機裝置50的至少一讀取行為所損壞，藉此允許儲存於位置LOC(3)中的儲存資料DATA(3)被主機裝置50的至少一讀取行為所損壞，其中在第8圖所示之針對性保護程序中所產生的兩組最新儲存資料之中的下面那組最新儲存資料可作為儲存於該另一位置LOC’(3)之儲存資料DATA(3)的範例，並且儲存有下面那組最新儲存資料的位置可作為該另一位置LOC’(3)的範例； 其中位於該另一位置LOC’(3)的記憶體單元的記憶體單元計數可以等於位於位置LOC(3)的記憶體單元的記憶體單元計數，但是本發明不限於此。
此外，於針對性保護程序期間，記憶體控制器110可更新非揮發性記憶體120內的至少一位址映射表（例如一個或多個位址映射表，諸如全域邏輯至實體位址映射表120T及/或其中的區域邏輯至實體位址映射表）以完成對於儲存資料DATA(2)與DATA(3)的處理，舉例來說，於針對性保護程序期間，處理儲存資料DATA(2)的步驟可另包含有以下操作： (1)在自位置LOC(2)讀取的儲存資料DATA(2)被儲存於該另一位置LOC’(2) 中之後，記憶體控制器110可更新上述非揮發性記憶體120內的至少一位址映射表（例如全域邏輯至實體位址映射表120T及/或其中的區域邏輯至實體位址映射表）以使得儲存於位置LOC(2)中的儲存資料DATA(2)變成無效資料，其中更新該至少一位址映射表的步驟可包含有利用該另一位置LOC’(2)來代替位置LOC(2)； 其中該至少一位址映射表可指示該另一位置LOC’(2)以作為用來儲存儲存資料DATA(2)的最新位置，但是本發明不限於此。又例如，於針對性保護程序期間，處理儲存資料DATA(3)的步驟可另包含有以下操作： (1)在自位置LOC(3)讀取的儲存資料DATA(3)被儲存於該另一位置LOC’(3)中之後，記憶體控制器110可更新上述非揮發性記憶體120內的至少一位址映射表（例如全域邏輯至實體位址映射表120T及/或其中的區域邏輯至實體位址映射表）以使得儲存於位置LOC(3)中的儲存資料DATA(3)變成無效資料，其中更新該至少一位址映射表的步驟可包含有利用該另一位置LOC’(3)來代替位置LOC(3)； 其中該至少一位址映射表可指示該另一位置LOC’(3)以作為用來儲存儲存資料DATA(3)的最新位置，但是本發明不限於此。為了簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。
根據某些實施例，儲存有一組儲存資料的位置（例如位置LOC(1)、LOC(2)、LOC(3)、LOC’(2)以及LOC’(3)）可以是一實體位址（例如一實體區塊位址(physical block address, PBA)與一實體頁面位址(physical page address, PPA)的一組合），舉例來說，主機命令CMD_H(0)、CMD_H(1)、CMD_H(2)等等之中的任一個主機命令可攜帶有一第一邏輯位址（例如一第一邏輯區塊位址(logical block address, LBA)與一第一邏輯頁面位址(logical page address, LPA)的一組合）以供指示要求讀取位於該第一邏輯位址（例如該第一邏輯區塊位址與該第一邏輯頁面位址的該組合）的儲存資料DATA(1)，尤其是，於寫入程序期間，記憶體控制器110可將儲存資料DATA(1)儲存至位置LOC(1)（例如一第一實體位址，諸如一第一實體區塊位址與一第一實體頁面位址的一組合）中，並可另將該第一邏輯位址（例如該第一邏輯區塊位址與該第一邏輯頁面位址的該組合）與該第一實體位址（例如該第一實體區塊位址與該第一實體頁面位址的該組合）之間的一第一位址映射關係記錄於全域邏輯至實體位址映射表120T（例如其中的區域邏輯至實體位址映射表）中，因此，記憶體控制器110可根據該第一位址映射關係來對該第一實體位址進行位址映射以將該第一實體位址決定為位置LOC(1)。 表一
LPA PBA PPA
0 PBA(0) PPA(0)
1 PBA(1) PPA(1)
2 PBA(2) PPA(2)
3 PBA(3) PPA(3)
… … …
表一繪示了全域邏輯至實體位址映射表120T內的一第一區域邏輯至實體位址映射表（例如該複數個區域邏輯至實體位址映射表之中的任一個區域邏輯至實體位址映射表）的一範例，其中符號“…”可指示該第一區域邏輯至實體位址映射表的某些表內容被刪除，但是本發明不限於此。由於該第一區域邏輯至實體位址映射表可能已經與所有可能的邏輯區塊位址{0, 1, …}之中的某個邏輯區塊位址LBA1（例如該第一邏輯區塊位址）相關，因此記憶體控制器110不需要將任一個邏輯區塊位址記錄於該第一區域邏輯至實體位址映射表中，此外，記憶體控制器110可記錄與邏輯頁面位址{0, 1, 2, 3, …}相關的多個實體位址{{PBA(0), PPA(0)}, {PBA(1), PPA(1)}, {PBA(2), PPA(2)}, {PBA(3), PPA(3)}, …}（例如實體區塊位址{PBA(0), PBA(1), PBA(2), PBA(3), …}與實體頁面位址{PPA(0), PPA(1), PPA(2), PPA(3), …}之各自的組合），以供分別指示多個邏輯位址（例如邏輯區塊位址LBA1與邏輯頁面位址{0, 1, 2, 3, …}之各自的組合）與多個實體位址之間的多個位址映射關係。 表二
PBA PPA
PBA(0) PPA(0)
PBA(1) PPA(1)
PBA(2) PPA(2)
PBA(3) PPA(3)
… …
表二繪示了全域邏輯至實體位址映射表120T內的該第一區域邏輯至實體位址映射表的另一範例，其中符號“…”可指示該第一區域邏輯至實體位址映射表的某些表內容被刪除，但是本發明不限於此。與表一所示之範例相比，由於該多個實體位址{{PBA(0), PPA(0)}, {PBA(1), PPA(1)}, {PBA(2), PPA(2)}, {PBA(3), PPA(3)}, …}的秩(rank)可與表一所示之邏輯頁面位址{0, 1, 2, 3, …}相關，因此在表二所示之範例中可刪除欄位“ LPA”，為簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。 表三
PBA PPA
PBA’(0) PPA’(0)
PBA(1) PPA(1)
PBA’(2) PPA’(2)
PBA(3) PPA(3)
… …
表三繪示了全域邏輯至實體位址映射表120T內的該第一區域邏輯至實體位址映射表的再另一範例，其中符號“…”可指示該第一區域邏輯至實體位址映射表的某些表內容被刪除，但是本發明不限於此。與表二所示之範例相比，兩個原始實體位址{PBA(0), PPA(0)}與{PBA(2), PPA(2)}已經分別被更新而成為兩個最新實體位址{PBA’(0), PPA’(0)}與{PBA’(2), PPA’(2)}，舉例來說，於寫入程序期間，記憶體控制器110可記錄表二所示之位置LOC(1)（例如實體位址{PBA(1), PPA(1)}）、位置LOC(2)（例如實體位址{PBA(2), PPA(2)}）以及位置LOC(3)（例如實體位址{PBA(0), PPA(0)}），此外，於針對性保護程序期間，可根據第8圖所示之基於儲存與重新映射的針對性保護控制方案來操作記憶體控制器110，並可記錄表三所示之位置LOC’(2)（例如實體位址{PBA’(2), PPA’(2)}）以及位置LOC’(3)（例如實體位址{PBA’(0), PPA’(0)}），為簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。
第9圖為依據本發明一實施例之該方法的基於重新產生同位碼(parity-code-regeneration-based)的針對性保護控制方案，其中非揮發性記憶體120之資料區域內的實體區塊可以是四層單元區塊，而編程狀態的數量可以等於16，但是本發明不限於此。舉例來說，於針對性保護程序期間，處理儲存資料DATA(2)的步驟可包含有以下操作： (1)記憶體控制器110可自位置LOC(2)讀取儲存資料DATA(2)，其中可藉由一第一同位碼（例如該第一同位碼可嵌入於儲存於位置LOC(2)中的儲存資料DATA(2)）來保護儲存於位置LOC(2)中的儲存資料DATA(2)，在第9圖所示之針對性保護程序中所處理的兩組目標資料之中的上面那組目標資料可作為自位置LOC(2)讀取之儲存資料DATA(2)的範例，而儲存有上面那組目標資料的位置可作為位置LOC(2)的範例； (2)記憶體控制器110可藉由利用錯誤校正碼電路114E來根據自位置LOC(2)讀取的儲存資料DATA(2)以產生一第二同位碼（為簡潔起見，標記為“新同位碼”），並將該第二同位碼（例如該第二同位碼的一隨機化後版本，諸如藉由利用隨機化器電路114R來根據該第二同位碼所產生的隨機化後資料）儲存於非揮發性記憶體120內的另一位置LOC’’(2)中，其中在第9圖所示之針對性保護程序中所產生的兩個新同位碼之中的上面的新同位碼可作為儲存於該另一位置LOC’’(2)之該第二同位碼的範例，而儲存有該上面的新同位碼的位置可作為該另一位置LOC’’(2)的範例；以及 (3)記憶體控制器110可將該另一位置LOC’’(2)記錄於非揮發性記憶體120內的至少一表（例如一個或多個表，諸如全域邏輯至實體位址映射表120T及/或其中的區域邏輯至實體位址映射表）中，以指示該第二同位碼係儲存於該另一位置LOC’’(2)中，其中可另利用儲存於該另一位置LOC’’(2)中的該第二同位碼來保護儲存於位置LOC(2)中的儲存資料DATA(2)； 其中位於該另一位置LOC’’(2)的記憶體單元的記憶體單元計數可能與位於位置LOC(2)的記憶體單元的記憶體單元計數不同，但是本發明不限於此。又例如，於針對性保護程序期間，處理儲存資料DATA(3)的步驟可包含有以下操作： (1)記憶體控制器110可自位置LOC(3)讀取儲存資料DATA(3)，其中可藉由一第三同位碼（例如該第三同位碼可嵌入於儲存於位置LOC(3)中的儲存資料DATA(3)）來保護儲存於位置LOC(3)中的儲存資料DATA(3)，在第9圖所示之針對性保護程序中所處理的兩組目標資料之中的下面那組目標資料可作為自位置LOC(3)讀取之儲存資料DATA(3)的範例，而儲存有下面那組目標資料的位置可作為位置LOC(3)的範例； (2)記憶體控制器110可藉由利用錯誤校正碼電路114E來根據自位置LOC(3)讀取的儲存資料DATA(3)以產生一第四同位碼（為簡潔起見，標記為“新同位碼”），並將該第四同位碼（例如該第四同位碼的一隨機化後版本，諸如藉由利用隨機化器電路114R來根據該第四同位碼所產生的隨機化後資料）儲存於非揮發性記憶體120內的另一位置LOC’’(3)中，其中在第9圖所示之針對性保護程序中所產生的兩個新同位碼之中的下面的新同位碼可作為儲存於該另一位置LOC’’(3)之該第四同位碼的範例，而儲存有該下面的新同位碼的位置可作為該另一位置LOC’’(3)的範例；以及 (3)記憶體控制器110可將該另一位置LOC’’(3)記錄於上述非揮發性記憶體120內的至少一表（例如全域邏輯至實體位址映射表120T及/或其中的區域邏輯至實體位址映射表）中，以指示該第四同位碼係儲存於該另一位置LOC’’(3)中，其中可另利用儲存於該另一位置LOC’’(3)中的該第四同位碼來保護儲存於位置LOC(3)中的儲存資料DATA(3)； 其中位於該另一位置LOC’’(3)的記憶體單元的記憶體單元計數可能與位於位置LOC(3)的記憶體單元的記憶體單元計數不同，但是本發明不限於此。為簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。
根據某些實施例，該第二同位碼的保護能力可大於該第一同位碼的保護能力，並且該第四同位碼的保護能力可大於該第三同位碼的保護能力，其中該第二同位碼的同位碼大小可大於該第一同位碼的同位碼大小，以及該第四同位碼的同位碼大小可大於該第三同位碼的同位碼大小，但是本發明不限於此。根據某些實施例，該第一同位碼與該第二同位碼之組合的保護能力可大於該第一同位碼的保護能力，並且該第三同位碼與該第四同位碼之組合的保護能力可大於該第三同位碼的保護能力。為了簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。 表四
PBA PPA PBA PPA
PBA(0) PPA(0) PBA’’(0) PPA’’(0)
PBA(1) PPA(1)
PBA(2) PPA(2) PBA’’(2) PPA’’(2)
PBA(3) PPA(3)
… …
表四繪示了全域邏輯至實體位址映射表120T內的該第一區域邏輯至實體位址映射表的再另一範例，其中符號“…”可指示該第一區域邏輯至實體位址映射表的某些表內容被刪除，但是本發明不限於此。與表二所示之範例相比，增加了表四的右半部所示之額外欄位“ PBA”與“ PPA”，尤其是，記憶體控制器110可記錄一個或多個額外實體位址（例如實體位址{PBA’’(2), PPA’’(2)}與{PBA’’(0), PPA’’(0)}）以供指示儲存著一個或多個新同位碼（例如該第二同位碼與該第四同位碼）的一個或多個位置。由於記憶體控制器110可將該一個或多個額外實體位址（例如實體位址{PBA’’(2), PPA’’(2)}與{PBA’’(0), PPA’’(0)}）記錄於一個或多個原始實體位址（例如實體位址{PBA(2), PPA(2)}與{PBA(0), PPA(0)}）的旁邊，因此該一個或多個額外實體位址（例如實體位址{PBA’’(2), PPA’’(2)}與{PBA’’(0), PPA’’(0)}）可以與一個或多個相對應的邏輯位址（例如邏輯位址{LBA1, 2}與{LBA1, 0}）相關，舉例來說，於寫入程序期間，記憶體控制器110可記錄如表四左半部所示之位置LOC(1)（例如實體位址{PBA(1), PPA(1)}）、位置LOC(2)（例如實體位址{PBA(2), PPA(2)}）以及位置LOC(3)（例如實體位址{PBA(0), PPA(0)}），此外，於針對性保護程序期間，可根據第9圖所示之基於重新產生同位碼的針對性保護控制方案來操作記憶體控制器110，並可記錄如表四右半部所示之位置LOC’’(2)（例如實體位址{PBA’’(2), PPA’’(2)}）以及位置LOC’’(3)（例如實體位址{PBA’’(0), PPA’’(0)}）。為簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。
第10圖為依據本發明一實施例之該方法的工作流程的第一部分工作流程，而第11圖為依據第10圖所示之實施例的該方法的工作流程的第二部分工作流程，其中節點A與節點B可指示第一部分工作流程（例如步驟S10~S13）與第二部分工作流程（例如步驟S14、S15A、S15B、S16A、S16B、S17A、S17B以及S18）之間的連接。
在步驟S10中，記憶體控制器110可自主機裝置50接收主機命令CMD_H(i)，其中索引i可具有一初始值（例如0；為簡潔起見，標記為“i = 0”），並且當重新進入步驟S10時可以一預定增量（例如1）來遞增（為簡潔起見，標記為“i++”），舉例來說，記憶體控制器110可在第一次進入步驟S10時（例如i = 0）自主機裝置50接收第一主機命令（例如主機命令CMD_H(0)，諸如主機讀取命令），並且可在第二次、第三次…進入步驟S10時（例如i ＞ 0）時自主機裝置50接收複數個第二主機命令（例如主機命令CMD_H(1)、CMD_H(2)等等，諸如與上述主機讀取命令等效的多個主機讀取命令），其中主機命令CMD_H(0)、CMD_H(1)、CMD_H(2)等等之中的任一個主機命令CMD_H(i)可指示要求讀取儲存資料DATA(1)，並且儲存資料DATA(1)係儲存於非揮發性記憶體120內的位置LOC(1)中。
在步驟S11中，因應主機命令CMD_H(i)，記憶體控制器110可將操作命令CMD_OP(i)傳送至非揮發性記憶體120以自非揮發性記憶體120內的位置LOC(1)讀取儲存資料DATA(1)，以供回傳至主機裝置50，舉例來說，在第一次進入步驟S11時（例如i = 0），記憶體控制器110可將第一操作命令（例如操作命令CMD_OP(0)，諸如讀取命令）傳送至非揮發性記憶體120以自非揮發性記憶體120內的位置LOC(1)讀取儲存資料DATA(1)，並在第二次、第三次…進入步驟S11時（例如i ＞ 0）時，分別將複數個第二操作命令（例如操作命令CMD_OP(1)、CMD_OP(2)等等，諸如與上述讀取命令等效的多個讀取命令）傳送至非揮發性記憶體120以自非揮發性記憶體120內的位置LOC(1)讀取儲存資料DATA(1)，以供分別回傳至主機裝置50。
在步驟S12中，記憶體控制器110可監控位置LOC(1)的讀取計數RCNT(1)來判斷LOC(1)的讀取計數RCNT(1)是否達到讀取計數門檻RCNT_Th，其中位置LOC(1)的讀取計數RCNT(1)可記錄於非揮發性記憶體120內的讀取計數表120R中。
在步驟S13中，記憶體控制器110可判斷LOC(1)的讀取計數RCNT(1)是否達到讀取計數門檻RCNT_Th（為簡潔起見，標記為“RCNT(1) ≥ RCNT_Th”），如果是，進入第11圖所示之第二部分工作流程中的步驟S14；如果否，則進入步驟S10。
在步驟S14中，因應位置LOC(1)的讀取計數RCNT(1)達到讀取計數門檻RCNT_Th，記憶體控制器110可判斷位置LOC(1)附近是否僅具有單一相鄰位置（例如單一相鄰位置LOC(j)，諸如位置{LOC(j) | j = 2}），如果是，進入步驟S15A；如果否，則代表存在多個相鄰位置{LOC(j)}（例如位置{LOC(j) | j = 2, 3}），並且進入步驟S15B。
在步驟S15A中，記憶體控制器110可監控位置{LOC(j) | j = 2}的錯誤位元計數{ECNT(j) | j = 2}（例如位置LOC(2)的錯誤位元計數ECNT(2)）以判斷錯誤位元計數{ECNT(j) | j = 2}是否達到錯誤位元計數門檻ECNT_Th。
在步驟S15B中，記憶體控制器110可監控位置{LOC(j) | j = 2, 3}的錯誤位元計數{ECNT(j) | j = 2, 3}（例如位置LOC(2)與LOC(3)之各自的錯誤位元計數ECNT(2)與ECNT(3)）以判斷錯誤位元計數之中{ECNT(j) | j = 2, 3}的任一個錯誤位元計數ECNT(j)是否達到錯誤位元計數門檻ECNT_Th。
在步驟S16A中，記憶體控制器110可判斷錯誤位元計數ECNT(j)（例如錯誤位元計數ECNT(2)）是否達到錯誤位元計數門檻ECNT_Th（為簡潔起見，標記為“ECNT(j) ≥ ECNT_Th?”），如果是，進入步驟S17A；如果否，則進入第10圖所示之第一部分工作流程中的步驟S10。
在步驟S16B中，記憶體控制器110可判斷錯誤位元計數{ECNT(j) | j = 2, 3}之中的任一個錯誤位元計數ECNT(j)是否達到錯誤位元計數門檻ECNT_Th（為簡潔起見，標記為“任一個ECNT(j) ≥ ECNT_Th?”），如果是，進入步驟S17B；如果否，則進入第10圖所示之第一部分工作流程中的步驟S10。
在步驟S17A中，因應錯誤位元計數ECNT(j)（例如錯誤位元計數ECNT(2)）達到錯誤位元計數門檻ECNT_Th，記憶體控制器110可開始進行針對性保護程序以處理位置{LOC(j) | j = 2}的儲存資料{DATA(2) | j = 2}（例如位置LOC(2)的儲存資料DATA(2)），以防止儲存資料{DATA(2) | j = 2}被主機裝置50的至少一讀取行為所損壞，其中上述主機裝置50的至少一讀取行為可包含有傳送主機命令{CMD_H(i)}以讀取位置LOC(1)的儲存資料DATA(1)。
在步驟S17B中，因應錯誤位元計數之中{ECNT(j) | j = 2, 3}的任一個錯誤位元計數ECNT(j)達到錯誤位元計數門檻ECNT_Th，記憶體控制器110可開始進行針對性保護程序以處理位置{LOC(j) | j = 2, 3}的所有儲存資料{DATA(j) | j = 2, 3}（例如位置LOC(2)與LOC(3)之各自的儲存資料DATA(2)與DATA(3)），以防止所有儲存資料{DATA(j) | j = 2, 3}被主機裝置50的至少一讀取行為所損壞，其中上述主機裝置50的至少一讀取行為可包含有傳送主機命令{CMD_H(i)}以讀取位置LOC(1)的儲存資料DATA(1)。
在步驟S18中，於儲存資料DATA(1)的一儲存階段S_Phase(k)期間，記憶體控制器110可持續利用非揮發性記憶體120內的位置LOC(1)來儲存儲存資料DATA(1)，以防止於儲存階段S_Phase(k)期間主機裝置50的至少一讀取行為所造成的任一個資料錯誤，其中儲存階段索引k可以是一正整數，但是本發明不限於此，舉例來說，儲存階段索引k可具有一初始值（例如k = 1），並且可以一預定增量（例如1）來遞增。
為了更好的理解，於儲存階段S_Phase(k)期間藉由持續利用非揮發性記憶體120內的位置LOC(1)來儲存儲存資料DATA(1)，記憶體控制器110可使得位於位置LOC(1)、LOC(2)與LOC(3)的記憶體單元作為一專用區域（例如一四層區域）以供對抗主機裝置50的至少一讀取行為所造成的資料損失，以防止於階段S_Phase(k)期間儲存於任一個其它位置的任一個儲存資料被主機裝置50的至少一讀取行為所損壞，其中位於位置LOC(2)與LOC(3)的記憶體單元可作為位置LOC(1)旁邊的屏障(barrier)來保護專用區域外部的其它記憶體單元（例如位於非揮發性記憶體元件122-n內的其他位置中的其它記憶體單元），但是本發明不限於此。為簡潔起見，對於該實施例的類似內容在此不再重複詳細描述。
為了更好的理解，該方法可藉由第10圖與第11圖所示之工作流程來闡明，但是本發明不限於此，根據某些實施例，一個或多個步驟可於第10圖與第11圖所示之工作流程中增加、刪除或修改，舉例來說，記憶體控制器110可進行以下操作： (1)於儲存資料DATA(1)的儲存階段S_Phase(k)期間，記憶體控制器110可自位置LOC(1)讀取儲存資料DATA(1)以將儲存資料DATA(1)儲存於非揮發性記憶體120內的另一位置LOC’(1)中，以預先準備該另一位置LOC’(1)以作為位置LOC(1)的代替，以供在位於位置LOC(1)的記憶體單元由於主機裝置50的至少一讀取行為而損壞之後，繼續儲存儲存資料DATA(1)；以及 (2)記憶體控制器110可於儲存資料DATA(1)的另一個儲存階段S_Phase(k’)期間持續利用非揮發性記憶體120內的該另一位置LOC’(1)來儲存儲存資料DATA(1)，以於該另一個儲存階段S_Phase(k’)期間防止主機裝置50的至少一讀取行為所造成的任一個資料錯誤； 其中上述主機裝置50的至少一讀取行為可另包含有傳送主機命令{CMD_H(i)}以讀取該另一個位置LOC’(1)的儲存資料DATA(1)，但是本發明不限於此，舉例來說，該另一個儲存階段S_Phase(k’)可以是儲存階段S_Phase(k)的下一個儲存階段S_Phase(k + 1)（例如k’ = k + 1），為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置 50:主機裝置 52:處理器 54:電源供應電路 58, 118:傳輸介面電路 100:記憶體裝置 110:記憶體控制器 112:微處理器 112C:程式碼 112M:唯讀記憶體 114:控制邏輯電路 114E:錯誤校正碼電路 114R:隨機化器電路 116:隨機存取記憶體 116R:暫時讀取計數表 116T:暫時邏輯至實體位址映射表 120:非揮發性記憶體 120R:讀取計數表 120T:全域邏輯至實體位址映射表 122-1~122-N E:非揮發性記憶體元件 PS2D(1) ~PS2D(Ny):電路模組 BL(1) ~BL(Nx):位元線 S(1, 1) ~S(Nx, Ny):次電路模組 MBLS(1, 1) ~MBLS(Nx, Ny):上選取電路 BLS(1) ~BLS(Ny):上選取線 WL(1, 1) ~WL(Ny, Nz):字元線 M(1, 1, 1) ~M(Nx, Ny, Nz):記憶體單元 MSLS(1, 1) ~MSLS(Nx, Ny):下選取電路 SLS(1) ~SLS(Ny):下選取線 SL(1) ~SL(Ny):源極線 Md:上端 Mfg:第一管狀部分架構 Ms:下端 Mcg:第二管狀部分架構 P0~P15:編程狀態 LOC(1), LOC(2), LOC’(2), LOC’’(2), LOC(3), LOC’(3), LOC’’(3):位置 S10, S11, S12, S13, S14, S15A, S15B, S16A, S16B, S17A, S17B, S18:步驟
第1圖為依據本發明一實施例之電子裝置的示意圖。 第2圖為依據本發明一實施例之三維反及閘快閃記憶體的示意圖。 第3圖為依據本發明一實施例之第2圖所示之三維反及閘快閃記憶體的某些部分結構的示意圖。 第4圖為依據本發明一實施例之第2圖所示之三維反及閘快閃記憶體的多個記憶體單元中的一記憶體單元的某些實施細節。 第5圖為依據本發明一實施例之一種用以借助針對性保護控制來進行記憶體裝置之資料管理的方法的儲存控制方案。 第6圖為依據本發明一實施例之該方法的針對性保護控制方案。 第7圖為在第5圖所示之儲存控制方案應用於第1圖所示之記憶體裝置的情況下，非揮發性記憶體的資料區域內至少一實體區塊的編程狀態分配的一範例，其中為了更好的理解，某個編程狀態之編程狀態分配相對於時間來說變得更糟的一範例繪示於第7圖的左半部。 第8圖為依據本發明一實施例之該方法的基於儲存與重新映射的針對性保護控制方案。 第9圖為依據本發明一實施例之該方法的基於重新產生同位碼的針對性保護控制方案。 第10圖為依據本發明一實施例之該方法的工作流程的第一部分工作流程。 第11圖為依據第10圖所示之實施例的該方法的工作流程的第二部分工作流程。
S10,S11,S12,S13:步驟

Claims (16)

  1. 一種借助針對性保護控制來進行一記憶體裝置的資料管理的方法，該方法係應用於該記憶體裝置的一記憶體控制器，該記憶體裝置包含有該記憶體控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該方法包含有： 自一主機裝置接收一第一主機命令，其中該第一主機命令指示要求讀取第一儲存資料，以及該第一儲存資料係儲存於該非揮發性記憶體內的一第一位置中； 因應該第一主機命令，將一第一操作命令傳送至該非揮發性記憶體以自該非揮發性記憶體內的該第一位置讀取該第一儲存資料，以供回傳至該主機裝置； 監控該第一位置的一讀取計數以判斷該第一位置的該讀取計數是否達到一讀取計數門檻，其中該第一位置的該讀取計數係記錄於該非揮發性記憶體內的一讀取計數表中； 因應該第一位置的該讀取計數達到該讀取計數門檻，監控該非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷該至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中該至少一其它位置包含有該非揮發性記憶體內的一第二位置，以及該其它儲存資料包含有儲存於該第二位置中的第二儲存資料；以及 因應該至少一錯誤位元計數達到該錯誤位元計數門檻，開始進行一針對性保護程序來處理該第二儲存資料，以防止該第二儲存資料被該主機裝置的至少一讀取行為所損壞，其中該主機裝置的該至少一讀取行為包含有傳送該第一主機命令以讀取該第一儲存資料。
  2. 如申請專利範圍第1項所述之方法，其中該第一位置的該讀取計數係因應該主機裝置的該至少一讀取行為而更新；以及該方法另包含有： 自該主機裝置接收複數個第二主機命令，其中該複數個第二主機命令之中的每一個第二主機命令指示要求讀取該第一儲存資料；以及 因應該複數個第二主機命令，將複數個第二操作命令傳送至該非揮發性記憶體以分別自該非揮發性記憶體內的該第一位置讀取該第一儲存資料，以供分別回傳至該主機裝置； 其中該主機裝置的該至少一讀取行為另包含有傳送該複數個第二主機命令以讀取該第一儲存資料多次。
  3. 如申請專利範圍第2項所述之方法，其中因應該主機裝置的該至少一讀取行為，該第一位置的該讀取計數達到該讀取計數門檻。
  4. 如申請專利範圍第1項所述之方法，其中該第二位置與該至少一非揮發性記憶體元件之中的一第一非揮發性記憶體元件內的該第一位置彼此相鄰。
  5. 如申請專利範圍第1項所述之方法，其中該第一位置對應於一組第一記憶體單元，該組第一記憶體單元係透過該至少一非揮發性記憶體元件之中的一第一非揮發性記憶體元件內的一第一字元線來存取，該第二位置對應於一組第二記憶體單元，該組第二記憶體單元係透過該第一非揮發性記憶體元件內的一第二字元線來存取，以及在該第一非揮發性記憶體元件內的所有字元線之中，該第一字元線與該第二字元線彼此相鄰。
  6. 如申請專利範圍第1項所述之方法，其中該至少一其它位置另包含有該非揮發性記憶體內的一第三位置，以及該其它儲存資料另包含有儲存於該第三位置中的第三儲存資料；以及開始進行該針對性保護程序來處理該第二儲存資料，以防止該第二儲存資料被該主機裝置的該至少一讀取行為所損壞的步驟另包含有： 因應該第一位置的該讀取計數達到該讀取計數門檻，開始進行該針對性保護程序來處理該第二儲存資料以及該第三儲存資料，以防止該第二儲存資料與該第三儲存資料被該至少一讀取行為所損壞。
  7. 如申請專利範圍第6項所述之方法，其中該第二位置與該第三位置皆與該至少一非揮發性記憶體元件之中的一第一非揮發性記憶體元件內的該第一位置彼此相鄰。
  8. 如申請專利範圍第6項所述之方法，其中該第一位置對應於一組第一記憶體單元，該組第一記憶體單元係透過該至少一非揮發性記憶體元件之中的一第一非揮發性記憶體元件內的一第一字元線所存取，該第二位置對應於一組第二記憶體單元，該組第二記憶體單元係透過該第一非揮發性記憶體元件內的一第二字元線所存取，該第三位置對應於一組第三記憶體單元，並且該組第三記憶體單元係透過該第一非揮發性記憶體元件內的一第三字元線來存取；以及在該第一非揮發性記憶體元件內的所有字元線之中，該第一字元線與該第二字源線彼此相鄰，並且該第一字元線與該第三字元線彼此相鄰。
  9. 如申請專利範圍第1項所述之方法，其中於該針對性保護程序的期間，處理該第二儲存資料的步驟包含有： 自該第二位置讀取該第二儲存資料；以及 將自該第二位置讀取的該第二儲存資料儲存至該非揮發性記憶體內的另一第二位置中，以防止儲存於該另一第二位置中的該第二儲存資料被該主機裝置的該至少一讀取行為所損壞。
  10. 如申請專利範圍第9項所述之方法，其中將自該第二位置讀取的該第二儲存資料儲存至該非揮發性記憶體內的該另一第二位置中，以防止儲存於該另一第二位置中的該第二儲存資料被該主機裝置的該至少一讀取行為所損壞的步驟另包含有： 將自該第二位置讀取的該第二儲存資料儲存至該非揮發性記憶體內的該另一第二位置中，以防止儲存於該另一第二位置中的該第二儲存資料被該主機裝置的該至少一讀取行為所損壞，藉此允許儲存於該第二位置中的該第二儲存資料被該主機裝置的該至少一讀取行為所損壞； 其中於該針對性保護程序的期間，處理該第二儲存資料的步驟另包含有： 在自該第二位置讀取的該第二儲存資料被儲存於該另一第二位置中之後，更新該非揮發性記憶體內的至少一位址映射表以使得儲存於該第二位置中的該第二儲存資料變成無效資料。
  11. 如申請專利範圍第1項所述之方法，其中於該針對性保護程序的期間，處理該第二儲存資料的步驟包含有： 自該第二位置讀取該第二儲存資料，其中儲存於該第二位置的該第二儲存資料係藉由一第一同位碼來保護； 根據自該第二位置讀取的該第二儲存資料來產生一第二同位碼，並將該第二同位碼儲存於該非揮發性記憶體內的另一第二位置中；以及 將該另一第二位置記錄於該非揮發性記憶體內的至少一表中，以指示該第二同位碼係儲存於該另一第二位置中，其中儲存於該第二位置中的該第二儲存資料另藉由儲存於該另一第二位置中的該第二同位碼來保護。
  12. 如申請專利範圍第1項所述之方法，另包含有： 於該第一儲存資料的一第一儲存階段期間持續利用該非揮發性記憶體內的該第一位置來儲存該第一儲存資料，以於該第一儲存階段期間防止該主機裝置的該至少一讀取行為所造成的任一資料錯誤。
  13. 如申請專利範圍第12項所述之方法，另包含有： 於該第一儲存資料的該第一儲存階段期間自該第一位置讀取該第一儲存資料以將該第一儲存資料儲存至該非揮發性記憶體內的另一第一位置中，以預先準備該另一第一位置來作為該第一位置的代替；以及 於該第一儲存資料的一第二儲存階段期間持續利用該非揮發性記憶體內的該另一第一位置來儲存該第一儲存資料，以於該第二儲存階段期間防止該主機裝置的該至少一讀取行為所造成的任一資料錯誤。
  14. 一種記憶體裝置，包含有： 一非揮發性記憶體，用以儲存資訊，其中該非揮發性記憶體包含有至少一非揮發性記憶體元件；以及 一記憶體控制器，耦接於該非揮發性記憶體，並且用以控制該記憶體裝置的操作，其中該記憶體控制器包含有： 一處理電路，用以根據來自一主機裝置的複數個主機命令來控制該記憶體控制器，以允許該主機裝置透過該記憶體控制器來存取該非揮發性記憶體； 其中： 該記憶體控制器自該主機裝置接收一第一主機命令，其中該第一主機命令指示要求讀取第一儲存資料，以及該第一儲存資料係儲存於該非揮發性記憶體內的一第一位置中； 因應該第一主機命令，該記憶體控制器將一第一操作命令傳送至該非揮發性記憶體以自該非揮發性記憶體內的該第一位置讀取該第一儲存資料，以供回傳至該主機裝置； 該記憶體控制器監控該第一位置的一讀取計數以判斷該第一位置的該讀取計數是否達到一讀取計數門檻，其中該第一位置的該讀取計數係記錄於該非揮發性記憶體內的一讀取計數表中； 因應該第一位置的該讀取計數達到該讀取計數門檻，該記憶體控制器監控該非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷該至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中該至少一其它位置包含有該非揮發性記憶體內的一第二位置，以及該其它儲存資料包含有儲存於該第二位置中的第二儲存資料；以及 因應該至少一錯誤位元計數達到該錯誤位元計數門檻，該記憶體控制器開始進行一針對性保護程序來處理該第二儲存資料，以防止該第二儲存資料被該主機裝置的至少一讀取行為所損壞，其中該主機裝置的該至少一讀取行為包含有傳送該第一主機命令以讀取該第一儲存資料。
  15. 一種電子裝置，其包含有申請專利範圍第14項所述之記憶體裝置，並且另包含有： 該主機裝置，耦接於該記憶體裝置，其中該主機裝置包含有： 至少一處理器，用以控制該主機裝置的操作；以及 一電源供應電路，耦接於該至少一處理器，並且用以提供電源給該至少一處理器以及該記憶體裝置； 其中該記憶體裝置提供儲存空間給該主機裝置。
  16. 一種記憶體裝置的記憶體控制器，該記憶體裝置包含有該記憶體控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該記憶體控制器包含有： 一處理電路，用以根據來自一主機裝置的複數個主機命令來控制該記憶體控制器，以允許該主機裝置透過該記憶體控制器來存取該非揮發性記憶體； 其中： 該記憶體控制器自該主機裝置接收一第一主機命令，其中該第一主機命令指示要求讀取第一儲存資料，以及該第一儲存資料係儲存於該非揮發性記憶體內的一第一位置中； 因應該第一主機命令，該記憶體控制器將一第一操作命令傳送至該非揮發性記憶體以自該非揮發性記憶體內的該第一位置讀取該第一儲存資料，以供回傳至該主機裝置； 該記憶體控制器監控該第一位置的一讀取計數以判斷該第一位置的該讀取計數是否達到一讀取計數門檻，其中該第一位置的該讀取計數係記錄於該非揮發性記憶體內的一讀取計數表中； 因應該第一位置的該讀取計數達到該讀取計數門檻，該記憶體控制器監控該非揮發性記憶體內的至少一其它位置之其它儲存資料的至少一錯誤位元計數，以判斷該至少一錯誤位元計數是否達到一錯誤位元計數門檻，其中該至少一其它位置包含有該非揮發性記憶體內的一第二位置，以及該其它儲存資料包含有儲存於該第二位置中的第二儲存資料；以及 因應該至少一錯誤位元計數達到該錯誤位元計數門檻，該記憶體控制器開始進行一針對性保護程序來處理該第二儲存資料，以防止該第二儲存資料被該主機裝置的至少一讀取行為所損壞，其中該主機裝置的該至少一讀取行為包含有傳送該第一主機命令以讀取該第一儲存資料。
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