TW202401961A - 具有ｎ通道高側開關的高電壓切換調節器後補 - Google Patents

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Abstract

一種電路。在一態樣中，該電路包括：一功率輸入端子及一輸出端子；一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中，該高側電路包括第一複數個串聯連接的開關；及一低側電路，該低側電路耦接在該輸出端子與接地之間，其中，該低側電路包括第二複數個串聯連接的開關，其中，該功率輸入端子與該輸出端子之間的一第一電壓分佈在該第一複數個串聯連接的開關上，其中，該輸出端子與該接地之間的一第二電壓分佈在該第二複數個串聯連接的開關上。在另一態樣中，該高側電路及該低側電路經配置以將施加至該第一複數個開關及該第二複數個開關中之各者的一最大電壓限制為在該功率輸入端子處的一電壓的一分率。

Description

具有N通道高側開關的高電壓切換調節器
相關申請案的交互參考
本申請案主張於2022年3月7日提出申請的名稱為「具有N通道高側開關的高電壓切換調節器(High Voltage Switching Regulator With N-Channel High-Side Switches)」的美國臨時專利申請案序號第63/317,460號之優先權，其全文出於所有目的以引用方式併入本文中。
所描述的實施例大致上係關於電壓調節器，且更具體地，本實施例係關於高電壓切換調節器。
當今消費者可獲得各種各樣的電子裝置。此等裝置中之許多具有由經調節低電壓DC電源供電之積體電路。此等低電壓電源經常是由使用來自電池或另一電源之較高電壓輸入之專用功率轉換器電路所產生。在一些應用中，專用功率轉換器電路可為電子裝置之最大功率耗散組件中之一者，且有時可比其供電之積體電路佔據更多空間。隨著電子裝置變得更複雜及更緊湊，需要更高效的功率轉換器電路。
在一些實施例中，揭示了一種電路。該電路包括：一功率輸入端子及一輸出端子；一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中，該高側電路包括第一複數個串聯連接的開關；及一低側電路，該低側電路耦接在該輸出端子與接地之間，其中，該低側電路包括第二複數個串聯連接的開關，其中，該功率輸入端子與該輸出端子之間的一第一電壓分佈在該第一複數個串聯連接的開關上，其中，該輸出端子與該接地之間的一第二電壓分佈在該第二複數個串聯連接的開關上。
在一些實施例中，該高側電路及該低側電路經配置以將施加至該第一複數個開關中之各者及該第二複數個開關中之各者的一最大電壓限制為在該功率輸入端子處的一電壓的一分率。
在一些實施例中，該分率的值為1/3或更小。
在一些實施例中，該第一複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
在一些實施例中，該第二複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
在一些實施例中，該電路進一步包括一第一自舉電路，該第一自舉電路經配置成由一第一對自舉控制開關所控制，該第一對自舉控制開關使該第一自舉電路選擇性地在一充電組態與一放電組態之間轉換，該充電組態為該第一自舉電路充電，該放電組態提供用於導通該第一複數個串聯連接的開關中的一第二開關的電荷。
在一些實施例中，揭示了一種電路。該電路包括：一功率輸入端子及一輸出端子；一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中該高側電路包括第一複數個串聯連接的開關；一低側電路，該低側電路耦接在該輸出端子與接地之間，其中該低側電路包括第二複數個串聯連接的開關；及一高側驅動器電路，該高側驅動器電路連接至該第一複數個串聯連接的開關中的一第一開關的一閘極端子；其中，該第一複數個串聯連接的開關中的一第二開關的一閘極端子通過一第一自舉電容器連接至該第一複數個串聯連接的開關中的該第一開關的一汲極端子。
在一些實施例中，該電路進一步包括一低側驅動器電路，該低側驅動器電路連接至該第二複數個串聯連接的開關中的一第一開關的一閘極端子。
在一些實施例中，該第二複數個串聯連接的開關中的一第二開關的一閘極端子通過一第二自舉電容器連接至該第二複數個串聯連接的開關中的該第一開關的一汲極端子。
在一些實施例中，該高側電路及該低側電路經配置以將施加至該第一複數個串聯連接的開關中之各者及該第二複數個串聯連接的開關中之各者的一最大電壓限制為在該功率輸入端子處的一電壓的一分率。
在一些實施例中，該電路進一步包括一第一自舉電路，該第一自舉電路經配置成由一第一對自舉控制開關所控制，該第一對自舉控制開關使該第一自舉電路選擇性地在一充電組態與一放電組態之間轉換，該充電組態為該第一自舉電路充電，該放電組態提供用於導通該第一複數個串聯連接的開關中的該第二開關的電荷。
在一些實施例中，揭示了一種電路。該電路包括：一功率輸入端子及一輸出端子；一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中該高側電路包括第一複數個串聯連接的開關；一低側電路，該低側電路耦接在該輸出端子與接地之間，其中該低側電路包括第二複數個串聯連接的開關；且其中，該功率輸入端子與該輸出端子之間的一第一電壓分佈在該第一複數個串聯連接的開關上；其中，該輸出端子與該接地之間的一第二電壓分佈在該第二複數個串聯連接的開關上；一高側驅動器電路，該高側驅動器電路連接至該第一複數個串聯連接的開關中的一第一開關的一閘極端子；其中，該第一複數個串聯連接的開關中的一第二開關的一閘極端子通過一第一自舉電容器連接至該第一複數個串聯連接的開關中的該第一開關的一汲極端子。
本文中所揭示的電路及相關技術大致上係關於電壓調節器。更特定而言，本文中所揭示的電路、裝置及相關技術係關於串聯堆疊的直流至直流(DC-DC)電壓調節器。在一些實施例中，串聯堆疊的DC-DC電壓調節器可採用在短通道互補金屬氧化物半導體(CMOS)製程中形成的開關，然而仍可使用任何其他合適類型的半導體開關且其等在本揭露的範圍內。在各種實施例中，開關可包括N通道金屬氧化物半導體電晶體(NMOS)。在一些實施例中，串聯堆疊的DC-DC電壓調節器可以是將疊接(cascode)NMOS電晶體用於高側開關及低側開關兩者的一降壓轉換器。與使用PMOS電晶體的電壓調節器相比，使用NMOS電晶體作為高側開關可使得電壓調節器能夠在相對寬的輸入電壓範圍內操作。此外，與使用PMOS電晶體的電壓調節器相比，使用NMOS電晶體可允許相對較高的操作效率，因為與其PMOS對應物相比，NMOS電晶體具有相對較高的通道遷移率及相對較低的臨限電壓。
在一些實施例中，揭示了可實現串聯堆疊的NMOS電壓調節器中的電壓應力平衡的電路及相關技術。電壓應力平衡可允許功率輸入電壓跨若干NMOS電晶體分佈，使得單個電晶體可受到相對較低的電壓，這些相對較低的電壓完全處於其操作的安全操作區域(safe operating area, SOA)內。在各種實施例中，揭示了一種用於自驅動堆疊式NMOS電晶體中的一些NMOS電晶體的方法，其中電壓調節器自身經配置以驅動該等堆疊式NMOS電晶體中的一些NMOS電晶體。以此方式，可無需對NMOS電晶體使用單獨的驅動器，從而得到相對較高的電壓調節器的操作效率。在一些實施例中，可在堆疊式NMOS電壓調節器中採用自舉電容器以提供對堆疊式NMOS電晶體中的一些NMOS電晶體的驅動。此外，可使用堆疊式NMOS電晶體來執行對自舉電容器的電荷的補充。這可導致功率損耗減少，使得電壓調節器的整體操作效率得到改善。本文中所描述之各種發明性實施例包含方法、製程、系統、裝置及類似者。
現將相對於附圖描述若干例示性實施例，其形成本發明的一部分。以下說明僅提供實施例，且並不希望限制本揭露之範疇、適用性或組態。實際上，實施例之隨後說明將向所屬技術領域中具有通常知識者提供用於實施一或多個實施例之啟發性說明。應理解，可對元件之功能及配置進行各種改變而不脫離本揭露之精神及範疇。在以下說明中，出於解釋之目的，闡述特定細節以便提供對某些發明性實施例之透徹理解。然而，將顯而易見的是，可在無此等特定細節之情況下實踐各種實施例。圖式及說明不意欲為限制性的。本文中使用詞語「實例」或「例示性」是用來表示「充當實例、示例或說明」。本文中描述為「例示性」或「實例」的任何實施例或設計非必然被解讀為比其他實施例或設計較佳或有利。
圖1繪示根據本揭露的實施例的串聯堆疊的DC-DC電壓調節器電路100。電壓調節器電路100可在一輸入節點102處接收一輸入電壓Vin並且在一輸出節點158處提供一輸出電壓Vo。電壓調節器電路100可包括一高側區段，該高側區段可包括以串聯堆疊組態連接的一第一NMOS電晶體104、一第二NMOS電晶體124以及一第三NMOS電晶體144。電壓調節器電路100可進一步包括一低側區段，該低側區段可包括以串聯堆疊組態連接的一第四NMOS電晶體164、一第五NMOS電晶體186以及一第六NMOS電晶體190。在一些實施例中，可在高側區段及低側區段中之各者中使用四個或更多個堆疊式NMOS電晶體。電壓調節器電路100的操作電壓可大於堆疊中所使用的個別NMOS電晶體的崩潰電壓的值的三倍。如受益於本揭露的所屬技術領域中具有通常知識者所瞭解的，電壓調節器電路100的操作電壓可更高，這取決於所使用的堆疊式電晶體的數量。
第一NMOS電晶體104可具有一汲極106、一閘極108及一源極110。第一NMOS電晶體104的汲極106可連接至輸入節點102。第二NMOS電晶體124可具有一汲極122、一閘極126及一源極128。第一NMOS電晶體104的源極110可在節點119處連接至第二NMOS電晶體124的汲極122。第三NMOS電晶體144可具有一汲極142、一閘極146及一源極148。第二NMOS電晶體124的源極128可在節點138處連接至第三NMOS電晶體144的汲極142。第三NMOS電晶體144的源極可連接至具有電壓Vx的一中間節點156。
第四NMOS電晶體164可具有一汲極166、一閘極170及一源極168。第四NMOS電晶體164的汲極166可連接至中間節點156。第五NMOS電晶體186可具有一汲極185、一閘極188及一源極187。第四NMOS電晶體164的源極168可在節點145處連接至第五NMOS電晶體186的汲極185。第六NMOS電晶體190可具有一汲極189、一閘極192及一源極191。第五NMOS電晶體186的源極187可在節點147處連接至第六NMOS電晶體190的汲極189。第六NMOS電晶體190的源極可連接至一接地節點195。
電壓調節器電路100可進一步包括連接在輸出節點158與中間節點156之間的一電感器159。一輸出電容器160可連接在輸出節點158與接地節點195之間。一負載電阻器162可連接在輸出節點158與接地節點195之間。電壓調節器電路100可包括一第一驅動器150及一第二驅動器193。第一驅動器150的一功率節點可連接至一節點130，並且第一驅動器150的一低節點可連接至中間節點156。高側驅動器的一輸入節點152可由一控制信號高側導通(HS_ON)驅動，並且第一驅動器150的一輸出端可連接至第三NMOS電晶體144的閘極146。第二驅動器193的一功率節點可連接至一節點180，並且第二驅動器193的一低節點可連接至接地節點195。低側驅動器的一輸入節點194可由一控制信號低側導通(LS_ON)驅動，並且第二驅動器193的一輸出端可連接至閘極192。在一些實施例中，一控制器（未圖示）可產生控制信號HS_ON及LS_ON。電壓調節器電路100可分別使用第一驅動器150及第二驅動器193進行操作，以驅動其六個NMOS電晶體中的兩個NMOS電晶體，而其他四個NMOS電晶體可以是自驅動的。以此方式，可節省功率，從而使得電壓調節器電路100的操作效率相對較高。所揭示的自驅動方法包括使用自舉開關及電容器將各別NMOS電晶體的端子（閘極、源極、汲極）處的電壓設置為期望值，而不使用驅動器來驅動NMOS電晶體。下面在圖3及圖4中進一步描述這種自驅動方法。
電壓調節器電路100可進一步包括一第一自舉電容器140、一第二自舉電容器120及一第三自舉電容器139。電壓調節器電路100可包括連接在節點112與節點118之間的一第一自舉開關114、連接在節點119與節點118之間的一第二自舉開關116、連接在節點130與節點136之間的一第三自舉開關132、連接在節點138與節點136之間的一第四自舉開關134、連接在節點172與節點176之間的一第五自舉開關174以及連接在節點172與節點180之間的一第六自舉開關178。節點118可連接至電壓VDMH。在一些實施例中，電壓VDMH可以是具有值2V in/3的DC電壓。節點136可連接至電壓VDML。在一些實施例中，電壓VDML可以是具有值V in/3的DC電壓。節點176可連接至電壓VDMH並且節點180可連接至電壓VDML。如受益於本揭露的所屬技術領域中具有通常知識者所瞭解的，可使用用於VDMH及VDML的其他合適電壓值。
電壓調節器電路100可進一步包括產生產生器一時脈信號197（Φ 1）的一第一時脈電路196及產生一時脈信號199（Φ 2）的一第二時脈產生器電路198。Φ 1可用於驅動第一自舉開關114、第二自舉開關116、第三自舉開關132、第四自舉開關134以及第六自舉開關178。Φ 2可用於驅動第五自舉開關174。在一些實施例中，第一時脈產生器電路196可從一控制器（未圖示）接收控制信號並且基於所接收的控制信號產生Φ 1。在各種實施例中，第二時脈產生器電路198可從一控制器（未圖示）接收控制信號並且基於所接收的控制信號產生Φ 2。
圖2繪示可用於操作圖1所示的電壓調節器電路100的信號HS_ON、LS_ON、Φ 1及Φ 2的時序圖200。如圖2所示，在第一時間段202期間，HS_ON及Φ 2信號為高，而LS_ON及Φ 1信號為低。在第二時間段204期間，HS_ON及Φ 2信號為低，而LS_ON及Φ 1信號為高。Φ 2可經產生，使得其在HS_ON變高之後變高，並且在HS_ON變低之前變低。Φ 2與HS_ON之間的定時差(timing difference)可相對較小。例如，如果HS_ON保持為高達5 ns，則Φ 2與HS_ON之間的定時差可在0.2 ns至0.3 ns的範圍內。Φ 1可經產生，使得其在LS_ON變低之前變低，並且在LS_ON變高之後變高。Φ 1與LS_ON之間的定時差可相對較小。例如，如果LS_ON保持為低達6 ns，則Φ 1與LS_ON之間的定時差可在0.2 ns至0.3 ns的範圍內。受益於本揭露的所屬技術領域中具有通常知識者將瞭解，可使用HS_ON及LS_ON的其他合適的持續時間，並且可使用Φ 2與HS_ON之間以及Φ 1與LS_ON之間的其他合適的時間差。
圖3繪示在圖2所示的第一時間段202期間圖1所示的電壓調節器電路100的等效電路300。如圖3所示，描述了根據本揭露的實施例的在HS_ON及Φ 2信號為高而LS_ON及Φ 1信號為低的第一時間段202期間電壓調節器電路100的操作。同時參考圖1、圖2及圖3，通過第一驅動器150將HS_ON施加至第三NMOS電晶體144的閘極146，並且由於HS_ON為高，第三NMOS電晶體144被導通，從而將節點138拉至與Vx相同的電壓。如下文進一步詳細描述的，跨第一自舉電容器140、第二自舉電容器120及第三自舉電容器139中各者的電壓可具有值Vin/3，因此NMOS電晶體124的閘極至源極電壓為Vin/3。因此，NMOS電晶體124為導通。因此，節點119經下拉至與Vx相同的電壓。因此，第一NMOS電晶體104為導通，因為其閘極至源極電壓的值與跨第二自舉電容器120的電壓相同（即，Vin/3）。因此，所有三個NMOS電晶體104、124及144為導通，從而導致Vx經上拉至與Vin相同的電壓。導通這三個NMOS電晶體104、124及144的閘極電荷是從第一自舉電容器140及第二自舉電容器120汲取的。這三個NMOS電晶體104、124及144的閘極電壓比Vin高出值Vin/3，即，這三個NMOS電晶體中各者的閘極電壓為4Vin/3。
在第一時間段202期間，由於LS_ON信號為低，低側區段NMOS電晶體164、186及190為斷開。為了使電壓Vx均等地分佈在低側區段NMOS電晶體164、186及190的汲極至源極上，NMOS電晶體164的閘極170可通過第五自舉開關174耦接至VDMH，因為Φ 2為高，因此在該時間段期間第五自舉開關174為導通。以此方式，可將節點172處的電壓設置為一已知電壓。此外，可設置節點147處的電壓，因為節點172處的電壓是已知的並且節點147通過第三自舉電容器139連接至節點172。
圖4繪示在圖2所示的第二時間段204期間，圖1所示的電壓調節器電路100的等效電路400。如圖4所示，描述了根據本揭露的實施例的在HS_ON及Φ 2信號為低而LS_ON及Φ 1信號為高的第二時間段204期間電壓調節器電路100的操作。同時參考圖1、圖2及圖4，通過第二驅動器193將LS_ON施加至第六NMOS電晶體190的閘極192，並且由於LS_ON為高，第六NMOS電晶體190為導通。第五NMOS電晶體186也為導通，因為其閘極188連接至具有值Vin/3的VDML，並且其經第六電晶體190下拉的源極187處於接地狀態。第四NMOS電晶體164也為導通，因為其閘極170通過由於Φ 1為高而為導通的第六自舉開關178連接至VDML，並且其經第五電晶體186下拉的源極168處於接地狀態。第三自舉電容器139的電荷可通過第六自舉開關178及第六NMOS電晶體190進行補充，使得它可將其電壓維持在或實質上維持在VDML = Vin/3。
在第二時間段204期間，在高側區段中，因為Φ 1為高，第一自舉開關114、第二自舉開關116、第三自舉開關132及第四自舉開關134分別為導通。由於第三自舉開關132為導通，因此可從VDML補充第一自舉電容器140的電荷。由於第一自舉開關114為導通，因此可從VDMH補充第二自舉電容器120的電荷。因此，跨第一自舉電容器140及跨第二自舉電容器120的電壓值處於或實質上處於Vin/3。第二自舉開關116及第四自舉開關134可分別用於將節點119及節點138處的電壓分別設置為2Vin/3及Vin/3。以此方式，可在第一NMOS電晶體104、第二NMOS電晶體124及第三NMOS電晶體144之間均等地分配電壓應力。
在一些實施例中，相比於低側區段，可在高側區段中使用更高數量的自舉開關，以便在NMOS電晶體的汲極至源極之間均等地分配電壓應力，因為相比於低側區段中的閘極電壓，108、126以及146處的閘極電壓可經歷相對更高的電壓擺動，例如高至4Vin/3。因此，在高側區段中的NMOS電晶體的開關節點（包括汲極及源極）之間可存在相對較多的電荷共享。因此，第二自舉開關116及第四自舉開關134可分別用於平衡高側區段中的電壓應力。
圖5A繪示根據本揭露的實施例的電路100的第一自舉開關114及第二自舉開關116的示意圖。如圖5A所示，第一自舉開關114可包括串聯連接的NMOS電晶體502及504。第二自舉開關116可包括NMOS電晶體506。NMOS電晶體502、504及506可使用薄氧化物短通道MOSFET來實現。以此方式，可節省晶粒面積並且可減少功率損耗。NMOS電晶體502、504及506的崩潰電壓可以為Vin/3。如受益於本揭露的所屬技術領域中具有通常知識者所瞭解的，可使用NMOS電晶體502、504及506的崩潰電壓的其他合適值以及其他合適的開關類型及組態。
在所繪示的實施例中，第一自舉開關114可包括兩個NMOS電晶體502及504之一堆疊，因為節點112可具有在VDMH (2Vin/3)與4Vin/3之間的電壓擺動，總電壓應力為2Vin/3。NMOS電晶體502的一閘極可連接至Vin，以便限制NMOS電晶體502及504上的電壓應力。第二自舉開關116可包括單個NMOS電晶體506，因為節點119可具有在VDMH(2Vin/3)與Vin之間的電壓擺動，總電壓應力為Vin/3。
NMOS電晶體504及506可由節點520處的電壓控制。由於節點520處的電壓可能在兩個DC電壓位準之間擺動，因此可使用一第一DC位準偏移器500以自接收自一控制器的信號產生節點520處的電壓，其中所接收的信號一般可具有在0 V與Vin/3之間的值。如受益於本揭露的所屬領域中具有通常知識者所瞭解的，可使用用於所接收的信號的其他合適值。
圖5B繪示根據本揭露的實施例的電路100的第三自舉開關132及第四自舉開關134的示意圖。如圖5B所示，第三自舉開關132可包括串聯連接的NMOS電晶體516、508及510。第四自舉開關134可包括串聯連接的NMOS電晶體514及512。在所繪示的實施例中，第三自舉開關132可包括三個NMOS電晶體516、508及510之一堆疊，因為節點130可具有在VDMHL (Vin/3)與4Vin/3之間的電壓擺動，總電壓應力為Vin。NMOS電晶體508的一閘極可連接至VDMH，以便將NMOS電晶體510上的電壓應力限制為小於Vin/3。NMOS電晶體516的一閘極可連接至節點119。節點119的變化可與節點130類似。以此方式，當高側區段為斷開時，可將NMOS電晶體516上的電壓應力限制為小於Vin/3。當高側區段為導通時，節點119處於Vin，從而將NMOS電晶體516及508上的電壓應力限制為小於Vin/3。
如圖5B所示，第四自舉開關134可包括串聯連接的NMOS電晶體514及512。NMOS電晶體514的一閘極可連接至VDMH。以此方式，可將NMOS電晶體514及512上的電壓應力限制為小於Vin/3。節點522處的電壓控制NMOS電晶體510及512的閘極。一第二位準偏移器518可在節點522處產生電壓以在VDML與VDMH之間擺動。
圖6繪示根據本揭露的實施例的電路100的第五自舉開關174及第六自舉開關178的示意圖。如圖6所示，第五自舉開關174可包括一PMOS電晶體602，而第六自舉開關178可包括一NMOS電晶體604。單個薄氧化物MOSFET可用於第五自舉開關及第六自舉開關中之各者，因為節點172可在2Vin/3與Vin/3之間擺動。PMOS電晶體602的閘極610處的電壓可由一第三位準偏移器606產生，其中PMOS電晶體602的閘極610處的電壓可在VDMH與VDML之間擺動。NMOS電晶體604的閘極612處的控制電壓可由一第四位準偏移器608產生，其中NMOS電晶體604的閘極612處的電壓可在VDMH與VDML之間擺動。
受益於本揭露的所屬技術領域中具有通常知識者將理解，可存在控制電路100中的開關以便在開關之間均等地分配電壓應力從而保持開關在其安全操作區域(SOA)內操作的替代方法。所屬技術領域中具有通常知識者將進一步理解，可使用控制電路100中的開關的替代方法，以便優化輕負載效率，或使面積最小化，及/或者使電磁干擾(EMI)最小化，並且此類方法在本揭露的範圍內。具體地，儘管在本文已經描述了展示特定的開關數量及組態的實例，但是應當理解，這些圖僅用於例示性目的，並且其他實施例可採用更少數量或更多數量的開關，以將開關維持在其SOA內。
儘管本文關於串聯堆疊的DC-DC電壓調節器電路的一個特定組態描述及繪示了串聯堆疊的DC-DC電壓調節器電路，但是本揭露的實施例可適合與DC-DC電壓調節器的其他組態一起使用。
在一些實施例中，所描述的開關可由矽或任何其他合適的半導體材料形成。在各種實施例中，圖1、圖5A、圖5B及圖6中所揭示的MOSFET可全部形成於一個單個晶粒阱內及/或單個單塊晶粒上。在一些實施例中，所揭示的串聯堆疊的DC-DC電壓調節器電路（包括電晶體及控制電路系統）可單塊地整合至一單個晶粒上。在各種實施例中，高側區段及低側區段可形成於單獨的、各別的、個體晶粒上。在一些實施例中，高側區段及低側區段與控制電路以及其任何組合可群組地形成於單獨的晶粒上，例如，高側區段及低側區段可形成於一單個晶粒上，而控制電路可形成於一單獨的晶粒上，或者高側區段及低側區段可形成於與控制電路相同的晶粒上。在各種實施例中，高側區段及低側區段以及控制電路可全部整合至一個電子封裝中，例如但不限於整合至四側扁平無引腳(quad-flat no-lead, QFN)封裝中，或整合至雙側扁平無引腳(dual-flat no-lead, DFN)封裝中，整合至球柵陣列(ball grid array, BGA)封裝中。
在前述說明書中，已參考許多具體細節描述本揭露的實施例，這些細節可以隨實施方案而變化。因此，應以說明性意義上而非限定性意義上看待說明書及圖式。本揭露之範圍之唯一且具排他性的指示以及申請人意欲作為本揭露之範圍之內容係：按發佈申請專利範圍之特定形式而自本申請案發佈之申請專利範圍的字面範圍及等效範圍，包括任何後續校正。可在不脫離本揭露之實施例的精神及範圍的情況下以任何適合的方式組合特定實施例之特定細節。
額外地，空間相關的用語諸如「底部(bottom)」或「頂部(top)」及類似者可用以描述元件及/或特徵與另一（多個）元件及/或（多個）特徵的關係，例如，如圖式中所示。應理解，除了圖中所描繪之定向以外，空間相對用語亦意欲涵蓋裝置在使用及/或操作中之不同定向。舉例而言，若圖中之裝置翻轉，則描述為「底部(bottome)」表面之元件可接著經定向為在其他元件或特徵「上方(above)」。裝置可以其他方式定向（例如，旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解譯。
如本文中所使用，用語「及(and)」、「或(or)」、及「一/或(an/or)」可包括多種含義，該等含義亦預期至少部分地取決於使用此等用語的上下文。一般而言，若將「或(or)」用於關聯一列表（諸如A、B、或C），則意欲意指A、B、及C（此處以包含性意義使用）以及A、B、或C（此處以排他性意義使用）。另外，如本文中所使用，用語「一或多個(one or more)」可用於以單數形式描述任何特徵、結構、或特性，或可用於描述特徵、結構、或特性之某一組合。然而，應注意，此僅為說明性實例且所請求之標的不限於此實例。此外，若將用語「中之至少一者(at least one of)」用於關聯一清單（諸如A、B、或C），則可解釋為意指A、B、及/或C之任一組合（諸如A、B、C、AB、AC、BC、AA、AAB、ABC、AABBCCC等）。
在本說明書全文中提及的「一個實例(one example)」、「一實例(an example)」、「某些實例(certain examples)」、或「例示性實施方案(exemplary implementation)」意指結合特徵及/或實例描述之一特定特徵、結構、或特性可包括在所請求標的之至少一個特徵及/或實例中。因此，出現在本說明書全文各處之片語「在一個實例中(in one example)」、「一實例(an example)」、「在某些實例中(in certain examples)」、「在某些實施方案中(in certain implementations)」、或其他相似片語未必皆指相同特徵、實例、及/或限制。此外，特定特徵、結構或特性可組合於一或多個實例及/或特徵中。
在前述詳細描述中，已提出許多具體細節以提供對所請求標的的透徹理解。然而，一般熟習此項技術者應理解，所請求標的可在無此等特定細節之情況下實踐。在其他情況下，未詳細描述一般熟習此項技術者所已知之方法及設備以免混淆所請求標的。因此，意欲所請求標的不限於所揭示之特定實例，而是此所請求標的亦可包含屬於所附申請專利範圍及其等效物之範疇內的所有態樣。
100:串聯堆疊的DC-DC電壓調節器電路 102:輸入節點 104:第一NMOS電晶體 106:汲極 108:閘極 110:源極 112:節點 114:第一自舉開關 116:第二自舉開關 118:節點 119:節點 120:第二自舉電容器 122:汲極 124:第二NMOS電晶體 126:閘極 128:源極 130:節點 132:第三自舉開關 134:第四自舉開關 136:節點 138:節點 139:第三自舉電容器 142:汲極 144:第三NMOS電晶體 145:節點 146:閘極 147:節點 148:源極 150:第一驅動器 152:輸入節點 156:中間節點 158:輸出節點 159:電感器 160:輸出電容器 162:負載電阻器 164:第四NMOS電晶體 166:汲極 168:源極 170:閘極 172:節點 174:第五自舉開關 176:節點 178:第六自舉開關 180:節點 185:汲極 186:第五NMOS電晶體 187:源極 188:閘極 190:第六NMOS電晶體 191:源極 192:閘極 193:第二驅動器 194:輸入節點 195:接地節點 196:第一時脈電路 197:時脈信號（Φ1） 198:第二時脈產生器電路 199:時脈信號（Φ2） 200:時序圖 202:第一時間段 204:第二時間段 300:電壓調節器電路100的等效電路 500:第一DC位準偏移器 502:NMOS電晶體 504:NMOS電晶體 506:NMOS電晶體 508:NMOS電晶體 510:NMOS電晶體 512:NMOS電晶體 514:NMOS電晶體 516:NMOS電晶體 520:節點 602:PMOS電晶體 604:NMOS電晶體 606:第三位準偏移器 608:第四位準偏移器 610:閘極 612:閘極
〔圖1〕繪示根據本揭露的實施例的一串聯堆疊的DC-DC電壓調節器電路； 〔圖2〕繪示由圖1的DC-DC電壓調節器電路使用的高側及低側控制信號的時序圖； 〔圖3〕繪示根據本揭露的實施例，在當圖1的電壓調節器電路的高側區段有效時的一第一時間段期間，圖1的電壓調節器電路的等效電路； 〔圖4〕繪示根據本揭露的實施例，在當圖1的電壓調節器電路的低側區段有效時的一第二時間段期間，圖1的電壓調節器電路的等效電路； 〔圖5A〕繪示根據本揭露的實施例的圖1的電壓調節器電路的第一自舉開關及第二自舉開關的示意圖； 〔圖5B〕繪示根據本揭露的實施例的圖1的電壓調節器電路的第三自舉開關及第四自舉開關的示意圖；及 〔圖6〕繪示根據本揭露的實施例的圖1的電壓調節器電路的第五自舉開關及第六自舉開關的示意圖。
100:串聯堆疊的DC-DC電壓調節器電路
102:輸入節點
104:第一NMOS電晶體
106:汲極
108:閘極
110:源極
112:節點
114:第一自舉開關
116:第二自舉開關
118:節點
119:節點
120:第二自舉電容器
122:汲極
124:第二NMOS電晶體
126:閘極
128:源極
130:節點
132:第三自舉開關
134:第四自舉開關
136:節點
138:節點
139:第三自舉電容器
142:汲極
144:第三NMOS電晶體
145:節點
146:閘極
147:節點
148:源極
150:第一驅動器
152:輸入節點
156:中間節點
158:輸出節點
159:電感器
160:輸出電容器
162:負載電阻器
164:第四NMOS電晶體
166:汲極
168:源極
170:閘極
172:節點
174:第五自舉開關
176:節點
178:第六自舉開關
180:節點
185:汲極
186:第五NMOS電晶體
187:源極
188:閘極
190:第六NMOS電晶體
191:源極
192:閘極
193:第二驅動器
194:輸入節點
195:接地節點
196:第一時脈電路
197:時脈信號(Φ1)
198:第二時脈產生器電路
199:時脈信號(Φ2)

Claims (20)

  1. 一種電路，其包含： 一功率輸入端子及一輸出端子； 一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中該高側電路包括第一複數個串聯連接的開關；及 一低側電路，該低側電路耦接在該輸出端子與接地之間，其中該低側電路包括第二複數個串聯連接的開關； 其中該功率輸入端子與該輸出端子之間的一第一電壓分佈在該第一複數個串聯連接的開關上； 其中，該輸出端子與該接地之間的一第二電壓分佈在該第二複數個串聯連接的開關上。
  2. 如請求項1之電路，其中該高側電路及該低側電路經配置以將施加至該第一複數個開關中之各者及該第二複數個開關中之各者的一最大電壓限制為該功率輸入端子處的一電壓的一分率。
  3. 如請求項2之電路，其中該分率的值是1/3或更小。
  4. 如請求項1之電路，其中該第一複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(N-channel metal oxide semiconductor transistors, NMOS)。
  5. 如請求項1之電路，其中該第二複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
  6. 如請求項1之電路，其進一步包含一第一自舉電路，該第一自舉電路經配置成由一第一對自舉控制開關所控制，該第一對自舉控制開關使該第一自舉電路選擇性地在一充電組態與一放電組態之間轉換，該充電組態為該第一自舉電路充電，該放電組態提供用於導通該第一複數個串聯連接的開關中的一第二開關的電荷。
  7. 一種電路，其包含： 一功率輸入端子及一輸出端子； 一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中該高側電路包括第一複數個串聯連接的開關； 一低側電路，該低側電路耦接在該輸出端子與接地之間，其中該低側電路包括第二複數個串聯連接的開關；及 一高側驅動器電路，該高側驅動器電路連接至該第一複數個串聯連接的開關中的一第一開關的一閘極端子； 其中該第一複數個串聯連接的開關中的一第二開關的一閘極端子通過一第一自舉電容器連接至該第一複數個串聯連接的開關中的該第一開關的一汲極端子。
  8. 如請求項7之電路，其進一步包含一低側驅動器電路，該低側驅動器電路連接至該第二複數個串聯連接的開關中的一第一開關的一閘極端子。
  9. 如請求項8之電路，其中該第二複數個串聯連接的開關中的一第二開關的一閘極端子通過一第二自舉電容器連接至該第二複數個串聯連接的開關中的該第一開關的一汲極端子。
  10. 如請求項7之電路，其中該高側電路及該低側電路經配置以將施加至該第一複數個串聯連接的開關中之各者及該第二複數個串聯連接的開關中之各者的一最大電壓限制為該功率輸入端子處的一電壓的一分率。
  11. 如請求項10之電路，其中該分率的值是1/3或更小。
  12. 如請求項7之電路，其中該第一複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
  13. 如請求項7之電路，其中該第二複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
  14. 如請求項7之電路，其進一步包含一第一自舉電路，該第一自舉電路經配置成由一第一對自舉控制開關所控制，該第一對自舉控制開關使該第一自舉電路選擇性地在一充電組態與一放電組態之間轉換，該充電組態為該第一自舉電路充電，該放電組態提供用於導通該第一複數個串聯連接的開關中的該第二開關的電荷。
  15. 一種電路，其包含： 一功率輸入端子及一輸出端子； 一高側電路，該高側電路耦接在該功率輸入端子與該輸出端子之間，其中該高側電路包括第一複數個串聯連接的開關； 一低側電路，該低側電路耦接在該輸出端子與接地之間，其中該低側電路包括第二複數個串聯連接的開關；且 其中該功率輸入端子與該輸出端子之間的一第一電壓分佈在該第一複數個串聯連接的開關上； 其中該輸出端子與該接地之間的第二電壓分佈在該第二複數個串聯連接的開關上； 一高側驅動器電路，該高側驅動器電路連接至該第一複數個串聯連接的開關中的一第一開關的一閘極端子； 其中該第一複數個串聯連接的開關中的一第二開關的一閘極端子通過一第一自舉電容器連接至該第一複數個串聯連接的開關中的該第一開關的一汲極端子。
  16. 如請求項15之電路，其中該高側電路及該低側電路經配置以將施加至該第一複數個串聯連接的開關中之各者及該第二複數個串聯連接的開關中之各者的一最大電壓限制為該功率輸入端子處的一電壓的一分率。
  17. 如請求項16之電路，其中該分率的值是1/3或更小。
  18. 如請求項15之電路，其中該第一複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
  19. 如請求項15之電路，其中該第二複數個串聯連接的開關中之各者是N通道金屬氧化物半導體電晶體(NMOS)。
  20. 如請求項15之電路，其進一步包含一第一自舉電路，該第一自舉電路經配置成由一第一對自舉控制開關所控制，該第一對自舉控制開關使該第一自舉電路選擇性地在一充電組態與一放電組態之間轉換，該充電組態為該第一自舉電路充電，該放電組態提供用於導通該第一複數個串聯連接的開關中的該第二開關的電荷。
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