TW202335295A - 後端主動元件、半導體元件以及半導體晶片 - Google Patents

後端主動元件、半導體元件以及半導體晶片 Download PDF

Info

Publication number
TW202335295A
TW202335295A TW111116753A TW111116753A TW202335295A TW 202335295 A TW202335295 A TW 202335295A TW 111116753 A TW111116753 A TW 111116753A TW 111116753 A TW111116753 A TW 111116753A TW 202335295 A TW202335295 A TW 202335295A
Authority
TW
Taiwan
Prior art keywords
gate structure
drain electrode
channel layer
source
gate
Prior art date
Application number
TW111116753A
Other languages
English (en)
Inventor
高韻峯
姜慧如
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202335295A publication Critical patent/TW202335295A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露提供主動元件、半導體元件以及半導體晶片。主動元件包括：通道層；頂源極/汲極電極，設置於通道層的頂側；第一與第二底源極/汲極電極，設置於通道層的底側；第一與第二閘極結構，位於頂源極/汲極電極與第一底源極/汲極電極之間，其中第一閘極結構包括非鐵電介電層，且第二閘極結構包括鐵電層；以及第三與第四閘極結構，位於頂源極/汲極電極與第二底源極/汲極之間，其中第三閘極結構包括非鐵電介電層，且第四閘極結構包括鐵電層。

Description

後端主動元件、半導體元件以及半導體晶片
隨著電子元件的快速發展，提高了電子元件中的邏輯電路的運算負荷。邏輯電路包括主動元件以及用於互連主動元件的線路。一般而言，主動元件形成於晶圓表面，且決定了邏輯電路所佔的晶圓表面的尺寸。儘管主動元件逐漸微縮化，有限的晶圓表面變得更加珍貴。此可歸因於提高邏輯電路的運算負荷會需要更多的主動元件，且包括用於驅動記憶胞元的額外主動元件的記憶體電路與邏輯電路整合在同一半導體晶片中。因此，本領域對於可釋放珍貴的晶圓表面的解決辦法長期地存在需求。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及布置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地作出解釋。
本揭露提供包括其中至少一些位於基底的表面上方的主動元件的積體電路。此些主動元件有助於釋放珍貴的基底表面積。
圖1為根據本揭露一些實施例繪示的半導體晶片10的剖視示意圖。
請參照圖1，半導體晶片10包括形成於基底100上的積體電路。基底100可為半導體基底或半導體上覆絕緣體（semiconductor-on-insulator，SOI）基底。此積體電路可包括形成於基底100的表面區上的主動元件AT1，且包括提高於基底100上方的主動元件AT2。
主動元件AT1可分別包括閘極結構102。閘極結構102可包括設置於基底100上的閘電極104，且包括將閘電極104與基底100或形成於基底100上的一或多個通道結構分隔開的閘介電層106。在一些實施例中，閘極結構102更包括覆蓋閘電極104與閘介電層106的側壁的側壁間隔件108。在主動元件AT1為平面型場效電晶體的實施例中，各主動元件AT1的閘極結構102設置於基底100的作為主動元件AT1的通道區的平坦部分上。在主動元件AT1為鰭式場效電晶體（fin-type field effect transistor，finFET）的實施例中，各主動元件AT1的閘極結構102可交錯且覆蓋形成於基底100上且作為主動元件AT1的通道結構的一或多個鰭狀結構。在主動元件AT1為閘極全環繞場效電晶體（gate-all-around field effect transistor，GAA FET）的又一些實施例中，各主動元件AT1的閘極結構102可包繞堆疊於基底100上的各通道結構。
各主動元件AT1更包括位於閘極結構102的相對兩側的一對源極/汲極結構110。在一些實施例中，源極/汲極結構110為形成於基底100的淺層區的摻雜區或磊晶結構。在主動元件AT1包括形成於基底100上的通道結構的實施例中，源極/汲極結構110可為設置在基底100上且側向接觸於通道結構的磊晶結構。
在一些實施例中，介電層112可設置於基底100上。介電層112可側向環繞主動元件AT1的閘極結構102，且可覆蓋主動元件AT1的源極/汲極結構110。此外，接觸插塞114可延伸穿過介電層112，以建立與源極/汲極結構110之間的電性接觸。包括形成主動元件AT1、介電層112以及接觸插塞114的製造流程可稱作前端製程（front-end-of-line，FEOL），而基底100以及在前端製程中所形成的構件可統稱作前端結構FE。
在前端製程之後，可進行後端製程（back-end-of-line，BEOL），而在前端結構FE上形成後端結構BE。後端結構BE包括堆疊於前端結構FE上的介電層116。提高於基底100上方的主動元件AT2嵌入於介電層116的堆疊中。相似於位在前端結構FE中的主動元件AT1，位在後端結構BE中的主動元件AT2亦可用於進行邏輯操作。
主動元件AT2可分別包括通道層118。各主動元件AT2的通道層118被一介電層116側向環繞。此外，相鄰主動元件AT2的通道層118可彼此間隔開，以防止側向相鄰的主動元件AT2的相互干擾。舉例而言，如圖1所示，側向相鄰的主動元件AT2的通道層118形成於同一介電層116中，且彼此側向間隔開。通道層118由半導體材料構成。舉例而言，通道層118的材料選擇可包括銦鋅氧化物（indium zinc oxide（InZnO/IZO））、銦錫氧化物（indium tin oxide（ITO））、氧化銦（indium oxide，例如是In 2O 3）、氧化鎵（gallium oxide，例如是Ga 2O 3）、銦鎵鋅氧化物（indium gallium zinc oxide（InGaZnO/IGZO））、氧化鋅（zinc oxide，例如是ZnO）、摻雜鋁的氧化鋅（aluminum doped zinc oxide（AZO），例如是Al 2O 5Zn 2）、銦鎢氧化物（indium tungsten oxide（IWO））、氧化鈦、其他包括III-V族元素的半導體材料或上述材料的組合（例如是合金或多層結構）。再者，在一些實施例中，各通道層118的厚度在約1 nm至約30 nm的範圍中。
頂閘極結構120設置在通道層118的頂側S1上。在一些實施例中，各主動元件AT2包括彼此側向間隔開且經配置以控制下方通道層118中的不同段導電通道的形成的第一頂閘極結構120a以及第二頂閘極結構120b。第一頂閘極結構120a與第二頂閘極結構120b可被一介電層116側向環繞，且分別包括頂閘電極122以及將頂閘電極122自下方通道層118分隔開的頂閘介電層124。頂閘電極122作為主動元件AT2的輸入端，且由導體材料構成。舉例而言，此導體材料可包括TiN、W、TaN、其類似者或其組合。另一方面，頂閘電極層124由介電材料構成。根據一些實施例，用於形成頂閘介電層124的介電材料為非鐵電性（non-ferroelectric）。作為實例，此非鐵電性介電材料可包括氧化矽、氧化鉿、氧化鋯、氧化鈦、其他高介電常數介電材料或其組合。在一些實施例中，頂閘電極122的厚度在約20 nm至約100 nm的範圍中。此外，在一些實施例中，頂閘介電層124的厚度在約1 nm至約20 nm的範圍中。
此外，頂源極/汲極電極126亦設置在通道層118的頂側S1上，且分別位於相鄰的頂閘極結構120之間。頂源極/汲極電極126可作為主動元件AT2的輸出端。在一些實施例中，各主動元件AT2包括兩頂閘極結構120（亦即第一頂閘極結構120a以及第二頂閘極結構120b）與位在此兩頂閘極結構120a、120b之間的頂源極/汲極電極結構126。各主動元件AT2的頂源極/汲極電極126以及頂閘極結構120可被同一介電層116側向環繞，且頂源極/汲極電極126的厚度可實質上等於各頂閘極結構120中的頂閘極電極122與頂閘介電層124的總厚度。此外，頂源極/汲極電極126可由導體材料構成。舉例而言，此導體材料可包括TiN、W、TaN、其類似者或其組合。
另一方面，底閘極結構128設置於通道層118的底側S2。相似於位在通道層118的頂側S1的頂閘極結構120，底閘極結構128分別經配置以控制上方通道層118中的一段導電通道。根據一些實施例，各主動元件AT2可包括兩底閘極結構128，其可稱為第一底閘極結構128a以及第二底閘極結構128b。第一底閘極結構128a與第二底閘極結構128b彼此側向間隔開。在各主動元件AT2包括第一頂閘極結構120a、第二頂閘極結構120b、第一底閘極結構128a與第二底閘極結構128的實施例中，第一底閘極結構128a與第二底閘極結構128a部分地交疊於第一頂閘極結構120a與第二頂閘極結構120b。舉例而言，第一底閘極結構128a部分地交疊於第一頂閘極結構120a，而第二底閘極結構128b部分地交疊於第二頂閘極結構120b。再者，第一底閘極結構128a可部分地交疊於位在第一頂閘極結構120a與第二頂閘極結構120b之間的頂源極/汲極電極126。相似地，第二底閘極結構128b可部分地交疊於頂源極/汲極電極126與第二頂閘極結構120b。
在一些實施例中，底閘極結構128a、128b被一介電層116側向環繞，且分別包括底閘電極130以及將底閘電極130自上方的通道層118分隔開的鐵電層132。底閘電極130可經由鐵電層132而電容耦合至上方的通道層118。在預寫入操作期間，可由施加至鐵電層132兩側的寫入電壓來決定鐵電層132的電極化態，且定義於底閘電極130與上方的通道層118之間的閘極電容的極性可隨著鐵電層132的電極化態而改變。相較而言，由於頂閘介電層124為非鐵電性，定義於頂閘電極122與下方通道層118之間的閘極電容的極性可為固定的。相似於頂閘電極122，底閘電極130可作為主動元件AT2的輸入端，且可由導體材料形成。舉例而言，此導體材料可為TiN、W、TaN、其類似者或其組合。鐵電層132可由鐵電材料構成。舉例而言，此鐵電材料可包括BaTiO 3、PbZrO 3、Bi 4Ti 3O 12、KH 2PO 4、其類似者或其組合。在一些實施例中，底閘電極130的厚度在約20 nm至約100 nm的範圍中。再者，在一些實施例中，鐵電層132的厚度在約3 nm至約20 nm的範圍中。
另外，底源極/汲極電極134亦設置於通道層118的底側S2。各底閘極結構128位於一底源極/汲極電極134與上方的頂源極/汲極電極126之間，以使得底閘極結構128可控制此些底源極/汲極電極134與頂源極/汲極電極126之間的一段導電通道。相似地，各頂閘極結構120位於一底源極/汲極電極134與上方的頂源極/汲極電極126之間，且頂閘極結構120可控制此些底源極/汲極電極134與頂源極/汲極電極126之間的一段導電通道。
在各主動元件AT2包括兩頂閘極結構120（亦即第一頂閘極結構120a與第二頂閘極結構120b）與兩底閘極結構128（亦即第一底閘極結構128a與第二底閘極結構128b）的實施例中，各主動元件AT2可包括兩底源極/汲極電極134，其可稱為第一底源極/汲極電極134a與第二底源極/汲極電極134b。第一底閘極結構128a與第二底閘極結構128b位於第一底源極/汲極電極134a與第二底源極/汲極電極134b之間，以使第一底閘極結構128a位於第一底源極/汲極電極134a與頂源極/汲極電極126之間，而第二底閘極結構128b位於第二底源極/汲極電極134b與頂源極/汲極電極126之間。如此一來，第一底閘極結構128a可控制第一底源極/汲極電極134a與頂源極/汲極電極126之間的一段導電通道的形成，第二底閘極結構128b可控制第二底源極/汲極電極134b與頂源極/汲極電極126之間的一段導電通道。由於第一頂閘極結構120a至少部分地交疊於第一底閘極結構128a，第一頂閘極結構120a亦位於第一底源極/汲極電極134a與頂源極/汲極電極126之間，且第一底源極/汲極電極134a與頂源極/汲極電極126之間的導電通道亦可由第一頂閘極結構120a控制。相似地，由於第二頂閘極結構120b至少部分地交疊於第二底閘極結構128b，第二頂閘極結構120b亦位於第二底源極/汲極電極134b與頂源極/汲極電極126之間，且第二底源極/汲極電極134b與頂源極/汲極電極126之間的導電通道亦可由第二頂閘極結構120b控制。換言之，在頂源極/汲極電極126一側的導電通道可由第一底閘極結構128a與第一頂閘極結構120a兩者來控制，且在頂源極/汲極電極126的另一側的導電通道可由第二底閘極結構128b與第二頂閘極結構120b兩者來控制。在一些實施例中，第一底閘極結構128a、第二底閘極結構128b以及第一源極/汲極電極134a、第二源極/汲極電極134b被同一介電層116側向環繞，且底源極/汲極電極134a、134b的厚度可實質上等於底閘極結構128a、128b的每一者中的底閘電極130與鐵電層132的總厚度。此外，底源極/汲極電極134可由導體材料構成。舉例而言，此導體材料可包括TiN、W、TaN、其類似者或其組合。
後端結構BE更可包括散布於介電層116堆疊中的互連單元136。前端結構FE中的主動元件AT1以及後端結構BE中的主動元件AT2可由互連單元136繞線及互連，且互連單元136電性連接至主動元件AT1、AT2的閘極端以及源極/汲極端。在一些實施例中，互連單元136包括導電圖案138以及導電通孔140。導電圖案138側向延伸，且經配置以提供側向的導電路徑。另一方面，導電通孔140縱向延伸，且經配置以提供縱向的導電路徑。需注意的是，儘管未繪示，可在主動元件AT2之上以及主動元件AT1、AT2之間形成更多介電層116以及互連單元136。
如上所述，邏輯操作可藉由在前端結構FE中的主動元件AT1以及在後端結構BE中的主動元件AT2兩者來進行，而非僅限於以前端結構FE中的主動元件AT1來進行。因邏輯操作可部分地在後端結構BE中進行，可至少部分地釋放前端結構FE的珍貴的表面積。如此一來，可將更多的主動元件AT1整合至前端結構FE中，或者可縮小積體電路的佔據面積。除了釋放前端結構FE的珍貴的表面積之外，主動元件AT2經設計為多態性的（polymorphic）以及可重構的（reconfigurable）。如以下將進一步說明，各主動元件AT2的邏輯功能可依預寫入方案而改變，且可被覆寫為另一邏輯功能。
圖2為根據本揭露一些實施例繪示的其中一主動元件AT2的三維示意圖。
請參照圖2，主動元件AT2可具有共用通道層118與頂源極/汲極電極126的第一電晶體T1與第二電晶體T2。第一電晶體T1可定義於頂源極/汲極電極126與第一底源極/汲極電極134a之間。此外，第一電晶體T1具有第一子電晶體與第二子電晶體。第一子電晶體包括定義於第一頂閘極結構120a的頂閘電極122與通道層118之間的閘極電容。第二子電晶體包括定義於第一底閘極結構128a的底閘電極130與通道層118之間的閘極電容。此兩子電晶體串聯連接，以使得此兩子電晶體開啟時可在通道層118的位於頂源極/汲極電極126與第一底源極/汲極電極134a之間的部分中形成導電通道CH1。包括定義於第一頂閘極結構120a的頂閘電極122與通道層118之間的閘極電容的子電晶體具有一起始電壓，且惟有在施加至第一頂閘極結構120a的頂閘電極122的閘極電壓超過此起始電壓時能被開啟。相似地，包括定義於第一底閘極結構128a的底閘電極130與通道層118之間的閘極電容的子電晶體也有自己的起始電壓，且惟有在施加至第一底閘極結構128a的底閘電極130的閘極電壓超過此起始電壓時能被開啟。換言之，導電通道CH1的形成需要上述閘極電壓分別大於此些子電晶體的起始電壓。假如施加至第一頂閘極結構120a與第一底閘極結構128a的其中一者的閘極電壓並未達到對應的起始電壓，則不會形成導電通道CH1，且第一電晶體T1處於關閉狀態。
另一方面，第二電晶體T2可定義於頂源極/汲極電極126與底源極/汲極電極134b之間。此外，第二電晶體T2具有第一子電晶體以及第二子電晶體。第一子電晶體包括定義於第二頂閘極結構120b的頂閘電極122與通道層118之間的閘極電容。第二子電晶體包括定義於第二底閘極結構128b的底閘電極130與通道層118之間的閘極電容。此兩子電晶體串聯連接，以使得此兩子電晶體開啟時可在通道層118的位於頂源極/汲極電極126與第二底源極/汲極電極134b之間的部分中形成導電通道CH2。包括定義於第二頂閘極結構120b的頂閘電極122與通道層118之間的閘極電容的子電晶體具有一起始電壓，且惟有在施加至第二頂閘極結構120b的頂閘電極122的閘極電壓超過此起始電壓時能被開啟。相似地，包括定義於第二底閘極結構128b的底閘電極130與通道層118之間的閘極電容的子電晶體也有自己的起始電壓，且惟有在施加至第二底閘極結構128b的底閘電極130的閘極電壓超過此起始電壓時能被開啟。換言之，導電通道CH2的形成需要上述閘極電壓分別大於此些子電晶體的起始電壓。假如施加至第二頂閘極結構120b與第二底閘極結構128b的其中一者的閘極電壓並未達到對應的起始電壓，則不會形成導電通道CH2，且第一電晶體T2處於關閉狀態。
在一些實施例中，閘極電壓V A施加至第一頂閘極結構120a的頂閘電極122與第二底閘極結構128b的底閘電極130，且閘極電壓V B施加至第一底閘極結構128a的底閘電極130與第二頂閘極結構120b的頂閘電極122。在此些實施例中，閘極電壓V A、V B在一邏輯操作期間作為提供至主動元件AT2的輸入訊號
根據一些實施例，底源極/汲極電極134a、134b耦合至參考電壓（例如是地電壓）。此外，頂源極/汲極電極126可經由負載電阻R而耦合至電源供應電壓V DD。負載電阻R的一端耦合至電源供應電壓V DD，而負載電阻R的另一端作為主動元件AT2的一輸出端。在電晶體T1、T2的至少其中一者開啟時，導電通道CH1及/或導電通道CH2可形成，且主動元件AT2的輸出端處的電壓V Y被參考電壓下拉至邏輯低電壓。另一方面，在電晶體T1、T2兩者均處於關閉狀態時，導電通道CH1與導電通道CH2兩者均不會形成，且輸出端處的電壓V Y保持在邏輯高電壓。
如上所述，可藉由改變各底閘極結構128中的鐵電層132的電極化來改變定義於各底閘極結構128的底閘電極130與通道層118之間的閘極電容的極性，因此可調整包括此些閘極電容的子電晶體的起始電壓。如此一來，在底閘極結構128中的鐵電層132的電極化可影響導電通道CH1、CH2的形成，且因此影響輸出端處的電壓V Y。因此，可藉由改變在底閘極結構128中的鐵電層132的電極化來更動主動元件AT2的邏輯功能。
圖3A為繪示出具有被寫入第一電極化態的鐵電層132的主動元件AT2的等效電路的電路圖。
請參照圖2與圖3A，在鐵電層132被預寫入具有指向通道層118的極化方向的第一電極化態時，電子可被感應於通道層118中，即便底閘電極130未被提供正閘極電壓。在通道層118為N型的實施例中，包括定義於底閘極結構128a、128b的底閘電極130與通道層118之間的閘極電容的子電晶體可分別具有負起始電壓。在此些實施例中，包括定義於底閘極結構128a、128b的底閘電極130與通道層118之間的閘極電容的子電晶體為常開狀態（normally-on），且可被繪示為導電路徑。因此，電晶體T1由第一頂閘極結構120a的頂閘電極122提供閘極端且頂源極/汲極電極126與第一底源極/汲極電極134a提供源極/汲極端的單一電晶體構成。相似地，電晶體T2由第二頂閘極結構120b的頂閘電極122提供閘極端且頂源極/汲極電極126與第二底源極/汲極電極134b提供源極/汲極端的單一電晶體構成。頂源極/汲極電極126可為電晶體T1、T2共用的共源極/汲極端，且耦合至主動元件AT2的輸出端。輸出端處的電壓V Y指示由主動元件AT2所進行的邏輯操作的結果。在一些實施例中，提供至第一頂閘極結構120a的頂閘電極122的閘極電壓V A作為以主動元件AT2進行的邏輯操作的輸入，且提供至第二閘極結構120b的頂閘電極122的閘極電壓V B作為此邏輯操作的另一輸入。
表1
V A V B V Y
0 0 1
1 0 0
0 1 0
1 1 0
表1示出了由具有被預寫入第一電極化態的鐵電層132的主動元件AT2（參照圖2與圖3A所說明）所進行的邏輯操作的對應於各種組合的輸入（亦即閘極電壓V A、V B）的結果（亦即電壓V Y）。“1”代表邏輯高電壓，而“0”代表邏輯低電壓。在通道層118為N型的實施例中，可被說明為以單一N型電晶體構成的電晶體T1、T2中的每一者在接收邏輯高電壓的輸入時可被開啟，而在接收邏輯低電壓的輸入時可維持在關閉狀態。在藉由接收邏輯高電壓而開啟電晶體T1、T2中的一或兩者時，在輸出端處的電壓V Y可被下拉至邏輯低電壓。另一方面，在電晶體T1、T2兩者均處於關閉狀態時，電壓V Y維持在邏輯高電壓。如表1所示，具有被預寫入第一電極化態的鐵電層132的主動元件AT2作為反或（NOR）閘。
圖3B為繪示出包括分別由參照圖2與圖3A所描述的一主動元件AT2構成的多個反或（NOR）閘的反互斥或（NXOR）閘的電路圖。
請參照圖3B，分別具有被預寫入第一電極化態的鐵電層132的多個主動元件AT2（參照圖2與圖3A所說明）作為NOR閘，且可被互連而形成另一邏輯閘。舉例而言，如圖3B所示，5個作為NOR閘的主動元件AT2可被互連而形成具有輸入端P1、P2以及輸出端Q1的反互斥或（NXOR）閘。然而，作為NOR閘的主動元件AT2可被互連而形成各種邏輯閘，而非限制於圖3B所示的XNOR閘。
圖4A為繪示出具有被寫入第二電極化態的鐵電層132的主動元件AT2的等效電路的電路圖。
請參照圖2與圖4A，在鐵電層132被預寫入具有朝遠離通道層118的方向指向的極化方向的第二極化態時，通道層118的靠近鐵電層132的區域內的電子可至少被部分的排開，即便未對底閘電極130施加電壓。在通道層118為N型的實施例中，包括定義於底閘極結構128a、128b的底閘電極130與通道層118之間的閘極電容的子電晶體可分別具有正的起始電壓。在此些實施例中，此些子電晶體為常關狀態（normally off），且類似於包括定義於頂閘極結構120a、120b的頂閘極122與通道層118之間的閘極電容的子電晶體而均作為開關。
如此一來，電晶體T1包括包括第一子電晶體ST1與第二子電晶體ST2。第一子電晶體ST1包括定義於第一頂閘極結構120a的頂閘極122與通道層118之間的閘極電容，且第二子電晶體ST2包括定義於第一底閘極結構128a的底閘電極130與通道層118之間的閘極電容。相似地，第二電晶體T2包括第一子電晶體ST3與第二子電晶體ST4。第一子電晶體ST3包括定義於第二頂閘極結構120b的頂閘電極122與通道層118之間的閘極電容，而第二子電晶體ST4包括定義於第二底閘極結構128b的底閘電極130與通道層118之間的閘極電容。
子電晶體ST1串聯連接於子電晶體ST2，且子電晶體ST3串聯連接於子電晶體ST4。此外，頂源極/汲極電極126可為由子電晶體ST2、ST4所共用的共源極/汲極端，且耦合至主動元件AT2的輸出端。在輸出端處的電壓V Y指示出主動元件AT2所進行的邏輯操作的結果。在一些實施例中，提供至子電晶體ST1的第一頂閘極結構120a與子電晶體ST4的第二底閘極結構128b的閘極電壓V A為主動元件AT2所進行的邏輯操作的一輸入，且提供至子電晶體ST2的第一底閘極結構128a與子電晶體ST3的第二頂閘極結構120b為主動元件AT2所進行的邏輯操作的另一輸入。
電晶體T1唯有在第一與第二子電晶體ST1、ST2均開啟時才可被開啟。相似地，電晶體T2唯有在第一與第二子電晶體ST3、ST4均開啟時才可被開啟。在閘極電壓V A提供至子電晶體ST1、ST4的閘極端且閘極電壓V B提供至子電晶體ST2、ST3的閘極端的實施例中，在閘極電壓V A大於子電晶體ST1的起始電壓且閘極電壓V B大於子電晶體ST2的起始電壓時電晶體T1可被開啟。在設定閘極電壓V A、V B大於子電晶體ST1、ST2的起始電壓時，子電晶體ST3、ST4在閘極電壓V A、V B亦分別大於子電晶體ST3、ST4的起始電壓時亦可被開啟。換言之，電晶體T1、T2可同時被開啟。另一方面，在閘極電壓V A小於子電晶體ST1的起始電壓或閘極電壓V B小於子電晶體ST2的起始電壓時，電晶體T1可保持在關閉狀態。此時，閘極電壓V A可能未超過子電晶體ST4的起始電壓，或閘極電壓V B可能未超過子電晶體ST3的起始電壓。因此，電晶體T2亦可保持在關閉狀態。換言之，電晶體T1、T2的開關可為連動的（interlock）。
表2
V A V B V Y
0 0 1
1 0 1
0 1 1
1 1 0
表2示出了由具有被預寫入第二電極化態的鐵電層132的主動元件AT2（參照圖2與圖4A所說明）所進行的邏輯操作的對應於各種組合的輸入（亦即閘極電壓V A、V B）的結果（亦即電壓V Y）。“1”代表邏輯高電壓，而“0”代表邏輯低電壓。在通道層118為N型的實施例中，電晶體T1、T2中的每一者包括串聯連接的兩N型子電晶體，且唯有在此兩N型子電晶體均接收作為閘極電壓的邏輯高電壓時才能被開啟。如上所述，根據一些實施例，閘極電壓V A提供至電晶體T1的子電晶體ST1以及電晶體T2的子電晶體ST4，且閘極電壓V B提供至電晶體T1的子電晶體ST2以及電晶體T2的子電晶體ST3。在此些實施例中，電晶體T1、T2可開關可為連動的。如此一來，在閘極電壓V A、V B兩者被提供為邏輯高電壓時，輸出端的電壓V Y被下拉至邏輯低電壓。另一方面，在閘極電壓V A、V B中的至少一者被提供為邏輯低電壓時，電壓V Y保持在邏輯高電壓。如表2所統整，具有被預寫入第二電極化態的鐵電層132的主動元件AT2作為反及（NAND）閘。
圖4B為繪示出包括分別由參照圖2與圖4A所描述的一主動元件AT2構成的多個反及（NAND）閘的互斥或（XOR）閘的電路圖。
請參照圖4B，分別具有被預寫入第二電極化態的鐵電層132的多個主動元件AT2（參照圖2與圖4A所說明）作為NAND閘，且可被互連而形成另一邏輯閘。舉例而言，如圖4B所示，5個作為NAND閘的主動元件AT2可被互連而形成具有輸入端P3、P4以及輸出端Q2的互斥或（XOR）閘。然而，作為NAND閘的主動元件AT2可被互連而形成各種邏輯閘，而非限制於圖4B所示的XOR閘。
圖5A與圖5B為分別繪示出具有被寫入第一電極化態的鐵電層132以及被寫入第二電極化態的另一鐵電層132的主動元件AT2的等效電路的電路圖。
請參照圖2與圖5A，根據一些實施例，底閘極結構128a中的鐵電層132被預寫入第一電極化態，而底閘極結構128b的鐵電層132被預寫入第二電極化態。如參照圖2與圖3A所說明，第一電極化態具有指向通道層118的極化方向。在通道層118為N型的實施例中，包括跨越具有第一電極化態的鐵電層132的閘極電容的子電晶體可具有負起始電壓，且為常開狀態。如此一來，電晶體T1由第一頂閘極結構120a的頂閘電極122提供閘極端且頂源極/汲極電極126與第一底源極/汲極電極134a提供源極與汲極端的單一電晶體構成。另一方面，如參照圖2與圖4A所說明，第二電極化態具有朝向遠離通道層118的方向指向的極化方向。如此一來，相似於包括定義於頂閘極電極120b的頂閘電極122與通道層118之間的子電晶體ST3，包括跨越具有第二電極化態的鐵電層132的閘極電容的子電晶體為常關狀態且作為開關（如圖5A中的子電晶體ST4所指示）。因此，電晶體T2可由兩串聯連接的子電晶體構成（也就是子電晶體ST3、ST4）。
再者，頂源極/汲極電極126可為電晶體T1與電晶體T2的子電晶體ST4所共用的共源極/汲極端，且耦合至主動元件AT2的輸出端。輸出端處的電壓V Y指示出主動元件AT2所進行的邏輯操作的結果。在一些實施例中，提供至電晶體T1的頂閘極結構120a以及子電晶體ST4的底閘極結構128b的閘極電壓V A為主動元件AT2所進行的邏輯操作的一輸入，且提供至子電晶體ST3的第二頂閘極結構120b的閘極電壓V B為此邏輯操作的另一輸入。在此些實施例中，電晶體T1的開關由閘極電壓V A控制，而電晶體T2的開關由閘極電壓V A、V B兩者控制。
表3
V A V B V Y
0 0 1
1 0 0
0 1 1
1 1 0
表3示出了由具有被預寫入第一電極化態的一鐵電層132與被預寫入第二電極化態的另一鐵電層132的主動元件AT2（參照圖2與圖5A所說明）所進行的邏輯操作的對應於各種組合的輸入（亦即閘極電壓V A、V B）的結果（亦即電壓V Y）。“1”代表邏輯高電壓，而“0”代表邏輯低電壓。在通道層118為N型的實施例中，電晶體T1可被說明為以單一N型電晶體構成，且電晶體T2由串聯連接的兩N型子電晶體構成。在此些實施例中，唯有提供至電晶體T1的閘極電壓V A為邏輯高電壓時才能開啟電晶體T1，且唯有在提供至電晶體T2的閘極電壓V A、V B均為邏輯高電壓時才能開啟電晶體T2。在電晶體T1、T2中的至少一者被開啟時，輸出端的電壓V Y被下拉至邏輯低電壓。另一方面，電晶體T1、T2兩者均為關閉狀態時，電壓V Y維持於邏輯高電壓。
請參照圖2與圖5B，根據一些實施例，底閘極結構128b的鐵電層132被預寫入第一電極化態，而底閘極結構128a的鐵電層132被預寫入第二電極化態。如參照圖2與圖3A所說明，第一電極化態具有指向通道層118的極化方向。在通道層118為N型的實施例中，包括跨越具有第一電極化態的鐵電層132的閘極電容可具有負的起始電壓，且為常開狀態。如此一來，電晶體T2由第一頂閘極結構120b的頂閘電極122提供閘極端且頂源極/汲極電極126與底源極/汲極電極134b提供源極/汲極端的單一電晶體構成。另一方面，如參照圖2與圖4A所說明，第二電極化態具有朝向遠離通道層118的方向指向的極化方向。據此，相似於包括定義於頂閘極結構120a的頂閘電極122與通道層118之間的閘極電容的子電晶體ST1，包括跨越具有第二電極化態的鐵電層132的閘極電容的子電晶體（由圖5B的子電晶體ST2所指示）為常關狀態且作為開關。如此一來，電晶體T1可由串聯連接的兩子電晶體（亦即子電晶體ST1、ST2）構成。
再者，頂源極/汲極電極126可為電晶體T2與電晶體T1的子電晶體ST2所共用的共源極/汲極端，且耦合至主動元件AT2的輸出端。輸出端處的電壓V Y指示出主動元件AT2所進行的邏輯操作的結果。在一些實施例中，提供至電晶體T1的子電晶體ST1的閘極電壓V A為主動元件AT2所進行的邏輯操作的一輸入，且提供至電晶體T2以及電晶體T1的子電晶體ST2的閘極電壓V B為此邏輯操作的另一輸入。在此些實施例中，電晶體T2的開關由閘極電壓V B控制，而電晶體T1的開關由閘極電壓V A、V B兩者控制。
表4
V A V B V Y
0 0 1
1 0 1
0 1 0
1 1 0
表4示出了由具有被預寫入第一電極化態的一鐵電層132與被預寫入第二電極化態的另一鐵電層132的主動元件AT2（參照圖2與圖5B所說明）所進行的邏輯操作的對應於各種組合的輸入（亦即閘極電壓V A、V B）的結果（亦即電壓V Y）。“1”代表邏輯高電壓，而“0”代表邏輯低電壓。在通道層118為N型的實施例中，電晶體T2可被說明為以單一N型電晶體構成，且電晶體T1由串聯連接的兩N型子電晶體構成。在此些實施例中，唯有在提供至電晶體T2的閘極電壓V B為邏輯高電壓時才可開啟電晶體T2，且唯有在提供至電晶體T1的閘極電壓V A、V B均為邏輯高電壓時才可開啟電晶體T1。電晶體T1、T2中的至少一者被開啟時，輸出端處的電壓V Y被下拉至邏輯低電壓。另一方面，電晶體T1、T2兩者均為關閉狀態時，電壓V Y可維持在邏輯高電壓。
圖6A為繪示出用於將兩鐵電層132寫入第一電極化態（如參照圖2與圖3A所說明）的預寫入方案的示意圖。
請參照圖6A，可藉由將電源供應電壓V DD提供至頂閘電極122而開啟包括定義於第一頂閘極結構120a的頂閘電極122與通道層118之間的閘極電容的子電晶體以及包括定義於第二頂閘極結構120b的頂閘電極122與通道層118之間的子電晶體，以對鐵電層132進行寫入。在通道層118為N型的實施例中，電源供應電壓V DD為正電壓。此外，頂源極/汲極電極126以及底源極/汲極電極134a、134b可耦合至參考電壓（例如是地電壓）。再者，將寫入電壓V PP1提供至底閘極結構128a、128b的底閘電極130。如此一來，可由跨過鐵電層132的偏壓（亦即寫入電壓V PP1與參考電壓之間的電壓差）以將鐵電層132寫入為第一電極化態。寫入電壓V PP1可為正電壓。
圖6B為繪示出用於將兩鐵電層132寫入第二電極化態（如參照圖2與圖4A所說明）的預寫入方案的示意圖。
請參照圖6B，在將兩鐵電層132寫入為第二電極化態時，亦開啟包括定義於第一頂閘極結構120a的頂閘電極122與通道層118之間的閘極電容的子電晶體以及包括定義於第二頂閘極結構120b的頂閘電極122與通道層118之間的子電晶體。此外，頂源極/汲極電極126以及底源極/汲極電極134a、134b亦可耦合至參考電壓（例如是地電壓）。與參照圖6A所描述的預寫入方案不同的是，以寫入電壓V PP2提供至底閘極結構128a、128b的底閘電極130。寫入電壓V PP2可為負電壓，且可由跨過鐵電層132的偏壓（亦即寫入電壓V PP2與參考電壓之間的電壓差）以將鐵電層132寫入為第二電極化態。
圖6C與圖6D分別為繪示出用於分別將兩鐵電層132寫入第一與第二電極化態的預寫入方案的示意圖。
請參照圖6C，用於將主動元件AT2準備為具有圖5A所示的等效電路的預寫入方案相似於參照圖6A與圖6B所說明的預寫入方案，惟寫入電壓V PP1是提供至底閘極結構128a的底閘電極130，而寫入電壓V PP2是提供至底閘極結構128b的底閘電極130。寫入電壓V PP1的極性與寫入電壓V PP2的極性相反。在通道層118為N型的實施例中，寫入電壓V PP1為正電壓，而寫入電壓V PP2可為負電壓。
請參照圖6D，用於將主動元件AT2準備為具有圖5B所示的等效電路的預寫入方案相似於參照圖6A與圖6B所說明的預寫入方案，惟寫入電壓V PP2是提供至底閘極結構128a的底閘電極130，而寫入電壓V PP1是提供至底閘極結構128b的底閘電極130。寫入電壓V PP1的極性與寫入電壓V PP2的極性相反。在通道層118為N型的實施例中，寫入電壓V PP1為正電壓，而寫入電壓V PP2可為負電壓。
根據各種實施例，在邏輯操作期間（如圖2所示）提供至主動元件AT2的閘極電壓V A、V B的幅值（magnitude）可分別低於寫入電壓V PP1的幅值以及寫入電壓V PP2的幅值，以防止在邏輯操作期間意外地對鐵電層132進行寫入。
如上所述，主動元件AT2可對應於鐵電層132的電極化態的組合而具有多種邏輯功能。此外，可選擇一預寫入方案而將鐵電層132設定為具有特定組合的電極化態。再者，藉由使用不同的預寫入方案，同一主動元件AT2可在不同時間進行不同的邏輯操作。因此，主動元件AT2不僅為多態性的（polymorphic），更為可重構的（reconfigurable）。除此之外，主動元件AT2在結構上可相似於記憶體中的記憶胞元的存取電晶體，故可設置於記憶體陣列旁，且可經配置以驅動記憶體陣列。
圖7為根據本揭露一些實施例繪示的包括主動元件AT2以及相鄰的記憶體陣列的半導體元件70的三維示意圖。以簡潔起見，圖7僅繪示出一主動元件AT2以及記憶體陣列中的多個記憶胞元700中的一者。
請參照圖7，根據一些實施例，主動元件AT2經配置以協助對於具有多個記憶胞元700且側向鄰近於主動元件AT2的記憶體陣列的操作。舉例而言，主動元件AT2可經配置以處理儲存在記憶胞元700中的資料。各記憶胞元700可包括儲存單元ME以及存取電晶體AT3，其中存取電晶體AT3控制儲存單元ME的存取。在一些實施例中，儲存單元ME為電阻式儲存單元，且可在低電阻態以及高電阻態之間切換。作為可行的實例中的一者，儲存單元ME可為磁穿隧接面（magnetic tunnel junction，MTJ）。在替代實施例中，儲存單元ME為電容式儲存單元，其具有可指示儲存在記憶胞元700中的位元資料的電荷態或可變電容。
相似於主動元件AT2，耦合至儲存單元ME的存取電晶體AT3包括通道層702；在通道層702頂側的兩頂閘極結構704a、704b以及頂源極/汲極電極710；以及在通道層702底側的兩源極/汲極電極712a、712b。在材料方面，存取電晶體AT3的通道層702可等同於主動元件AT2的通道層118。相似於主動元件AT2的頂閘極結構120a、120b，存取電晶體AT3的頂閘極結構704a、704b分別包括頂閘電極706以及延伸於頂閘電極706與通道層702之間的頂閘介電層708。頂閘電極706由導體材料構成，而頂閘介電層708可由非鐵電介電材料構成。頂源極/汲極電極710設置於頂閘極結構704a、704b之間，且儲存單元ME可經由頂源極/汲極電極710而耦合至存取電晶體AT3。此外，在通道層702的頂側的頂源極/汲極電極710可位於在通道層702底側的底源極/汲極電極712、712b之間。相似於主動元件AT2的頂源極/汲極電極126與底源極/汲極電極134a、134b，頂源極/汲極電極710以及底源極/汲極電極712a、712b分別由導體材料構成。
作為與主動元件AT2的差異處，存取電晶體AT3可包括位於通道層702的底側的單一底閘極結構714，而非分離的兩個底閘極結構。底閘極結構714可位於底源極/汲極電極712a、712b之間，且可交疊於頂源極/汲極電極710。在一些實施例中，底閘極結構714包括底閘電極716以延伸於底閘電極716與通道層702之間的底閘介電層718。底閘電極716可由導體材料構成，而底閘介電層718可相似於頂閘介電層708而由非鐵電介電材料構成。基於底閘介電層718為非鐵電性，存取電晶體AT3可並非為多態性的（polymorphic），且並非為可重構的（reconfigurable）。取而代之地，存取電晶體AT3可作為控制儲存單元ME的存取的開關。
儘管具有此些差異，存取電晶體AT3在結構上仍相似於主動元件AT2。藉由調整主動元件AT2的構件的尺寸（例如是厚度）以及材料以相似於存取電晶體AT3中的對應構件的尺寸與材料，主動元件AT2可設置在鄰近於包括存取記憶體AT3的記憶胞元700附近。此外，主動元件AT2以及記憶胞元700兩者可形成於後端結構BE（如參照圖1所說明）中。再者，在一些實施例中，主動元件AT2與記憶胞元700可設置於後端結構BE的相同水平位準上。在此些實施例中，主動元件AT2與記憶胞元700中的存取電晶體AT3可形成於後端結構BE中的介電層116（如參照圖1所說明）的相同子集合中。
圖8為根據本揭露一些實施例繪示的主動元件AT2’的三維示意圖。主動元件AT2’相似於參照圖1與圖2所說明的主動元件AT2。以下僅描述主動元件AT2、AT2’之間的差異，兩者的相同或相似處則不再贅述。
請參照圖8，主動元件AT2’的頂閘極結構120a’、120b’分別包括延伸於上方頂閘電極122與下方通道層118之間的鐵電層124’，而不是非鐵電閘介電層。另一方面，底閘極結構128a’、128b’分別包括延伸於下方底閘電極130與上方通道層118之間的非鐵電閘介電層132’，而非鐵電層。換言之，可由交換參照圖1與圖2所描述的主動元件AT2的頂閘介電層124與鐵電層132，而得到主動元件AT2’。
相似於主動元件AT2，主動元件AT2’包括第一電晶體T1與第二電晶體T2。在開啟電晶體T1、T2的至少一者時，主動元件AT2’的輸出端處的電壓V Y可被下拉。另一方面，在電晶體T1、T2兩者均處於關閉狀態時，電壓V Y可維持在邏輯高電壓。由包括定義於頂閘極結構120a’的頂閘電極122與通道層118之間的閘極電容的子電晶體以及包括定義於底閘極結構128a’的底閘電極130與通道層118之間的閘極電容的子電晶體來控制第一電晶體T1的開關。相似地，由包括定義於頂閘極結構120b’的頂閘電極122與通道層118之間的閘極電容的子電晶體以及包括定義於底閘極結構128b’的底閘電極130與通道層118之間的閘極電容的子電晶體來控制第二電晶體T2的開關。
基於各鐵電層124’的電極化態，包括跨越鐵電層124’的閘極電容的子電晶體可作為常關狀態的開關，或為常開狀態而作為導電通道。因此，對應於鐵電層124’的電極化態的組合，主動元件AT2’可具有多種邏輯功能。也就是說，主動元件AT2’為多態性的（polymorphic）。再者，藉由在進行各邏輯操作之前採用不同的預寫入方案，同一主動元件AT2’可進行不同的邏輯操作，故可為可重構的（reconfigurable）。需注意的是，在對主動元件AT2’進行預寫入時將寫入電壓（例如是參照圖6A至圖6D所說明的寫入電壓V PP1、V PP2）提供至頂閘電極122，而將電源供應電壓（例如是參照圖6A至圖6D所說明的電源供應電壓VDD）提供至底閘極結構128a’、128b’的底閘電極130。此外，在主動元件AT2’的預寫入操作期間，頂源極/汲極電極126以及底源極/汲極電極134a、134b可耦合至參考電壓（例如是地電壓）。
再者，主動元件AT2’在結構上亦相似於參照圖7所說明的存取電晶體AT3。因此，多個主動元件AT2’可設置在包括存取電晶體AT3的記憶胞元的周圍，且可經配置以協助此些記憶胞元的操作。舉例而言，主動元件AT2’與此些記憶胞元均嵌入於後端結構BE（參照圖1所說明），且可位於相同的水平位準。
綜上所述，根據本揭露的各實施例，後端主動元件形成於前端主動元件之上，且前端主動元件與後端主動元件均可進行邏輯操作。基於部分的邏輯操作可在後端結構中進行，可至少部分地釋放前端結構的珍貴的表面積。後端主動元件具有包括跨越鐵電層的閘極電容的子電晶體。根據鐵電層的電極化態，此些子電晶體可作為開關，或可為常開狀態。如此一來，後端主動元件可分別對應於鐵電層的電極化態的組合而進行多種邏輯操作。換言之，後端主動元件可為多態性的（polymorphic）。再者，可藉由在下一次邏輯操作前由採用不同的預寫入方案來改變各後端主動元件的邏輯功能，故後端主動元件為可重構的（reconfigurable）。由於後端主動元件為多態性且為可重構的，可使用於追溯電路設計的逆向工程（reverse engineering）無效。再者，後端主動元件在結構上可相似於亦嵌入於後端結構中的記憶胞元的存取電晶體。如此一來，後端主動元件可設置於鄰近記憶胞元處，且可經配置以協助記憶胞元的操作。
本揭露的一態樣提供一種主動元件，包括：通道層；頂源極/汲極電極，設置於所述通道層的頂側；第一底源極/汲極電極與第二底源極/汲極電極，設置於所述通道層的底側；第一閘極結構與第二閘極結構，位於所述頂源極/汲極電極與所述第一底源極/汲極電極之間，且經由所述通道層而彼此分隔開，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及第三閘極結構與第四閘極結構，位於所述頂源極/汲極電極與所述第二底源極/汲極之間，且經由所述通道層而彼此分隔開，其中所述第三閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層。
本揭露的另一態樣提供一種半導體元件，包括：主動元件以及記憶胞元。主動元件分別包括：第一通道層；第一頂源極/汲極電極，設置於所述第一通道層的頂側；第一底源極/汲極電極與第二底源極/汲極，設置於所述第一通道層的底側；第一閘極結構與第二閘極結構，位於所述第一頂源極/汲極電極與所述第一底源極/汲極電極之間，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及第三閘極結構與第四閘極結構，位於所述第一頂源極/汲極電極與所述第二底源極/汲極電極之間，其中所述第三閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層。記憶胞元在側向上鄰近所述主動元件，且分別包括存取電晶體與耦合至所述存取電晶體的儲存單元。
本揭露的又一態樣提供一種半導體晶片，包括：基底；第一主動元件，形成於所述基底上；介電層堆疊，形成於所述基底且覆蓋所述第一主動元件；以及第二主動元件，嵌入於所述介電層堆疊中。第二主動元件包括：通道層；頂源極/汲極電極，設置於所述通道層的頂側；第一底源極/汲極電極與第二底源極/汲極電極，設置於所述通道層的底側；第一閘極結構與第二閘極結構，位於所述頂源極/汲極電極與所述第一底源極/汲極電極之間，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及第三閘極結構與第四閘極結構，位於所述頂源極/汲極電極與所述第二底源極/汲極電極之間，其中所述第三頂閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。
10:半導體晶片 70:半導體元件 100:基底 102:閘極結構 104:閘電極 106:閘介電層 108:側壁間隔件 110: 源極/汲極結構 112、116:介電層 114:接觸插塞 118:通道層 120、120a、120b、120a’、120b’:頂閘極結構 122:頂閘電極 124:頂閘介電層 126:頂源極/汲極電極 128、128a、128b、128a’、128b’:底閘極結構 130:底閘電極 132、124’:鐵電層 132’:非鐵電閘介電層 134、134a、134b:底源極/汲極電極 136:互連單元 138:導電圖案 140:導電通孔 700:記憶胞元 702:通道層 704a、704b:閘極結構 706:頂閘電極 708:頂閘介電層 710、712a、712b:源極/汲極電極 714:底閘極結構 716:底閘電極 718:底閘介電層 AT1、AT2、AT2’:主動元件 AT3:存取電晶體 BE:後端結構 CH1、CH2:導電通道 FE:前端結構 ME:儲存單元 P1、P2、P3、P4:輸入端 Q1、Q2:輸出端 R:負載電阻 S1:頂側 S2:底側 ST1、ST2、ST3、ST4:子電晶體 T1、T2:電晶體 V A、V B:閘極電壓 V DD:電源供應電壓 V PP1、V PP2:寫入電壓
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，圖中各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1為根據本揭露一些實施例繪示的半導體晶片的剖視示意圖。 圖2為根據本揭露一些實施例繪示的圖1所示的具有被寫入第一電極化態的鐵電層的其中一後端主動元件的三維示意圖。 圖3A為繪示出具有被寫入第一電極化態的鐵電層的後端主動元件的等效電路的電路圖。 圖3B為繪示出包括分別由一後端主動元件構成的多個反或（NOR）閘的反互斥或（NXOR）閘的電路圖。 圖4A為繪示出具有被寫入第二電極化態的鐵電層的後端主動元件的等效電路的電路圖。 圖4B為繪示出包括分別由一後端主動元件構成的多個反及（NAND）閘的互斥或（XOR）閘的電路圖。 圖5A與圖5B為分別繪示出具有被寫入第一電極化態的鐵電層以及被寫入第二電極化態的另一鐵電層的後端主動元件的等效電路的電路圖。 圖6A為繪示出用於將兩鐵電層寫入第一電極化態的預寫入方案的示意圖。 圖6B為繪示出用於將兩鐵電層寫入第二電極化態的預寫入方案的示意圖。 圖6C與圖6D分別為繪示出用於分別將兩鐵電層寫入第一與第二電極化態的預寫入方案的示意圖。 圖7為根據本揭露一些實施例繪示的一後端主動元件以及在相鄰記憶體陣列中的一記憶胞元的三維示意圖。 圖8為根據本揭露一些實施例繪示的後端主動元件的三維示意圖。
10:半導體晶片
100:基底
102:閘極結構
104:閘電極
106:閘介電層
108:側壁間隔件
110:源極/汲極結構
112、116:介電層
114:接觸插塞
118:通道層
120、120a、120b:頂閘極結構
122:頂閘電極
124:頂閘介電層
126:頂源極/汲極電極
128、128a:底閘極結構
130:底閘電極
132:鐵電層
134、134a、134b:底源極/汲極電極
136:互連單元
138:導電圖案
140:導電通孔
AT1、AT2:主動元件
BE:後端結構
FE:前端結構
S1:頂側
S2:底側

Claims (20)

  1. 一種主動元件，包括： 通道層； 頂源極/汲極電極，設置於所述通道層的頂側； 第一底源極/汲極電極與第二底源極/汲極電極，設置於所述通道層的底側； 第一閘極結構與第二閘極結構，位於所述頂源極/汲極電極與所述第一底源極/汲極電極之間，且經由所述通道層而彼此分隔開，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及 第三閘極結構與第四閘極結構，位於所述頂源極/汲極電極與所述第二底源極/汲極之間，且經由所述通道層而彼此分隔開，其中所述第三閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層。
  2. 如請求項1所述的主動元件，其中所述第一閘極結構與所述第三閘極結構設置在所述通道層的所述頂側，且所述第二閘極結構與所述第四閘極結構設置在所述通道層的所述底側。
  3. 如請求項1所述的主動元件，其中所述第二閘極結構與所述第四閘極結構設置在所述通道層的所述頂側，且所述第一閘極結構與所述第三閘極結構設置於所述通道層的所述底側。
  4. 如請求項1所述的主動元件，其中所述第一閘極結構部分地交疊於所述第二閘極結構，且所述第三閘極結構部分地交疊於所述第四閘極結構。
  5. 如請求項1所述的主動元件，其中所述鐵電層分別具有極化方向指向所述通道層的第一電極化態。
  6. 如請求項5所述的主動元件，其中所述通道層為N型，且包括所述第二閘極結構的子電晶體與包括所述第四閘極結構的子電晶體分別具有負起始電壓。
  7. 如請求項5所述的主動元件，其中所述主動元件經配置為反或閘。
  8. 如請求項1所述的主動元件，其中所述鐵電層分別具有極化方向朝遠離所述通道層的方向指向的第二電極化態。
  9. 如請求項8所述的主動元件，其中所述通道層為N型，且包括所述第二閘極結構的子電晶體與包括所述第四閘極結構的子電晶體具有正起始電壓。
  10. 如請求項5所述的主動元件，其中所述主動元件經配置為反及閘。
  11. 如請求項1所述的主動元件，其中所述鐵電層中的一者具有極化方向指向所述通道層的第一電極化態，且所述鐵電層中的另一者具有極化方向朝遠離所述通道層的方向指向的第二電極化態。
  12. 一種半導體元件，包括： 主動元件，分別包括： 第一通道層； 第一頂源極/汲極電極，設置於所述第一通道層的頂側； 第一底源極/汲極電極與第二底源極/汲極，設置於所述第一通道層的底側； 第一閘極結構與第二閘極結構，位於所述第一頂源極/汲極電極與所述第一底源極/汲極電極之間，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及 第三閘極結構與第四閘極結構，位於所述第一頂源極/汲極電極與所述第二底源極/汲極電極之間，其中所述第三閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層；以及 記憶胞元，在側向上鄰近所述主動元件，且分別包括存取電晶體與耦合至所述存取電晶體的儲存單元。
  13. 如請求項12所述的半導體元件，其中所述主動元件與所述記憶胞元嵌入於形成在半導體基底之上的介電層堆疊中。
  14. 如請求項12所述的半導體元件，其中所述存取電晶體包括： 第二通道層； 第二頂源極/汲極電極，設置於所述第二通道層的頂側； 第五閘極結構與第六閘極結構，設置於所述第二通道層的所述頂側，其中所述第二頂源極/汲極電極位於所述第五閘極結構與所述第六閘極結構之間； 第三底源極/汲極電極與第四底源極/汲極電極，設置於所述第二通道層的底側；以及 第七閘極結構，設置於所述第二通道層的所述底側，且位於所述第三底源極/汲極電極與所述第四底源極/汲極電極之間。
  15. 如請求項14所述的半導體元件，其中所述第五閘極結構、所述第六閘極結構與所述第七閘極結構分別包括非鐵電介電層。
  16. 如請求項14所述的半導體元件，其中所述儲存單元耦合至所述存取電晶體的所述第二頂源極/汲極電極。
  17. 如請求項12所述的半導體元件，其中所述主動元件經配置以處理儲存於所述記憶胞元中的資料。
  18. 一種半導體晶片，包括： 基底； 第一主動元件，形成於所述基底上； 介電層堆疊，形成於所述基底且覆蓋所述第一主動元件；以及 第二主動元件，嵌入於所述介電層堆疊中，且包括： 通道層； 頂源極/汲極電極，設置於所述通道層的頂側； 第一底源極/汲極電極與第二底源極/汲極電極，設置於所述通道層的底側； 第一閘極結構與第二閘極結構，位於所述頂源極/汲極電極與所述第一底源極/汲極電極之間，其中所述第一閘極結構包括非鐵電介電層，且所述第二閘極結構包括鐵電層；以及 第三閘極結構與第四閘極結構，位於所述頂源極/汲極電極與所述第二底源極/汲極電極之間，其中所述第三頂閘極結構包括非鐵電介電層，且所述第四閘極結構包括鐵電層。
  19. 如請求項18所述的半導體晶片，其中所述第二主動元件經配置以根據所述鐵電層的電極化態而進行多種邏輯操作。
  20. 如請求項18所述的半導體晶片，其中所述第二主動元件為可重構的，且在不同時間進行不同邏輯操作。
TW111116753A 2022-02-18 2022-05-04 後端主動元件、半導體元件以及半導體晶片 TW202335295A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/674,858 2022-02-18
US17/674,858 US11963365B2 (en) 2022-02-18 2022-02-18 Back-end active device, semiconductor device and semiconductor chip

Publications (1)

Publication Number Publication Date
TW202335295A true TW202335295A (zh) 2023-09-01

Family

ID=86573672

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111116753A TW202335295A (zh) 2022-02-18 2022-05-04 後端主動元件、半導體元件以及半導體晶片

Country Status (3)

Country Link
US (1) US11963365B2 (zh)
CN (1) CN116230715A (zh)
TW (1) TW202335295A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101073301B1 (ko) 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
US11171239B2 (en) * 2019-09-13 2021-11-09 Intel Corporation Transistor channel passivation with 2D crystalline material
US11984508B2 (en) * 2021-02-24 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same
US11968840B2 (en) * 2021-04-09 2024-04-23 Taiwan Semiconductor Manufacturing Company Limited Tri-gate transistor and methods for forming the same
US20220359759A1 (en) * 2021-05-05 2022-11-10 Intel Corporation Low defect, high mobility thin film transistors with in-situ doped metal oxide channel material
KR20220159830A (ko) * 2021-05-26 2022-12-05 삼성전자주식회사 산화물 반도체 트랜지스터와 그 제조방법 및 산화물 반도체 트랜지스터를 포함하는 메모리 장치
CN113921599A (zh) 2021-10-09 2022-01-11 北京理工大学 柔性可编程存储器、制备方法及其反相器、逻辑门电路
CN114093927A (zh) * 2021-11-11 2022-02-25 西安电子科技大学杭州研究院 基于铁电掺杂的互补场效应晶体管及其制作方法

Also Published As

Publication number Publication date
CN116230715A (zh) 2023-06-06
US11963365B2 (en) 2024-04-16
US20230269948A1 (en) 2023-08-24

Similar Documents

Publication Publication Date Title
US9336858B2 (en) Semiconductor memory device and driving method thereof
US11751402B2 (en) Ferroelectric capacitors with backend transistors
US11488979B2 (en) Semiconductor device of three-dimensional structure including ferroelectric layer
CN113140588A (zh) 存储器件及其制造方法
US11917832B2 (en) Ferroelectric tunnel junction devices with metal-FE interface layer and methods for forming the same
US20230371267A1 (en) Semiconductor structure and method of fabricating the same
JP4761946B2 (ja) 不揮発性半導体記憶素子及びその製造方法並びに不揮発性半導体記憶素子を含む半導体集積回路装置
CN114388511A (zh) 剩余极化电容结构、存储器单元及其方法
US20230345740A1 (en) High-density memory device with planar thin film transistor (tft) selector and methods for making the same
TW202335295A (zh) 後端主動元件、半導體元件以及半導體晶片
US20220223622A1 (en) Memory structure and method of forming the same
CN115867038A (zh) 存储器器件及其制造方法
US20240090230A1 (en) Memory array and operation method thereof
US20240113043A1 (en) Embedded memory device with reduced plasma-induced damage and methods of forming the same
US11744060B2 (en) Memory device
US20240138153A1 (en) Ferroelectric memory device and memory array
US20230062750A1 (en) Memory chiplet having multiple arrays of memory devices and methods of forming the same
KR102555613B1 (ko) 반전도성 금속 산화물 핀 트랜지스터를 포함하는 메모리 디바이스 및 그 형성 방법
US20230301052A1 (en) Data backup unit for static random-access memory device
US20240172447A1 (en) Three-dimensional ferroelectric memory device
TW202332007A (zh) 記憶體裝置及其製造方法
US20060071255A1 (en) Non-destructive read ferroelectric memory cell, array and integrated circuit device