TW202334951A - 半導體裝置、記憶體系統、及校正從記憶體控制器傳輸到記憶體裝置的信號的方法 - Google Patents

半導體裝置、記憶體系統、及校正從記憶體控制器傳輸到記憶體裝置的信號的方法 Download PDF

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Abstract

實施方式提供一種半導體裝置、記憶體系統和校正從記憶體控制器傳輸到記憶體裝置的信號的方法，能夠在不降低資料傳送效率的情況下執行漂移補償操作。 一種半導體裝置包含：漂移檢測電路，其檢索參考信號在第一時序通過電路元件的先前確定的第一延遲量，確定該參考信號在第二時序通過該電路元件的第二延遲量，以及輸出該第一和第二延遲量之差的漂移量；以及延遲量調整電路，其檢索第一信號在該第一時序被傳輸到外部裝置的先前確定的第三延遲量，基於該第三延遲量和該漂移量確定第四延遲量作為在該第二時序之後的週期中施加到該第一信號的延遲量，以及將施加了該第四延遲量的該第一信號傳輸到該外部裝置。

Description

半導體裝置、記憶體系統、及校正從記憶體控制器傳輸到記憶體裝置的信號的方法
相關申請案交互參照
本申請基於並請求2022年2月22日提交的日本專利申請號2022-026051的優先權，其都藉由參照的方式併入此處。
本文描述的實施方式一般有關於半導體裝置、記憶體系統、及校正從記憶體控制器傳輸到記憶體裝置的信號的方法。
記憶體系統的控制器具有用於校正信號的延遲量的時序調整功能。當溫度或電壓改變時，信號的延遲量改變。因此，需要執行漂移補償操作以根據改變的延遲量重新調整時序。然而，當漂移補償操作花費較長時間時，當執行所選通道的漂移補償操作時資料傳送效率降低。
實施方式提供一種半導體裝置、記憶體系統、和校正從記憶體控制器傳輸到記憶體裝置的信號的方法，能夠在不降低資料傳送效率的情況下執行漂移補償操作。
一般而言，根據一個實施方式，一種半導體裝置包含漂移檢測電路和延遲量調整電路。漂移檢測電路檢索參考信號在第一時序通過電路元件的先前確定的第一延遲量，確定該參考信號在該第一時序之後的第二時序通過該電路元件的第二延遲量，以及輸出該第一延遲量和該第二延遲量之差的漂移量。延遲量調整電路檢索第一信號在該第一時序被傳輸到該半導體裝置的外部裝置的先前確定的第三延遲量，基於該第三延遲量和該漂移量確定第四延遲量作為在該第二時序之後的週期中施加到該第一信號的延遲量，以及將施加了該第四延遲量的該第一信號傳輸到該外部裝置。
在下文中，將參考圖式描述實施方式。
(第一實施方式)
圖1是繪示連接到主機的記憶體系統的組態的方塊圖，根據第一實施方式。如圖1所繪示，記憶體系統1包含半導體裝置2和記憶體裝置3。記憶體系統1可以連接到主機裝置4。主機裝置4例如是個人電腦或行動終端等電子裝置。
記憶體裝置3例如是NAND快閃記憶體等非揮發性記憶體。在下文中，記憶體裝置3被稱為NAND快閃記憶體3。NAND快閃記憶體3包含一個或多個記憶體晶片3A。
半導體裝置2可以施行為諸如系統上晶片(SoC)的電路。半導體裝置2的各功能可由專用硬體、執行程式的處理器或其組合來施行。半導體裝置2起了被組態為控制NAND快閃記憶體3的記憶體控制器的作用。以下，將半導體裝置2稱為記憶體控制器2。記憶體控制器2包含控制單元5和一個或多個NAND介面(I/F)電路6。控制單元5和NAND I/F電路6透過匯流排相互連接。控制單元5和NAND I/F電路6可以組態為獨立的半導體裝置。
一個或多個NAND介面(I/F)電路6和NAND快閃記憶體3的一個或多個記憶體晶片3A分別透過一個或多個通道7相互電連接。每個通道7具有其中複數個信號線被捆紮的組態。記憶體控制器2可以單獨控制每個通道7。藉由單獨控制一個或多個通道7，記憶體控制器2可以同時操作連接到不同通道7的一個或多個記憶體晶片3A。在記憶體控制器2和記憶體晶片3A之間傳輸/接收資料的通道7被稱為所選通道。未在記憶體控制器2和記憶體晶片3A之間傳輸/接收資料的通道7被稱為非所選通道。
主機裝置4和記憶體控制器2(更具體地，控制單元5)透過預定介面相互連接。作為介面，例如，可以採用嵌入式多媒體卡(eMMC)的平行介面、周邊組件互連高速(PCIe)的串列擴展介面和M-PHY的高速串列介面等各種介面。在主機裝置4和記憶體控制器2中的每一個中，內置有與各種介面中所採用的介面對應的介面電路。
主機裝置4向控制單元5發出寫入請求或讀取請求。根據主機裝置4的請求，控制單元5控制向NAND快閃記憶體3寫入資料，以及從NAND快閃記憶體3讀取資料。
NAND I/F電路6電連接記憶體控制器2和NAND快閃記憶體3。NAND I/F電路6符合各種介面標準，例如切換雙資料速率(Toggle DDR)和開放式NAND快閃介面(ONFI)。
記憶體控制器2(更具體地，NAND I/F電路6)和NAND快閃記憶體3透過提供在通道7中的複數條信號線傳輸/接收各種信號。各種信號包含例如八個資料信號DQ＜7:0＞和兩個資料選通信號DQS和DQSn。八個資料信號DQ＜7:0＞包含例如命令、位址、資料和狀態。記憶體控制器2與NAND快閃記憶體3之間傳輸/接收的各種信號可以進一步包含晶片致能信號CEn、就緒/忙碌信號RBn、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號WEn、讀取致能信號RE和REn以及寫入保護信號WPn。這裡，信號名稱後加「n」表示該信號為低態有效信號。
NAND I/F電路6包含時序調整電路6A。時序調整電路6A執行諸如資料信號DQ＜7:0＞或資料選通信號DQS和DQSn的各種信號的時序調整。
根據本實施方式的時序調整電路6A不僅應用於NAND I/F電路6，還應用於內置於NAND快閃記憶體3和主機裝置4中的各種介面電路。
接著，說明時序調整電路的組態。
圖2是繪示的時序調整電路6A的組態的示例的方塊圖，根據第一實施方式。圖3是繪示的時序調整電路6A的詳細組態的示例的方塊圖，根據第一實施方式。圖4A是繪示主延遲鎖相迴路電路(MDLL電路)的示例的方塊圖，根據第一實施方式。圖4B是繪示MDLL電路的操作示例的時序圖，根據第一實施方式。圖5是繪示可變延遲電路的組態的示例的方塊圖，根據第一實施方式。
如圖2所繪示，時序調整電路6A包含參考電路10、漂移檢測電路20、運算電路30和延遲量調整電路40。時序調整電路6A對從控制單元5輸入的內部資料信號iDQ＜7:0＞、內部資料選通信號iDQS、iDQSn分別進行延遲來輸出到NAND快閃記憶體3，作為資料信號DQ＜7:0＞、和資料選通信號DQS和DQSn。
參考電路10產生參考時脈。漂移檢測電路20基於來自參考電路10的輸出的參考時脈來檢測漂移量。運算電路30根據漂移檢測電路20的漂移檢測結果計算出延遲設定值，用於設定各種信號的延遲量。延遲量調整電路40根據運算電路30所計算出的延遲設定值來調整延遲量。
參考電路10包含能隙參考(BGR)電路11和振盪器(OSC)電路12。即使當電壓或溫度變化時，只要變化在預定範圍內，BGR電路11就向OSC電路12輸出恆定電壓。OSC電路12根據輸入電壓產生時脈。因此，參考電路10產生獨立於電壓和溫度變化的參考時脈，並將參考時脈輸出到漂移檢測電路20。
漂移檢測電路20包含主延遲鎖相迴路(DLL)電路21、減法電路22和儲存器23。在以下描述中，主DLL電路21簡稱為MDLL電路21。
如圖4A中所繪示，MDLL電路21被施行為時間數位轉換器(TDC)電路。MDLL電路21包含時脈產生電路24、延遲線25、複數個正反器FF以及碼產生電路26。延遲線25包含複數個彼此串聯的緩衝器B。緩衝器B是電路元件的示例。此外，緩衝器B是延遲元件的示例。延遲線25中的複數個緩衝器B是多個第一延遲元件的示例。複數個正反器FF分別連接至複數個緩衝器B的輸出端。
如圖4B所繪示，在訓練時，在資料傳送之前的準備週期，或者在資料傳送期間的每個預定循環(例如，參考時脈CLK的每64個循環)，在輸入參考時脈CLK的第一個上升邊緣的時序t1，時脈產生電路24將信號CLKDLY從低位準改變為高位準(或從高位準變為低位準)輸入到延遲線25。輸入到延遲線25的信號CLKDLY被緩衝器B延遲，然後輸入到緩衝器B和後階的正反器FF。也就是說，圖4B所繪示的信號CLKDLY之間的偏差量表示緩衝器B的一階的延遲量。在圖4B所示的示例中，時脈產生電路24將從低位準改變為高位準的信號CLKDLY輸入到延遲線25。信號CLKDLY的高位準週期等於參考時脈CLK的一個循環，但也可以長於一個循環。
此外，在訓練時輸入的參考時脈CLK的第一個上升邊緣之後的上升邊緣、資料傳送之前的準備週期、以及在檢測到資料傳送的期間的每個預定循環之時序t2，時脈產生電路24啟動提供給每個正反器FF的時脈CLKDET。在提供的時脈CLKDET的上升邊緣，每個正反器FF鎖存來自連接到每個正反器FF的緩衝器B的信號CLKDLY，並且將鎖存的信號CLKDLY輸出到碼產生電路26。
例如，當輸入延遲線25的信號CLKDLY由低位準變為高位準時，輸入延遲線25的處於高位準的信號CLKDLY經第一階的緩衝器B延遲後輸出至第二階的緩衝器B。輸入到第二階的緩衝器B的處於高位準的信號CLKDLY經過第二階的緩衝器B延遲後輸出到第三階的緩衝器B。下面類似地，輸入到某個緩衝器B的處於高位準的信號CLKDLY被緩衝器B延遲後輸出到後階的緩衝器B。即，從輸入到延遲線25的處於高位準的信號CLKDLY所通過的緩衝器B輸出處於高位準的信號CLKDLY。同時，從輸入到延遲線25的處於高位準的信號CLKDLY尚未通過的緩衝器B輸出處於低位準的信號CLKDLY。
如上所述，提供給每個正反器FF的時脈CLKDET在時序t2上升。結果，在參考時脈CLK的一個循環之前(即在時序t2之前)輸出處於高位準的信號CLKDLY的緩衝器B所連接的正反器FF根據時脈CLKDET將信號CLKDLY鎖存為處於高位準的信號CLKDLY。同時，在參考時脈CLK的一個循環之前(即在時序t2之前)未輸出處於高位準的信號CLKDLY的緩衝器B所連接的正反器FF根據時脈CLKDET將信號CLKDLY鎖存為處於低位準的信號CLKDLY。每個正反器FF將鎖存信號CLKDLY輸出到碼產生電路26。
此外，時脈產生電路24在時序t2向碼產生電路26輸出處於高位準的信號CLKREG，以供碼產生電路26輸出第一碼值。時脈產生電路24可以在時序t2之後在參考時脈CLK的上升邊緣將處於高位準的信號CLKREG輸出到碼產生電路26。
當用於輸出第一碼值的處於高位準的信號CLKREG從時脈產生電路24輸入時，碼產生電路26觀察從每個正反器FF輸入的信號的位準，並對輸出處於高位準(或低位準)的正反器FF的數量進行計數。因此，確定輸入到延遲線25的信號已經通過緩衝器B的哪一階。碼產生電路26基於確定結果產生第一碼值，其指示延遲線25中緩衝器B的多少階對應於參考時脈的一個循環。藉由MDLL電路21在第一時序(例如，訓練時)之後的第二時序(例如，資料傳送之前的準備週期，或資料傳送期間的預定循環)執行上述操作，第一碼值可以表示延遲線25中的緩衝器B在第二時序和第一時序下分別對應參考時脈的一個循環有多少階。第一碼值是第二設定值的示例。碼產生電路26將所產生的第一碼值輸出到減法電路22。
如圖2所繪示，來自MDLL電路21的第一碼值和來自儲存器23的第二碼值被輸入到減法電路22。第二碼值是表示訓練時的循環檢測階的數量的碼值，具體地說，延遲線25中的緩衝器B的多少階對應於訓練時參考時脈的一個循環。第二碼值表示延遲線25中的緩衝器B的多少階對應於第一時序(例如，在訓練時)的參考時脈的一個循環。第二碼值是第一設定值的示例。稍後將描述訓練的細節。
減法電路22計算來自MDLL電路21的第一碼值與來自儲存器23的第二碼值之間的差值。即，減法電路22計算與某一時序的參考時脈的一個循環對應的緩衝器B的數量和與訓練時參考時脈的一個循環對應的緩衝器B的數量之間的差值。因此，漂移檢測電路20能夠檢測訓練時的漂移量。即，從訓練時起的漂移量由與參考時脈的一個循環對應的緩衝器B的數量的差所表示。漂移檢測電路20將檢測到的漂移量輸出到運算電路30。
以此方式，漂移檢測電路20確定第一延遲量，其是緩衝器B在第一時序的延遲量。此外，漂移檢測電路20確定第二延遲量，該第二延遲量是緩衝器B在第一時序之後的第二時序的延遲量。然後，漂移檢測電路20檢測漂移量，其為第一延遲量和第二延遲量之間的差。換句話說，漂移檢測電路20產生具有第一循環的參考信號(信號CLKDLY)，並根據參考信號通過複數個緩衝器B所需的時間來確定第一延遲量或第二延遲量。
運算電路30包含組合電路31和儲存器37。如圖3所繪示，組合電路31包含組合電路32、加法電路33、選擇信號產生單元34、選擇器35和加法電路36。
組合電路32執行將減法電路22的輸出值右移的右移運算。一般來說，二進制位元串每右移1位元，其值就變成1/2倍。因此，二進制位元串的值右移1位元時變為1/2倍，右移2位元時變為1/4倍，右移3位元時變為1/8倍。當組合電路32將減法電路22的輸出值右移1位元時，減法電路22的輸出值變為4/8(1/2)倍。當組合電路32將減法電路22的輸出值右移2位元時，減法電路22的輸出值變為2/8(1/4)倍。當組合電路32將減法電路22的輸出值右移3位元時，減法電路22的輸出值變為1/8倍。因此，減法電路22的輸出值藉由組合電路32的運算變成1/8倍、2/8倍和4/8倍，並被輸入到選擇器35。此外，1/8倍和2/8倍的值被輸入到加法電路33。加法電路33將1/8倍和2/8倍的值相加，計算出減法電路22的輸出值的3/8倍的值，並將該值輸出到選擇器35。此外，作為來自接地的低位準信號的0(在圖3中表示為差×0)被輸入到選擇器35。以這種方式，組合電路32將第一差值輸出到延遲量調整電路40，第一差值是第一碼值和第二碼值之間的差的位元移位運算的結果。
選擇信號產生單元34基於來自儲存器23的第二碼值(即，在訓練時循環檢測階的數量)和來自儲存器37在訓練時每個信號的校正階的數量為每個信號(例如，資料信號DQ＜7:0＞和資料選通信號DQS和DQSn)產生選擇信號。稍後將描述訓練時每個信號的校正階的數量。選擇信號產生單元34將所產生的選擇信號輸出到為每個資料信號DQ＜7:0＞和資料選通信號DQS和DQSn所提供的選擇器35。
具體地，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於0且小於1/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×0的值。進一步地，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於1/16且小於3/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×1/8的值。進一步地，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於3/16且小於5/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×2/8的值。進一步地，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於5/16且小於7/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×3/8的值。此外，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於7/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×4/8的值。
當需要在可變延遲電路41中產生更大的延遲量時，大於差×4/8的值，例如差×5/8的值、差值×6/8的值、差×7/8的值和差×8/8的值可以由組合電路32和加法電路33產生，並且可以輸入到選擇器35。然後，選擇信號產生單元34根據訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值，將選擇信號輸出到選擇器35供選擇預定值。例如，當訓練時每個信號的校正階的數量除以訓練時循環檢測階的數量的值大於或等於15/16時，選擇信號產生單元34將選擇信號輸出到選擇器35供選擇器35選擇差×8/8的值。
例如，當訓練時的循環檢測階的數量為444，訓練時資料信號DQ＜0＞的校正階的數量為100時，100/444的值大於3/16，並且小於5/16。結果，選擇信號產生單元34產生用於與資料信號DQ＜0＞對應的選擇器35的選擇信號以選擇差×2/8的值，並且將該選擇信號輸出到與資料信號DQ＜0＞對應的選擇器35。
進一步地，例如，當訓練時的循環檢測階的數量為444，訓練時資料信號DQ＜1＞的校正階的數量為50時，50/444的值大於1/16，並且小於3/16。結果，選擇信號產生單元34產生用於與資料信號DQ＜1＞對應的選擇器35的選擇信號以選擇差×1/8的值，並且將該選擇信號輸出到與資料信號DQ＜1＞對應的選擇器35。
選擇信號產生單元34包含儲存器34a。訓練時的循環檢測階的數量、以及訓練時每個信號(資料信號DQ＜7:0＞，資料選通信號DQS和DQSn)的校正階的數量在訓練時被確定。選擇信號產生單元34針對每個信號確定0、1/8、2/8、3/8或4/8中的哪個值接近訓練時校正階的數量除以訓練時循環檢測階的數量的值，以及將資訊儲存在儲存器34a中。即，選擇信號產生單元34將資訊儲存在儲存器34a中，該資訊表示針對每個選擇器35選擇了哪個信號。在資料傳送時，選擇信號產生單元34基於儲存在儲存器34a中的資訊分別向每個選擇器35輸出選擇信號。這樣，選擇信號產生單元34進行量化，其使訓練時的各信號的校正階的數量除以訓練時的循環檢測階的數量的值近似於0、1/8、2/8、3/8或4/8中的任意一個。然後，選擇信號產生單元34將選擇信號輸出到每個選擇器35，從而選擇藉由乘以近似值所獲得的差。
針對資料信號DQ＜7:0＞以及資料選通信號DQS和DQSn中的每一個提供選擇器35。被選擇信號產生單元34為每個資料信號DQ＜7:0＞以及資料選通信號DQS和DQSn所產生的選擇信號被輸入到每個選擇器35。基於為資料信號DQ＜7:0＞中的每一個以及資料選通信號DQS和DQSn所產生的選擇信號，每個選擇器35選擇輸入值中的任何一個並將所選擇的一個輸出到加法電路36。
針對資料信號DQ＜7:0＞以及資料選通信號DQS和DQSn中的每一個提供加法電路36。每個加法電路36將選擇器35的輸出與自儲存器37訓練時的校正階的數量(與每個資料信號DQ＜7:0＞和資料選通信號DQS和DQSn對應的校正階的數量)相加，並將控制碼(其為延遲設定值)輸出到延遲量調整電路40。
延遲量調整電路40包含為每個資料信號DQ＜7:0＞以及資料選通信號DQS和DQSn所提供的可變延遲電路41。每個可變延遲電路41基於來自每個加法電路36的延遲設定值延遲內部資料信號iDQ＜7:0＞和內部資料選通信號iDQS和iDQSn中的每一個，並且將延遲信號傳輸到NAND快閃記憶體3作為資料信號DQ＜7:0＞，以及資料選通信號DQS和DQSn。
如圖5所繪示，可變延遲電路41包含延遲線42和選擇器43。延遲線42包含複數個彼此串聯的緩衝器B。延遲線42中的複數個緩衝器B是複數個第二延遲元件的示例。延遲線42中的每個緩衝器B的延遲量等於MDLL電路21的延遲線25中的每個緩衝器B的延遲量。
延遲線42中第一階中的緩衝器B的輸入被連接到內部資料信號iDQ＜7:0＞中的一個和內部資料選通信號iDQS和iDQSn。延遲線42中每個緩衝器B的輸出被連接到選擇器43。
選擇器43基於延遲設定值選擇性地輸出輸入信號或延遲線42中的每個緩衝器B的輸出中的任一個。也就是說，選擇器43基於延遲設定值選擇性地輸出輸入信號或延遲線42中的每個緩衝器B的輸出信號中的任一個。因此，可以改變從輸入信號到輸出信號的延遲量。
以這種方式，可變延遲電路41基於設定延遲量將第一信號(例如，資料信號DQ＜7:0＞，以及資料選通信號DQS和DQSn)傳輸到外部裝置(例如，記憶體裝置3)。
接下來，將描述訓練和漂移補償操作。
當在記憶體控制器2和NAND快閃記憶體3之間執行資料傳送時，在資料傳送之前執行訓練。例如，在產品出廠前的測試時執行訓練。在訓練期間，記憶體控制器2和NAND快閃記憶體3傳輸/接收確定的測試型樣，並且確定每個信號的延遲量，以便可以正確地傳輸/接收測試型樣。在訓練中，例如，確定每個信號的延遲量，使得每個資料信號DQ＜7:0＞對於資料選通信號DQS和DQSn具有足夠的時序餘裕。
圖6是繪示的訓練時的處理流程的示例的流程圖，根據第一實施方式。
首先，控制單元5在記憶體控制器2與NAND快閃記憶體3之間傳輸/接收測試型樣，而使可變延遲電路41的延遲量依次變化，並確定測試結果(步驟S1)。
具體地，首先，控制單元5將每個信號(例如，資料信號DQ＜7:0＞和資料選通信號DQS和DQSn)的可變延遲電路41的延遲量設定為零。然後，控制單元5向/從NAND快閃記憶體3傳輸/接收測試型樣以確定錯誤或通過。接下來，控制單元5將每個信號的可變延遲電路41的延遲量設定到延遲線42中的緩衝器B的一階。然後，控制單元5向/從NAND快閃記憶體3傳輸/接收測試型樣以確定錯誤或通過。以此方式，控制單元5一邊使每個信號的延遲量依次變化，一邊在記憶體控制器2與NAND快閃記憶體3之間傳輸/接收測試型樣，並確定測試結果。
接下來，控制單元5基於測試結果檢測每個信號的最佳延遲設定值(步驟S2)。例如，對於資料信號DQ＜0＞，假定使用延遲線42中的緩衝器B的從0到75階的延遲量的測試結果是錯誤，從76階到124階的測試結果緩衝器B的階段為通過，以及緩衝器B的125階或更多階的測試結果為錯誤的情況。在這種情況下，控制單元5檢測其中測試結果為通過的緩衝器B的76階至124階的中間值作為最佳值。也就是說，控制單元5檢測延遲線42中緩衝器B的100階作為資料信號DQ＜0＞的最佳延遲設定值。類似地，控制單元5檢測每個資料選通信號DQS和DQSn以及資料信號DQ＜7:1＞的最佳延遲設定值。
以這種方式，延遲量調整電路40確定第三延遲量，該第三延遲量是當傳輸到半導體裝置2的外部裝置的第一信號在外部裝置中沒有錯誤地被接收到時第一信號的延遲量。第三延遲量與第一信號通過的延遲線42中的緩衝器(或多個)B的總延遲量對應，其中此緩衝器(或多個)B的數量等於訓練時可變延遲電路41中所設定的延遲設定值。延遲量調整電路40將所確定的第三延遲量設定為在從第一時序到第二時序的週期中所使用的第一信號的延遲量。
另外，延遲量調整電路40根據第三延遲量和漂移量確定第四延遲量，將所確定的第四延遲量設定為第二時序之後的週期中所使用的第一信號的延遲量。第四延遲量與第一信號通過的延遲線42中的緩衝器(或多個)B的總延遲量對應，其中此緩衝器(或多個)B的數量等於資料傳送時可變延遲電路41中所設定的延遲設定值。延遲量調整電路40根據將從運算電路30(更具體而言，組合電路32)所輸入的第一差值與第三設定值相加所得的結果來確定第四設定值。
接著，控制單元5將所檢測出的每個信號的最佳延遲設定值儲存在儲存器37中作為訓練時每個信號的校正階的數量(步驟S3)。
接著，時序調整電路6A檢測與延遲線25中的參考時脈的一個循環對應的緩衝器B的階的數量(步驟S4)。MDLL電路21檢測與參考時脈的一個循環對應的緩衝器B的階的數量。時序調整電路6A可以藉由此處理來計算緩衝器B的一階的延遲量。最後，時序調整電路6A將與參考時脈的一個循環對應的緩衝器B的階的數量的所檢測到的值儲存在儲存器23中作為第二碼值(即訓練時循環檢測階的數量)(步驟S5)。
作為資料傳送前進行訓練的結果，例如，當檢測到緩衝器B的一階的延遲量為1.88 ps時，以延遲線42中的緩衝器B的100階來設定延遲對於資料信號DQ＜0＞是最佳的，對於資料信號DQ＜0＞的最佳延遲量是188 ps。當資料傳送時的溫度和電壓與訓練時的溫度和電壓基本相同時，可以藉由設定相同的延遲設定值來使用最佳延遲量(188 ps)。
同時，當溫度或電壓從訓練時漂移時，由於延遲線42的溫度和電壓相依性，訓練時和資料傳送時的最佳延遲設定值並不總是相同的。
例如，當緩衝器B的一階的延遲量由於溫度或電壓的漂移而從1.88 ps變為2.12 ps，而延遲設定值被設定為100時，延遲線的延遲量42是212 ps，偏離了最佳延遲量。結果，需要改變輸入到可變延遲電路41的延遲設定值以將延遲量校正為最佳。在這種情況下，藉由將延遲設定值從100減小到88，延遲線42的延遲量變為186 ps，因此，可以給出最佳延遲量。將該與延遲線42的最佳延遲量對應的延遲設定值的變化量(在上述示例中為-12)稱為漂移補償量。此外，計算漂移補償量的操作被稱為漂移補償操作。
接下來，將描述用於計算漂移補償量的方法。圖7是繪示漂移補償量的計算方法的視圖，根據第一實施方式。
當延遲線25中緩衝器B的一階的延遲量為1.88 ps時，與具有833 ps的循環的參考時脈的一個循環對應的緩衝器B的階的數量為444。訓練時與參考時脈的一個循環對應的緩衝器B的階的數量作為訓練時的循環檢測階的數量被儲存在儲存器23中。
此外，假設訓練時某個信號(例如，DQ＜0＞)的可變延遲電路41的最佳延遲量是延遲線42中緩衝器B的100階(即，188 ps)。在該訓練中，緩衝器B的數量(100)被儲存在儲存器37中作為訓練時信號的校正階的數量。
如上所述，當緩衝器B的一階的延遲量由於溫度或電壓的漂移而變為2.12 ps時，而可變延遲電路41的延遲設定值相同時，延遲量變為212 ps。這裡，當MDLL電路21再次檢測與獨立於溫度和電壓的參考時脈的一個循環對應的緩衝器B的階的數量時，由於緩衝器B的一階的延遲量增加，所檢測到的值減少到393。即，MDLL電路21的所檢測到的值的變化量為-51(=393-444)。
MDLL電路21和可變延遲電路41具有包含具有相同延遲值的緩衝器B的延遲線25和42。結果，為了產生等於可變延遲電路41訓練時的延遲量的延遲量，需要以與MDLL電路21的延遲線25相同的比率減少緩衝器B的階的數量。
具體地，漂移補償量可以藉由[MDLL電路21的所檢測到的值的變化量]×([可變延遲電路41在訓練時的延遲設定值]/[MDLL電路21訓練時所檢測到的值]來計算。這裡，MDLL電路21在訓練時的所檢測到的值是在儲存器23中所儲存的循環檢測階的數量。可變延遲電路41在訓練時的延遲設定值是在儲存器37中所儲存的信號的校正階的數量。在上述示例中，漂移補償量為-51×(100/444)=-12。其結果，漂移補償操作之後的可變延遲電路41的延遲設定值變為88，此時的延遲量變為186 ps。
接下來，將描述在計算漂移補償量時減少計算量的方法。圖8是繪示用於當計算漂移補償量時的減少計算量的方法的視圖，根據第一實施方式。
當需要高速計算如圖7所示的漂移補償量時，需要在記憶體控制器2中施行除法電路。然而，一般來說，除法電路的尺寸較大。此外，由執行程式的處理器所執行的除法計算需要很長時間。
根據本實施方式的記憶體控制器2包含電路組態，該電路組態縮短漂移補償操作完成之前的處理(計算)時間。根據本實施方式的記憶體控制器2可以高速完成所選通道的漂移補償操作，因此可以防止資料傳送效率的降低。
具體地，記憶體控制器2在計算漂移補償量時將除法的結果([可變延遲電路41在訓練時的延遲設定值]/[MDLL電路21在訓練時的所檢測到的值])近似(量化)為「1/(2的冪)」的整數倍(即N×1/2 n)。因此，可以在不使用除法電路的情況下縮短計算時間。
更具體地，如圖8所示，[訓練時可變延遲電路41的延遲設定值]/[訓練時MDLL電路21的所檢測到的值]不是100/444，但2/8，即量化為1/4。藉由將獲得的1/4乘以-51，即「MDLL電路21的所檢測到的值的變化量」，獲得-13。如上所述，該計算結果是將十進制數的-51對應的二進制位元串右移2位元獲得的。在加法電路36中，將儲存在儲存器37中的訓練時的校正階的數量與所獲得的-13相加，從而獲得87，其為資料傳送時的最佳延遲設定值。因此，可變延遲電路41選擇延遲線42的第87階的緩衝器B，將輸入信號被延遲至184 ps後的信號輸出。
一般情況下，輸入運算電路的數值用二進制表示，因此「2的冪」或「1/(2的冪)」的計算可以藉由僅移動數值的每一位元來計算。因此，不僅可以縮短計算時間，而且可以大大減小電路的尺寸。
在圖7所繪示的計算方法中，可以在緩衝器B的一階的延遲量的範圍內降低漂移補償量的不準確性。但是，在該計算方法中，需要具有大尺寸的除法電路及/或很長的計算時間。
對此，在圖8所繪示的計算方法中，校正係數([訓練時可變延遲電路41的延遲設定值]/[訓練時MDLL電路21的所檢測到的值])被近似(量化)為「1/(2的冪)」的整數倍。對於量化，例如，諸如上述100/444之類的除法是必要的。在該實施方式中，該除法可以由在訓練時執行程式的處理器來執行。然後，在訓練時，將基於除法的結果所量化的校正係數儲存在儲存器34a中。因此，在資料傳送時，可以藉由基於校正係數對減法電路22的輸出值進行右移運算或者將減法電路22的輸出值的複數次右移運算的結果相加來計算漂移補償量。即，可以縮短資料傳送時的計算時間。
將漂移補償量應用於延遲設定值之後的延遲量在圖7所繪示的計算方法中為186 ps，但在圖8所繪示的計算方法中為184 ps。在圖8所繪示的計算方法中，由於量化引起的校正係數的不準確性(量化誤差)的影響，最佳延遲量的不準確性變得大於圖7所繪示的計算方法的不準確性。然而，與應用漂移補償量之前的情況下的212 ps相比，可以藉由使用圖8所繪示的計算方法執行漂移補償操作來降低最佳延遲量的不準確性。
一般來說，漂移補償操作再訓練時，大約需要幾微秒。進一步地，記憶體控制器2與NAND快閃記憶體3之間的通道在再訓練時被佔用，從而降低了資料傳送效率。使用非所選通道執行漂移補償操作的方法是已知的，但是在該方法中不能對所選通道本身執行漂移補償操作。
關於這一點，在本實施方式中，可以藉由使用上述計算方法高速執行漂移補償操作。具體地，從檢測MDLL電路21中的漂移量到改變可變延遲電路41的延遲設定值的處理可以在大約10ns到20ns內完成。一般而言，在記憶體控制器2向NAND快閃記憶體3發出命令後，記憶體控制器2與NAND快閃記憶體3之間的資料傳送成為可能之前，由於NAND快閃記憶體3中的操作，需要200ns至300ns的準備週期。根據實施方式的NAND I/F電路6的組態，即使在所選通道中也可以在資料傳送之前的準備週期中執行漂移補償操作。結果，在根據本實施方式的記憶體系統1中，可以在不降低資料傳送效率的情況下執行所選通道的漂移補償操作。
本實施方式的時序調整電路6A具有將修正係數量化為1/8的解析度，但解析度只要是「1/(2的冪)」即可，也可以是其他值，例如1/4、1/16或1/32。通常，當量化的解析度從1/8變為1/16時，由於校正係數的量化導致的不準確性減少，但是被組態為計算校正係數的電路的尺寸增加。具體地，當量化解析度為1/8時，如圖3所示，需要被組態為計算3/8的校正係數的加法電路33。同時，當量化解析度為1/16時，需要被組態為計算3/16、5/16、6/16和7/16的校正係數的加法電路。結果，量化的解析度的最佳值由電路尺寸和允許的不準確性之間的權衡確定。
(第二實施方式)
接下來，將描述第二實施方式。
圖9是繪示時序調整電路的組態的方塊圖，根據第二實施方式。在圖9中，對與圖2相同的組態標註相同的標號並省略說明。
如圖9所繪示，與第一實施方式的時序調整電路6A相比，第二實施方式的時序調整電路6B進一步包含組合電路50和占空循環校正(DCC)電路51。
指示延遲線25中緩衝器B的多少階與參考時脈的一個循環對應的第一碼值被從MDLL電路21輸入到組合電路50。組合電路50對來自MDLL電路21的第一碼值執行預定運算處理，例如，如在組合電路31中的運算處理，並且將運算結果輸出到DCC電路51。
內部資料信號iDQ＜7:0＞和內部資料選通信號iDQS和iDQSn被輸入到DCC電路51。DCC電路51包含調整電路52和控制電路57，並且根據來自組合電路50的運算結果以高準確性來調整內部資料信號iDQ＜7:0＞和內部資料選通信號iDQS和iDQSn的占空循環。DCC電路51向延遲量調整電路40輸出具有以高準確性所調整的占空循環的內部資料信號iDQ＜7:0＞、和內部資料選通信號iDQS和iDQSn。
具有藉由DCC電路51以高準確性所調整的占空循環的內部資料信號iDQ＜7:0＞、和內部資料選通信號iDQS和iDQSn被輸入到延遲量調整電路40的每個可變延遲電路41。每個可變延遲電路41基於來自每個加法電路36的延遲設定值延遲內部資料信號iDQ＜7:0＞和內部資料選通信號iDQS和iDQSn中的每一個(見圖3)，以輸出到NAND快閃記憶體3作為資料信號DQ＜7:0＞、以及資料選通信號DQS和DQSn。
圖10是繪示占空循環校正(DCC)電路的詳細組態的方塊圖，根據第二實施方式。
調整電路52包含可變延遲電路53、及(AND)電路54、或(OR)電路55和選擇器56。輸入信號被輸入到可變延遲電路53、及電路54、或電路55和控制電路57。第一碼值被輸入到可變延遲電路53。
可變延遲電路53具有與可變延遲電路41相同的組態，並且包含選擇器和連接有複數個緩衝器的延遲線。選擇器根據第一碼值選擇輸入信號或延遲線中每個緩衝器的輸出中的任何一個，並將選擇的信號輸出到AND電路54和OR電路55。
及電路54計算可變延遲電路53的輸入信號和輸出信號的邏輯積，並將計算結果輸出到選擇器56。或電路55計算可變延遲電路53的輸入信號和輸出信號的邏輯和，並將計算結果輸出到選擇器56。
控制電路57檢測輸入信號的脈衝寬度，並向選擇器56輸出用於選擇是延遲輸入信號的上升邊緣還是延遲輸入信號的下降邊緣的選擇信號。
選擇器56不被操作並且不輸出輸出信號直到選擇信號被供應。選擇器56基於選擇信號選擇及電路54的輸出結果和或電路55的輸出結果之一，並將所選結果作為輸出信號來輸出。具體地，當輸入信號的上升邊緣根據選擇信號被延遲以調整占空比時，選擇器56選擇及電路54的輸出結果。同時，當輸入信號的下降邊緣根據選擇信號被延遲以調整占空比時，選擇器56選擇或電路55的輸出結果。
以這種組態，時序調整電路6B可以同時執行資料信號DQ＜7:0＞和資料選通信號DQS和DQSn的時序調整的漂移補償操作，以及占空循環調整的漂移補償操作。
(第三實施方式)
接下來，將描述第三實施方式。
圖11是繪示時序調整電路的組態的視圖，根據第三實施方式。在圖11中，對與圖2相同的組態標註相同的標號並省略說明。
如圖11所繪示，與根據第一實施方式的時序調整電路6A相比，根據第三實施方式的時序調整電路6C進一步包含放大電路60。放大電路60被提供在漂移檢測電路20和運算電路30之間、放大由漂移檢測電路20所檢測出的漂移量、以及將放大後的漂移量輸出到運算電路30。
藉由在複數個溫度(例如，0℃、30℃和85℃)下(例如在產品發貨前的測試時)執行參考圖6所描述的步驟S1的處理來確定放大電路60的放大量A以匹配NAND快閃記憶體3的溫度和電壓相依變化。即，當NAND快閃記憶體3具有溫度和電壓相依性並且改變可變延遲電路41的最佳延遲設定值時，可以使用放大量A放大漂移檢測電路20的輸出(漂移量)，從而可以設定與NAND快閃記憶體3的溫度和電壓相依性相匹配的最佳延遲設定值。
例如，當A ＞ 1時，每個信號(資料信號DQ＜7:0＞和資料選通信號DQS和DQSn)都比實際漂移量得到更強的校正。在這種情況下，輸入到可變延遲電路41的延遲設定值被校正為對於漂移量具有負溫度和電壓相依性。當A = 1時，每個信號根據實際漂移量進行修正。在這種情況下，輸入到可變延遲電路41的延遲設定值被校正為對於漂移量的變化不具有溫度和電壓相依性。當0 ＜ A ＜ 1時，每個信號的校正都比實際漂移量更弱。在這種情況下，輸入到可變延遲電路41的延遲設定值被校正為具有比漂移量的變化弱的溫度和電壓相依性。當A = 0時，不校正每個信號。在這種情況下，輸入到可變延遲電路41的延遲設定值與漂移量的變化無關，並且不被校正。當A ＜ 0時，每個信號都被反向校正。在這種情況下，輸入到可變延遲電路41的延遲設定值被校正為具有比漂移量的變化更強的溫度和電壓相依性。
這樣，時序調整電路6C放大所檢測到的漂移量，使得漂移補償量具有溫度和電壓相依性。結果，時序調整電路6C不僅能夠考慮可變延遲電路41中的漂移量，而且能夠考慮周邊電路或NAND快閃記憶體3的內部的漂移量的波動來校正漂移量。
在本實施方式中，放大電路60用作放大漂移量的電路，但放大電路不限於此，例如可以使用加法電路。此外，使漂移補償量具有溫度和電壓相依性的電路組態不限於圖11中的組態，而是可以具有如圖12至14所繪示的組態。
圖12~14是繪示使漂移補償量具有溫度和電壓相依性的時序調整電路的其他結構的方塊圖。
[變形1]
如圖12中所示，根據變形1的時序調整電路6D使用與絕對溫度成比例(PTAT)的電路13代替根據第一實施方式的時序調整電路6A的BGR電路11。
PTAT電路13具有輸出電壓與溫度成比例變化的特性。也就是說，PTAT電路13將與時序調整電路6D和NAND快閃記憶體3的溫度相依的輸出電壓輸出到OSC電路12。因此，OSC電路12產生具有溫度相依性的時脈，其電壓隨溫度相依性而改變。
漂移檢測電路20檢測具有溫度相依性的時脈的漂移量。這樣，根據變形1的時序調整電路6D可以藉由使用相依於溫度的PTAT電路13代替獨立於溫度和電壓的BGR電路11來考慮NAND快閃記憶體3的溫度相依性來檢測漂移量，因此，可以設定與NAND快閃記憶體3的溫度相依性相匹配的最佳延遲設定值。
[變形2]
如圖13所繪示，根據變形2的時序調整電路6E具有其中變形1的時序調整電路6D的MDLL電路21和可變延遲電路41的電源與NAND快閃記憶體3的電源共用的組態。也就是說，MDLL電路21可以考慮NAND快閃記憶體3的電壓相依性來檢測漂移量。此外，可變延遲電路41可以考慮NAND快閃記憶體3的電壓相依性來設定最佳延遲設定值。
以這種組態，時序調整電路6E可以設定與NAND快閃記憶體3的電壓相依性相匹配的最佳延遲設定值。此外，時序調整電路6E可以藉由使用PTAT電路13來檢測考慮到NAND快閃記憶體3的溫度相依性的漂移量。結果，時序調整電路6E可以設定與NAND快閃記憶體3的溫度和電壓相依性相匹配的最佳延遲設定值。
[變形3]
如圖14所繪示，根據變形3的時序調整電路6F具有組合了根據實施方式3的時序調整電路6C的功能和根據變形2的時序調整電路6E的功能的組態。即，與變形2的時序調整電路6E相比，時序調整電路6F進一步包含放大電路60。以這種組態，與根據第三實施方式的時序調整電路6C或根據變形2的時序調整電路6E相比，時序調整電路6F可以設定與NAND快閃記憶體3的溫度和電壓相依性相匹配的最佳延遲設定值。
(第四實施方式)
接下來，將描述第四實施方式。
圖15是繪示時序調整電路的組態的方塊圖，根據第四實施方式。在圖15中，對與圖2相同的組態標註相同的標號並省略說明。
如圖15所繪示，根據第四實施方式的時序調整電路6G具有從根據第一實施方式的時序調整電路6A中刪除參考電路10的組態。相反，參考時脈從外部時脈源70提供給時序調整電路6G的MDLL電路21。外部時脈源70包含晶體振盪器71和PLL電路72。
時序調整電路6G使用由外部時脈源70所產生的時脈作為參考時脈，外部時脈源70包含對於溫度變化等具有非常高的頻率準確性的晶體振盪器71。因此，可以降低參考時脈的溫度和電壓相依性。
(第五實施方式)
接下來，將描述第五實施方式。
圖16是繪示時序調整電路的組態的方塊圖，根據第五實施方式。在圖16中，對與圖2相同的組態標註相同的標號並省略說明。
如圖16中所繪示，根據第五實施方式的時序調整電路6H具有其中將定時器電路80添加到根據第一實施方式的時序調整電路6A的組態。定時器電路80測量時間並以預定時間間隔向MDLL電路21輸出控制信號。MDLL電路21基於來自定時器電路80的控制信號以預定時間間隔執行漂移量檢測。當MDLL電路21不執行漂移量檢測時，操作停止。
當MDLL電路21不執行漂移量檢測時，可以藉由停止MDLL電路21的操作來降低功耗。此外，通常情況下，操作環境不太可能劇烈變化，因此漂移量也不太可能劇烈變化。結果，僅藉由使用定時器電路80以預定時間間隔執行漂移補償操作就可以維持最佳延遲量。
雖然已經敘述了某些實施方式，但是這些實施方式僅作為實施例呈現，並且不旨在限制揭露的範圍。實際上，這裡敘述的新穎實施方式可以以各種其他形式體現；此外，在不脫離揭露的精神的情況下，可以對這裡敘述的實施方式的形式進行各種省略、替換和改變。附隨的請求項及其均等物旨在覆蓋落入揭露的範圍和精神內的這些形式或變形。
1:記憶體系統 2:半導體裝置(記憶體控制器) 3:記憶體裝置(NAND快閃記憶體) 3A:記憶體晶片 4:主機裝置 5:控制單元 6:NAND:I/F電路 6A,6B,6C,6D,6E,6F,6G,6H:時序調整電路 7:通道 10:參考電路 11:BGR電路 12:OSC電路 13:PTAT電路 20:漂移檢測電路 21:MDLL電路 22:減法電路 23,34a,37:儲存器 24:時脈產生電路 25,42:延遲線 26:碼產生電路 30:運算電路 31,32,50:組合電路 33,36:加法電路 34:選擇信號產生單元 35,43,56:選擇器 40:延遲量調整電路 41:可變延遲電路 51:DCC電路 52:調整電路 53:可變延遲電路 54:及電路 55:或電路 57:控制電路 60:放大電路 70:外部時脈源 71:晶體振盪器 72:PLL電路 80:定時器電路 A:放大量 B:緩衝器 iDQ＜7:0＞:內部資料信號 iDQ＜7＞:內部資料信號 iDQS:內部資料選通信號 iDQSn:內部資料選通信號 DQ＜7:0＞:資料信號 DQ＜7＞:資料信號 DQS:資料選通信號 DQSn:資料選通信號 FF:正反器 CLK:參考時脈 CLKDLY:信號 CLKDET:時脈 CLKREG:信號 t1:時序 t2:時序 S1:步驟 S2:步驟 S3:步驟 S4:步驟 S5:步驟
[圖1]是繪示連接到主機的記憶體系統的組態的方塊圖，根據第一實施方式。
[圖2]是繪示的時序調整電路的組態的示例的方塊圖，根據第一實施方式。
[圖3]是繪示的時序調整電路的詳細組態的示例的方塊圖，根據第一實施方式。
[圖4A]是繪示主延遲鎖相迴路電路(MDLL電路)的示例的方塊圖，根據第一實施方式。
[圖4B]是繪示MDLL電路的操作示例的時序圖，根據第一實施方式。
[圖5]是繪示可變延遲電路的組態的示例的方塊圖，根據第一實施方式。
[圖6]是繪示的訓練時的處理流程的示例的流程圖，根據第一實施方式。
[圖7]是繪示漂移補償量的計算方法的視圖，根據第一實施方式。
[圖8]是繪示用於當計算漂移補償量時的減少計算量的方法的視圖，根據第一實施方式。
[圖9]是繪示時序調整電路的組態的方塊圖，根據第二實施方式。
[圖10]是繪示占空循環校正(DCC)電路的詳細組態的方塊圖，根據第二實施方式。
[圖11]是繪示時序調整電路的組態的方塊圖，根據第三實施方式。
[圖12]是繪示時序調整電路的組態的方塊圖，根據第三實施方式的變形1。
[圖13]是繪示時序調整電路的組態的方塊圖，根據第三實施方式的變形2。
[圖14]是繪示時序調整電路的組態的方塊圖，根據第三實施方式的變形3。
[圖15]是繪示時序調整電路的組態的方塊圖，根據第四實施方式。
[圖16]是繪示時序調整電路的組態的方塊圖，根據第五實施方式。
6:NAND：I/F電路
6A:時序調整電路
10:參考電路
11:BGR電路
12:OSC電路
20:漂移檢測電路
21:MDLL電路
22:減法電路
23:儲存器
30:運算電路
31:組合電路
37:儲存器
40:延遲量調整電路
41:可變延遲電路

Claims (20)

  1. 一種半導體裝置，包括： 漂移檢測電路，其被組態以檢索參考信號在第一時序通過電路元件的先前確定的第一延遲量，確定該參考信號在該第一時序之後的第二時序通過該電路元件的第二延遲量，以及輸出漂移量，該漂移量為該第一延遲量和該第二延遲量之間的差；以及 延遲量調整電路，其被組態以檢索第一信號在該第一時序被傳輸到該半導體裝置的外部裝置的先前確定的第三延遲量，基於該第三延遲量和該漂移量確定第四延遲量作為在該第二時序之後的週期中施加到該第一信號的延遲量，以及將施加了該第四延遲量的該第一信號傳輸到該外部裝置。
  2. 如請求項1之半導體裝置，其中，該延遲量調整電路藉由將該第三延遲量與該第一延遲量之比值乘以該漂移量來確定漂移補償量，以及基於該漂移補償量和該第三延遲量確定該第四延遲量。
  3. 如請求項2之半導體裝置，其中，該延遲量調整電路藉由將該漂移補償量和該第三延遲量相加來確定該第四延遲量。
  4. 如請求項2之半導體裝置，其中， 該漂移檢測電路包含複數個第一延遲元件，確定在該第一時序具有與該參考信號的第一循環對應的總延遲量之該第一延遲元件的該數量作為第一設定值，以及確定在該第二時序具有與該參考信號的該第一循環對應的總延遲量之該第一延遲元件的該數量作為第二設定值，以及 該延遲量調整電路基於第一差值確定該漂移補償量，該第一差值為對該第一設定值和該第二設定值之間的差執行位元移位運算的結果。
  5. 如請求項4之半導體裝置，其中， 該延遲量調整電路包含複數個第二延遲元件，該第一和第二延遲元件中的每一個具有相同的延遲量，以及 該延遲量調整電路確定具有與該第三延遲量對應的總延遲量之該第二延遲元件的該數量作為第三設定值，以及基於該第一差值和該第三設定值相加的結果確定該第四延遲量。
  6. 如請求項4之半導體裝置，其中，該漂移檢測電路基於該第三延遲量與該第一延遲量之比值確定該位元移位運算的移位量。
  7. 如請求項1之半導體裝置，其中， 該電路元件為延遲電路，以及 該漂移檢測電路產生具有第一循環的參考信號，以及基於該參考信號通過在該延遲電路中的複數個延遲元件所需的時間週期確定該第一延遲量。
  8. 如請求項1之半導體裝置，其中，該第一延遲量和該第三延遲量在訓練時被確定。
  9. 如請求項1之半導體裝置，進一步包括： 參考電路，其被組態以產生參考時脈，該參考時脈不會因第一範圍內的溫度變化和第二範圍內的壓力變化而改變， 其中，該參考時脈被供應到該漂移檢測電路作為該參考信號。
  10. 如請求項1之半導體裝置，進一步包括： 占空循環調整電路，其被組態以基於該漂移量調整該第一信號的占空循環。
  11. 如請求項1之半導體裝置，進一步包括： 放大電路，其被組態以放大該漂移量。
  12. 如請求項1之半導體裝置，其中，該漂移檢測電路和該延遲量調整電路的電源是與該外部裝置的電源共用。
  13. 如請求項1之半導體裝置，其中，該漂移檢測電路基於由外部時脈源所產生的參考時脈確定該漂移量。
  14. 如請求項1之半導體裝置，進一步包括： 定時器電路， 其中，該漂移檢測電路基於以預定時間間隔由該定時器電路所產生的控制信號以該預定時間間隔確定該漂移量。
  15. 一種記憶體系統，包括： 非揮發性記憶體；以及 半導體裝置，其電連接到該非揮發性記憶體，以及被組態以控制該非揮發性記憶體，該半導體裝置包含： 漂移檢測電路，其被組態以檢索參考信號在第一時序通過電路元件的先前確定的第一延遲量，確定該參考信號在該第一時序之後的第二時序通過該電路元件的第二延遲量，以及輸出該第一延遲量和該第二延遲量之差的漂移量；以及 延遲量調整電路，其被組態以檢索第一信號在該第一時序被傳輸到該非揮發性記憶體的先前確定的第三延遲量，基於該第三延遲量和該漂移量確定第四延遲量作為在該第二時序之後的週期中施加到該第一信號的延遲量，以及將施加了該第四延遲量的該第一信號傳輸到非揮發性記憶體。
  16. 如請求項15之記憶體系統，其中，該第一信號為從該半導體裝置傳輸到該非揮發性記憶體的資料信號或資料選通信號。
  17. 一種校正從記憶體控制器傳輸到記憶體裝置的信號的方法，該方法包括： 確定參考信號在訓練階段期間通過複數個延遲電路的第一延遲量； 確定該參考信號在該訓練階段之後的準備階段期間通過該複數個延遲電路的第二延遲量； 確定該信號在該訓練階段期間從該記憶體控制器傳輸到該記憶體裝置的第三延遲量； 在該準備階段期間基於該第三延遲量以及該第一延遲量和該第二延遲量之間的差確定第四延遲量；以及 在該準備階段之後的運算階段期間，將該信號延遲該第四延遲量以及將延遲的該信號從該記憶體控制器傳輸到該記憶體裝置。
  18. 如請求項17之方法，其中，該第四延遲量是基於該第三延遲量以及將該第一延遲量和該第二延遲量之間的該差乘以該第三延遲量與該第一延遲量之比值所獲得的漂移補償量所確定。
  19. 如請求項18之方法，其中，該第四延遲量是藉由將該第三延遲量和該漂移補償量相加所確定。
  20. 如請求項17之方法，進一步包括： 產生不會因第一範圍內的溫度變化和第二範圍內的壓力變化而改變的參考時脈， 其中，該參考時脈通過該複數個延遲電路作為該參考信號。
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