TW202301567A - 用於垂直結構中之記憶體單元之側壁結構 - Google Patents

用於垂直結構中之記憶體單元之側壁結構 Download PDF

Info

Publication number
TW202301567A
TW202301567A TW111119102A TW111119102A TW202301567A TW 202301567 A TW202301567 A TW 202301567A TW 111119102 A TW111119102 A TW 111119102A TW 111119102 A TW111119102 A TW 111119102A TW 202301567 A TW202301567 A TW 202301567A
Authority
TW
Taiwan
Prior art keywords
storage element
electrode
sidewall region
region
memory
Prior art date
Application number
TW111119102A
Other languages
English (en)
Other versions
TWI829171B (zh
Inventor
羅倫佐 弗拉汀
保羅 凡蒂尼
安瑞可 凡斯
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202301567A publication Critical patent/TW202301567A/zh
Application granted granted Critical
Publication of TWI829171B publication Critical patent/TWI829171B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明描述用於支援用於垂直結構中之記憶體單元之側壁結構之技術之方法、系統及裝置。一記憶體單元可包含一第一電極、一第二電極及介於該第一電極與該第二電極之間之一自選擇儲存元件。該自選擇儲存元件可在與藉由該基板界定之一平面平行之一方向上延伸於該第一電極與該第二電極之間。該自選擇儲存元件亦可包含一塊體區域及一側壁區域。該塊體區域可包含具有一第一組合物之一硫屬化物材料，且該側壁區域可包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料。再者，該側壁區域可延伸於該第一電極與該第二電極之間。

Description

用於垂直結構中之記憶體單元之側壁結構
技術領域係關於用於垂直結構中之記憶體單元之側壁結構。
記憶體裝置廣泛用於在各種電子裝置(諸如電腦、使用者裝置、無線通信裝置、相機、數位顯示器及類似者)中儲存資訊。藉由將一記憶體裝置內之記憶體單元程式化至各種狀態而儲存資訊。舉例而言，二元記憶體單元可程式化至兩種支援狀態之一者，該等狀態通常由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體單元可支援兩種以上狀態，可儲存該等狀態之任一者。為存取經儲存資訊，一組件可讀取或感測記憶體裝置中之至少一個經儲存狀態。為儲存資訊，一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置及記憶體單元，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、靜態RAM (SRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、自選擇記憶體、硫屬化物記憶體技術等等。記憶體單元可為揮發性的或非揮發性的。
本專利申請案主張FRATIN等人在2021年5月27日申請之讓渡給其受讓人之標題為「SIDEWALL STRUCTURES FOR MEMORY CELLS IN VERTICAL STRUCTURES」之美國專利申請案第17/332,654號之優先權且該案之全部內容以引用之方式明確併入本文中。
一記憶體裝置可包含由硫屬化物材料形成之自選擇記憶體單元。自選擇記憶體單元可為經組態以基於硫屬化物材料之一可程式化電阻或一可程式化臨限電壓而儲存資訊之一電阻記憶體之一實例。藉由自選擇記憶體單元儲存之資訊可基於用於將資訊寫入至自選擇記憶體單元之信號之一極性及用於從自選擇記憶體單元讀取資訊之信號之一極性。自選擇記憶體單元之硫屬化物材料可包含具有不同濃度之材料之不同區域以執行不同功能。舉例而言，記憶體單元可包含經組態以儲存資訊之一「塊體區域」及經組態以保護塊體區域之一「側壁區域」。
一垂直記憶體陣列之一第一層可包含一組記憶體單元，該組記憶體單元在平行於一基板之一方向上延伸且除跨基板分佈以外，跨在法向於基板之一方向上延伸之一位元線分佈。在一些實例中，在平行方向上延伸之該組記憶體單元可被稱為水平安置記憶體單元且可為具有可程式化臨限電壓之自選擇記憶體單元。自選擇記憶體單元可不與用於將儲存元件與跨垂直記憶體陣列中之其他自選擇記憶體單元施加之電壓隔離之一選擇元件(例如，一電晶體二極體)耦合。該組水平安置自選擇記憶體單元可包含組件之一水平安置，包含由一導電材料組成之一底部電極、靠近該底部電極、由硫屬化物材料組成且具有一可程式化臨限電壓之一儲存元件及靠近該儲存元件且由該導電材料組成之一頂部電極。
可將一電壓(或電壓序列)施加至一儲存元件以將儲存元件之臨限電壓程式化至一所要位準。將電壓施加至儲存元件可(機械、熱、電等)對儲存元件施加應力。隨著時間推移，電壓之施加可降低儲存元件之一結構完整性。再者，當一自選擇記憶體單元之第二層完全由硫屬化物材料組成時，舉例而言，儲存元件之結構完整性之降低可降低自選擇記憶體單元之一結構完整性。此外，在一些實例中，當儲存元件之尺寸具有與一水平安置記憶體單元中之其他元件相同(或幾乎相同)之尺寸時，可降低一儲存元件之一效能。
在一些實例中，一水平安置記憶體單元可包含具有一非可程式化側壁區域及一可程式化塊體區域之一儲存元件。在一些實例中，側壁區域可基於曝露於用於形成水平安置記憶體單元之程序而形成。側壁區域可在正交於穿過水平安置記憶體單元之一導電路徑之方向上跨一儲存元件延伸。在一些實例中，側壁區域可將儲存元件之一塊體區域與接觸一位元線之水平安置記憶體單元之一電極(例如，其可被稱為一頂部電極)分離。在一些實例中，側壁區域可增加水平安置記憶體單元之一結構完整性。然而，側壁區域亦可(例如)基於將塊體區域與頂部電極分離而降低水平安置記憶體單元之一效能。再者，在一些實例中，側壁區域可被擊穿(例如，基於在操作或預部署期間施加一電流通過儲存元件以改良水平安置記憶體單元之一效能)。
為改良水平安置記憶體單元之一效能同時增加水平安置記憶體單元之一結構完整性，用於形成一垂直記憶體陣列之程序可經修改以形成一側壁區域，該側壁區域在平行於通過水平安置記憶體單元之一導電路徑之一水平方向上從一儲存元件之一第一側延伸至儲存元件之一第二側。用於形成此一側壁區域之一個選項可包含使用與硫屬化物材料反應以形成側壁區域之一介電材料。用於形成此一側壁區域之另一選項可包含在硫屬化物材料之前將一污染物層沈積至用於儲存元件之一腔中，其中該污染物層與硫屬化物材料反應以形成側壁區域。用於形成此一側壁區域之另一選項可涉及將具有一第一組合物之硫屬化物材料沈積至用於儲存元件之一腔中以形成側壁區域及將具有一第二組合物之一第二硫屬化物材料沈積至該腔中以形成塊體區域。用於形成此一側壁區域之另一選項可涉及從一橫向方向填充用於儲存元件之一腔及處理儲存元件之一曝露部分以形成側壁區域。
藉由形成在平行於通過記憶體單元之一導電路徑之一水平方向上從一儲存元件之一第一側延伸至儲存元件之一第二側的一側壁區域，可在一垂直記憶體陣列之整個操作期間達成並維持一儲存元件之所要結構及尺寸特性。
下文在一記憶體系統之背景內容中進一步描述上文介紹之本發明之特徵。接著，描述平面結構中之儲存元件、用於形成平面結構中之儲存元件之方法、垂直結構中之儲存元件及用於形成垂直結構中之儲存元件之方法之具體實例，該等儲存元件具有側壁及塊體區域。藉由與用於垂直結構中之記憶體單元之側壁結構有關之設備圖式、系統圖式及流程圖進一步繪示且參考其等描述本發明之此等及其他特徵。
圖1繪示根據如本文中揭示之實例之包含具有側壁及塊體區域之記憶體單元之一系統之一實例。系統100可包含一主機裝置105、一記憶體裝置110，及將主機裝置105與記憶體裝置110耦合之複數個通道115。系統100可包含一或多個記憶體裝置，但可在一單一記憶體裝置(例如，記憶體裝置110)之背景內容中描述一或多個記憶體裝置110之態樣。
系統100可包含一電子裝置之部分，諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一車輛或其他系統。舉例而言，系統100可繪示一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接之裝置、一車輛控制器或類似者之態樣。記憶體裝置110可為可操作以儲存用於系統100之一或多個其他組件之資料之系統之一組件。
系統100之至少部分可為主機裝置105之實例。主機裝置105可為使用記憶體來執行程序之一裝置內(諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接之裝置、一車輛控制器、一系統單晶片(SoC)或某一其他固定或攜帶型電子裝置以及其他實例內)之一處理器或其他電路系統之一實例。在一些實例中，主機裝置105可指代實施一外部記憶體控制器120之功能之硬體、韌體、軟體或其等之一組合。在一些實例中，外部記憶體控制器120可被稱為一主機或一主機裝置105。
一記憶體裝置110可為可操作以提供可由系統100使用或參考之實體記憶體位址/空間的一獨立裝置或一組件。在一些實例中，一記憶體裝置110可組態以與一或多種不同類型之主機裝置105一起工作。主機裝置105與記憶體裝置110之間之傳訊可操作以支援以下一或多者：用以調變信號之調變方案；用於傳遞信號之各種接腳組態；主機裝置105及記憶體裝置110之實體封裝之各種外觀尺寸；主機裝置105與記憶體裝置110之間之時脈傳訊及同步；時序慣例；或其他因素。
記憶體裝置110可操作以儲存用於主機裝置105之組件之資料。在一些實例中，記憶體裝置110可充當主機裝置105之一從屬型裝置(例如，對由主機裝置105透過外部記憶體控制器120提供之命令作出回應且執行該等命令)。此等命令可包含用於一寫入操作之一寫入命令、用於一讀取操作之一讀取命令、用於一再新操作之一再新命令或其他命令之一或多者。
主機裝置105可包含一外部記憶體控制器120、一處理器125、一基本輸入/輸出系統(BIOS)組件130或其他組件(諸如一或多個周邊組件或一或多個輸入/輸出控制器)之一或多者。主機裝置105之組件可使用一匯流排135彼此耦合。
處理器125可操作以為系統100之至少部分或主機裝置105之至少部分提供控制或其他功能性。處理器125可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或此等組件之一組合。在此等實例中，處理器125可為一中央處理單元(CPU)、一圖形處理單元(GPU)、一通用GPU (GPGPU)或一SoC以及其他實例之一實例。在一些實例中，外部記憶體控制器120可由處理器125實施或為處理器125之一部分。
BIOS組件130可為包含操作為韌體之一BIOS之一軟體組件，其可初始化及運行系統100或主機裝置105之各種硬體組件。BIOS組件130亦可管理處理器125與系統100或主機裝置105之各種組件之間的資料流。BIOS組件130可包含儲存於唯讀記憶體(ROM)、快閃記憶體或其他非揮發性記憶體之一或多者中之一程式或軟體。
記憶體裝置110可包含用以支援用於資料儲存之一所要容量或一指定容量之一裝置記憶體控制器155及一或多個記憶體晶粒160 (例如，記憶體晶片)。各記憶體晶粒160可包含一本端記憶體控制器165 (例如，本端記憶體控制器165-a、本端記憶體控制器165-b、本端記憶體控制器165-N)及一記憶體陣列170 (例如，記憶體陣列170-a、記憶體陣列170-b、記憶體陣列170-N)。一記憶體陣列170可為記憶體單元之一集合(例如，一或多個柵格、一或多個記憶體庫、一或多個微磚、一或多個區段)，其中各記憶體單元可操作以儲存至少一個資料位元。包含兩個或更多個記憶體晶粒之一記憶體裝置110可被稱為一多晶粒記憶體或一多晶粒封裝或一多晶片記憶體或一多晶片封裝。
記憶體晶粒160可為一個二維(2D)記憶體單元陣列之一實例或可為一個三維(3D)記憶體單元陣列之一實例。一2D記憶體晶粒160可包含一單一記憶體陣列170。一3D記憶體晶粒160可包含可彼此疊置或定位成彼此相鄰(例如，相對於一基板)的兩個或更多個記憶體陣列170。在一些實例中，一3D記憶體晶粒160中之記憶體陣列170可被稱為層疊、層級、層或晶粒。一3D記憶體晶粒160可包含任何數量之堆疊記憶體陣列170 (例如，兩個高、三個高、四個高、五個高、六個高、七個高、八個高)。在一些3D記憶體晶粒160中，不同層疊可共用至少一條共同存取線使得一些層疊可共用一列線或行線之一或多者。
裝置記憶體控制器155可包含可操作以控制記憶體裝置110之操作的電路、邏輯或組件。裝置記憶體控制器155可包含使記憶體裝置110能夠執行各種操作的硬體、韌體或指令且可操作以接收、傳輸或執行與記憶體裝置110之組件有關之命令、資料或控制資訊。裝置記憶體控制器155可操作以與外部記憶體控制器120、一或多個記憶體晶粒160、或處理器125之一或多者通信。在一些實例中，裝置記憶體控制器155可控制本文中結合記憶體晶粒160之本端記憶體控制器165描述之記憶體裝置110之操作。
一本端記憶體控制器165 (例如，在一記憶體晶粒160本端)可包含可操作以控制記憶體晶粒160之操作之電路、邏輯或組件。在一些實例中，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信(例如，接收或傳輸資料或命令或兩者)。在一些實例中，一記憶體裝置110可不包含一裝置記憶體控制器155及一本端記憶體控制器165，或外部記憶體控制器120可執行本文中描述之各種功能。因而，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信，與其他本端記憶體控制器165通信，或與外部記憶體控制器120或處理器125直接通信，或其等之一組合。可包含於裝置記憶體控制器155或本端記憶體控制器165或兩者中之組件之實例可包含用於(例如，從外部記憶體控制器120)接收信號之接收器、用於傳輸信號(例如，至外部記憶體控制器120)之傳輸器、用於解碼或解調變所接收信號之解碼器、用於編碼或調變待傳輸信號之編碼器、或可操作用於支援裝置記憶體控制器155或本端記憶體控制器165或兩者之所描述操作之各種其他電路或控制器。
外部記憶體控制器120可操作以實現系統100或主機裝置105之組件(例如，處理器125)與記憶體裝置110之間之資訊、資料或命令之一或多者之傳遞。外部記憶體控制器120可轉換或轉譯在主機裝置105之組件與記憶體裝置110之間交換之通信。在一些實例中，可藉由處理器125實施外部記憶體控制器120或系統100或主機裝置105之其他組件或其在本文中描述之功能。舉例而言，外部記憶體控制器120可為藉由處理器125或系統100或主機裝置105之其他組件實施之硬體、韌體、或軟體、或其等之某一組合。儘管外部記憶體控制器120被描繪為在記憶體裝置110外部，然在一些實例中，可藉由一記憶體裝置110之一或多個組件(例如，一裝置記憶體控制器155、一本端記憶體控制器165)實施外部記憶體控制器120或其在本文中描述之功能，或反之亦然。
主機裝置105之組件可使用一或多個通道115與記憶體裝置110交換資訊。通道115可操作以支援外部記憶體控制器120與記憶體裝置110之間之通信。各通道115可為在主機裝置105與記憶體裝置之間載送資訊之傳輸媒體之實例。各通道115可包含在與系統100之組件相關聯之端子之間的一或多個信號路徑或傳輸媒體(例如，導體)。一信號路徑可為可操作以載送一信號之一導電路徑之一實例。舉例而言，一通道115可包含一第一端子，其包含主機裝置105處之一或多個接腳或襯墊及記憶體裝置110處之一或多個接腳或襯墊。一接腳可為系統100之一裝置之一導電輸入或輸出點之一實例，且一接腳可操作以充當一通道之部分。
通道115 (及相關聯信號路徑及端子)可專用於傳遞一或多個類型之資訊。舉例而言，通道115可包含一或多個命令及位址(CA)通道186、一或多個時脈信號(CK)通道188、一或多個資料(DQ)通道190、一或多個其他通道192、或其等之一組合。在一些實例中，可使用單倍資料速率(SDR)傳訊或雙倍資料速率(DDR)傳訊經由通道115傳遞傳訊。在SDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升或下降邊緣上)登錄一信號之一個調變符號(例如，信號位準)。在DDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升邊緣及一下降邊緣兩者上)登錄一信號之兩個調變符號(例如，信號位準)。
在一些實例中，一記憶體晶粒160可包含垂直安置自選擇記憶體單元；水平安置自選擇記憶體單元；或兩者。自選擇記憶體單元可包含具有側壁區域及塊體區域之儲存組件。一塊體區域及一側壁區域可由硫屬化物材料組成，但塊體區域可具有不同於一側壁區域之一組合物。在一些實例中，組成塊體區域之硫屬化物材料之組合物係可程式化的，而組成側壁區域之硫屬化物材料之組合物並非可程式化的。儘管並非可程式化，然側壁區域可增加自選擇記憶體單元之一結構完整性，以及其他益處。在一些實例中，可形成側壁區域以增加記憶體單元(及在一些實例中，記憶體晶粒160)之一結構完整性，控制塊體區域之尺寸(例如，改良塊體區域之一效能)，增加側壁區域之一電阻率(例如，減少通過側壁區域之洩漏)，或其等之任何組合。
圖2繪示根據如本文中揭示之實例之包含具有側壁及塊體區域之記憶體單元之一記憶體晶粒之一實例。記憶體晶粒200可為參考圖1描述之記憶體晶粒160之一實例。在一些實例中，記憶體晶粒200可被稱為一記憶體晶片、一記憶體裝置、或一電子記憶體設備。記憶體晶粒200可包含一或多個記憶體單元205，其等可各自經程式化以儲存不同邏輯狀態(例如，一組兩個或更多個可能狀態之一程式化狀態)。舉例而言，一記憶體單元205可操作以一次儲存一個資訊位元(例如，一邏輯0或一邏輯1)。在一些實例中，一記憶體單元205 (例如，一多位階記憶體單元205)可操作以一次儲存多於一個資訊位元(例如，一邏輯00、邏輯01、邏輯10、一邏輯11)。在一些實例中，記憶體單元205可經配置成一陣列，諸如參考圖1描述之一記憶體陣列170。
一記憶體單元205可使用一可組態材料(其可被稱為一記憶體元件、一記憶體儲存元件、一材料元件、一材料記憶體元件、一材料部分、或一極性寫入材料部分等等)來儲存一邏輯狀態。一記憶體單元205之一可組態材料可係指基於硫屬化物之儲存組件，如參考圖3更詳細地描述。舉例而言，硫屬化物儲存元件可用於一相變記憶體(PCM)單元、一定限記憶體單元或一自選擇記憶體單元中。
記憶體晶粒200可包含配置成一圖案(諸如一格柵狀圖案)的存取線(例如，列線210及行線215)。存取線可由一或多個導電材料形成。在一些實例中，列線210可被稱為字線。在一些實例中，行線215可被稱為數位線或位元線。在不失理解或操作之情況下，對存取線、列線、行線、字線、數位線或位元線或其等類似物之引用可互換。可將記憶體單元205定位於列線210及行線215之相交點處。
可藉由啟動或選擇存取線(諸如一列線210或一行線215之一或多者)對記憶體單元205執行諸如讀取及寫入之操作。藉由加偏壓於一列線210及一行線215 (例如，將一電壓施加至列線210或行線215)，可在其等相交點處存取一單一記憶體單元205。呈二維或三維組態之一列線210及一行線215之相交點可被稱為一記憶體單元205之一位址。一存取線可為與一記憶體單元205耦合之一導電線且可用於對記憶體單元205執行存取操作。
可透過一列解碼器220或一行解碼器225控制存取記憶體單元205。舉例而言，一列解碼器220可從本端記憶體控制器245接收一列位址且基於所接收之列位址啟動一列線210。一行解碼器225可從本端記憶體控制器245接收一行位址且可基於所接收之行位址啟動一行線215。
感測組件230可操作以偵測一記憶體單元205之一狀態(例如，一材料狀態、一電阻、一臨限狀態)且基於所儲存狀態判定記憶體單元205之一邏輯狀態。感測組件230可包含用以放大或以其他方式轉換由存取記憶體單元205所致之一信號的一或多個感測放大器。感測組件230可比較從記憶體單元205偵測之一信號與一參考235 (例如，一參考電壓)。記憶體單元205之所偵測邏輯狀態可提供為感測組件230之一輸出(例如，至一輸入/輸出240)，且可向包含記憶體晶粒200之一記憶體裝置之另一組件指示所偵測邏輯狀態。
本端記憶體控制器245可透過各種組件(例如，列解碼器220、行解碼器225、感測組件230)控制記憶體單元205之存取。本端記憶體控制器245可為參考圖1描述之本端記憶體控制器165之一實例。在一些實例中，列解碼器220、行解碼器225及感測組件230之一或多者可與本端記憶體控制器245共置。本端記憶體控制器245可操作以從一或多個不同記憶體控制器(例如，與一主機裝置105相關聯之一外部記憶體控制器120、與記憶體晶粒200相關聯之另一控制器)接收命令或資料之一或多者，將命令或資料(或兩者)轉譯成可由記憶體晶粒200使用之資訊，對記憶體晶粒200執行一或多個操作，且基於執行一或多個操作將資料從記憶體晶粒200傳遞至一主機裝置105。本端記憶體控制器245可產生列信號及行位址信號以啟動目標列線210及目標行線215。本端記憶體控制器245亦可產生及控制在記憶體晶粒200之操作期間所使用之各種電壓或電流。一般而言，本文中論述之一施加電壓或電流之振幅、形狀、或持續時間可變化且可針對在操作記憶體晶粒200中論述之各種操作而不同。
本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體單元205執行一或多個存取操作。存取操作之實例可包含一寫入操作、一讀取操作、一再新操作、一預充電操作、或一啟動操作等等。在一些實例中，可藉由本端記憶體控制器245回應於(例如，來自一主機裝置105之)各種存取命令而執行或以其他方式協調存取操作。本端記憶體控制器245可操作以執行此處未列出之其他存取操作或與記憶體晶粒200之操作有關之與存取記憶體單元205不直接有關的其他操作。
在一些實例中，一記憶體晶粒200可包含垂直安置自選擇記憶體單元(例如，記憶體單元205)；水平安置自選擇記憶體單元(例如，記憶體單元205)；或兩者。自選擇記憶體單元(例如，記憶體單元205)可包含具有側壁區域及塊體區域之儲存組件。一塊體區域及一側壁區域可由硫屬化物材料組成，但塊體區域可具有不同於一側壁區域之一組合物。在一些實例中，組成塊體區域之硫屬化物材料之組合物係可程式化的，而組成側壁區域之硫屬化物材料之組合物並非可程式化。儘管並非可程式化，然側壁區域可增加自選擇記憶體單元之一結構完整性，以及其他益處。在一些實例中，可形成側壁區域以增加記憶體單元205 (及在一些實例中，記憶體晶粒200)之一結構完整性，控制塊體區域之尺寸(例如，改良塊體區域之一效能)，增加側壁區域之一電阻率(例如，減少通過側壁區域之洩漏)，或其等之任何組合。
圖3繪示根據如本文中揭示之實例之具有垂直安置記憶體單元之一平面記憶體陣列之一實例。記憶體陣列300可為參考圖1及圖2描述之記憶體陣列或記憶體晶粒之部分之一實例。記憶體陣列300可包含定位於一基板335上方之記憶體單元之一第一層疊305及處於第一陣列或第一層疊305之頂部上之記憶體單元之一第二層疊310。儘管記憶體陣列300之實例包含兩個層疊(例如，第一層疊305及第二層疊310)，然記憶體陣列300可包含任何數量個層疊(例如，一個層疊或多於兩個層疊)。
記憶體陣列300亦可包含一列線210-a、一列線210-b、一列線210-c、一列線210-d、一行線215-a及一行線215-b，其等可為列線210及行線215之實例，如參考圖2描述。在一些實例中，一列線210亦可被稱為一字線且一行線215可被稱為一位元線或數位線。第一層疊305及第二層疊310之一或多個記憶體單元可包含存取線之間之一支柱中之一或多個硫屬化物材料。舉例而言，存取線之間之一單一堆疊可包含一第一電極、一第一硫屬化物材料(例如，選擇器組件)、一第二電極、一第二硫屬化物材料(例如，儲存元件)、一第三電極或其等之任何組合。儘管用一數值指示符標記包含於圖3中之一些元件，然未標記其他對應元件，但其等相同或類似，以試圖增加所描繪特徵之可見性及清晰度。
第一層疊305之一或多個記憶體單元可包含一第一電極325-a、一儲存元件320-a或一第二電極330-a。第二層疊310之一或多個記憶體單元可包含一第一電極325-b、一儲存元件320-b及一第二電極330-b。儲存元件320可為硫屬化物材料之實例，諸如一相變儲存元件、一定限儲存元件或一自選擇儲存元件。在一些實例中，第一層疊305及第二層疊310之記憶體單元可具有共同導電線使得第一層疊305及第二層疊310之對應記憶體單元可共用行線215或列線210。舉例而言，第二層疊310之第一電極325-b及第一層疊305之第二電極330-b可與行線215-a耦合使得行線215-a可由垂直鄰近記憶體單元共用。在一些實例中，接觸一行線215之電極可被稱為一頂部電極(例如，一第一電極325)且接觸一列線210之電極可被稱為一底部電極(例如，一第二電極330)。
在一些實例中，儲存元件320之材料可包含硫屬化物材料或其他合金，包含硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)、矽(Si)、或銦(In)、或其等之各種組合。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金亦可包含矽(Si)且此硫屬化物材料可被稱為SiSAG合金。在一些實例中，SAG合金可包含矽(Si)或銦(In)或其等之一組合，且此等硫屬化物材料可分別被稱為SiSAG合金或InSAG合金或其等之一組合。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，儲存元件320可為一相變記憶體單元之一實例。在此等實例中，儲存元件320中使用之材料可基於一合金(諸如上文列出之合金)且可經操作以便在記憶體單元之正常操作期間經歷一相變或變為不同物理狀態。舉例而言，一相變記憶體單元可具有一非晶狀態(例如，一相對無序原子組態)及一結晶狀態(例如，一相對有序原子組態)。
相變記憶體單元可展現相變材料(其可為硫屬化物材料)之一結晶狀態與一非晶狀態之電阻之間之一顯著差異。處於結晶狀態之一材料可具有配置成一週期性結構之原子，此可導致一相對較低電阻。相比之下，處於一非晶狀態之一材料可不具有週期性原子結構或具有相對較小週期性原子結構，此可具有一相對較高電阻。
一材料之非晶狀態與結晶狀態之間之電阻值之差異可為實質的。舉例而言，處於一非晶狀態之一材料可具有比處於其結晶狀態之材料之電阻大一或多個數量級的一電阻。在一些實例中，材料可為部分非晶及部分結晶，且電阻可具有處於一完全結晶或完全非晶狀態之材料之電阻之間之某一值。在此等實例中，可使用一材料來儲存多於兩個邏輯狀態(例如，三個或更多個邏輯狀態)。
在一相變記憶體單元(例如，第一電極325-a、儲存元件320-a、第二電極330-a)之一程式化(寫入)操作期間，程式化脈衝之各種參數可影響(例如，判定、設定、程式化)儲存元件320之材料之一特定行為或特性，諸如材料之臨限電壓或材料之電阻。為在相變記憶體單元中程式化一低電阻狀態(例如，一相對結晶狀態)，可施加加熱或熔化儲存元件320之材料之一程式化脈衝，其可與至少暫時形成一相對無序(例如，非晶)原子配置相關聯。可在一持續時間內減小(例如，相對緩慢地)程式化脈衝之振幅以允許材料在其冷卻時形成結晶結構，藉此形成一穩定結晶材料狀態。
為在相變記憶體單元中程式化一高電阻狀態(例如，一相對非晶狀態)，可施加加熱及/或熔化儲存元件320之材料之一程式化脈衝。可比用於低電阻狀態之程式化脈衝更迅速地減小程式化脈衝之振幅。在此等案例中，材料可在原子呈一更無序原子配置之情況下冷卻，此係因為原子在材料達到一穩定狀態之前無法形成結晶結構，藉此形成一穩定非晶材料狀態。取決於藉由儲存元件320之材料儲存之邏輯狀態之儲存元件320之材料之臨限電壓或電阻之差異可對應於儲存元件320之讀取窗。在一些情況中，一儲存元件之一部分可經歷與邏輯狀態相關聯之一材料變化。在一些實例中，諸如對於對記憶體單元或自選擇記憶體單元定限，藉由記憶體單元支援之一些或全部該組邏輯狀態可與硫屬化物材料之一非晶狀態相關聯(例如，處於一單一狀態之材料可操作以儲存不同邏輯狀態)。
記憶體陣列300之架構可被稱為一交叉點架構，其中一記憶體單元形成於一列線210與一行線215之間之一拓撲交叉點處。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。舉例而言，交叉點架構相較於其他架構可具有減小之面積及因此增加之記憶體單元密度之記憶體單元。舉例而言，相較於具有一6F2記憶體單元面積之其他架構(諸如具有三端子選擇器元件之架構)，架構可具有一4F2記憶體單元面積，其中F係最小特徵大小。舉例而言，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體單元之選擇器元件且相較於交叉點架構可具有一更大記憶體單元面積。
雖然圖3之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，記憶體單元之一單一記憶體層疊(其可被稱為二維記憶體)可建構於基板335上方。在一些實例中，記憶體單元之兩個或更多個層疊可以一類似方式組態成三維交叉點架構。此外，在一些情況中，在圖3中展示或參考圖3描述之元件可如展示或描述般彼此電耦合但實體上重新配置(例如，一儲存元件320及可能一選擇元件或一電極可電串聯在一列線210與一行線215之間但可不在一支柱或堆疊中)。
記憶體陣列300之架構亦可被稱為一平面架構，且記憶體陣列300可被稱為一平面記憶體陣列。可藉由將不同材料彼此疊置地沈積於一基板上以獲得一材料層堆疊而形成一平面記憶體陣列。在形成材料層堆疊之後，可從材料層堆疊移除材料以形成包含相對於基板335垂直安置之記憶體單元(亦可被稱為垂直安置記憶體單元)之支柱。在一些實例中，導電接觸件嵌入基板335內且用於存取一存取線(例如，一列線210)。在一些實例中，一第一材料層(例如，一導電材料層)可形成於基板335之頂部上。一第二材料層(例如，另一導電材料層)可形成於第一材料層之頂部上。一第三材料層(例如，硫屬化物材料層)可形成於第二材料層之頂部上。一第四材料層(例如，另一導電材料層)可形成於第三材料層之頂部上。且一第五材料層(例如，又另一導電材料層)可形成於第五材料層之頂部上。
在形成材料層堆疊時(或之後)，可(例如，使用一蝕刻程序)移除材料層之部分以形成垂直支柱，該等垂直支柱延伸於字線與位元線之間且包含由不同材料層組成且彼此分離(例如，藉由空白空間)之垂直安置記憶體單元。在一些實例中，使用第一材料層來形成列線210；使用第二材料層來形成與各自字線接觸的垂直安置記憶體單元之第二電極330；使用第三材料層來形成垂直安置記憶體單元之儲存元件320；使用第四材料層來形成垂直安置記憶體單元之第一電極325；且使用第五材料層來形成與各自第一電極325接觸的行線215。
在一些實例中，在形成垂直安置記憶體單元之後(或在形成垂直安置記憶體單元時)，可用一填充材料(例如，用一絕緣材料、介電材料等)填充垂直安置記憶體單元之間之一空間。因此，用於形成一平面記憶體陣列之一程序可導致藉由一絕緣材料(例如，一介電材料)彼此分離(隔離)之垂直安置記憶體單元。在一些實例中，用於移除及形成材料層之部分之程序可包含用於清潔、密封、溫度處理、摻雜(例如，用污染物)材料層之曝露部分或其等之任何組合的操作。
如本文中描述，一垂直安置記憶體單元可包含一第二電極330、一儲存元件320及一第一電極325。在一些實例中，一垂直安置記憶體單元可為一自選擇記憶體單元之一實例。在此等實例中，儲存元件320中使用之材料可基於一合金(諸如上文列出之合金)。可操作儲存元件320以便在記憶體單元之正常操作期間經歷至一不同物理狀態之改變。舉例而言，一自選擇記憶體單元可經程式化以具有一高臨限電壓狀態或一低臨限電壓狀態。一高臨限電壓狀態可對應於一第一邏輯狀態(例如，一重設狀態)且一低臨限電壓狀態可對應於一第二邏輯狀態(例如，一設定狀態)。取決於藉由儲存元件320之材料儲存之邏輯狀態之儲存元件320之材料之臨限電壓之差異(例如，在材料儲存一邏輯狀態「0」時臨限電壓與儲存一邏輯狀態「1」時臨限電壓之間之差異)可對應於儲存元件320之讀取窗。
由於具有一可程式化臨限電壓，當跨儲存元件320施加之一電壓超過一程式化臨限電壓時，電流可流動通過一儲存元件320。因此，用於存取一個自選擇記憶體單元之一操作可能不會干擾與一共同存取線耦合之另一自選擇記憶體單元(例如，其具有一較高臨限電壓)之一狀態。因此，自選擇記憶體單元可不與用於將自選擇記憶體單元與施加至電耦合記憶體單元之電壓隔離之一選擇元件(例如，一電晶體或二極體)耦合。
可將一電壓(或電壓序列)施加至一儲存元件以將儲存元件之臨限電壓程式化至一所要位準。將電壓施加至儲存元件可(機械、熱、電等)對儲存元件施加應力。隨著時間推移，電壓之施加可降低儲存元件之一結構完整性。再者，例如，當儲存元件完全由硫屬化物材料組成時，儲存元件之結構完整性之降低可降低自選擇記憶體單元之一結構完整性。此外，在一些實例中，當儲存元件之尺寸具有與一垂直安置記憶體單元中之其他元件相同(或幾乎相同)之尺寸時，可降低一儲存元件之一效能。
在一些實例中，一記憶體單元之態樣(例如，儲存元件之一部分之側或外部)可曝露於在形成記憶體單元之一部分之後發生之形成及移除程序，例如，清潔、密封或溫度處理程序。在一些實例中，曝露於額外形成及移除程序之一儲存元件之態樣之一組合物可相對於未(或較少)曝露於額外形成及移除程序之儲存元件(其可被稱為塊體區域)之態樣(例如，儲存元件之內部部分)改變。即，形成儲存元件且曝露於額外程序之硫屬化物材料之一部分可被污染，合金之組分之一濃度可改變，或兩者。
在一些實例中，儲存元件之經修改部分可被稱為儲存元件之一側壁區域，且儲存元件之未修改部分可被稱為儲存元件之一塊體區域。在一些實例中，儲存元件之側壁區域可具有相較於儲存元件之塊體區域不同(例如，降低)之一導電率。此外，儲存元件之側壁區域可不為可程式化的，即，當跨記憶體單元施加電壓時，儲存元件之側壁區域可不改變其等狀態。因此，例如，隨著時間推移，儲存元件之側壁區域可能不會經受與儲存元件之塊體區域相同之應力且可在結構上比儲存元件之塊體區域更強。
在一些實例中，一儲存元件之一側壁區域可在平行於通過一垂直安置記憶體單元之一導電路徑之一垂直方向上從接觸一字線之垂直安置記憶體之一電極(其可被稱為一底部電極)延伸至接觸一位元線之垂直安置記憶體之另一電極(其可被稱為一頂部電極)。再者，在一些實例中，側壁區域可環繞(或部分環繞)垂直安置記憶體單元之儲存元件。因此，儲存元件之側壁區域可保護儲存元件之塊體區域且可機械地穩定一垂直安置記憶體單元以抵抗在程式化操作期間可能出現之應力。然而，在一些實例中，儲存元件之側壁區域可引入過量洩漏電流，從而降低一記憶體陣列之一功率效率。在一些實例中，通過側壁區域之洩漏電流可與側壁區域之一寬度成比例，且可基於側壁區域中之不同元素之濃度而增加或減少。額外地或替代地，側壁區域之尺寸可能引起儲存元件之塊體區域具有非所要尺寸。
為改良垂直安置自選擇記憶體單元之一效能，用於形成一平面記憶體陣列之程序可經修改以獲得一儲存元件之一側壁區域及塊體區域，其等增加記憶體單元之一結構完整性，改良儲存元件之一效能，或兩者，而不增加(或最小增加)記憶體陣列之功率消耗。在一些實例中，用於形成平面記憶體陣列之程序可經組態以增加一儲存元件之一側壁區域之一寬度(例如，機械強化儲存元件)。在一些實例中，用於形成平面記憶體陣列之程序可經組態以增加側壁區域之一電阻率(例如，減少通過儲存元件之洩漏)。在一些實例中，用於形成平面記憶體陣列之程序可經組態以獲得導致塊體區域之一寬度在一臨限值範圍內之側壁區域之一寬度(例如，改良塊體區域之一效能)。在一些實例中，用於形成平面記憶體陣列之程序經組態以獲得一儲存元件之強度、洩漏及效能特性之一組合。
圖4繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。第一透視圖400-a展示儲存元件420之三維視圖。儲存元件420可為如參考圖3描述之一儲存元件320之一實例(例如，與橫截面線0相關聯之儲存元件)。
儲存元件420可包含塊體區域440及側壁區域450 (藉由較暗陰影指示)。如本文中描述，塊體區域440及側壁區域450兩者可包含硫屬化物材料，其中塊體區域440中之硫屬化物材料之一組合物可不同於側壁區域450中之硫屬化物材料之一組合物。舉例而言，塊體區域440之組成元素之百分比可不同於側壁區域450之組成元素之百分比。在一些實例中，塊體區域440中之硫屬化物材料可程式化以具有不同臨限電壓，而側壁區域450中之硫屬化物材料可不為可程式化的。在一些實例中，側壁區域450中之硫屬化物材料可在結構上比塊體區域440中之硫屬化物材料更可靠(例如，在儲存元件420之一操作壽命內)。側壁區域450中之硫屬化物材料亦可具有一高電阻率以防止在跨儲存元件420施加一電壓時通過側壁區域450之電氣洩漏。
第二透視圖400-b展示沿圖3A中展示之線0-0’之記憶體陣列300之一橫截面視圖。第二透視圖400-b之橫截面視圖可包含一垂直支柱之態樣，該垂直支柱包含儲存元件420且可藉由在獲得第二透視圖400-b中展示之橫截面之後從記憶體陣列300之一正面或背面觀察來獲得。垂直支柱可包含位元線415、頂部電極425、底部電極430及字線410，其等可為圖2及圖3中描述之一行線215、第一電極325、第二電極330及列線210之實例。
在一些實例中，側壁區域450可分成第一側壁區域450-1及第二側壁區域450-2。在一些實例中，密封件455可應用在垂直支柱周圍(例如)以保護垂直支柱中之材料免受一介電填充材料之影響。在一些實例中，垂直支柱可在法向於藉由基板435界定之一平面之一方向上延伸(且垂直支柱之組件可堆疊於該方向上)。如藉由電流路徑460描繪，電流可在法向於藉由基板435界定之平面之方向上流動通過儲存元件420。在一些實例中，字線410與嵌入基板435中之一或多個導電接觸件接觸。
第三透視圖400-c展示沿第二透視圖400-b中展示之線1-1’之儲存元件420之一橫截面視圖。可藉由沿通過儲存元件420之電流路徑460之方向觀察(例如，從儲存元件420之一底側或頂側觀察)來獲得第三透視圖400-c之橫截面視圖。在一些情況中，側壁區域450可圍繞塊體區域440。在此等實例中，側壁區域可分成一第三側壁區域450-3及一第四側壁區域450-4，該兩者接觸第一側壁區域450-1及第二側壁區域450-2。在一些情況中，側壁區域450可包含兩個不連續區域，諸如第一側壁區域450-1及第二側壁區域450-2而不包含第三側壁區域450-3或第四側壁區域450-4。在一些實例中，側壁區域450可包含一個區域(例如，第一側壁區域450-1、第二側壁區域450-2、第三側壁區域450-3或第四側壁區域450-4之一者)。
在一些實例中，與形成儲存元件420相關聯之一程序可經組態以獲得一所要側壁區域及塊體區域組態。在一些實例中，形成程序經組態以獲得一所要組合物、所要電阻率、所要尺寸或其等之任何組合之一側壁區域。舉例而言，形成程序可經組態以形成一側壁區域，其中側壁區域450之側不具有小於儲存元件420之寬度之5%的一寬度(因此，側壁區域250之兩側之一組合寬度可為儲存元件420之寬度之至少10%)。在一些實例中，形成程序經組態以獲得具有所要尺寸之一塊體區域。在此等實例中，形成程序可經組態以形成一側壁區域，其中側壁區域之側不大於儲存元件420之寬度之25% (因此，側壁區域250之兩側之一組合寬度可為儲存元件420之寬度之至多50%)。在一些實例中，側壁區域之寬度相對於儲存元件420之寬度在10%與50%之間，在15%與45%之間，在20%與40%之間，在25%與35%之間，或約30%。在一些實例中，儲存元件420可具有大約20奈米之一單元尺寸。側壁區域450之所獲得組合物可增加側壁區域450之一結構完整性(例如，強度)，增加側壁區域450之一電阻率(例如，減少通過側壁區域450之洩漏電流)或兩者。側壁區域450之所獲得尺寸可增加側壁區域450之一結構完整性且可導致具有所要尺寸之一塊體區域。
在一些實例中，程序可經組態使得塊體區域440被側壁區域450環繞。在其他實例中，程序可經組態使得塊體區域440被側壁區域450部分環繞，例如，塊體區域440可經定位抵靠儲存元件420之一側且在三側上被側壁區域450包圍。在其他實例中，程序可經組態使得側壁區域450沿塊體區域440之一側、兩個相對或兩個鄰近側定位。塊體區域440可從儲存元件420之一底部延伸至儲存元件420之一頂部。側壁區域450亦可從儲存元件420之底部延伸至儲存元件420之頂部。
在一些實例中，用於形成字線410之一程序可能影響第一側壁區域450-1及第二側壁區域450-2之形成。即，第一側壁區域450-1之一組合物(例如，其可藉由S’表示)及尺寸及第二側壁區域450-2之一組合物及尺寸可基於用於形成字線410之一程序，其中第一側壁區域450-1及第二側壁區域450-2之組合物及尺寸可為相同的。類似地，用於形成位元線415之一程序可能影響第三側壁區域450-3及第四側壁區域450-4之形成。即，第三側壁區域450-3之一組合物(例如，其可藉由S’’表示)及尺寸及第四側壁區域450-4之一組合物及尺寸可基於用於形成位元線415之一程序，其中第三側壁區域450-3及第四側壁區域450-4之組合物及尺寸可為相同的。在一些實例中，側壁區域450之隅角(例如，第一側壁區域450-1及第三側壁區域450-3相接之位置，第二側壁區域450-2及第四側壁區域450-4相接之位置等等)可具有不同於其他側壁區域之一組合物(例如，其可藉由S’’’表示)。在一些實例中，用於形成字線410及位元線415之程序可經組態使得側壁區域450之所得部分具有一相同組合物及尺寸。
在一些實例中，側壁區域450之一部分可將塊體區域440之一頂部與儲存元件420之一頂部分離，即，塊體區域440可從儲存元件420之一底部延伸至將塊體區域440之頂部與儲存元件420之一頂部分離之側壁區域450之部分之一底部。在此等情況中，側壁區域450之分離部分可被擊穿(例如，藉由施加一電流通過儲存元件420)，使得側壁區域450之至少一些分離部分可與塊體區域440重新整合。因此，塊體區域440可延伸穿過側壁區域450之部分而至儲存元件420之頂部。本文中且參考圖5更詳細地描述用於形成儲存元件420之程序。
圖5繪示根據如本文中揭示之實例之用於形成包含具有側壁及塊體區域之一記憶體單元之一垂直支柱之一或多個操作。可藉由一製造系統或與一製造系統相關聯之一或多個控制器執行流程圖500。流程圖500展示執行以支援形成具有側壁及塊體區域之自選擇記憶體單元(例如，參考圖3及圖4描述之自選擇記憶體單元)之一操作序列之一實例。舉例而言，流程圖500描繪用於形成具有側壁區域之垂直安置自選擇記憶體單元之操作，其等增加一記憶體單元之一結構完整性，具有高電阻率，且用於控制記憶體單元之尺寸。
流程圖500中描述之操作之一或多者可在程序中更早或更晚地執行、省略、替換、補充或與另一操作組合執行。再者，可包含本文中描述之未包含於流程圖500中之額外操作。
在505，可形成一垂直安置記憶體單元之一儲存元件。在一些實例中，可藉由在已形成之一字線或底部電極上沈積硫屬化物材料而形成儲存元件。在一些實例中，可藉由蝕除(例如，使用一乾式或濕式蝕刻)硫屬化物層之部分，留下儲存元件(及在一些實例中，一底部電極、頂部電極或兩者)而形成儲存元件。在一些實例中，蝕刻程序改變曝露於蝕刻程序之儲存元件之一部分之一組合物。舉例而言，用於蝕刻之一化學品(例如，甲烷或氮化物化學品)可與儲存元件之一曝露部分反應/組合。在一些實例中，化學品改變儲存元件之曝露部分之一組合物，從而形成儲存元件之一側壁區域。在一些實例中，選擇用於蝕刻之化學品、蝕刻之一持續時間或兩者以獲得側壁區域之一所要組合物。舉例而言，可選擇蝕刻化學品以增加側壁區域之一結構完整性、電阻率或兩者。再者，可選擇蝕刻之持續時間以增加化學品滲透至硫屬化物材料中，例如，增加側壁區域之一寬度。在一些情況中，側壁區域之一增加寬度與側壁區域之一增加結構完整性相關聯。
在一些實例中，蝕刻程序可修改儲存元件之曝露表面中之一或多種元素之一濃度(例如，藉由將一元素引入至曝露表面或從曝露表面移除一元素)。在一些實例中，可基於一蝕刻溶液中使用之化學品之一稀釋度、與蝕刻相關聯之一溫度、與蝕刻相關聯之一壓力或其等之一組合來調變蝕刻操作對側壁區域之效應。
在一些實例中，儲存元件可形成為包含形成字線及位元線之一程序之部分。舉例而言，在形成字線時可形成儲存元件之一第一對相對側且在形成位元線時可形成儲存元件之一第二對相對側。在一些實例中，可基於形成字線而形成對應於第一對相對側之一第一側壁區域，相對側之各者上之第一側壁區域之部分可具有彼此相同之一組合物及尺寸。在一些實例中，可基於形成位元線而形成對應於第二對相對側之一第二側壁區域，相對側之各者上之第一側壁區域之部分可具有彼此相同之一組合物及尺寸。在一些實例中，用於形成字線及位元線之程序可經組態使得儲存元件之全部側上之第一側壁區域及第二側壁區域具有彼此相同之一組合物及尺寸。
在一些實例中，在形成儲存元件之後，可在儲存元件之一外部上沈積一犧牲襯層。犧牲襯層可保護儲存元件同時形成一底部電極及字線。在形成底部電極及字線之後，可(例如)在一清潔及/或密封操作之前替換犧牲襯層。在一些實例中，犧牲襯層與儲存元件之外部反應，從而影響儲存元件之一側壁區域之特性。
在510，可清潔儲存元件。在一些實例中，清潔儲存元件包含移除定位於儲存元件之一曝露表面上之雜質(例如，由於蝕刻)。在一些實例中，用於清潔之一化學品(例如，檸檬酸、氨基溶液或過氧化物，諸如H 2O 2或NH 4OH)、清潔之一持續時間或兩者可改變儲存元件之一組合物。舉例而言，可選擇清潔化學品以增加側壁區域之一結構完整性、電阻率或兩者。再者，可選擇清潔之持續時間以增加清潔化學品滲透至硫屬化物材料中，例如，增加側壁區域之一寬度。在一些實例中，清潔程序可修改儲存元件之曝露表面中之一或多種元素之一濃度(例如，藉由將一元素引入至曝露表面或從曝露表面移除一元素)。在一些實例中，可基於清潔溶液中使用之化學品之一稀釋度、與清潔相關聯之一溫度、與清潔相關聯之一壓力或其等之一組合來調變清潔操作對側壁區域之效應。
在515，可摻雜儲存元件。儲存元件之摻雜可為在一些程序中可能不會發生之程序之一選用部分。在一些實例中，摻雜儲存元件包含將雜質引入至儲存元件之一曝露表面中。在一些實例中，用於摻雜之一化學品、摻雜之一持續時間或兩者可改變儲存元件之一組合物。舉例而言，可選擇摻雜化學品以增加側壁區域之一結構完整性、電阻率或兩者。再者，可選擇摻雜之持續時間以增加摻雜化學品滲透至硫屬化物材料中，例如，增加側壁區域之一寬度。在一些實例中，摻雜程序可修改儲存元件之曝露表面中之一或多種元素之一濃度。
在520，可對儲存元件進行溫度處理。儲存元件之溫度處理可為在一些程序中可能不會發生之程序之一選用部分。在一些實例中，對儲存元件進行溫度處理包含將儲存元件曝露於高溫(在一些實例中，儲存元件之外部可曝露於比儲存元件之內部更高之溫度)。在一些實例中，用於溫度處理之一溫度、溫度處理之一持續時間或兩者可改變儲存元件之一組合物(例如，藉由引起沈積副產物之釋放)。舉例而言，可選擇溫度及溫度之持續時間以增加側壁區域之一結構完整性、電阻率或兩者。在一些實例中，例如，若一或多種元素遷移出曝露表面，則溫度處理程序可修改儲存元件之曝露表面中之一或多種元素之一濃度。
在525，可密封儲存元件。在一些實例中，密封儲存元件包含在儲存元件之一外部上沈積一密封層(諸如參考圖4描述之密封件455)。在一些實例中，用於密封之一化學品可改變儲存元件之一組合物。舉例而言，可選擇密封化學品以增加側壁區域之一結構完整性、電阻率或兩者。在一些實例中，密封程序可修改儲存元件之曝露表面中之一或多種元素之一濃度。在一些實例中，可基於密封件中使用之化學品之一稀釋度、與密封相關聯之一溫度、與密封相關聯之一壓力或其等之一組合來調變密封操作對側壁區域之效應。在一些實例中，在將密封層應用至儲存元件之後可執行一溫度處理操作，其可與在520描述之溫度處理操作類似地影響側壁區域。
在一些實例中，在形成程序之不同階段，可沈積接觸儲存元件之犧牲材料(例如，佔位材料，諸如氮化矽或氧化鋁)，其中犧牲材料可改變儲存元件之一側壁區域之一組合物。
因此，可執行用於形成、清潔、摻雜、溫度處理及密封儲存元件之程序以增加側壁區域之一結構完整性及電阻率(例如，藉由獲得儲存元件之側壁區域中之一或多種元素之一所要濃度)。在一些實例中，用於形成、清潔、摻雜、溫度處理及密封儲存元件之程序可相對於儲存元件之一塊體區域增加儲存元件之一側壁區域中之一元素(例如，具有低揮發性之元素，諸如銦)之一濃度，相對於儲存元件之一塊體區域降低儲存元件之一側壁區域中之儲存元件中之一元素(例如，砷)之一濃度，或兩者。在一些實例中，不同形成程序可增加或降低側壁區域中之不同元素之一濃度。在一些實例中，側壁區域中之具有低揮發性之較重元素之一濃度可高於塊體區域中之較重元素之一濃度。
在一些實例中，在完成形成程序後，側壁區域中之一元素(例如，砷、硒、銦)或元素群組之濃度可與塊體區域中之元素之濃度相差2%與20%之間。舉例而言，側壁區域中之砷之濃度可比塊體區域中之砷之濃度低2%與20%之間。在另一實例中，硒之濃度可比塊體區域中之硒之濃度高20%。在一些實例中，儲存元件在形成程序之一或多者期間受氧污染。氧可顯著更改側壁區域之電、機械及熱穩定性性質。在一些實例中，儲存元件中之氧之濃度可在側壁區域之一邊緣(例如，一密封界面)處達到峰值且可在塊體區域內之一點處(例如，線性或非線性地)降低至零。
亦可執行用於形成、清潔、摻雜、溫度處理及密封儲存元件之程序以(例如)藉由選擇特定持續時間、溫度、壓力或其等之任何組合而獲得側壁區域之所要尺寸(例如，導致一塊體區域具有所要尺寸之尺寸)以用於執行不同操作。舉例而言，可延長操作之一或多者之一持續時間(例如，以在一較長持續時間內將儲存元件曝露於對應化學品)或可(例如，藉由增加一力，用該力將對應化學品壓抵於儲存元件/壓入儲存元件中)增加與一或多個操作相關聯之一壓力以增加側壁區域之一寬度。在一些實例中，達成儲存組件之所要尺寸導致一儲存組件具有低於期望之一電阻率或結構強度且反之亦然，即，調整(例如，最佳化)儲存組件之一個特性可削弱儲存組件之另一特性。因此，在一些實例中，可協同執行用於形成、清潔、摻雜、溫度處理及密封儲存元件之程序以獲得具有落在一所要範圍內之尺寸、一所要範圍內之一電阻率及一所要範圍內之一結構強度之一側壁區域。
圖6A及圖6B繪示根據如本文中揭示之實例之具有水平安置記憶體單元之一垂直記憶體陣列之多個視圖。記憶體陣列600可為參考圖1及圖2描述之記憶體陣列或記憶體晶粒之部分之一實例。
第一透視圖601-a展示記憶體陣列600之三維視圖。記憶體陣列600可包含定位於一第一基板635上方之記憶體單元之一第一群組605及經定位鄰近第一群組605且定位於第一基板635上方之記憶體單元之一第二群組610。儘管記憶體陣列600之實例包含兩個群組(第一群組605及第二群組610)，然記憶體陣列600可包含任何數量個群組(例如，一個群組或多於兩個群組)。
記憶體陣列600亦可包含列線210及行線215，其等可為列線210及行線215之實例，如參考圖2描述。在一些實例中，一列線210亦可被稱為一字線且一行線215可被稱為一位元線或一數位線。記憶體陣列600之一或多個記憶體單元可包含存取線之間之一水平導軌(其亦可被稱為一水平支柱)中之一或多種硫屬化物材料。舉例而言，存取線之間之一單一堆疊可包含一第一電極、一第一硫屬化物材料(例如，選擇器組件)、一第二電極、一第二硫屬化物材料(例如，儲存元件)、一第三電極或其等之任何組合。儘管用一數值指示符標記包含於圖6A中之一些元件，然未標記其他對應元件，但其等相同或類似，以試圖增加所描繪特徵之可見性及清晰度。
第一群組605之一或多個記憶體單元可包含一第一電極625-a、一儲存元件620-a或一第二電極630-a。第二群組610之一或多個記憶體單元可包含一第一電極625-b、一儲存元件620-b及一第二電極630-b。儲存元件620可為硫屬化物材料之實例，諸如一相變儲存元件、一定限儲存元件或一自選擇儲存元件。在一些實例中，第一群組605及第二群組610之記憶體單元可具有共同導電線使得第一群組605及第二群組610之對應記憶體單元可共用行線215或列線210。舉例而言，第二群組610之第一電極625-b及第一群組605之第二電極630-b可與行線215-c耦合使得行線215-c可由水平鄰近記憶體單元共用。在一些實例中，接觸一行線215之電極(例如，第一電極625)可被稱為一頂部電極且接觸一列線210之電極(例如，一第二電極630)可被稱為一底部電極。
圖3之記憶體陣列300中之列線210及行線215可皆平行於藉由基板335界定之一平面延伸，記憶體陣列600之行線215可形成為支柱且法向於藉由第一基板635界定之平面延伸。再者，而圖3之記憶體陣列300中之列線210及行線215可沿法向於藉由基板335界定之平面伸展之一軸定位於彼此上方/下方，記憶體陣列600之列線210及行線215可沿與藉由第一基板635界定之平面平行伸展之一軸定位成彼此鄰近。在一些實例中，記憶體陣列600可實現比記憶體陣列300更高密度之資料儲存。
儲存元件620可使用與圖3之儲存元件320類似之材料(例如，硫屬化物材料或合金)。再者，儲存元件620可包含於相變記憶體單元及/或自選擇記憶體單元中。在一些實例中，電流在平行於藉由第一基板635界定之一平面之一方向上流動通過儲存元件620，而電流可在法向於藉由基板335界定之一平面之一方向上流動通過圖3中之儲存元件320。
雖然圖6A之實例展示兩個記憶體群組，但其他組態係可行的。在一些實例中，記憶體單元之一單一記憶體群組可建構於第一基板635上方(其可被稱為二維記憶體)。在一些實例中，記憶體單元之兩個或更多個群組可以一類似方式組態成三維交叉點架構。此外，在一些情況中，在圖6A中展示或參考圖6A描述之元件可如展示或描述般彼此電耦合但在實體上經重新配置(例如，一儲存元件620及可能一選擇元件或一電極可電串聯在一列線210與一行線215之間但可不在一導軌或堆疊中)。
第二透視圖601-b展示沿第一透視圖601-a中展示之線2-2’之記憶體陣列600之一橫截面視圖。可從記憶體陣列600之一正面觀察第二透視圖601-b之橫截面視圖。第二透視圖601-b展示包含於記憶體陣列600中之在第一透視圖601-a中未描繪之額外材料層(以增加所描繪特徵之可見性及清晰度)。第二透視圖601-b展示列線210之間之介電層645。第二透視圖601-b亦展示在一記憶體堆疊相對於第一基板635之一相對側上之一第二基板640。
記憶體陣列600之架構可被稱為一交叉點架構、一垂直記憶體架構或兩者，且記憶體陣列600可被稱為一垂直記憶體陣列。可藉由以下各者形成一垂直記憶體陣列：將導電及絕緣材料之交替層沈積於彼此頂部上以獲得一材料層堆疊；形成(例如，以一蛇形方式)通過材料層堆疊之一溝槽；及使用溝槽以相對於一基板(例如，第一基板635或第二基板640)形成水平安置記憶體單元。在一些實例中，導電接觸件650嵌入第一基板635內且用於將一存取線(例如，一行線215)與一或多個解碼器或其他組件耦合。在一些實例中，一第一材料層(例如，包含介電層645之一絕緣材料層)可形成於第一基板635之頂部上，一第二材料層(例如，包含列線210之一導電材料層)可形成於第一材料層之頂部上，一第三材料層(例如，包含另一介電層之一絕緣材料層)可形成於第二材料層之頂部上等等。在形成材料層堆疊之後，可(例如，使用一蝕刻程序)移除材料層之部分以形成一溝槽。
在一些實例中，在形成行線215之前，溝槽可延伸穿過由行線215佔用之空間。在一些實例中，溝槽可用於將導電及絕緣層分成兩個部分且水平(例如，等距地)蝕除剩餘導電材料層之部分，從而在溝槽之一或多個側壁中形成多個列線210及腔。在形成儲存元件620之前，腔可延伸穿過由儲存元件620佔用之空間。接著，可用一填充材料(例如，用一絕緣材料、介電材料等)填充溝槽及腔。填充材料可使用不同於介電層645之一絕緣材料。
接著，可在填充溝槽之部分中(例如，在導電接觸件650上方)產生垂直開口。在形成行線215之前，垂直開口之一垂直開口可定位於由行線215佔用之空間中。垂直開口可用於移除填充材料之部分，從而形成在一水平、垂直及向內/向外方向上彼此分離(例如，藉由絕緣材料)之多個腔。在形成儲存元件620之前，腔可定位於由儲存元件620佔用之空間中。
接著，可使用硫屬化物材料來填充多個腔(形成儲存元件620)，且可使用一導電材料來填充在填充腔之後保留之垂直開口(形成行線215)。在一些實例中，代替用硫屬化物材料填充多個腔，可將一導電材料沈積至多個腔中(形成第二電極630)，接著可將硫屬化物材料沈積至多個腔中(形成儲存元件620)，且接著可使用另一導電材料來填充腔之一剩餘部分(形成第一電極625)。在沈積硫屬化物材料(及/或另一導電材料)之後，可蝕刻腔以準備形成一存取線(例如，行線215)。可在腔中沈積一導電材料以形成存取線(例如，行線215)。在一些實例中，第二電極630可與列線210接觸，且第一電極625可與行線215接觸。
因此，用於形成一垂直記憶體陣列之一程序可導致藉由一絕緣材料(例如，一介電層645)彼此分離(隔離)之水平安置記憶體單元之一垂直堆疊。在一些實例中，用於移除及形成材料層之部分之程序可包含用於清潔、密封、溫度處理、摻雜(例如，用污染物)材料層之曝露部分或其等之任何組合的操作。
如本文中描述，一水平安置記憶體單元可包含一第二電極630、一儲存元件620及一第一電極625。在一些實例中，水平安置記憶體單元可為一自選擇記憶體單元之一實例。如本文中且參考圖3描述，一自選擇記憶體單元可經程式化以具有一高臨限電壓狀態或一低臨限電壓狀態，且可能不會採取措施以將自選擇記憶體單元與施加至其他電耦合記憶體單元之電壓隔離。
可將一電壓(或電壓序列)施加至一儲存元件以將儲存元件之臨限電壓程式化至一所要位準。將電壓施加至儲存元件可(機械、熱、電等)對儲存元件施加應力。隨著時間推移，電壓之施加可降低儲存元件之一結構完整性。再者，當一自選擇記憶體單元之第二層完全由硫屬化物材料組成時，舉例而言，儲存元件之結構完整性之降低可降低自選擇記憶體單元之一結構完整性。此外，在一些實例中，當儲存元件之尺寸具有與一水平安置記憶體單元中之其他元件相同(或幾乎相同)之尺寸時，可降低一儲存元件之一效能。
在一些實例中，一記憶體單元之態樣(例如，儲存元件之一部分之側或外部)可曝露於在形成記憶體單元之一部分之後發生之形成及移除程序，例如，清潔、密封或溫度處理程序。在一些實例中，曝露於額外形成及移除程序之一儲存元件之態樣之一組合物可相對於未(或較少)曝露於額外形成及移除程序之儲存元件(其可被稱為塊體區域)之態樣(例如，儲存元件之內部部分)改變。即，形成儲存元件且曝露於額外程序之硫屬化物材料之一部分可被污染，合金之組分之一濃度可改變，或兩者。
在一些實例中，儲存元件之經修改部分可被稱為儲存元件之一側壁區域且儲存元件之未修改部分可被稱為儲存元件之一塊體區域。在一些實例中，儲存元件之側壁區域可具有相較於儲存元件之塊體區域不同(例如，降低)之一導電率。此外，儲存元件之側壁區域可不為可程式化的，即，當跨記憶體單元施加電壓時，儲存元件之側壁區域可不改變其等狀態。因此，例如，隨著時間推移，儲存元件之側壁區域可能不會經受與儲存元件之塊體區域相同之應力且可在結構上比儲存元件之塊體區域更強。
對於一垂直安置記憶體單元(例如，如參考圖3描述)，一儲存元件之一側壁區域可在平行於通過垂直安置記憶體單元之一導電路徑之一垂直方向上從一垂直安置記憶體之一底部電極延伸至一頂部電極。再者，在一些實例中，由於用於形成一平面陣列之一程序，側壁區域可環繞(或部分環繞)垂直安置記憶體單元之儲存元件。儲存元件之側壁區域亦可在平行於通過垂直安置記憶體單元之一電流路徑之一方向上延伸。因此，儲存元件之側壁區域可保護儲存元件之塊體區域且可機械地穩定一垂直安置記憶體單元以抵抗在程式化操作期間可能出現之應力。
對於一水平安置記憶體單元(如圖6A及圖6B中描述)，一儲存元件之側壁區域可在正交於通過水平安置記憶體單元之一導電路徑之一垂直方向上從儲存元件之一底部延伸至儲存元件之一頂部。再者，在一些實例中，由於用於形成一水平安置記憶體單元之一程序，側壁區域可將儲存元件之一塊體區域與接觸一對應位元線之水平安置記憶體單元之一電極(例如，一頂部電極)分離。因此，相對於一垂直安置記憶體單元之一儲存元件之側壁區域，一水平安置記憶體單元之一儲存元件之側壁區域可為塊體區域提供降低之保護。再者，儘管增加一水平安置記憶體單元之一結構完整性以抵抗在程式化操作期間可能出現之應力，然儲存元件之側壁區域可相對於一垂直安置記憶體單元之一儲存元件之側壁區域為水平安置記憶體單元提供降低之機械穩定性。再者，例如，基於將儲存元件之一塊體區域與水平安置記憶體單元之一電極分離，水平安置記憶體單元之儲存元件之側壁區域可降低水平安置記憶體單元之一效能。
為改良水平安置自選擇記憶體單元之一效能，用於形成一垂直記憶體陣列之程序可經修改以移除水平安置自選擇記憶體單元之至少一子集之側壁區域。在一些實例中，可藉由施加一電流通過水平安置自選擇記憶體單元之一選定子集而移除側壁區域。未經受一電流之水平安置自選擇記憶體單元之另一子集可留存側壁區域且可增加一記憶體陣列之一強度。在一些實例中，未經受一電流之記憶體單元對應於在記憶體陣列之操作期間將不用於資料儲存之記憶體單元。在一些實例中，未經受一電流之記憶體單元經定位於記憶體陣列之周邊上。在一些實例中，未經受一電流之記憶體單元以增加記憶體陣列之一結構完整性之一方式分佈於整個記憶體陣列中。
額外地或替代地，為改良水平安置自選擇記憶體單元之一效能，用於形成一垂直記憶體陣列之程序可經修改以形成一側壁區域，該側壁區域在平行於通過水平安置記憶體單元之一導電路徑之一水平方向上從一儲存元件之一第一側延伸至儲存元件之一第二側。用於形成此一側壁區域之一個選項可包含使用與硫屬化物材料反應以形成側壁區域之一介電材料。用於形成此一側壁區域之另一選項可包含在硫屬化物材料之前將一污染物層沈積至用於儲存元件之一腔中，其中該污染物層與硫屬化物材料反應以形成側壁區域。用於形成此一側壁區域之另一選項可涉及將具有一第一組合物之硫屬化物材料沈積至用於儲存元件之一腔中以形成側壁區域及將具有一第二組合物之一第二硫屬化物材料沈積至腔中以形成塊體區域。用於形成此一側壁區域之另一選項可涉及從一橫向方向填充用於儲存元件之一腔及處理儲存元件之一曝露部分以形成側壁區域。
藉由形成在平行於通過記憶體單元之一導電路徑之一水平方向上從一儲存元件之一第一側延伸至儲存元件之一第二側的一側壁區域，可在一垂直記憶體陣列之整個操作期間達成並維持一儲存元件之所要結構及尺寸特性。
圖7繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。第一透視圖700-a展示儲存元件720之三維視圖。儲存元件720可為如參考圖6A描述之一儲存元件620之一實例(例如，與橫截面線3至6相關聯之儲存元件)。
儲存元件720可包含塊體區域740及側壁區域750 (藉由較暗陰影指示)。如本文中描述，塊體區域740及側壁區域750兩者可包含硫屬化物材料，其中塊體區域740中之硫屬化物材料之一組合物可不同於側壁區域750中之硫屬化物材料之一組合物。在一些實例中，塊體區域740中之硫屬化物材料可程式化以具有不同臨限電壓，而側壁區域750中之硫屬化物材料可不為可程式化的。在一些實例中，側壁區域750中之硫屬化物材料可在結構上比塊體區域740中之硫屬化物材料更可靠(例如，在儲存元件720之一操作壽命內)。側壁區域750中之硫屬化物材料亦可具有一高電阻率以防止在跨儲存元件720施加一電壓時通過側壁區域750之洩漏。
第二透視圖700-b展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第二透視圖700-b之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件720且可藉由在獲得第二透視圖700-b中展示之橫截面之後從記憶體陣列600之一頂部或底部觀察來獲得。水平導軌可包含位元線715、頂部電極725、底部電極730及字線710，其等可為圖2及圖6A中描述之一行線215、第一電極625、第二電極630及列線210之實例。
在一些實例中，例如，若頂部電極725未沈積至一腔中，則頂部電極725可與位元線715共同延伸。在一些實例中，可藉由介電材料755圍封水平導軌。在一些實例中，水平導軌可在平行於藉由基板735界定之一平面之一方向上延伸(且水平導軌之組件可定位於該方向上)。如藉由電流路徑760描繪，電流可在平行於藉由基板735界定之平面之方向上流動通過儲存元件720。在一些實例中，位元線715與嵌入基板735中之一或多個導電接觸件接觸。
第三透視圖700-c展示沿圖6A之第一透視圖601-a中展示之線4-4’之記憶體陣列600之一橫截面視圖。第三透視圖700-c之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件720且可藉由在獲得第三透視圖700-c中展示之橫截面之後從記憶體陣列600之一正面或背面觀察來獲得。在一些實例中，水平導軌可定位於諸如介電層765之多個介電層之間。如第三透視圖700-c中展示，水平導軌可在基板735上方但不與基板735直接接觸，而位元線715可垂直延伸以接觸基板735。
第四透視圖700-d展示沿線5-5’及6-6’之儲存元件720之橫截面視圖。可藉由在獲得第四透視圖700-d中展示之橫截面之後在通過儲存元件720之電流路徑760之方向上觀察(例如，從儲存元件720之一左側或右側觀察)來獲得第四透視圖700-d之橫截面視圖。
第四透視圖700-d-1展示沿第一透視圖700-a及第二透視圖700-b中展示之線5-5’之儲存元件720之一橫截面視圖(且亦可對應於圖6A中展示之線5-5’)。可藉由在獲得第四透視圖700-d-1中展示之橫截面之後，從儲存元件720之一側(例如，一最左側或起點)開始，在通過儲存元件720之電流路徑760之方向上觀察來獲得第四透視圖700-d-1之橫截面視圖。
第四透視圖700-d-2展示沿第一透視圖700-a及第二透視圖700-b中展示之線6-6’之儲存元件720之一橫截面視圖(且亦可對應於圖6A之第一透視圖601-a中展示之線6-6’)。可藉由在獲得第四透視圖700-d-2中展示之橫截面之後，從儲存元件720之一相對側(例如，一最右側或端部)開始，在通過儲存元件720之電流路徑760之方向上觀察來獲得第四透視圖700-d-2之橫截面視圖。
如第四透視圖700-d-1中展示，在儲存元件720之一第一端部處，塊體區域740可跨儲存元件720之一整個橫截面延伸，而如第四透視圖700-d-2中展示，在儲存元件720之一第二端部處，側壁區域750可跨儲存元件720之一整個橫截面延伸。如藉由不同透視圖700展示，側壁區域750可將塊體區域與頂部電極725分離。在一些實例中，側壁區域750之存在可影響(例如，降低)儲存元件720之一效能。
在一些實例中，與形成儲存元件720相關聯之一程序可經組態以獲得一所要側壁區域及塊體區域組態。在一些實例中，形成程序經組態以獲得一所要組合物、所要電阻率、所要尺寸或其等之任何組合之一側壁區域。在一些實例中，形成程序經組態以獲得具有所要尺寸之一塊體區域。側壁區域750之所獲得組合物可增加儲存元件720之一結構完整性(例如，強度)，增加側壁區域750之一電阻率(例如，減少通過側壁區域750之洩漏電流)或兩者。側壁區域750之所獲得尺寸可增加儲存元件720之一結構完整性且可導致具有所要尺寸之一塊體區域。
在一些實例中，程序可包含用於施加一電流通過包含於一記憶體陣列中之儲存元件之至少一子集的一操作。施加電流可導致側壁區域(例如，側壁區域750)之至少一部分之擊穿，使得側壁區域之擊穿部分與各自塊體區域(例如，塊體區域740)混合。在混合之後，側壁區域之擊穿部分可具有與塊體區域之一組合物相同(或類似)之一組合物；因此，塊體區域可延伸穿過側壁區域以接觸一位元線。本文中且參考圖8更詳細地描述用於形成儲存元件720之程序。
圖8繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
形成圖式800可描繪用於形成一記憶體單元之一或多個組件(包含一儲存元件，諸如儲存元件820)之一組操作。形成圖式800展示一字線810、一底部電極830及介電材料(諸如介電材料855)。形成圖式800亦展示腔865及開口870，開口870可為法向於一基板之一面延伸且接觸該面之一垂直開口。在一些實例中，用於形成腔865之一操作(例如，一蝕刻程序)使用開口870來進入腔865。
第一透視圖801-a展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第一透視圖801-a之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件820且可藉由在獲得第一透視圖801-a中展示之橫截面之後從記憶體陣列600之一頂部或底部觀察來獲得。
第二透視圖801-b-1展示沿第一透視圖801-a中展示之線5-5’之儲存元件820之一橫截面視圖(且亦可對應於圖6A及圖7中展示之線5-5’)。可藉由在獲得第二透視圖801-b-1中展示之橫截面之後，在儲存元件820之一側(例如，一最左側或起點)處，在通過儲存元件820之電流路徑860之方向上觀察來獲得第二透視圖801-b-1之橫截面視圖。
第二透視圖801-b-2展示沿第一透視圖801-a中展示之線6-6’之儲存元件820之一橫截面視圖(且亦可對應於圖6A及圖7中展示之線6-6’)。可藉由在獲得第二透視圖801-b-2中展示之橫截面之後，在儲存元件820之一相對側(例如，一最右側或端部)處，在通過儲存元件820之電流路徑860之方向上觀察來獲得第二透視圖801-b-2之橫截面視圖。
在一些實例中，用於形成一水平安置自選擇記憶體單元之程序包含藉由將硫屬化物材料沈積至腔865中而填充腔865之至少一部分(例如，以形成儲存元件820)。在一些實例中，在沈積硫屬化物材料之前，可將一導電材料(例如，碳)沈積至腔865中(例如，若尚未形成底部電極830)。在任一情況中，在將硫屬化物材料沈積至腔865中之後，可執行額外操作以蝕除過量硫屬化物材料，清潔硫屬化物材料之一曝露表面之雜質(例如，藉由清潔程序留下)，密封硫屬化物材料之一曝露表面(例如，以保護硫屬化物材料免受其他程序之影響)，對硫屬化物材料進行溫度處理，或其等之任何組合。在一些實例中，額外程序可導致硫屬化物材料曝露於額外步驟之一部分改變，從而在儲存元件820之端部(例如，最右側)處形成側壁區域850。
在形成儲存元件之後，一導電材料(例如，碳)可沈積於腔865中(或與腔865之一曝露面重合)以形成頂部電極825。在一些實例中，基於導電材料之沈積進一步改變側壁區域850之組合物，其中側壁區域850可將塊體區域840與頂部電極825分離。在一些實例中，塊體區域840與一第一組合物相關聯且側壁區域850與一第二組合物相關聯。在形成頂部電極825以形成位元線815之後，可沈積另一導電材料(例如，鎢)。
在一些實例中，在已形成位元線815之後，可施加一電流通過儲存元件820以擊穿側壁區域850之一部分。施加電流通過儲存元件820可導致塊體區域840及側壁區域850混合，使得側壁區域850之擊穿部分具有與塊體區域840相同(或類似)之一組合物。
因此，塊體區域840可從底部電極830延伸至頂部電極825，如第一透視圖801-a中描繪。再者，如第二透視圖801-b-1中展示，在儲存元件820之一第一端部處，塊體區域840可跨儲存元件820之一整個橫截面延伸，同時如第二透視圖801-b-2中展示，在儲存元件820之一第二端部處，塊體區域840可跨儲存元件820之一橫截面之一內部部分延伸。儘管塊體區域840在第二透視圖801-b中被描繪為位於儲存元件820之一中心，然在一些實例中，塊體區域840可偏離儲存元件820之中心。再者，在一些實例中，塊體區域可在一個方向上從儲存元件820之橫截面之一側延伸至儲存元件820之橫截面之另一側，而不會在另一方向上從儲存元件820之橫截面之一第三側延伸至儲存元件820之橫截面之一第四側。
在一些實例中，可針對一記憶體陣列中之記憶體單元之一子集執行與施加電流通過儲存元件相關聯之操作。在一些實例中，可施加電流通過將用於資料儲存之記憶體陣列中之記憶體單元。在此等情況中，可不用於資料儲存之記憶體單元之儲存組件可留存將一塊體區域與一頂部電極分離之一側壁。因此，一些記憶體裝置可包含其中塊體區域在電極間延伸之一第一組記憶體單元(例如，用於儲存資訊之記憶體單元)及其中側壁區域將塊體區域與電極之至少一者分離之一第二組記憶體單元(例如，可不用於儲存資訊之記憶體單元)。在一些情況中，儲存組件可增加記憶體陣列之一結構完整性。在一些實例中，儲存組件可沿記憶體陣列之一周邊定位，分佈於整個記憶體陣列中，或其等之一組合。在一些實例中，可基於將記憶體陣列之一結構可靠性增加一臨限量而選擇包括未更改儲存組件之記憶體單元。
圖9繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。第一透視圖900-a展示儲存元件920之三維視圖。儲存元件920可為如參考圖6A描述之一儲存元件620之一實例(例如，與橫截面線3至6相關聯之儲存元件)。
儲存元件920可包含塊體區域940及側壁區域950 (藉由較暗陰影指示)。儲存元件920之一結構可類似於圖4之儲存元件420之一結構，儲存元件920之側壁區域從一第一電極延伸至一第二電極且在平行於通過儲存元件920之一電流路徑之一方向的一方向上延伸。然而，不同於儲存元件420，可水平而非垂直安置儲存元件920。因此，儲存元件920之結構可提供與儲存元件420之結構類似之優點；然而，用於形成儲存元件420之方法可與形成儲存元件920不相容。本文中描述用於形成具有圖9中展示之側壁結構及其他類似結構之水平安置儲存元件之方法。
如本文中描述，塊體區域940及側壁區域950兩者可包含硫屬化物材料，其中塊體區域940中之硫屬化物材料之一組合物可不同於側壁區域950中之硫屬化物材料之一組合物。在一些實例中，塊體區域940中之硫屬化物材料可程式化以具有不同臨限電壓，而側壁區域950中之硫屬化物材料可不為可程式化的。在一些實例中，側壁區域950中之硫屬化物材料可在結構上比塊體區域940中之硫屬化物材料更可靠(例如，在儲存元件920之一操作壽命內)。側壁區域950中之硫屬化物材料亦可具有一高電阻率以防止在跨儲存元件920施加一電壓時通過側壁區域950之洩漏。
第二透視圖900-b展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第二透視圖900-b之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件920且可藉由在獲得第二透視圖900-b中展示之橫截面之後從記憶體陣列600之一頂部或底部觀察來獲得。儲存元件920可包含側壁區域950及塊體區域940。水平導軌可包含位元線915、頂部電極925、底部電極930及字線910，其等可為圖2及圖6A中描述之一行線215、第一電極625、第二電極630及列線210之實例。在一些實例中，例如，若頂部電極925未沈積至一腔中，則頂部電極925可與位元線915共同延伸。在一些實例中，可藉由介電材料955圍封水平導軌。在一些實例中，水平導軌可在平行於藉由基板935界定之一平面之一方向上延伸(且水平導軌之組件可定位於該方向上)。如藉由電流路徑960描繪，電流可在平行於藉由基板935界定之平面之方向上流動通過儲存元件920。在一些實例中，位元線915與嵌入基板935中之一或多個導電接觸件接觸。
第三透視圖900-c展示沿圖6A之第一透視圖601-a中展示之線4-4’之記憶體陣列600之一橫截面視圖。第三透視圖900-c之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件920且可藉由在獲得第三透視圖900-c中展示之橫截面之後從記憶體陣列900之一正面或背面觀察來獲得。在一些實例中，水平導軌可定位於諸如介電層965之多個介電層之間。如第三透視圖900-c中展示，水平導軌可在基板935上方但不與基板935直接接觸，而位元線915可垂直延伸以與基板935接觸。
第四透視圖900-d展示沿第一透視圖900-a及第二透視圖900-b中展示之線7-7’之儲存元件920之一橫截面視圖。可藉由在獲得第四透視圖900-d中展示之橫截面之後在通過儲存元件920之電流路徑960之方向上觀察(例如，從儲存元件920之一左側或右側觀察)來獲得第四透視圖900-d之橫截面視圖。
在一些實例中，與形成儲存元件920相關聯之一程序可經組態以獲得一所要側壁區域及塊體區域組態。在一些實例中，形成程序經組態以獲得一所要組合物、所要電阻率、所要尺寸或其等之任何組合之一側壁區域。在一些實例中，形成程序經組態以獲得具有所要尺寸之一塊體區域。側壁區域950之所獲得組合物可增加側壁區域950之一結構完整性(例如，強度)，增加儲存元件920之一電阻率(例如，減少通過側壁區域950之洩漏電流)或兩者。側壁區域950之所獲得尺寸可增加儲存元件920之一結構完整性且可導致具有所要尺寸之一塊體區域。
在一些實例中，程序可經組態使得塊體區域940被側壁區域950環繞。在其他實例中，程序可經組態使得塊體區域940被側壁區域950部分環繞，例如，塊體區域940可經定位抵靠儲存元件920之一頂部且在三個側上被側壁區域950包圍。在其他實例中，程序可經組態使得側壁區域950沿塊體區域940之一個側、兩個相對側或兩個鄰近側定位。塊體區域940可從儲存元件920之一第一側(例如，一左側)延伸至儲存元件920之一第二側(例如，一右側)。側壁區域950亦可從儲存元件920之第一側延伸至儲存元件920之第二側。
在一些實例中，側壁區域950之一部分可將塊體區域940之一側與儲存元件920之一端部(例如，一最右側)分離，即，塊體區域940可從儲存元件920之一個端部延伸至將塊體區域940之端部與儲存元件920之另一端部分離之側壁區域950之部分之一側。在此等情況中，側壁區域950之分離部分可被擊穿(例如，藉由施加一電流通過儲存元件920)，使得側壁區域950之至少一些分離部分可與塊體區域940重新整合。因此，塊體區域940可延伸穿過側壁區域950之部分而至儲存元件920之另一端部。本文中且參考圖10至圖13更詳細地描述用於形成儲存元件920之程序。
圖10繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
形成圖式1000可描繪用於形成一記憶體單元之一或多個組件(包含一儲存元件，諸如儲存元件1020)之一組操作。儲存元件1020可與圖9之儲存元件920類似地結構化，具有從儲存元件之一個端部延伸至儲存元件之另一端部之一側壁及塊體區域。形成圖式1000展示一字線1010、一底部電極1030及介電材料(諸如介電材料1055)。形成圖式1000亦展示腔1065及開口1070，開口1070可為法向於一基板之一面延伸且接觸該面之一垂直開口。在一些實例中，用於形成腔1065之一操作(例如，一蝕刻程序)使用開口1070來進入腔1065。
第一透視圖1001-a展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第一透視圖1001-a之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件1020且可藉由在獲得第一透視圖1001-a中展示之橫截面之後從儲存元件1020之一頂部觀察來獲得。
第二透視圖1001-b-1展示沿第一透視圖1001-a中展示之線5-5’之儲存元件1020之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線5-5’)。可藉由在獲得第二透視圖1001-b-1中展示之橫截面之後，在儲存元件1020之一個側(例如，一最左側或起點)處，在通過儲存元件1020之電流路徑1060之方向上觀察來獲得第二透視圖1001-b-1之橫截面視圖。
第二透視圖1001-b-2展示沿第一透視圖1001-a中展示之線6-6’之儲存元件1020之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線6-6’)。可藉由在獲得第二透視圖1001-b-2中展示之橫截面之後，在儲存元件1020之一相對側(例如，一最右側或端部)處，在通過儲存元件1020之電流路徑1060之方向上觀察來獲得第二透視圖1001-b-2之橫截面視圖。
在一些實例中，用於形成一水平安置自選擇記憶體單元之程序包含藉由移除介電材料1055之一部分而形成腔1065。在一些實例中，介電材料1055可選定為在材料與硫屬化物材料接觸之情況下將與硫屬化物材料反應的一材料。
在形成腔1065之後，程序可包含藉由將硫屬化物材料沈積至腔1065中而填充腔1065之至少一部分(例如，以形成儲存元件1020)。在一些實例中，在沈積硫屬化物材料之前，一導電材料(例如，碳)可沈積至腔1065中(例如，若尚未形成底部電極1030)。在任一情況中，在將硫屬化物材料沈積至腔1065中之後，硫屬化物材料之一外部部分可接觸介電材料1055。在一些實例中，硫屬化物材料之一第一對相對側曝露於介電材料1055，而硫屬化物材料之一第二對相對側未曝露於介電材料1055。因此，接觸介電材料1055之硫屬化物材料之部分之一組合物可改變，從而沿介電材料1055之邊界形成側壁區域1050之一第一部分。
在一些實例中，在沈積硫屬化物材料之後，可執行額外操作以處理硫屬化物材料，從而導致硫屬化物材料之一第二部分改變且在儲存元件1020之一個側(例如，最右側或端部)處形成側壁區域1050之一第二部分，如本文中且參考圖8描述。再者，可執行額外操作以形成頂部電極1025及位元線1015，如本文中且參考圖8描述。此外，可施加一電流通過儲存元件1120以擊穿側壁區域1050之第二部分，從而引起塊體區域1040延伸穿過側壁區域1050且接觸頂部電極1025，如本文中且參考圖8描述。
因此，塊體區域1040可從底部電極1030延伸至頂部電極1025，如第一透視圖1001-a中描繪。再者，如第二透視圖1001-b-1中展示，在儲存元件1020之一第一端部處，塊體區域1040可跨儲存元件1020之一橫截面之一第一部分延伸，同時如第二透視圖1001-b-2中展示，在儲存元件1020之一第二端部處，塊體區域1040可跨儲存元件1020之一橫截面之一較小部分延伸。
藉由使用反應性介電材料，側壁區域1050之一部分可在電流路徑1060之方向上從底部電極1030延伸至頂部電極1025。因此，側壁區域1050之此部分在儲存元件之操作期間可能不會被擊穿且可在儲存元件1020之整個操作壽命期間增加其之一結構完整性。再者，基於在操作期間不被擊穿，側壁區域1050之此部分可用於可預測地且一致地控制塊體區域1040之尺寸。
圖11繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
形成圖式1100可描繪用於形成一記憶體單元之一或多個組件(包含一儲存元件，諸如儲存元件1120)之一組操作。儲存元件1120可與圖9之儲存元件920類似地結構化，具有從儲存元件之一個端部延伸至儲存元件之另一端部之一側壁及塊體區域。形成圖式1100展示一字線1110、一底部電極1130及介電材料(諸如介電材料1155)。形成圖式1100亦展示腔1165及開口1170，開口1170可為法向於一基板之一面延伸且接觸該面之一垂直開口。在一些實例中，用於形成腔1165之一操作(例如，一蝕刻程序)使用開口1170來進入腔1165。
第一透視圖1101-a展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第一透視圖1101-a之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件1120且可藉由在獲得第一透視圖1101-a中展示之橫截面之後從儲存元件1120之一頂部觀察來獲得。
第二透視圖1101-b-1展示沿第一透視圖1101-a中展示之線5-5’之儲存元件1120之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線5-5’)。可藉由在獲得第二透視圖1101-b-1中展示之橫截面之後，在儲存元件1120之一個側(例如，一最左側或起點)處，在通過儲存元件1120之電流路徑1160之方向上觀察來獲得第二透視圖1101-b-1之橫截面視圖。
第二透視圖1101-b-2展示沿第一透視圖1101-a中展示之線6-6’之儲存元件1120之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線5-5’)。可藉由在獲得第二透視圖1101-b-2中展示之橫截面之後，在儲存元件1120之一相對側(例如，一最右側或端部)處，在通過儲存元件1120之電流路徑1160之方向上觀察來獲得第二透視圖1101-b-2之橫截面視圖。
在一些實例中，用於形成一水平安置自選擇記憶體單元之程序包含在腔1165之一內部上(或上方)沈積污染物材料1180。在一些實例中，污染物材料1180未沈積於腔1165之一背壁上(例如，未沈積於藉由底部電極1130形成之腔1165之背壁上)。
在沈積污染物材料1180之後，程序可包含藉由將硫屬化物材料沈積至腔1165中而填充腔1165之至少一部分(例如，以形成儲存元件1120)。在一些實例中，在沈積硫屬化物材料之前，可將一導電材料(例如，碳)沈積至腔1165中(例如，若尚未形成底部電極1130)。在任一情況中，在將硫屬化物材料沈積至腔1165中之後，硫屬化物材料之一外部部分可接觸污染物材料1180。在一些實例中，硫屬化物材料之一第一對相對側及一第二對相對側曝露於污染物材料1180。因此，接觸介電材料1155之硫屬化物材料之部分之一組合物可改變，從而沿腔1165之內部形成側壁區域1150之一第一部分。
在一些實例中，在沈積硫屬化物材料之後，可執行額外操作以處理硫屬化物材料，從而導致硫屬化物材料之一第二部分改變且在儲存元件1120之一個側(例如，最右側或端部)處形成側壁區域1150之一第二部分，如本文中且參考圖8及圖10描述。再者，可執行額外操作以形成頂部電極1125及位元線1115，如本文中且參考圖8及圖10描述。此外，可施加一電流通過儲存元件1120以擊穿側壁區域1150之第二部分，從而引起塊體區域1140延伸穿過側壁區域1150且接觸頂部電極1125，如本文中且參考圖8及圖10描述。
因此，塊體區域1140可從底部電極1130延伸至頂部電極1125，如第一透視圖1101-a中描繪。再者，如第二透視圖1101-b-1中展示，在儲存元件1120之一第一端部處，塊體區域1140可跨儲存元件1120之一橫截面之一第一內部部分延伸，同時如第二透視圖1101-b-2中展示，在儲存元件1120之一第二端部處，塊體區域1140可跨儲存元件1120之一橫截面之一較小內部部分延伸。
藉由在腔1165中沈積污染物材料1180，側壁區域1150之一部分可在電流路徑1160之方向上從底部電極1130延伸至頂部電極1125。再者，側壁區域1150可存在於在電流路徑1160之方向上延伸之儲存元件1120之全部四側上。側壁區域1150可增加儲存元件1120之一結構完整性且用於控制塊體區域1140之尺寸。在一些實例中，例如，基於存在於儲存元件1120之全部四側上之側壁區域1150，形成側壁區域1150使得在電流路徑1160之方向上截取之塊體區域1140之一橫截面具有類似寬度及高度尺寸。
圖12繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
形成圖式1200可描繪用於形成一記憶體單元之一或多個組件(包含一儲存元件，諸如儲存元件1220)之一組操作。儲存元件1220可與圖9之儲存元件920類似地結構化，具有從儲存元件之一個端部延伸至儲存元件之另一端部之一側壁及塊體區域。形成圖式1200展示一字線1210、一底部電極1230及介電材料(諸如介電材料1255)。形成圖式1200亦展示腔1265及開口1270，開口1270可為法向於一基板之一面延伸且接觸該面之一垂直開口。在一些實例中，用於形成腔1265之一操作(例如，一蝕刻程序)使用開口1270來進入腔1265。
第一透視圖1201-a展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第一透視圖1201-a之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件1220且可藉由在獲得第一透視圖1201-a中展示之橫截面之後從儲存元件1220之一頂部觀察來獲得。
第二透視圖1201-b-1展示沿第一透視圖1201-a中展示之線5-5’之儲存元件1220之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線5-5’)。可藉由在獲得第二透視圖1201-b-1中展示之橫截面之後，在儲存元件1220之一個側(例如，一最左側或起點)處，在通過儲存元件1220之電流路徑1260之方向上觀察來獲得第二透視圖1201-b-1之橫截面視圖。
第二透視圖1201-b-2展示沿第一透視圖1201-a中展示之線7-7’之儲存元件1220之一橫截面視圖(且亦可對應於圖9中展示之線7-7’)。可藉由在獲得第二透視圖1201-b-2中展示之橫截面之後，在儲存元件1220中間，在通過儲存元件1220之電流路徑1260之方向上觀察來獲得第二透視圖1201-b-2之橫截面視圖。
第二透視圖1201-b-3展示沿第一透視圖1201-a中展示之線6-6’之儲存元件1220之一橫截面視圖(且亦可對應於圖6A及圖9中展示之線6-6’)。可藉由在獲得第二透視圖1201-b-3中展示之橫截面之後，在儲存元件1220之一相對側(例如，一最右側或端部)處，在通過儲存元件1220之電流路徑1260之方向上觀察來獲得第二透視圖1201-b-3之橫截面視圖。
在一些實例中，用於形成一水平安置自選擇記憶體單元之程序包含在腔1265之一內部上(或上方)沈積一第一硫屬化物材料1280。在一些實例中，第一硫屬化物材料1280經沈積於腔1165之一背壁上(例如，經沈積於藉由底部電極1130形成之腔1165之背壁上)。
在沈積第一硫屬化物材料1280之後，程序可包含藉由將一第二硫屬化物材料沈積至腔1265中而填充腔1265之至少一部分(例如，以形成儲存元件1220)。在一些實例中，在沈積硫屬化物材料之前，可將一導電材料(例如，碳)沈積至腔1265中(例如，若尚未形成底部電極1230)。在任一情況中，第二硫屬化物材料可具有與第一硫屬化物材料1280之組合物不同之一組合物。在此等情況中，第一硫屬化物材料1280可形成側壁區域1250之態樣且第二硫屬化物材料可形成塊體區域1240。在一些實例中，第一硫屬化物材料1280可在儲存元件1220之一個側(例如，最左側或端部)處形成側壁區域1250之一第一部分，其中側壁區域1250之第一部分可將塊體區域1240與底部電極1230分離。第一硫屬化物材料1280亦可形成沿儲存元件1220之一外部上從底部電極1230延伸至頂部電極1225之側壁區域1250之一第二部分。
在一些實例中，在沈積第二硫屬化物材料之後，可執行額外操作以處理第二硫屬化物材料，從而導致第二硫屬化物材料之一部分改變且在儲存元件1220之一個側(例如，最右側或端部)處形成側壁區域1250之一第三部分，如本文中且參考圖8、圖10及圖11描述。再者，可執行額外操作以形成頂部電極1225及位元線1215，如本文中且參考圖8、圖10及圖11描述。此外，可施加一電流通過儲存元件1220以擊穿側壁區域1250之第一部分及側壁區域1250之第二部分，從而引起塊體區域1240在兩個方向上延伸穿過側壁區域1250以接觸底部電極1230及頂部電極1225，如本文中且參考圖8、圖10及圖11描述。
因此，塊體區域1240可從底部電極1230延伸至頂部電極1225，如第一透視圖1201-a中描繪。再者，如第二透視圖1201-b-1中展示，在儲存元件1220之一第一端部處，塊體區域1240可跨儲存元件1220之一橫截面之一第一內部部分延伸。如第二透視圖1201-b-2中展示，在儲存元件1220中間，塊體區域1240可跨儲存元件1220之一橫截面之一較大內部部分延伸。且如第二透視圖1201-b-3中展示，在儲存元件1220之一第二端部處，塊體區域1240可跨與儲存元件1220之第一端部處類似之儲存元件1220之一橫截面之一內部部分延伸。
藉由在腔1265中沈積第一硫屬化物材料1280，側壁區域1250之一部分可在電流路徑1260之方向上從底部電極1230延伸至頂部電極1225。再者，側壁區域1250可存在於在電流路徑1260之方向上延伸之儲存元件1220之全部四側上。側壁區域1250可增加儲存元件1220之一結構完整性且用於控制塊體區域1240之尺寸。在一些實例中，相較於使用基於主要基於沈積之第一硫屬化物材料1280之量(而非基於一化學反應)之側壁區域1250之尺寸之其他技術，更容易控制側壁區域1250之尺寸。
圖13繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
形成圖式1300可描繪用於形成一記憶體單元之一或多個組件(包含一儲存元件，諸如儲存元件1320)之一組操作。儲存元件1320可與圖9之儲存元件920類似地結構化，具有從儲存元件之一個端部延伸至儲存元件之另一端部之一側壁及塊體區域。形成圖式1300展示一字線1310、一底部電極1330及介電材料(諸如介電材料1355)。形成圖式1300亦展示腔1365及開口1370，開口1370可為法向於一基板之一面延伸且接觸該面之一垂直開口。在一些實例中，用於形成腔1365之一操作(例如，一蝕刻程序)使用開口1370來進入腔1365。在一些實例中，開口1370可在形成頂部電極1325之後形成且可橫向於腔1365 (而非與腔1365成一直線，如圖8及圖10至圖12中展示)。
第一透視圖1301-a展示沿圖6A之第一透視圖601-a中展示之線3-3’之記憶體陣列600之一橫截面視圖。第一透視圖1301-a之橫截面視圖可包含一水平導軌之態樣，該水平導軌包含儲存元件1320及位元縣1315且可藉由在獲得第一透視圖1301-a中展示之橫截面之後從儲存元件1320之一頂部觀察來獲得。
第二透視圖1301-b展示沿第一透視圖1101-a中展示之線7-7’之儲存元件1320之一橫截面視圖(且亦可對應於圖9中展示之線7-7’)。可藉由在獲得第二透視圖1301-b中展示之橫截面之後在通過儲存元件1320之電流路徑1360之方向上觀察來獲得第二透視圖1301-b-1之橫截面視圖。
在一些實例中，用於形成一水平安置自選擇記憶體單元之程序包含藉由將硫屬化物材料沈積至腔1365中而填充腔1365之至少一部分(例如，以形成儲存元件1320)。在將硫屬化物材料沈積至腔1365中之後，可執行額外操作以蝕除過量硫屬化物材料，清潔硫屬化物材料之一曝露表面之雜質(例如，藉由清潔程序留下)，密封硫屬化物材料之一曝露表面(例如，以保護硫屬化物材料免受其他程序之影響)，對硫屬化物材料進行溫度處理，或其等之任何組合。在一些實例中，額外程序可導致硫屬化物材料曝露於額外步驟之一部分改變，從而形成與電流路徑1360平行地從底部電極1330延伸至頂部電極1325之側壁區域1350，如第一透視圖1301-a中展示。塊體區域1340亦可從底部電極1330延伸至頂部電極1325，如第一透視圖1301-a中描繪。
在一些實例中，塊體區域1340與一第一組合物相關聯且側壁區域1350與一第二組合物相關聯。在一些實例中，可如參考圖5中描述之操作類似地描述般執行用於形成側壁區域1350之額外操作以增加側壁區域1350之一結構強度，增加側壁區域1350之一電阻率，控制側壁區域1350之尺寸，修改(例如，增加或減少)側壁區域1350中之一或多種成分(例如，一或多種元素或元素之組合)之一濃度，或其等之任何組合。
如第二透視圖1301-b中展示，在整個儲存元件1320中，塊體區域1340可跨儲存元件1320之一第一部分均勻地延伸且側壁區域1350可跨儲存元件1320之一第二部分均勻地延伸。
藉由從腔1365之一橫向側沈積硫屬化物材料，用於形成一水平安置記憶體單元之一程序可避免與施加一電流通過儲存元件1320以擊穿側壁區域1350之一部分相關聯之一操作。因此，塊體區域1340及側壁區域1350之尺寸在整個儲存元件1320中可為均勻的。
在一些實例中，用於形成水平安置記憶體單元之程序可包含用於形成側壁區域1350之額外操作。在一些實例中，形成程序可包含與形成介電材料1355相關聯之一操作，其中一介電材料與硫屬化物材料反應以在塊體區域1340之一相對側形成具有一下部之側壁區域1350。在一些實例中，形成程序可包含與在腔1365之一內部上方沈積與硫屬化物材料反應之一污染物材料以形成具有一下部之側壁區域1350相關聯之一操作。在一些實例中，污染物材料未沈積於底部電極1330或頂部電極1325上(或上方)。在一些實例中，基於將污染物材料沈積至腔1365中，側壁區域1350環繞塊體區域1340。
在一些實例中，形成程序可包含與在將一第二硫屬化物材料沈積至腔1365中以形成塊體區域1340之前將一第一硫屬化物材料沈積至腔1365中以形成具有一下部之側壁區域1350相關聯的一操作。在一些實例中，第一硫屬化物材料亦可形成將塊體區域1340與底部電極1330及頂部電極1325分離之側壁區域1350之一最左及最右部分。在此等情況中，可施加一電流通過儲存元件1320以擊穿接觸底部電極1330及頂部電極1325之側壁區域1350之部分。
圖14展示繪示根據如本文中揭示之實例之支援用於垂直結構中之記憶體單元之側壁結構之一方法1400之一流程圖。可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施方法1400之操作。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之一或多個功能元件以執行所描述功能。額外地或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在1405，方法可包含形成在一第一方向及一第二方向上界定一平面且在正交於該平面之一第三方向上延伸之一基板。可根據如本文中揭示之實例來執行1405之操作。
在1410，方法可包含在基板上形成一交替層堆疊，該交替層堆疊包括導電材料及介電材料。可根據如本文中揭示之實例來執行1410之操作。
在1415，方法可包含將一硫屬化物材料沈積至複數個腔之一腔中以形成一自選擇儲存元件，該自選擇儲存元件與導電材料之一第一導電材料及介電材料之兩種介電材料接觸且包括包含具有一第一組合物之該硫屬化物材料之一塊體區域及包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域。可根據如本文中揭示之實例來執行1415之操作。
在1420，方法可包含由硫屬化物材料形成包含延伸於第一導電材料與第二導電材料之間之一塊體區域及一側壁區域之一自選擇儲存元件，該塊體區域包含具有一第一組合物之該硫屬化物材料之至少一第一部分且該側壁區域包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料之至少一第二部分，其中通過該自選擇儲存元件之一導電路徑延伸遠離藉由基板界定之一平面。可根據如本文中揭示之實例來執行1420之操作。
在1425，方法可包含沈積接觸該硫屬化物材料之側壁區域之一第二導電材料，該側壁區域之至少一部分在平行於藉由基板界定之平面之第一方向上延伸於第一導電材料與該第二導電材料之間。可根據如本文中揭示之實例來執行1425之操作。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法1400。設備可包含用於以下各者之特徵、電路系統、邏輯、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：形成在一第一方向及一第二方向上界定一平面且在正交於該平面之一第三方向上延伸之一基板；在該基板上形成一交替層堆疊，該交替層堆疊包含導電材料及介電材料；蝕刻該交替層堆疊以形成複數個腔；將硫屬化物材料沈積至該複數個腔之一腔中以形成一自選擇儲存元件，該自選擇儲存元件與該等導電材料之一第一導電材料及該等介電材料之兩種介電材料接觸且包含包括具有一第一組合物之該硫屬化物材料之一塊體區域及包括具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域；及沈積接觸該硫屬化物材料之該側壁區域之一第二導電材料，該側壁區域之至少一部分在平行於藉由該基板界定之該平面之該第一方向上延伸於該第一導電材料與該第二導電材料之間。
在本文中描述之方法1400及設備之一些實例中，至少部分基於將該硫屬化物材料沈積至腔中，兩種介電材料之至少一者之一部分與自選擇儲存元件之一外部部分反應以形成從第一導電材料延伸至第二導電材料之側壁區域之部分。
在本文中描述之方法1400及設備之一些實例中，在沈積該硫屬化物材料之前在腔之一內部上沈積一污染物材料，其中至少部分基於將該硫屬化物材料沈積至該腔中，該污染物材料與自選擇儲存元件之一外部部分反應以形成從第一導電材料延伸至第二導電材料之側壁區域之部分。
在本文中描述之方法1400及設備之一些實例中，在沈積該硫屬化物材料之前在該腔之一內部上沈積該硫屬化物材料之一第一層，其中該硫屬化物材料之該第一層可具有第二組合物且形成從第一導電材料延伸至第二導電材料之側壁區域之部分。
本文中描述之方法1400及設備之一些實例可進一步包含用於以下各者之操作、特徵、電路系統、邏輯、構件或指令：在將該硫屬化物材料沈積至該腔中之後處理該硫屬化物材料之第一部分，其中可至少部分基於處理該硫屬化物材料之該等第一部分而形成將塊體區域與第二導電材料分離之側壁區域之一第二部分；及使用第一導電材料及該第二導電材料跨自選擇儲存元件施加一電壓，其中該塊體區域至少部分基於該施加而延伸穿過該側壁區域之該第二部分且接觸該第二導電材料。
在本文中描述之方法1400及設備之一些實例中，在硫屬化物材料之前可沈積第二導電材料，第一導電材料形成該腔之一第一側且該第二導電材料形成該腔之一第二側且至少部分基於將該硫屬化物材料沈積至該腔中，自選擇儲存元件可與該第二導電材料接觸。
本文中描述之方法1400及設備之一些實例可進一步包含用於在將該硫屬化物材料沈積至該腔中之後處理該硫屬化物材料之第一部分之操作、特徵、電路系統、邏輯、構件或指令，其中至少部分基於處理該硫屬化物材料之該等第一部分，該側壁區域之該部分從第一導電材料延伸至第二導電材料。
在本文中描述之方法1400及設備之一些實例中，一導電路徑在可平行於該平面之一方向上延伸於第一導電材料與第二導電材料之間。
在本文中描述之方法1400及設備之一些實例中，該塊體區域之一效能可至少部分基於該側壁區域之一厚度。
應注意，本文中描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
描述一種設備。該設備可包含：一基板，其在一第一方向及一第二方向上界定一平面且在正交於該平面之一第三方向上延伸；一第一電極；一第二電極；及一自選擇儲存元件，其在與該基板之該平面平行之該第一方向上延伸於該第一電極與該第二電極之間，其中該自選擇儲存元件包含包括具有一第一組合物之一硫屬化物材料之一塊體區域及包括具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域，該側壁區域之至少一部分在該第一方向上延伸於該第一電極與該第二電極之間。
在設備之一些實例中，該側壁區域之一第一部分沿可與一第一介電材料接觸的自選擇儲存元件之一第一側延伸且該側壁區域之一第二部分沿可與一第二介電材料接觸的該自選擇儲存元件之一第二側延伸，該自選擇儲存元件之該第二側與該自選擇儲存元件之該第一側相對。
在設備之一些實例中，該側壁區域之一第三部分沿自選擇儲存元件之一第三側延伸且該側壁區域之一第四部分沿該自選擇儲存元件之一第四側延伸，該自選擇儲存元件之該第三側與該自選擇儲存元件之該第四側相對。
在設備之一些實例中，該側壁區域之一第五部分將該塊體區域與該第一電極分離且該側壁區域之一第六部分將該塊體區域與該第二電極分離。
在設備之一些實例中，該側壁區域之一第五部分將該塊體區域與該第二電極分離。
在設備之一些實例中，該自選擇儲存元件可在該第一方向上定位於一第一介電材料與一第二介電材料之間，且該側壁區域之一第一部分沿可與該第一介電材料接觸的該自選擇儲存元件之一第一側延伸。
在一些實例中，設備可包含在平行於平面之第一方向上延伸之一字線，其中第一電極可與該字線及在可正交於該平面之第三方向上延伸之一數位線接觸，其中該第二電極可與該數位線接觸，且其中該塊體區域在平行於該平面之第二方向上延伸。
在設備之一些實例中，用以儲存資訊之該塊體區域之一效能可至少部分基於該側壁區域之一厚度，該側壁區域之該厚度經組態以增加該塊體區域之該效能。
在設備之一些實例中，該側壁區域之厚度可在該自選擇儲存元件之一厚度之5%與50%之間。
在設備之一些實例中，該硫屬化物材料之第一組合物中之一或多種成分之一第一濃度超過一或多個臨限值且該硫屬化物材料之第二組合物中之一或多種成分之一第二濃度可小於或等於一或多個臨限值。
在設備之一些實例中，該硫屬化物材料之第一組合物中之一或多種成分之一第一濃度可與第二組合物中之一或多種成分之一第二濃度相差2%與20%之間。
在設備之一些實例中，該硫屬化物材料之第一組合物可至少部分基於跨自選擇儲存元件施加之一電壓而可在多種狀態之間程式化，且該硫屬化物材料之第二組合物保持在一種狀態中，而無關於跨自選擇儲存元件施加之電壓。
在設備之一些實例中，該自選擇儲存元件包含在平行於該平面之第一方向上延伸於第一電極與第二電極之間之複數個側，且該側壁區域包含該複數個側之至少一者。
在設備之一些實例中，該自選擇儲存元件可在平行於該平面之第一方向上定位成鄰近第一電極，且第二電極可在該第一方向上定位成鄰近該自選擇儲存元件。
在一些實例中，該設備可包含包括第一電極、自選擇儲存元件及第二電極之一記憶體單元，該記憶體單元在平行於該平面之第一方向上延伸。
描述另一設備。該設備可包含：一記憶體陣列，其包含複數個記憶體單元，該複數個記憶體單元之各記憶體單元包含一第一電極、一第二電極、在平行於藉由一基板界定之一平面之一第一方向上延伸於該第一電極與該第二電極之間之一自選擇儲存元件，其中該自選擇儲存元件包含包括具有一第一組合物之一硫屬化物材料之一塊體區域及包括具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域，該側壁區域之至少一部分在該第一方向上延伸於該第一電極與該第二電極之間；及一控制器，其與該記憶體陣列耦合且經組態以藉由跨該複數個記憶體單元施加電壓而程式化該複數個記憶體單元之一狀態。
在設備之一些實例中，該記憶體陣列進一步包含：一字線，其與複數個記憶體單元耦合且在可相對於第一方向成一第一角度之一第二方向上延伸；及一位元線，其與該複數個記憶體單元之至少一個記憶體單元耦合且在可正交於該第一方向及該第二方向之一第三方向上延伸。
在設備之一些實例中，多個記憶體單元可安置於第一方向上，在第三方向上相對於彼此定位，且與位元線耦合。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則將組件視為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。
術語「耦合」係指從當前無法經由一導電路徑在組件之間傳遞信號之組件之間之一開路關係移動至能夠經由導電路徑在組件之間傳遞信號之組件之間之一閉路關係的條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始允許信號經由先前不允許信號流動之一導電路徑在其他組件之間流動之一變化。
術語「隔離」係指信號當前無法在組件之間流動之組件之間的一關係。若組件之間存在一開路，則該等組件彼此隔離。舉例而言，藉由定位於組件之間之一開關分離之兩個組件在該開關斷開時彼此隔離。當一控制器隔離兩個組件時，該控制器影響防止信號使用先前允許信號流動之一導電路徑在該等組件之間流動的一變化。
本文中使用之術語「層」或「層級」係指一幾何結構(例如，相對於一基板)之一層或片狀物。各層或層級可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之至少一部分。舉例而言，一層或層級可為其中兩個維度大於一第三維度的一個三維結構，例如，一薄膜。層或層級可包含不同元件、組件及/或材料。在一些實例中，一個層或層級可由兩個或更多個子層或子層級構成。
如本文中使用，術語「電極」可係指一電導體，且在一些實例中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含在一記憶體陣列之元件或組件之間提供一導電路徑的一跡線、導線、導電線、導電層、或類似者。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他實例中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區域。可藉由一輕度摻雜半導體區域或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文中描述之功能。若在藉由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施本文中描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。
舉例而言，可運用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳送至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式載送或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。此等之組合亦包含在電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:系統 105:主機裝置 110:記憶體裝置 115:通道 120:外部記憶體控制器 125:處理器 130:基本輸入/輸出系統(BIOS)組件 135:匯流排 155:裝置記憶體控制器 160-a:記憶體晶粒 160-b:記憶體晶粒 160-N:記憶體晶粒 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N:本端記憶體控制器 170-a:記憶體陣列 170-b:記憶體陣列 170-N:記憶體陣列 186:命令及位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體單元 210:列線 210-a:列線 210-b:列線 210-c:列線 210-d:列線 210-e:列線 210-f:列線 215:行線 215-a:行線 215-b:行線 215-c:行線 220:列解碼器 225:行解碼器 230:感測組件 235:參考 240:輸入/輸出 245:本端記憶體控制器 300:記憶體陣列 305:第一層疊 310:第二層疊 320-a:儲存元件 320-b:儲存元件 325-a:第一電極 325-b:第一電極 330-a:第二電極 330-b:第二電極 335:基板 400-a:第一透視圖 400-b:第二透視圖 400-c:第三透視圖 410:字線 415:位元線 420:儲存元件 425:頂部電極 430:底部電極 435:基板 440:塊體區域 450:側壁區域 450-1:第一側壁區域 450-2:第二側壁區域 450-3:第三側壁區域 450-4:第四側壁區域 455:密封件 460:電流路徑 500:流程圖 505:操作 510:操作 515:操作 520:操作 525:操作 600:記憶體陣列 601-a:第一透視圖 601-b:第二透視圖 605:第一群組 610:第二群組 620:儲存元件 620-a:儲存元件 620-b:儲存元件 625:第一電極 625-a:第一電極 625-b:第一電極 630:第二電極 630-a:第二電極 630-b:第二電極 635:第一基板 640:第二基板 645:介電層 650:導電接觸件 700-a:第一透視圖 700-b:第二透視圖 700-c:第三透視圖 700-d-1:第四透視圖 700-d-2:第四透視圖 710:字線 715:位元線 720:儲存元件 725:頂部電極 730:底部電極 735:基板 740:塊體區域 750:側壁區域 755:介電材料 760:電流路徑 765:介電層 800:形成圖式 801-a:第一透視圖 801-b-1:第二透視圖 801-b-2:第二透視圖 810:字線 815:位元線 820:儲存元件 825:頂部電極 830:底部電極 840:塊體區域 850:側壁區域 855:介電材料 860:電流路徑 865:腔 870:開口 900-a:第一透視圖 900-b:第二透視圖 900-c:第三透視圖 900-d:第四透視圖 910:字線 915:位元線 920:儲存元件 925:頂部電極 930:底部電極 935:基板 940:塊體區域 950:側壁區域 955:介電材料 960:電流路徑 965:介電層 1000:形成圖式 1001-a:第一透視圖 1001-b-1:第二透視圖 1001-b-2:第二透視圖 1010:字線 1015:位元線 1020:儲存元件 1025:頂部電極 1030:底部電極 1040:塊體區域 1050:側壁區域 1055:介電材料 1060:電流路徑 1065:腔 1070:開口 1100:形成圖式 1101-a:第一透視圖 1101-b-1:第二透視圖 1101-b-2:第二透視圖 1110:字線 1115:位元線 1120:儲存元件 1125:頂部電極 1130:底部電極 1140:塊體區域 1150:側壁區域 1155:介電材料 1160:電流路徑 1165:腔 1170:開口 1180:污染物材料 1200:形成圖式 1201-a:第一透視圖 1201-b-1:第二透視圖 1201-b-2:第二透視圖 1201-b-3:第二透視圖 1210:字線 1215:位元線 1220:儲存元件 1225:頂部電極 1230:底部電極 1240:塊體區域 1250:側壁區域 1255:介電材料 1260:電流路徑 1265:腔 1270:開口 1280:第一硫屬化物材料 1300:形成圖式 1301-a:第一透視圖 1301-b:第二透視圖 1310:字線 1315:位元線 1320:儲存元件 1325:頂部電極 1330:底部電極 1340:塊體區域 1350:側壁區域 1355:介電材料 1360:電流路徑 1365:腔 1370:開口 1400:方法 1405:操作 1410:操作 1415:操作 1420:操作 1425:操作
圖1繪示根據如本文中揭示之實例之包含具有側壁及塊體區域之記憶體單元之一系統之一實例。
圖2繪示根據如本文中揭示之實例之包含具有側壁及塊體區域之記憶體單元之一記憶體晶粒之一實例。
圖3繪示根據如本文中揭示之實例之具有垂直安置記憶體單元之一平面記憶體陣列之一實例。
圖4繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。
圖5繪示根據如本文中揭示之實例之用於形成包含具有側壁及塊體區域之一記憶體單元之一垂直支柱之一或多個操作。
圖6A及圖6B繪示根據如本文中揭示之實例之具有水平安置記憶體單元之一垂直記憶體陣列之多個視圖。
圖7繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。
圖8繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之一圖式以及儲存元件之多個視圖。
圖9繪示根據如本文中揭示之實例之具有一側壁及塊體區域之一儲存元件之多個視圖。
圖10至圖13繪示根據如本文中揭示之實例之用於形成包含具有一塊體區域及一側壁區域之一記憶體單元之一水平導軌之圖式以及儲存元件之多個視圖。
圖14展示繪示根據如本文中揭示之實例之支援用於垂直結構中之記憶體單元之側壁結構之一或若干方法之一流程圖。
900-a:第一透視圖
900-b:第二透視圖
900-c:第三透視圖
900-d:第四透視圖
910:字線
915:位元線
920:儲存元件
925:頂部電極
930:底部電極
935:基板
940:塊體區域
950:側壁區域
955:介電材料
960:電流路徑
965:介電層

Claims (27)

  1. 一種設備，其包括： 一基板，其在一第一方向及一第二方向上界定一平面，且在正交於該平面之一第三方向上延伸； 一第一電極； 一第二電極；及 一自選擇儲存元件，其在與該基板之該平面平行之該第一方向上延伸於該第一電極與該第二電極之間，其中該自選擇儲存元件包括包含具有一第一組合物之一硫屬化物材料之一塊體區域及包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域，該側壁區域之至少一部分在該第一方向上延伸於該第一電極與該第二電極之間。
  2. 如請求項1之設備，其中該側壁區域之一第一部分沿與一第一介電材料接觸的該自選擇儲存元件之一第一側延伸且該側壁區域之一第二部分沿與一第二介電材料接觸的該自選擇儲存元件之一第二側延伸，該自選擇儲存元件之該第二側與該自選擇儲存元件之該第一側相對。
  3. 如請求項2之設備，其中該側壁區域之一第三部分沿該自選擇儲存元件之一第三側延伸且該側壁區域之一第四部分沿該自選擇儲存元件之一第四側延伸，該自選擇儲存元件之該第三側與該自選擇儲存元件之該第四側相對。
  4. 如請求項3之設備，其中該側壁區域之一第五部分將該塊體區域與該第一電極分離且該側壁區域之一第六部分將該塊體區域與該第二電極分離。
  5. 如請求項1之設備，其中該側壁區域之一第五部分將該塊體區域與該第二電極分離。
  6. 如請求項1之設備，其中該自選擇儲存元件在該第一方向上定位於一第一介電材料與一第二介電材料之間，其中該側壁區域之一第一部分沿與該第一介電材料接觸的該自選擇儲存元件之一第一側延伸。
  7. 如請求項1之設備，其進一步包括： 一字線，其在平行於該平面之該第一方向上延伸，其中該第一電極與該字線接觸；及 一數位線，其在正交於該平面之該第三方向上延伸，其中該第二電極與該數位線接觸，且其中該塊體區域在平行於該平面之該第二方向上延伸。
  8. 如請求項1之設備，其中用以儲存資訊之該塊體區域之一效能至少部分基於該側壁區域之一厚度，該側壁區域之該厚度經組態以增加該塊體區域之該效能。
  9. 如請求項8之設備，其中該側壁區域之該厚度在該自選擇儲存元件之一厚度之5%與50%之間。
  10. 如請求項1之設備，其中該硫屬化物材料之該第一組合物中之一或多種成分之一第一濃度超過一或多個臨限值且該硫屬化物材料之該第二組合物中之該一或多種成分之一第二濃度小於或等於該一或多個臨限值。
  11. 如請求項1之設備，其中該硫屬化物材料之該第一組合物中之一或多種成分之一第一濃度與該第二組合物中之該一或多種成分之一第二濃度相差2%與20%之間。
  12. 如請求項1之設備，其中該硫屬化物材料之該第一組合物可至少部分基於跨該自選擇儲存元件施加之一電壓而在多種狀態之間程式化，且其中該硫屬化物材料之該第二組合物保持在一種狀態中，而無關於跨該自選擇儲存元件施加之該電壓。
  13. 如請求項1之設備，其中該自選擇儲存元件包括在平行於該平面之該第一方向上延伸於該第一電極與該第二電極之間之複數個側，且其中該側壁區域包括該複數個側之至少一者。
  14. 如請求項1之設備，其中該自選擇儲存元件在平行於該平面之該第一方向上定位成鄰近該第一電極，且其中該第二電極在該第一方向上定位成鄰近該自選擇儲存元件。
  15. 如請求項1之設備，其進一步包括： 一記憶體單元，其包括該第一電極、該自選擇儲存元件及該第二電極，該記憶體單元在平行於該平面之該第一方向上延伸。
  16. 一種方法，其包括： 形成在一第一方向及一第二方向上界定一平面且在正交於該平面之一第三方向上延伸之一基板； 在該基板上形成一交替層堆疊，該交替層堆疊包括導電材料及介電材料； 蝕刻該交替層堆疊以形成複數個腔； 將一硫屬化物材料沈積至該複數個腔之一腔中以形成一自選擇儲存元件，該自選擇儲存元件與該等導電材料之一第一導電材料及該等介電材料之兩種介電材料接觸且包括包含具有一第一組合物之該硫屬化物材料之一塊體區域及包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域；及 沈積接觸該硫屬化物材料之該側壁區域之一第二導電材料，該側壁區域之至少一部分在平行於藉由該基板界定之該平面之該第一方向上延伸於該第一導電材料與該第二導電材料之間。
  17. 如請求項16之方法，其中至少部分基於將該硫屬化物材料沈積至該腔中，該兩種介電材料之至少一者之一部分與該自選擇儲存元件之一外部部分反應以形成從該第一導電材料延伸至該第二導電材料之該側壁區域之該部分。
  18. 如請求項16之方法，其進一步包括： 在沈積該硫屬化物材料之前在該腔之一內部上沈積一污染物材料，其中至少部分基於將該硫屬化物材料沈積至該腔中，該污染物材料與該自選擇儲存元件之一外部部分反應以形成從該第一導電材料延伸至該第二導電材料之該側壁區域之該部分。
  19. 如請求項16之方法，其進一步包括： 在沈積該硫屬化物材料之前在該腔之一內部上沈積該硫屬化物材料之一第一層，其中該硫屬化物材料之該第一層具有該第二組合物且形成從該第一導電材料延伸至該第二導電材料之該側壁區域之該部分。
  20. 如請求項19之方法，其進一步包括： 在將該硫屬化物材料沈積至該腔中之後處理該硫屬化物材料之第一部分，其中至少部分基於處理該硫屬化物材料之該等第一部分而形成將該塊體區域與該第二導電材料分離之該側壁區域之一第二部分；及 使用該第一導電材料及該第二導電材料跨該自選擇儲存元件施加一電壓，其中該塊體區域至少部分基於該施加而延伸穿過該側壁區域之該第二部分且接觸該第二導電材料。
  21. 如請求項16之方法，其中： 在該硫屬化物材料之前沈積該第二導電材料，該第一導電材料形成該腔之一第一側且該第二導電材料形成該腔之一第二側，且 至少部分基於將該硫屬化物材料沈積至該腔中，該自選擇儲存元件與該第二導電材料接觸。
  22. 如請求項21之方法，其進一步包括： 在將該硫屬化物材料沈積至該腔中之後處理該硫屬化物材料之第一部分，其中至少部分基於處理該硫屬化物材料之該等第一部分，該側壁區域之該部分從該第一導電材料延伸至該第二導電材料。
  23. 如請求項16之方法，其中一導電路徑在平行於該平面之一方向上延伸於該第一導電材料與該第二導電材料之間。
  24. 如請求項16之方法，其中該塊體區域之一效能至少部分基於該側壁區域之一厚度。
  25. 一種設備，其包括： 一記憶體陣列，其包括複數個記憶體單元，該複數個記憶體單元之各記憶體單元包括： 一第一電極； 一第二電極；及 一自選擇儲存元件，其在平行於藉由一基板界定之一平面之一第一方向上延伸於該第一電極與該第二電極之間，其中該自選擇儲存元件包括包含具有一第一組合物之一硫屬化物材料之一塊體區域及包含具有不同於該第一組合物之一第二組合物之該硫屬化物材料之一側壁區域，該側壁區域之至少一部分在該第一方向上延伸於該第一電極與該第二電極之間；及 一控制器，其與該記憶體陣列耦合且經組態以藉由跨該複數個記憶體單元施加電壓而程式化該複數個記憶體單元之一狀態。
  26. 如請求項25之設備，其中該記憶體陣列進一步包括： 一字線，其與該複數個記憶體單元耦合且在相對於該第一方向成一第一角度之一第二方向上延伸；及 一位元線，其與該複數個記憶體單元之至少一個記憶體單元耦合且在正交於該第一方向及該第二方向之一第三方向上延伸。
  27. 如請求項26之設備，其中多個記憶體單元安置於該第一方向上，在該第三方向上相對於彼此定位，且與該位元線耦合。
TW111119102A 2021-05-27 2022-05-23 用於形成記憶體設備之方法及相關的記憶體設備 TWI829171B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/332,654 2021-05-27
US17/332,654 US11903333B2 (en) 2021-05-27 2021-05-27 Sidewall structures for memory cells in vertical structures

Publications (2)

Publication Number Publication Date
TW202301567A true TW202301567A (zh) 2023-01-01
TWI829171B TWI829171B (zh) 2024-01-11

Family

ID=84194346

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111119102A TWI829171B (zh) 2021-05-27 2022-05-23 用於形成記憶體設備之方法及相關的記憶體設備

Country Status (5)

Country Link
US (2) US11903333B2 (zh)
EP (1) EP4348715A4 (zh)
CN (1) CN117546626A (zh)
TW (1) TWI829171B (zh)
WO (1) WO2022251791A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11957068B2 (en) * 2021-05-27 2024-04-09 Micron Technology, Inc. Memory cells with sidewall and bulk regions in vertical structures

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973384B2 (en) 2005-11-02 2011-07-05 Qimonda Ag Phase change memory cell including multiple phase change material portions
US7453081B2 (en) * 2006-07-20 2008-11-18 Qimonda North America Corp. Phase change memory cell including nanocomposite insulator
JP6787785B2 (ja) * 2014-09-30 2020-11-18 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置
WO2016158429A1 (ja) * 2015-03-31 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置
US10256406B2 (en) 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
US10424374B2 (en) * 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10490602B2 (en) 2017-09-21 2019-11-26 Micron Technology, Inc. Three dimensional memory arrays
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
EP3570339B1 (en) 2018-05-17 2020-12-30 IMEC vzw Switching device with active portion switching from insulating state to conducting state
US10454025B1 (en) 2018-06-13 2019-10-22 International Business Machines Corporation Phase change memory with gradual resistance change
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
US11244855B2 (en) 2019-05-03 2022-02-08 Micron Technology, Inc. Architecture of three-dimensional memory device and methods regarding the same
US10930707B2 (en) 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
US11282895B2 (en) 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
JP2021048159A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20220384723A1 (en) 2022-12-01
US11903333B2 (en) 2024-02-13
US20240298553A1 (en) 2024-09-05
EP4348715A1 (en) 2024-04-10
WO2022251791A1 (en) 2022-12-01
CN117546626A (zh) 2024-02-09
EP4348715A4 (en) 2024-09-18
TWI829171B (zh) 2024-01-11

Similar Documents

Publication Publication Date Title
TWI828113B (zh) 用於記憶磚之解碼架構之設備
US20240298553A1 (en) Sidewall structures for memory cells in vertical structures
US20240147872A1 (en) Memory cells with sidewall and bulk regions in planar structures
CN117397387B (zh) 具有竖直结构中的侧壁及块体区域的存储器单元
WO2022221816A1 (en) Decoding architecture for memory devices
US11864475B2 (en) Memory device with laterally formed memory cells
US20230113960A1 (en) Techniques for manufacturing a double electrode memory array
TWI857359B (zh) 記憶體設備及用於操作記憶體裝置之方法
US11887661B2 (en) Cross-point pillar architecture for memory arrays
US11895851B2 (en) Cross point array architecture for multiple decks
US20240161801A1 (en) Decoding architecture for word line tiles